JP2014225893A - アクティブポストディストーション線形化を有する差動増幅器 - Google Patents

Abstract

【課題】無線通信及びその他の用途に適した、優れた線形性及び雑音性能を有する増幅器を提供する。【解決手段】第１（３１０）及び第２（３２０）のトランジスタは、第１のカスケード対として結合され、第３（３３０）及び第４（３４０）のトランジスタは、第２のカスケード対として結合される。第３のトランジスタは、第２のトランジスタのソースに結合したゲートを有し、第４のトランジスタは、第２のトランジスタのドレインに結合したドレインを有する。第１のトランジスタは、信号増幅を提供する。第２のトランジスタは、負荷分離を提供し、第３のトランジスタに対して中間信号を生成する。第３のトランジスタは、第１のトランジスタによって生成される３次歪み成分を除去するのに用いられる歪み成分を生成する。誘導子（３５０）は、第１のトランジスタに対してソースディジェネレーションを提供し、歪み除去を向上させる。【選択図】図１０

Description

本開示は、一般には、回路に関するものであり、より具体的には、無線通信及びその他の用途に適した増幅器に関するものである。

増幅器は、信号増幅を提供するために様々な電子デバイスにおいて一般に用いられている。さらに、異なる型の増幅器を異なる用途に利用可能である。例えば、無線デバイスは、双方向通信用の送信機及び受信機を含むことができ、送信機は、電力増幅器（ＰＡ）を利用することができ、受信機は、低雑音増幅器（ＬＮＡ）及び可変利得増幅器（ＶＧＡ）を利用することができる。

ＬＮＡは、受信機において通信チャネルを介して受信された低振幅信号を増幅するために一般に用いられる。ＬＮＡは、受信された信号が最初に出会うアクティブ回路であることがしばしばあり、従って、幾つかの主要な分野における受信機の性能に対して大きな影響を有する。第１に、ＬＮＡの雑音は受信された信号内に直接投入されるため、ＬＮＡは受信機の全体的な雑音数字に対して大きな影響を有しており、後続する段階の雑音は、ＬＮＡの利得によって実効的に低減される。第２に、ＬＮＡの線形性は、受信機内の後続する段階の設計および受信機性能の両方に対して大きな影響を有する。ＬＮＡ入力信号は、典型的には、外部の干渉源及び共配置された送信機からの漏れに起因する可能性がある様々な望まれていない信号成分を含む。ＬＮＡにおける非線形性は、これらの望まれていない信号成分を混合させ、希望される信号帯域幅内に入ることができる混変調歪み（ＸＭＤ）を生成させる。混変調歪みの振幅は、ＬＮＡにおける非線形量によって決定される。希望される信号帯域幅内に入る混変調歪み成分は、希望される信号の信号・雑音比（ＳＮＲ）を劣化させる雑音として作用する。ＬＮＡの非線形性に起因するＳＮＲの劣化は、受信機に関する全体的なＳＮＲ仕様を満たすための後続する段階の設計に対して影響を及ぼし、（さらに前記後続する段階に対してより厳しい要求を課すことがしばしばある）。従って、線形性がより高いＬＮＡを有することは、その他の段階に関する性能上の要求を緩和することができ、その結果、受信機に関して電力消費量を低下させること及び回路面積を縮小することが可能になる。

従って、優れた線形性及び雑音性能を有する増幅器が必要である。

アクティブポストディストーション（ＡＰＤ）を用いて線形化された差動増幅器の様々な実施形態が本明細書において説明される。前記増幅器は、設計が単純で、優れた線形性及び雑音性能を有し、無線通信及びその他の高周波数用途に適している。例えば、前記増幅器は、無線デバイス内の受信機用のＬＮＡとして用いることができる。アクティブポストディストーションは、ミキサー等のその他のアクティブ回路を線形化するためにも用いることができる。

一実施形態においては、差動増幅器（ＬＮＡ等）は、第１、第２、第３、及び第４のトランジスタ（Ｎ−ＦＥＴ等）と、誘導子と、を含む第１の側面を含む。前記第１及び第２のトランジスタは、第１のカスケード対として結合され、前記第３及び第４のトランジスタは、第２のカスケード対として結合される。前記第１のトランジスタは、前記誘導子に結合されたソースと、差動入力信号の第１の入力（電圧）を受け取るゲートと、を有する。前記第２のトランジスタは、前記第１のトランジスタのドレインに結合されたソースと、差動出力信号の第１の出力（電流）を提供するドレインと、を有する。前記第３のトランジスタは、前記第２のトランジスタの前記ソースに結合されたゲートを有する。前記第４のトランジスタは、前記第３のトランジスタのドレインに結合されたソースと、前記第２のトランジスタの前記ドレインに結合されたドレインと、を有する。前記第１のトランジスタは、信号増幅を提供する。前記第２のトランジスタは、負荷分離を提供し、前記第３のトランジスタに対して中間信号をさらに生成する。前記第３のトランジスタは、前記中間信号を受け取り、前記第１のトランジスタによって生成された３次歪み成分を除去するために用いられる歪み成分を生成する。前記第４のトランジスタは、負荷分離を提供する。前記誘導子は、前記第１のトランジスタに対してソースディジェネレーション（ｄｅｇｅｎｅｒａｔｉｏｎ）を提供し、前記３次歪みの除去を向上させる。差動増幅器は、差動入力信号の第２の入力を受け取り、差動出力信号の第２の出力を生ずるために第１の側面と同様に機能する第２の側面を含みうる。その他の実施形態においては、前記第４のトランジスタは、省くことができ、前記第３のトランジスタの前記ドレインは、前記第１又は第２のトランジスタの前記ドレインに結合させることができる。前記第２及び第３のトランジスタの大きさは、前記増幅器に関する利得損失を低減し、可能な限り多くの３次歪みを除去するような大きさを選択することができる。

本発明の様々な側面及び実施形態が以下においてさらに詳細に説明される。

本実施形態の特長及び性質は、下記の発明を実施するための最良の形態と図面を併用することでさらに明確になるであろう。なお、同一のものについては図面全体に渡って同一の参照符号を付すこととする。
図１は、無線デバイスの無線周波数（ＲＦ）部分を示した図である。 図２Ａは、アンテナからの受信信号を示した図である。 図２Ｂは、ＬＮＡ入力信号を示した図である。 図２Ｃは、ＬＮＡ出力信号を示した図である。 図３は、アクティブポストディストーション線形化を有するＬＮＡの概略図である。 図４Ａは、低周波数に関するＬＮＡに関するＩＩＰ３を示した図である。 図４Ｂは、高周波数に関するＬＮＡに関するＩＩＰ３を示した図である。 図５は、ＬＮＡに関する等価回路を示した図である。 図６は、アクティブポストディストーション除去を示したベクトル図である。 図７Ａは、アクティブポストディストーション線形化を有するＬＮＡの追加の実施形態の概略図である。 図７Ｂは、アクティブポストディストーション線形化を有するＬＮＡの追加の実施形態の概略図である。 図８は、アクティブポストディストーション線形化及び複数の利得設定を有するＬＮＡの概略図である。 図９は、Ｐ−ＦＥＴによって実装されたＬＮＡの概略図である。 図１０は、アクティブポストディストーション線形化を有する差動ＬＮＡの概略図である。 図１１Ａは、アクティブポストディストーション線形化を有する差動ＬＮＡの追加の実施形態の概略図である。 図１１Ｂは、アクティブポストディストーション線形化を有する差動ＬＮＡの追加の実施形態の概略図である。

本明細書において用いられている「典型的な」という表現は、「1つの例、事例、又は実例」を示すことを目的とするものである。このため、本明細書において「典型的な」実施形態又は設計として説明されているいずれの実施形態も又はいずれの設計も、その他の実施形態又はその他の設計よりも好ましい又は有利であるとは必ずしも解釈すべきではない。

本明細書において説明される増幅器及びその他の線形化されたアクティブ回路は、通信、ネットワーク化、演算、消費者エレクトロニクス等の様々な用途に関して用いることができる。これらの線形化されたアクティブ回路は、符号分割多重接続（ＣＤＭＡ）システム、時分割多重接続（ＴＤＭＡ）システム、グローバル移動通信（ＧＳＭ（登録商標））システム、高度携帯電話システム（ＡＭＰＳ）システム、全地球測位システム（ＧＰＳ）、多入力多出力（ＭＩＭＯ）システム、直交周波数分割多重化（ＯＦＤＭ）システム、直交周波数分割多重化接続（ＯＦＤＭＡ）システム、単搬送波ＦＤＭＡ（ＳＣ−ＦＤＭＡ）システム、無線ローカルエリアネットワーク（ＷＬＡＮ）等の無線通信システムにおいて用いることができる。増幅器は、ＬＮＡ、ＶＧＡ、ＰＡ等として用いることができる。説明を明確化するため、ＣＤＭＡシステムに関する無線デバイスの受信機内において用いられるＬＮＡが以下において説明される。ＣＤＭＡシステムは、ｃｄｍａ２０００、ワイドバンドＣＤＭＡ（Ｗ−ＣＤＭＡ）、及び／又はその他のＣＤＭＡ無線アクセス技術を実装することができる。

図１は、無線デバイス１００の無線周波数（ＲＦ）部分のブロック図を示す。無線デバイス１００は、携帯電話、パーソナルデジタルアシスタント（ＰＤＡ）、無線モデムカード、又は無線通信に関して用いられるその他の何らかのデバイスであることができる。無線デバイス１００は、双方向通信を提供する送信機及び受信機を含む。

送信経路において、電力増幅器（ＰＡ）１１０は、送信（ＴＸ）変調信号を受信して増幅し、送信信号を提供する。送信信号は、デュプレクサ１２０を通じてルーティングされ、アンテナ１３０を介して１つ以上の交信基地局に送信される。送信信号の一部分は、デュプレクサ１２０を通じて受信経路に結合するか又は漏れる。ＴＸ漏れ量は、デュプレクサ１２０の送信ポートと受信ポートとの間の分離に依存し、前記分離は、セルラーバンドにおける表面音響波（ＳＡＷ）デュプレクサに関しては約５０デシベル（ｄＢ）であることができる。これよりも低いＴＸ−ＲＸ分離は、より高いレベルのＴＸ漏れが発生する。

受信経路において、希望される信号そしておそらくジャマーを含む受信信号が、アンテナ１３０を介して受信され、デュプレクサ１２０を通じてルーティングされ、ＬＮＡ１４０に提供される。ＬＮＡ１４０は、ＴＸ漏れ信号も送信経路から受信する。従って、ＬＮＡ１４０の入力部における入力信号は、希望される信号と、ＴＸ漏れ信号と、ジャマーと、を含むことができる。ＬＮＡは、入力信号を増幅し、増幅されたＲＦ信号を提供する。ＳＡＷフィルタ１５０は、増幅されたＲＦ信号をフィルタリングしてバンド外成分（例えば、ＴＸ漏れ信号）を除去し、フィルタリングされたＲＦ信号を提供する。ミキサー１６０は、フィルタリングされたＲＦ信号をローカル発振器（ＬＯ）信号によって周波数ダウンコンバージョンし、ダウンコンバージョンされた信号を提供する。

図２Ａは、アンテナ１３０からの受信された信号を示し、該信号は、希望される信号２１０と、ジャマー２２０と、を含む。ジャマー２２０は、希望されない信号であり、例えば、ＡＭＰＳシステム内の近くの基地局によって送信された信号に対応することができる。ジャマーは、振幅が希望される信号よりもはるかに高くなることができ、さらに周波数の点で希望される信号の近くに所在することができる。

図２Ｂは、ＬＮＡ１４０の入力部における入力信号を示す。入力信号は、受信された信号内の希望される信号２１０及びジャマー２２０、及び送信経路からのＴＸ漏れ信号２３０を含むことができる。ＴＸ漏れ信号は、特に無線デバイス１００が交信基地局から遠くに存在していてこれらの基地局に到達するために高電力レベルで送信する必要がある場合に希望される信号と比較して大きくなることができる。

図２Ｃは、ＬＮＡ１４０の出力部における信号を示す。ＬＮＡ１４０における非線形性は、ＴＸ漏れ信号２３０に関する変調を狭帯域ジャマー２２０と相互に作用させてジャマー周囲において混変調歪み２４０を生成させる可能性がある。陰影によって示される混変調歪みの一部分２５０は、希望される信号帯域内に入ることができる。一部分２５０は、受信機の性能を低下させる追加雑音として作用する。この雑音は、受信機の感度も低下させ、このため、受信機によって信頼できる形で検出可能な最も小さい希望される信号は、より大きい振幅を有する必要がある。

図３は、アクティブポストディストーション（ＡＰＤ）線形化を有するＬＮＡ１４０ａの実施形態の概略図を示す。ＬＮＡ１４０ａは、優れた線形性及び雑音性能を有し、図１のＬＮＡ１４０に関して用いることができる。ＬＮＡ１４０ａは、４つのＮチャネルフィールド効果トランジスタ（Ｎ−ＦＥＴ）３１０、３２０、３３０及び３４０と、誘導子３５０と、キャパシタ３５２と、を含む。Ｎ−ＦＥＴ３１０は、誘導子３５０の一端に結合されたソースと、入力電圧ｖ_１を受け取るゲートと、Ｎ−ＦＥＴ３２０のソースに結合されたドレインと、を有する。誘導子３５０の他端は、回路アースと結合する。Ｎ−ＦＥＴ３２０は、バイアス電圧ｖ_ｂｉａｓを受け取るゲートと、出力ノードに結合されたドレインと、を有する。Ｎ−ＦＥＴ３３０は、回路アースに結合されたソースと、キャパシタ３５２の一端に結合されたゲートと、Ｎ−ＦＥＴ３４０のソースに結合されたドレインと、を有する。キャパシタ３５２の他端は、Ｎ−ＦＥＴ３２０のソースと結合する。Ｎ−ＦＥＴ３４０は、バイアス電圧ｖ_ｂｉａｓを受け取るゲートと、出力ノードに結合されたドレインと、を有する。出力ノードは、ＬＮＡ１４０ａに対して出力電流ｉ_ｏｕｔを提供する。

Ｎ−ＦＥＴ３１０及び３２０は、信号増幅のために用いられる主信号経路に関する第１のカスケード対を形成する。Ｎ−ＦＥＴ３１０は、信号増幅を提供する。Ｎ−ＦＥＴ３２０は、Ｎ−ＦＥＴ３１０に関する負荷分離を提供し、Ｎ−ＦＥＴ３３０に対して中間電圧ｖ_２をさらに生成する。Ｎ−ＦＥＴ３３０および３４０は、歪み除去のために用いられる混変調歪みを生成する補助信号経路に関する第２のカスケード対を形成する。Ｎ−ＦＥＴ３３０は、混変調歪みを生成し、ＮＥＴ−ＦＥＴ３４０は、Ｎ−ＦＥＴ３３０に対して負荷分離を提供する。誘導子３５０は、ソースディジェネレーションを提供し、Ｎ−ＦＥＴ３１０のゲート内への５０オーム整合をさらに提供する。誘導子３５０は、アクティブポストディストーション線形化に関しても用いられ、歪み除去を向上させる。キャパシタ３５２は、ＡＣ結合を提供する。

Ｎ−ＦＥＴ３１０は、Ｎ−ＦＥＴ３１０のサイズ（長さ、幅等）、Ｎ−ＦＥＴ３１０に関するバイアス電流、Ｎ−ＦＥＴ３１０のゲート−ソース電圧ｖ_ｇｓ等の様々な要因によって決定されるｇ_１の小信号トランスコンダクタンスを有する。Ｎ−ＦＥＴ３２０は、ｇ_１／αの小信号トランスコンダクタンスを有し、ここで、αは、Ｎ−ＦＥＴ３１０のトランスコンダクタンスとＮ−ＦＥＴ３２０のトランスコンダクタンスの比である。ファクタαは、典型的には、Ｎ−ＦＥＴ３１０の幅とＮ−ＦＥＴ３２０の幅の比によって決定される。Ｎ−ＦＥＴ３３０は、ｇ_１／βの小信号トランスコンダクタンスを有し、ここで、βは、Ｎ−ＦＥＴ３１０のトランスコンダクタンスとＮ−ＦＥＴ３３０のトランスコンダクタンスの比である。ファクタβは、典型的には、Ｎ−ＦＥＴ３１０の幅とＮ−ＦＥＴ３３０の幅の比によって決定される。ファクタαおよびβは、後述されるように選択することができる。

アクティブポストディストーションを用いたＬＮＡ１４０ａの線形化は、低周波数においては次のように達成することができる。低周波数において、誘導子３５０は、動作に加わらず、実効的に短絡され、入力電圧ｖ_１は、Ｎ−ＦＥＴ３１０に関するｖ_ｇｓ電圧に等しい。Ｎ−ＦＥＴ３１０のドレイン電流ｉ_１は、べき級数によって以下のように表すことができる。

ここで、ｇ_２は、２次非線形性の強度を定義する係数である。

ｇ_３は、３次非線形性の強度を定義する係数である。

ｉ（ｖ_ｇｓ）は、ｖ_ｇｓの関数としてのＮ−ＦＥＴ３１０のドレイン電流である。

説明を単純化するため、方程式（１）においては、3次よりも高い非線形性は無視される。係数ｇ_１、ｇ_２及びｇ_３は、デバイスサイズ及びＮ−ＦＥＴ３１０に関するバイアス電流によって決められる。係数ｇ_３は、低信号レベルにおける3次相互変調歪み（ＩＭＤ３）を制御し、従って、増幅器の線形性を指定するために共通して用いられる測定基準である3次入力インターセプトポイント（ＩＩＰ３）を決定する。

Ｎ−ＦＥＴ３２０は、線形であるとみなすことができる。この場合は、Ｎ−ＦＥＴ３１０のドレイン電圧ｖ２は、Ｎ−ＦＥＴ３３０に関するｖ_ｇｓ電圧でもあり、以下のように表すことができる。

方程式（２）は、Ｎ−ＦＥＴ３２０によって生成されたｖ_２電圧がαに依存することを示す。Ｎ−ＦＥＴ３３０のドレイン電流ｉ_３は、べき級数によって以下のように表すことができる。

方程式（３）は、Ｎ−ＦＥＴ３３０に関する係数及びＮ−ＦＥＴ３１０に関する係数がβによって関連づけられることを示す。

方程式（２）を方程式（３）に代入し、Ｎ−ＦＥＴ３３０のドレイン電流ｉ_３をＮ−ＦＥＴ３１０のドレイン電流ｉ_１の関数として表すことができる。次に、方程式（１）を方程式（３）に代入し、Ｎ−ＦＥＴ３３０のドレイン電流ｉ_３をＮ−ＦＥＴ３１０のｖ_ｇｓ電圧の関数として表すことができる。展開された方程式（３）は、方程式（１）のべき級数と方程式（３）のべき級数との間の相互作用に起因する各次の非線形性に関する複数の項を含む。

Ｎ−ＦＥＴ３１０及び３３０のドレイン電流が以下のように結合されて出力電流ｉ_ｏｕｔが生成される。

ここで、

及び

は、それぞれ、出力電流ｉ_ｏｕｔに関する１次及び３次のべき級数であり、以下のように表すことができる。

基本周波数及び3次非線形性のみが対象となっているため、方程式（４）の項

は無視することができる。

方程式（５）は、ＬＮＡ１４０ａに関する総合利得を表し、アクティブポストディストーション線形化の使用結果発生する利得損失を示す。歪み除去を有するＬＮＡ１４０ａに関する総合利得は、

であり、歪み除去のないＬＮＡに関する利得は、ｇ_１である。（１−α／β）の利得損失は、α及びβと直接関連しており、αとの比較で相対的に大きいβを選択することによって小さく維持することができる。より大きいβは、利得損失がより小さくなるが、出力歪みの低下は必ずしも意味しない。方程式（６）は、出力電流ｉ_ｏｕｔにおける結合された３次歪みを表す。方程式（６）の第１の項は、３次非線形性による貢献度を表し、方程式（６）の第２の項は、２次非線形性による貢献度を表す。

図４Ａは、低周波数における、（Ｎ−ＦＥＴ３３０及びＮ−ＦＥＴ３４０が接続された状態での）歪み除去を有するＬＮＡ１４０ａに関するＩＩＰ３の作図４１０及び（Ｎ−ＦＥＴ３３０及びＮ−ＦＥＴ３４０が省かれた状態での）歪み除去なしのＬＮＡ１４０ａに関するＩＩＰ３の作図４２０を示す。所定のデバイス幅及び電力消費量に関して、方程式（６）は、３次歪み成分がゼロに近づくような形で解くことができる。βの値は、過度の利得損失を防止する値が選択される。特定の典型的設計に関しては、βは、８に等しい値が選択され、αに関する値は１．３５が優れた歪み除去を提供する。方程式（６）の2次非線形性に起因して、歪み除去は、Ｎ−ＦＥＴ３１０に関する動作ｖ_ｇｓ電圧であるバイアス電圧に依存する。

ＬＮＡ１４０ａは、無線通信等の高周波数用途に関して用いることができる。高周波数においては、キャパシタ及び誘導子等のリアクティブ素子が線形性能に対して影響を及ぼし、周波数への性能の依存度をさらに高くする。

図５は、図３のＬＮＡ１４０ａに関する単純化された等価回路５００の概略図である。図５に示される実施形態に関して、Ｎ−ＦＥＴ３１０、３２０、３３０及び３４０は、それぞれの理想的な電流源５１０、５２０、５３０及び５４０、及びそれぞれの寄生ゲート−ソースキャパシタ５１２、５２２、５３２及び５４２を用いてモデル化される。Ｎ−ＦＥＴ３１０、３２０、３３０及び３４０は、Ｃ_ｇｓ１、Ｃ_ｇｓ２、Ｃ_ｇｓ３及びＣ_ｇｓ４のゲート−ソースキャパシタンスをそれぞれ有し、ｖ_ｇｓ１、ｖ_ｇｓ２、ｖ_ｇｓ３及びｖ_ｇｓ４のゲート−ソース電圧をそれぞれ有する。誘導子３５０は、理想的な誘導子５５０を用いてモデル化される。回路５０８は、Ｎ−ＦＥＴ３１０の入力インピーダンスＺ_１をモデル化する。

説明を単純化するため、等価回路５００に関して以下の仮定が設けられる。

・各Ｎ−ＦＥＴに関してＣ_ｇｓを除くすべての寄生キャパシタンスが無視可能である。

・寄生抵抗はゼロである。

・Ｎ−ＦＥＴのボディ効果（ｂｏｄｙ ｅｆｆｅｃｔ）は無視可能である。

・ＬＮＡ １４０ａは、小入力信号ｖ１を有する弱非線形領域において動作する。

電流源５１０、５２０及び５３０に関するドレイン電流は以下のように表すことができる。

ここで、ｖ_２＝ｖ_ｇｓ３＝−ｖ_ｇｓ２である。説明を単純化するため、方程式（７ｂ）によって示されるように、Ｎ−ＦＥＴ３１０及び３３０の非線形性のみが考慮され、Ｎ−ＦＥＴ３２０及び３４０は線形であると仮定される。

弱非線形領域における等価回路５００に関する出力電流ｉ_ｏｕｔは、以下のように表すことができる。

ここで、Ｃ_ｎ（ｓ_１，．．．，ｓ_ｎ）は、ｎ次非線形関数としばしば呼ばれる、ｉ_ｏｕｔに関するｎ次ボルテラ核のラプラス変換である。

ｓ＝ｊωは、ラプラス変数である。

ｓ_１，．．．，ｓ_ｎは、ｎ次ボルテラ核によって作用される周波数である。

“ｏ”は、Ｃ_ｎ（ｓ_１，．．．，ｓ_ｎ）によるｖ_１ ^ｎの各周波数成分の複素乗算を表す。

方程式（８）は、非線形解析のためにしばしば用いられるボルテラ級数に関する方程式である。ボルテラ級数は、各次の非線形性に関するボルテラ核を含む。ｎ次非線形性は、項ｖ_１ ^ｎに対応し、ｎの周波数成分を生成する。ｎ次ボルテラ核は、ｎ次非線形性によって生成されたｎの周波数成分に対して作用する一組のｎの係数である。各ボルテラ核に関する係数は、数学的導出又はその他の何らかの手段によって決定することができる。方程式（８）において、３次ボルテラ核Ｃ_３（ｓ_１，ｓ_２，ｓ_３）は、対象となる高周波数における３次非線形性を決定する。

Ｎ−ＦＥＴ３１０のゲート−ソース電圧ｖ_ｇｓ１は、以下のように入力電圧ｖ_１の関数として表すことができる。

ここで、Ａ_ｎ（ｓ_１，．．．，ｓ_ｎ）は、ｖ_ｇｓ１に関するｎ次ボルテラ核のラプラス変換である。

Ｎ−ＦＥＴ３１０は、方程式（７ａ）及び（９）に示されるように、入力電圧ｖ_１に基づいて非線形電流ｉ_ｄｓ１を生成する。ｉ_ｄｓ１電流の一部分は、Ｎ−ＦＥＴ３２０を通り、ｖ_２電圧を生成する。ｖ_２電圧は、方程式（７ｃ）に示されるように、Ｎ−ＦＥＴ３３０を通じて非線形電流ｉ_ｄｓ３を生成する。出力電流ｉ_ｏｕｔは、ｉ_ｄｓ１電流とｉ_ｄｓ３電流の和に等しい。

方程式（８）を評価してすべての歪み成分を決定することができる。対象となる歪み成分は、ＩＩＰ３に対して影響を及ぼす歪み成分である。Ｎ−ＦＥＴ３１０の３次非線形性によって生成される歪み成分は、ζ_Ｍ１で表される。Ｎ−ＦＥＴ３３０の非線形性によって生成される歪み成分は以下のように分類することができる。

・ζ_１：Ｎ−ＦＥＴ３１０の２次及び３次非線形性によって生成されてα／βのファクタによって減衰された歪み成分・ζ_２：Ｎ−ＦＥＴ３３０の２次非線形性によって乗じられたＮ−ＦＥＴ３１０の２次非線形性によって生成された歪み成分・ζ_３：Ｎ−ＦＥＴ３３０の３次非線形性によって生成された歪み成分
アクティブポストディストーション線形化を有する場合は、項ζ_１、ζ_２及びζ_３は、Ｎ−ＦＥＴ３３０によってアクティブに生成され、Ｎ−ＦＥＴ３１０からの項ζ_Ｍ１を除去するために用いられる。

項ζ_１は、Ｎ−ＦＥＴ３１０の２次及び３次非線形性によって生成された歪み成分を含む。例えば、Ｎ−ＦＥＴ３１０のソースにおける第２の調波（２ω）は、Ｎ−ＦＥＴ３１０のゲートにおける基本周波数（ω）と混合して３次相互変調歪みを生成することができる。第２の調波は、方程式（７ａ）内の項ｇ_２・ｖ^２ _ｇｓ１に対応する、Ｎ−ＦＥＴ３１０の２次非線形性に起因する。基本周波数は、方程式（７ａ）内の項ｇ_３・ｖ^３ _ｇｓ１に対応する、Ｎ−ＦＥＴ３１０の３次非線形性に起因する３次相互変調歪みを生成することも可能である。Ｎ−ＦＥＴ３１０からのこれらの歪み成分は、方程式（７ｃ）内のｇ_１・ｖ_ｇｓ３項を通じてＮ−ＦＥＴ３３０によって増幅され、Ｎ−ＦＥＴ３２０と３３０の組合せによるα／βのファクタによって減衰される。

項ζ_２は、Ｎ−ＦＥＴ３１０及び３３０の２次非線形性によって生成された歪み成分を含む。例えば、Ｎ−ＦＥＴ３１０の２次非線形性によって生成された第２の調波は、方程式（７ｃ）内の項ｇ_２・ｖ^２ _ｇｓ３に対応する、Ｎ−ＦＥＴ３３０の２次非線形性に起因する基本周波数と混合して３次相互変調歪みを生成することができる。

項ζ_３は、Ｎ−ＦＥＴ３３０の３次非線形性によって生成された歪み成分を含む。Ｎ−ＦＥＴ３１０からの基本周波数は、方程式７（ｃ）内のｇ_３・ｖ^３ _ｇｓ３に対応する、Ｎ−ＦＥＴ３３０の３次非線形性に起因する３次相互変調歪みを生成することができる。

Ｎ−ＦＥＴ３１０及び３３０に関する非線形性項は以下のように表すことができる。

方程式（１４）、（１５）及び（１６）は、ζ_１、ζ_２及びζ_３を構成する様々な中間項に誘導子３５０のインダクタンスＬ_ｓが含まれていることを示す。誘導子３５０は、高周波数において、Ｎ−ＦＥＴ３１０によって生成された３次歪みの除去を向上させる。

上記の方程式において、ｓ＝ｊω、ｓ_１＝ｊω_１、ｓ_２＝ｊω_２、及びｓ_３＝ｊω_３は、近い間隔で配置された異なる信号周波数であって、

であり、このため、Δω＝ω_２−ω_１は、ω_１及びω_２よりもはるかに小さい。方程式（１４）、（１５）及び（１６）を方程式（１０）、（１１）、（１２）及び（１３）内に代入し、さらにωにおける共役整合を仮定すると、出力電流ｉ_ｏｕｔにおける総３次歪み

は、以下のように表すことができる。

方程式（１７）内の

は、方程式（８）内の３次ボルテラ核Ｃ_３（ｓ_１，ｓ_２，ｓ_３）に対応する。

方程式（１７）において、第１の行の項は、３次非線形性を表し、第２の行の項は、２次調波を有する２次非線形性を表し、第３の行の項は、２次非線形性を表す。α及びβの値は、これらの３つの歪み成分が可能な限り多く除去され、総３次歪みが最小化され、可能な限り最高のＩＩＰ３がＬＮＡ１４０ａに関して達成されるような値を選択することができる。

図６は、アクティブポストディストーションの歪み除去メカニズムを例示するベクトル図を示す。項ζ_１、ζ_２及びζ_３は、信号周波数（ｓ＝ｊω）、Ｎ−ＦＥＴの係数ｇ_１、ｇ_２及びｇ_３、及びディジェネレーションインダクタンスＬ_ｓに依存する。項ζ_１、ζ_２及びζ_３は、これらの３つの項に関する３つのベクトルによって示されるように、所定の周波数において異なる振幅及び位相を有することができる。これらの３つの項ζ_１、ζ_２及びζ_３の和は、ダッシュ付きベクトルによって示され、総歪みが最小化されるようにζ_Ｍ１に関するベクトルと振幅が等しく位相が反対であるべきである。

図４Ｂは、高周波数において、歪み除去を有するＬＮＡ１４０ａに関するＩＩＰ３の作図４３０、及び歪み除去のないＬＮＡ１４０ａに関するＩＩＰ３の作図４４０を示す。所定のデバイス幅及び電力消費量に関して、方程式（１７）は、３次歪み成分がゼロに近づくような形で解くことができる。βの値は、過度の利得損失を防止する値が選択される。特定の典型的設計に関しては、βは、８に等しい値が選択され、αに関する値は１．７７が優れた歪み除去を提供する。高周波数において歪みを最小にするαに関する値は、低周波数におけるαに関する値と異なることができる。高周波数に関する異なるαは、方程式（１７）における第２の行に対応する、第２の調波と相互作用する２次非線形性によって生成された歪み成分に起因する。

ＬＮＡ１４０ａの雑音性能は、アクティブポストディストーション線形化によって多少劣化される。Ｎ−ＦＥＴ３１０からの雑音は、従来の誘導的にディジェネレーションされたＬＮＡからの雑音とほぼ同じである。アクティブポストディストーション線形化により、ゲートによって誘導された雑音及びドレイン雑音の形の追加の雑音がＮ−ＦＥＴ３３０によって生成される。これらの追加の雑音源の両方とも、βを大きくすることによって低減させることができ、その結果、より少ない利得損失及びより小さい雑音指数の低下となる。

図７Ａは、アクティブポストディストーション線形化を有するＬＮＡ１４０ｂの実施形態の概略図である。ＬＮＡ１４０ｂは、図３に関して上述されるように結合されるＮ−ＦＥＴ３１０、３２０及び３３０と、誘導子３５０と、キャパシタ３５２と、を含む。しかしながら、Ｎ−ＦＥＴ３３０のドレインは、出力ノードに直接結合される。ＬＮＡ１４０ｂではＮ−ＦＥＴ３４０は省かれる。ＬＮＡ１４０ｂの線形性及び雑音性能は、図３のＬＮＡ１４０ａの線形性及び雑音性能と同様である。Ｎ−ＦＥＴ３４０を省くことは、Ｎ−ＦＥＴ３３０に関する負荷分離に対して主に影響を与える。

図７Ｂは、アクティブポストディストーション線形化を有するＬＮＡ１４０ｃの実施形態の概略図である。ＬＮＡ１４０ｃは、図３に関して上述されるように結合されるＮ−ＦＥＴ３１０、３２０及び３３０と、誘導子３５０と、キャパシタ３５２と、を含む。しかしながら、Ｎ−ＦＥＴ３３０のドレインは、Ｎ−ＦＥＴ３２０のソースに直接結合される。ＬＮＡ１４０ｃではＮ−ＦＥＴ３４０は省かれる。ＬＮＡ１４０ｃの線形性及び雑音性能は、図３のＬＮＡ１４０ａの線形性及び雑音性能と同様である。

図８は、アクティブポストディストーション線形化及び複数の利得設定を有するＬＮＡ１４０ｄの実施形態の概略図である。ＬＮＡ１４０ｄは、図３におけるＮ−ＦＥＴ３１０、３２０、３３０及び３４０、誘導子３５０、及びキャパシタ３５２とそれぞれ同じ形で結合されるＮ−ＦＥＴ８１０、８２０、８３０及び８４０と、誘導子８５０と、キャパシタ８５２と、を含む。ＬＮＡ１４０ｄは、バイアス化、利得制御、及びインピーダンス整合を提供する追加回路をさらに含む。

ＬＮＡ１４０ｄに関するバイアス回路は、電流源８５８と、Ｎ−ＦＥＴ８６０と、抵抗器８６２、８６４、８６６及び８６８と、を含む。電流源８５８は、電源Ｖ_ＤＤに結合された一端と、Ｎ−ＦＥＴ８６０のドレインに結合された他端と、を有する。Ｎ−ＦＥＴ８６０は、ダイオード接続され、回路アースに結合されたソースと、ドレインに結合されたゲートと、を有する。抵抗器８６２は、Ｎ−ＦＥＴ８１０のゲートに結合された一端と、Ｎ−ＦＥＴ８６０のゲートに結合された他端と、を有する。抵抗器８６４は、Ｎ−ＦＥＴ８３０のゲートに結合された一端と、Ｎ−ＦＥＴ８６０のゲートに結合された他端と、を有する。Ｎ−ＦＥＴ８１０に関するバイアス電流は、（１）電流源８５８によって提供される電流及び（２）Ｎ−ＦＥＴ８１０の幅とＮ−ＦＥＴ８６０の幅の比によって決定される。同様に、Ｎ−ＦＥＴ８３０に関するバイアス電流は、（１）電流源８５８によって提供される電流及び（２）Ｎ−ＦＥＴ８３０の幅とＮ−ＦＥＴ８６０の幅の比によって決定される。抵抗器８６６は、Ｖ_ＤＤ電源に結合された一端と、Ｎ−ＦＥＴ８２０及び８４０のゲートに結合された他端と、を有する。抵抗器８６８は、回路アースに結合された一端と、Ｎ−ＦＥＴ８２０及び８４０のゲートに結合された他端と、を有する。抵抗器８６６及び８６８は、精密に設定する必要がない、Ｎ−ＦＥＴ８２０及び８４０に関するゲートバイアス電圧を決定する。

ＬＮＡ１４０ｄに関する利得制御回路は、Ｎ−ＦＥＴ８７０及び８８０と、キャパシタ８７２と、抵抗器８８２、８８４及び８８６と、を含む。Ｎ−ＦＥＴ８７０及び８８０は、Ｎ−ＦＥＴ８１０のゲートに結合されたソースと、２つの利得制御信号を受け取るゲートと、を有する。キャパシタ８７２は、Ｎ−ＦＥＴ８２０及び８４０のドレインに結合された一端と、Ｎ−ＦＥＴ８７０のドレインに結合された他端と、を有する。抵抗器８８２及び８８４は、直列に結合される。抵抗器８８２は、Ｎ−ＦＥＴ８８０のドレインに結合された一端と、抵抗器８８４及び８８６に結合された他端と、を有する。抵抗器８８４の他端は、Ｎ−ＦＥＴ８２０及び８４０のドレインに結合され、抵抗器８８６の他端は、回路アースに結合される。

Ｎ−ＦＥＴ８１０、８２０、８３０及び８４０は、利得信号経路を形成し、Ｎ−ＦＥＴ８７０は、パススルー信号経路を形成し、Ｎ−ＦＥＴ８８０は、減衰信号経路を形成する。３つの信号経路の１つは、いずれかの所定の瞬間において、２つの利得制御信号に基づいて選択される。Ｎ−ＦＥＴ８７０がオンにされ、パススルー信号経路が選択された場合は、入力信号は、Ｎ−ＦＥＴ８７０及びＡＣカップリングキャパシタ８７２内を通ってＬＮＡ出力に達する。Ｎ−ＦＥＴ８８０がオンにされて減衰信号経路が選択された場合は、入力信号は、Ｎ−ＦＥＴ８８０内を通り、抵抗器網によって減衰される。

入力インピーダンス整合回路８９０は、ＲＦ入力部とＮ−ＦＥＴ８１０のゲートとの間を結合する。出力インピーダンス整合回路８９２は、ＲＦ出力部とＶ_ＤＤ電源との間を結合する。各インピーダンス整合回路は、１つ以上の誘導子、キャパシタ、ストリップライン等を含むことができる。整合回路８９２は、Ｎ−ＦＥＴ８１０、８２０、８３０、８４０及び８８０に関するバイアス電流も提供する。

図９は、アクティブポストディストーション線形化を有するＬＮＡ１４０ｅの実施形態の概略図である。ＬＮＡ１４０ｅは、４つのＰチャネルＦＥＴ（Ｐ−ＦＥＴ）９１０、９２０、９３０及び９４０と、誘導子９５０と、キャパシタ９５２と、を含む。Ｐ−ＦＥＴ９１０は、誘導子９５０の一端に結合されたソースと、入力電圧ｖ_１を受け取るゲートと、Ｐ−ＦＥＴ９２０のソースに結合されたドレインと、を有する。誘導子９５０の他端は、Ｖ_ＤＤ電源に結合する。Ｐ−ＦＥＴ９２０は、バイアス電圧ｖ_ｂｉａｓを受け取るゲートと、出力ノードに結合されたドレインと、を有する。Ｎ−ＦＥＴ９２０は、バイアス電圧ｖ_ｂｉａｓを受け取るゲートと、出力ノードに結合されたドレインと、を有する。Ｎ−ＦＥＴ９３０は、Ｖ_ＤＤ電源に結合されたソースと、キャパシタ９５２の一端に結合されたゲートと、Ｐ−ＦＥＴ９４０のソースに結合されたドレインと、を有する。キャパシタ９５２の他端は、Ｐ−ＦＥＴ９２０のソースに結合する。Ｐ−ＦＥＴ９４０は、バイアス電圧ｖ_ｂｉａｓを受け取るゲートと、出力ノードに結合されたドレインと、を有する。出力ノードは、ＬＮＡ１４０ｅに関する出力電流ｉ_ｏｕｔを提供する。

図１０は、アクティブポストディストーション線形化を有する差動ＬＮＡ３００の実施形態の概略図である。ＬＮＡ３００は、ＬＮＡ３００が追加のＮ−ＦＥＴ４１０，４２０，４３０，及び４４０，誘導子４５０，及びキャパシタ４５２を有するような差動回路構成を有するということを除いて、図３に示されるＬＮＡ１４０ａと同様に動作する。ＬＮＡ３００は、差動入力を受け取り、差動出力を出力する。Ｎ−ＦＥＴ３１０のゲートは、入力電圧ｖ_１ ^＋（差動入力の第１の入力）を受け取り、Ｎ−ＦＥＴ４１０のゲートは、入力電圧ｖ_１ ⁻（差動入力の第２の入力）を受け取る。ＬＮＡ３００は、差動出力を提供するために２つの出力ノードＩ_ｏｕｔ＋及びＩ_ｏｕｔ−を有する。ＬＮＡ３００の左半分は、図３のＬＮＡ１４０ａと同じ回路構成を有し、出力ノードＩ_ｏｕｔ＋から出力電流ｉ_ｏｕｔ＋を提供する。また、ＬＮＡ３００の右半分は、左半分の逆（ミラーイメージ）である回路構成を有する。ＬＮＡ３００は、ＬＮＡ１４０ａに関して上で説明したように、アクティブポストディストーションを用いることによって線形性を向上させる。

Ｎ−ＦＥＴ４１０は、誘導子４５０の一端に結合したソース，入力電圧ｖ_１−を受け取るゲート，及びＮ−ＦＥＴ４２０のソースに結合したドレインを有する。誘導子４５０のもう一端は、回路アースと結合する。Ｎ−ＦＥＴ４２０は、バイアス電圧ｖ_ｂｉａｓを受け取るゲート及び出力ノードＩ_ｏｕｔ−に結合したドレインを有する。Ｎ−ＦＥＴ４３０は、回路アースに結合したソース，キャパシタ４５２のもう一端に結合したゲート，及びＮ−ＦＥＴ４４０のソースに結合したドレインを有する。キャパシタ４５２の一端は、Ｎ−ＦＥＴ４２０のソースに結合する。Ｎ−ＦＥＴ４４０は、バイアス電圧ｖ_ｂｉａｓを受け取るゲート及び出力ノードＩ_ｏｕｔ−に結合したドレインを有する。出力ノードＩ_ｏｕｔ−は、ＬＮＡ３００に対して出力電流ｉ_ｏｕｔ−を提供する。

図１１Ａは、図７Ａに示されるＬＮＡ１４０ｂの回路を用いた、差動回路構成を有する差動ＬＮＡ３０１である。ＬＮＡ３０１は、ＬＮＡ３０１が差動形態においてＬＮＡ１４０ｂを用いるということを除いて、ＬＮＡ３００と同様に構築される。ＬＮＡ３０１は、ＬＮＡ３０１が追加のＮ−ＦＥＴ４１０，４２０，及び４３０，誘導子４５０，及びキャパシタ４５２を有するような差動回路構成を有するということを除いて、図７Ａに示されるＬＮＡ１４０ｂと同様に動作する。ＬＮＡ３０１は、ＬＮＡ１４０ｂに関して上で説明したように、アクティブポストディストーションを用いることによって線形性を向上させる。

図１１Ｂは、図７Ｂに示されるＬＮＡ１４０ｃの回路を用いた、差動回路構成を有する差動ＬＮＡ３０２である。ＬＮＡ３０２は、ＬＮＡ３０２が差動形態においてＬＮＡ１４０ｃを用いるということを除いて、ＬＮＡ３００と同様に構築される。ＬＮＡ３０２は、ＬＮＡ３０２が追加のＮ−ＦＥＴ４１０，４２０，及び４３０，誘導子４５０，及びキャパシタ４５２を有するような差動回路構成を有するということを除いて、図７Ｂに示されるＬＮＡ１４０ｃと同様に動作する。ＬＮＡ３０２は、ＬＮＡ１４０ｃに関して上で説明したように、アクティブポストディストーションを用いることによって線形性を向上させる。

上記したように、アクティブポストディストーションを用いてアクティブ回路を線形化する技術は、増幅器、ミキサー等の様々な型のアクティブ回路に関して用いることができる。アクティブ回路に関する主信号経路は、主信号経路内の回路素子の非線形性に起因する歪みを生成する。補助信号経路は、主信号経路によって生成された歪み成分を除去するために用いられる歪み成分をアクティブに生成する。

本明細書において説明される増幅器及びその他の線形化されたアクティブ回路は、ベースバンド、中間周波数（ＩＦ）、ＲＦ等を含む様々な周波数範囲に関して用いることができる。例えば、これらの線形化されたアクティブ回路は、無線通信に関して共通して採用される以下のような周波数帯域に関して用いることができる。

・８２４乃至８９４ＭＨｚのセルラーバンド・１８５０乃至１９９０ＭＨｚのパーソナル通信システム（ＰＣＳ）バンド・１７１０乃至１８８０ＭＨｚのデジタルセルラーシステム（ＤＣＳ）バンド・８９０乃至９６０ＭＨｚのＧＳＭ９００バンド・１９２０乃至２１７０ＭＨｚの第３世代移動通信システム２０００（ＩＭＴ−２０００）バンド・１５７４．４乃至１５７６．４ＭＨｚの全地球測位システム（ＧＰＳ）バンド
本明細書において説明される増幅器及びその他の線形化されたアクティブ回路は、集積回路（ＩＣ）、ＲＦ集積回路（ＲＦＩＣ）、特定用途向け集積回路（ＡＳＩＣ）、プリント基板（ＰＣＢ）、電子デバイス等の内部に実装することができる。これらの線形化されたアクティブ回路は、相補型金属酸化膜半導体（ＣＭＯＳ）、ＮチャネルＭＯＳ（Ｎ−ＭＯＳ）、ＰチャネルＭＯＳ（Ｐ−ＭＯＳ）、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、珪素ゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）等の様々なＩＣプロセス技術によって製造することができる。

開示された実施形態に関する上記の説明は、当業者が本発明を製造又は使用できるようにすることを目的とするものである。これらの実施形態に対する様々な修正は、当業者にとっては容易に明確になるであろう。本明細書において定められている一般原理は、本発明の精神及び適用範囲を逸脱しない形でその他の実施形態に対しても適用することができる。以上のように、本発明は、本明細書において示されている実施形態に限定されることを意図するものではなく、本明細書において開示されている原理及び斬新な特長に一致する限りにおいて最も広範な適用範囲が認められるべきである。

開示された実施形態に関する上記の説明は、当業者が本発明を製造又は使用できるようにすることを目的とするものである。これらの実施形態に対する様々な修正は、当業者にとっては容易に明確になるであろう。本明細書において定められている一般原理は、本発明の精神及び適用範囲を逸脱しない形でその他の実施形態に対しても適用することができる。以上のように、本発明は、本明細書において示されている実施形態に限定されることを意図するものではなく、本明細書において開示されている原理及び斬新な特長に一致する限りにおいて最も広範な適用範囲が認められるべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］
差動入力信号の第１の入力を受け取り、増幅するために第１の誘導子に電気的に結合される第１のトランジスタと、
第１の中間信号を生成し、差動出力信号の第１の出力を提供する、前記第１のトランジスタに電気的に結合される第２のトランジスタと、
前記第２のトランジスタに電気的に結合され、前記第１の中間信号を受け取るため及び前記第１のトランジスタによって生成される歪み成分を除去するのに用いられる歪み成分を生成するために動作可能な第３のトランジスタと、
前記差動入力信号の第２の入力を受け取り、増幅するために第２の誘導子に電気的に結合される第４のトランジスタと、
第２の中間信号を生成し、前記差動出力信号の第２の出力を提供する、前記第４のトランジスタに電気的に結合される第５のトランジスタと、
前記第５のトランジスタに電気的に結合され、前記第２の中間信号を受け取るため及び前記第４のトランジスタによって生成される歪み成分を除去するのに用いられる歪み成分を生成するために動作可能な第６のトランジスタと
を具備する集積回路。
［２］
前記第１のトランジスタ及び前記第２のトランジスタがカスケード対として結合され、前記第４のトランジスタ及び前記第５のトランジスタがカスケード対として結合される、上記［１］に記載の集積回路。
［３］
前記第３のトランジスタは、前記第１のトランジスタによって生成される３次歪み成分を除去するのに用いられる歪み成分を生成するために動作可能であり、前記第６のトランジスタは、前記第４のトランジスタによって生成される３次歪み成分を除去するのに用いられる歪み成分を生成するために動作可能である、上記［１］に記載の集積回路。
［４］
前記第２のトランジスタ及び前記第３のトランジスタに電気的に結合され、負荷分離を提供するために動作可能である第７のトランジスタと、
前記第６のトランジスタ及び前記第５のトランジスタに電気的に結合され、負荷分離を提供するために動作可能である第８のトランジスタと
を更に具備する上記［１］に記載の集積回路。
［５］
前記第３のトランジスタは、前記第２のトランジスタのドレインに電気的に結合されるドレインを有し、前記第６のトランジスタは、前記第５のトランジスタのドレインに電気的に結合されるドレインを有する、上記［１］に記載の集積回路。
［６］
前記第３のトランジスタは、前記第１のトランジスタのドレインに電気的に結合されるドレインを有し、前記第６のトランジスタは、前記第４のトランジスタのドレインに電気的に結合されるドレインを有する、上記［１］に記載の集積回路。
［７］
前記第１，第２，及び第３のトランジスタはそれぞれ第１，第２，及び第３の利得を有し、前記第１及び第２の利得は第１のファクタに関連し、前記第１及び第３の利得は第２のファクタに関連し、前記第４，第５，及び第６のトランジスタはそれぞれ前記第１，第２，および第３の利得を有する、上記［１］に記載の集積回路。
［８］
前記第２のファクタは利得損失を低減させるために選択され、前記第１のファクタは前記第１及び第４のトランジスタによって生成される歪み成分を除去するために選択される、上記［７］に記載の集積回路。
［９］
前記第２のファクタは１よりも大きく、前記第３の利得は前記第１の利得の一部分である、上記［７］に記載の集積回路。
［１０］
前記第１，第２，第３，第４，第５，及び第６のトランジスタは、Ｎ−チャネル・フィールド・効果トランジスタ（Ｎ−ＦＥＴ）である、上記［１］に記載の集積回路。
［１１］
前記第１，第２，第３，第４，第５，及び第６のトランジスタは、Ｐ−チャネル・フィールド・効果トランジスタ（Ｐ−ＦＥＴ）である、上記［１］に記載の集積回路。
［１２］
前記第１，第２，第３，第４，第５，及び第６のトランジスタは、バイポーラ接合トランジスタ（ＢＪＴ）である、上記［１］に記載の集積回路。
［１３］
前記第１，第２，第３，第４，第５，及び第６のトランジスタは、低雑音増幅器（ＬＮＡ）を形成する、上記［１］に記載の集積回路。
［１４］
前記差動入力信号は、符号分割多重接続（ＣＤＭＡ）信号である、上記［１］に記載の集積回路。
［１５］
ソースディジェネレーションを提供するために動作可能な第１の誘導子と、
前記第１の誘導子に電気的に結合されるソースと差動入力信号の第１の入力を受け取るゲートとを有し、信号増幅を提供するために動作可能な第１のトランジスタと、
差動出力信号の第１の出力を提供するドレインと前記第１のトランジスタのドレインに電気的に結合されるソースとを有し、第１の中間信号を生成するために動作可能な第２のトランジスタと、
前記第２のトランジスタのソースに電気的に結合されるゲートを有し、前記第１の中間信号を受け取るため及び前記第１のトランジスタによって生成される歪み成分を除去するのに用いられる歪み成分を生成するために動作可能な第３のトランジスタと、
ソースディジェネレーションを提供するために動作可能な第２の誘導子と、
前記第２の誘導子に電気的に結合されるソースと前記差動入力信号の第２の入力を受け取るゲートとを有し、信号増幅を提供するために動作可能な第４のトランジスタと、
前記差動出力信号の第２の出力を提供するドレインと前記第４のトランジスタのドレインに電気的に結合されるソースとを有し、第２の中間信号を生成するために動作可能な第５のトランジスタと、
前記第５のトランジスタのソースに電気的に結合されるゲート有し、前記第２の中間信号を受け取るため及び前記第４のトランジスタによって生成される歪み成分を除去するのに用いられる歪み成分を生成する第６のトランジスタと
を具備する増幅器。
［１６］
前記第３のトランジスタのドレインに電気的に結合されるソースと前記第２のトランジスタのドレインに電気的に結合されるドレインとを有する第７のトランジスタと、
前記第６のトランジスタのドレインに電気的に結合されるソースと前記第５のトランジスタのドレインに電気的に結合されるドレインとを有する第８のトランジスタと
を更に具備する上記［１５］に記載の増幅器。

Claims (16)

1. 差動入力信号の第１の入力を受け取り、増幅するために第１の誘導子に電気的に結合される第１のトランジスタと、
   第１の中間信号を生成し、差動出力信号の第１の出力を提供する、前記第１のトランジスタに電気的に結合される第２のトランジスタと、
   前記第２のトランジスタに電気的に結合され、前記第１の中間信号を受け取るため及び前記第１のトランジスタによって生成される歪み成分を除去するのに用いられる歪み成分を生成するために動作可能な第３のトランジスタと、
   前記差動入力信号の第２の入力を受け取り、増幅するために第２の誘導子に電気的に結合される第４のトランジスタと、
   第２の中間信号を生成し、前記差動出力信号の第２の出力を提供する、前記第４のトランジスタに電気的に結合される第５のトランジスタと、
   前記第５のトランジスタに電気的に結合され、前記第２の中間信号を受け取るため及び前記第４のトランジスタによって生成される歪み成分を除去するのに用いられる歪み成分を生成するために動作可能な第６のトランジスタと
   を具備する集積回路。
2. 前記第１のトランジスタ及び前記第２のトランジスタがカスケード対として結合され、前記第４のトランジスタ及び前記第５のトランジスタがカスケード対として結合される、請求項１に記載の集積回路。
3. 前記第３のトランジスタは、前記第１のトランジスタによって生成される３次歪み成分を除去するのに用いられる歪み成分を生成するために動作可能であり、前記第６のトランジスタは、前記第４のトランジスタによって生成される３次歪み成分を除去するのに用いられる歪み成分を生成するために動作可能である、請求項１に記載の集積回路。
4. 前記第２のトランジスタ及び前記第３のトランジスタに電気的に結合され、負荷分離を提供するために動作可能である第７のトランジスタと、
   前記第６のトランジスタ及び前記第５のトランジスタに電気的に結合され、負荷分離を提供するために動作可能である第８のトランジスタと
   を更に具備する請求項１に記載の集積回路。
5. 前記第３のトランジスタは、前記第２のトランジスタのドレインに電気的に結合されるドレインを有し、前記第６のトランジスタは、前記第５のトランジスタのドレインに電気的に結合されるドレインを有する、請求項１に記載の集積回路。
6. 前記第３のトランジスタは、前記第１のトランジスタのドレインに電気的に結合されるドレインを有し、前記第６のトランジスタは、前記第４のトランジスタのドレインに電気的に結合されるドレインを有する、請求項１に記載の集積回路。
7. 前記第１，第２，及び第３のトランジスタはそれぞれ第１，第２，及び第３の利得を有し、前記第１及び第２の利得は第１のファクタに関連し、前記第１及び第３の利得は第２のファクタに関連し、前記第４，第５，及び第６のトランジスタはそれぞれ前記第１，第２，および第３の利得を有する、請求項１に記載の集積回路。
8. 前記第２のファクタは利得損失を低減させるために選択され、前記第１のファクタは前記第１及び第４のトランジスタによって生成される歪み成分を除去するために選択される、請求項７に記載の集積回路。
9. 前記第２のファクタは１よりも大きく、前記第３の利得は前記第１の利得の一部分である、請求項７に記載の集積回路。
10. 前記第１，第２，第３，第４，第５，及び第６のトランジスタは、Ｎ−チャネル・フィールド・効果トランジスタ（Ｎ−ＦＥＴ）である、請求項１に記載の集積回路。
11. 前記第１，第２，第３，第４，第５，及び第６のトランジスタは、Ｐ−チャネル・フィールド・効果トランジスタ（Ｐ−ＦＥＴ）である、請求項１に記載の集積回路。
12. 前記第１，第２，第３，第４，第５，及び第６のトランジスタは、バイポーラ接合トランジスタ（ＢＪＴ）である、請求項１に記載の集積回路。
13. 前記第１，第２，第３，第４，第５，及び第６のトランジスタは、低雑音増幅器（ＬＮＡ）を形成する、請求項１に記載の集積回路。
14. 前記差動入力信号は、符号分割多重接続（ＣＤＭＡ）信号である、請求項１に記載の集積回路。
15. ソースディジェネレーションを提供するために動作可能な第１の誘導子と、
    前記第１の誘導子に電気的に結合されるソースと差動入力信号の第１の入力を受け取るゲートとを有し、信号増幅を提供するために動作可能な第１のトランジスタと、
    差動出力信号の第１の出力を提供するドレインと前記第１のトランジスタのドレインに電気的に結合されるソースとを有し、第１の中間信号を生成するために動作可能な第２のトランジスタと、
    前記第２のトランジスタのソースに電気的に結合されるゲートを有し、前記第１の中間信号を受け取るため及び前記第１のトランジスタによって生成される歪み成分を除去するのに用いられる歪み成分を生成するために動作可能な第３のトランジスタと、
    ソースディジェネレーションを提供するために動作可能な第２の誘導子と、
    前記第２の誘導子に電気的に結合されるソースと前記差動入力信号の第２の入力を受け取るゲートとを有し、信号増幅を提供するために動作可能な第４のトランジスタと、
    前記差動出力信号の第２の出力を提供するドレインと前記第４のトランジスタのドレインに電気的に結合されるソースとを有し、第２の中間信号を生成するために動作可能な第５のトランジスタと、
    前記第５のトランジスタのソースに電気的に結合されるゲート有し、前記第２の中間信号を受け取るため及び前記第４のトランジスタによって生成される歪み成分を除去するのに用いられる歪み成分を生成する第６のトランジスタと
    を具備する増幅器。
16. 前記第３のトランジスタのドレインに電気的に結合されるソースと前記第２のトランジスタのドレインに電気的に結合されるドレインとを有する第７のトランジスタと、
    前記第６のトランジスタのドレインに電気的に結合されるソースと前記第５のトランジスタのドレインに電気的に結合されるドレインとを有する第８のトランジスタと
    を更に具備する請求項１５に記載の増幅器。

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