KR101115440B1 - Ｆｅｃ 코드 이더넷 프레임을 구분하는 방법 및 장치 - Google Patents

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Abstract

본 발명의 일 실시예는 전방 에러 수정(FEC) 코드화 이더넷 프레임의 구성을 용이하게 하는 시스템을 제공한다. 동작 중에, 상기 시스템은 일반적인 이더넷 프레임을 수신한다. 그리고 상기 시스템은 상기 일반적인 이더넷 프레임에 대해 복수의 FEC 패리티 비트들을 발생하고, 상기 일반적인 이더넷 프레임 앞에 스타트 시퀀스를 삽입한다. 다음으로, 상기 시스템은 상기 일반적인 이더넷 프레임에 짝수 또는 홀수 경계기호를 부가한다. 상기 짝수 경계기호는, 상기 일반적인 이더넷 프레임의 마지막 심벌이 홀수 번호 위치에 있을 때, 상기 일반적인 이더넷 프레임을 FEC 패리티 비트들로부터 분리하는 데 사용된다. 상기 홀수 경계기호는, 상기 일반적인 이더넷 프레임의 마지막 심벌이 짝수 번호 위치에 있을 때, 상기 일반적인 이더넷 프레임을 FEC 패리티 비트들로부터 분리하는 데 사용된다. 상기 짝수 경계기호 및 상기 홀수 경계기호가 그들 사이에 충분히 큰 해밍 거리를 두도록 선택되며, 이로써, 상기 짝수 및 홀수 경계기호 내에서 비트 에러가 발생하는 경우에, 상기 짝수 경계기호를 상기 홀수 경계기호로 오인할 가능성과 상기 짝수 경계기호를 상기 홀수 경계기호로 오인할 가능성을 줄인다. 상기 시스템은 상기 복수의 FEC 패리티 비트들을 상기 짝수 및 홀수 경계기호에 부가하고, 제 2 경계기호를 상기 FEC 패리티 비트에 부가한다.

Description

ＦＥＣ 코드 이더넷 프레임을 구분하는 방법 및 장치{Method And Apparatus For Delineating DATA In an FEC-coded Ethernet Frame}
본 발명은 이더넷 설계에 관한 것으로, 특히, FEC 코드 이더넷 프레임에서 데이터를 구분하는 방법 및 장치에 관한 것이다.
인터넷 통신량을 증가에 발맞추기 위해서, 광섬유와 관련된 광 통신 장치들이 활발하게 개발되어 기반 네트워크의 용량을 실질적으로 증가시키고 있다. 그러나, 기반 네트워크 용량의 이러한 증가가 접속 네트워크의 용량 증가에 미치지 못한다. DSL(digital subsriber line) 및 CM(cabel modem)과 같은 광대역 솔루션의 경우에도, 현재 접속 네트워크들이 제공하는 제한된 대역폭에 의해 최종 사용자들에게 고 대역폭을 전달하는 데 심각한 병목 현상이 발생한다.
현재 개발 중에 있는 여러 기술 사이에서, 이더넷 수동 광 네트워크(EPON)가 차 세대 접속 네트워크로 가장 각광을 받고 있다. EPON은 유비쿼터스 이더넷 기술을 저렴한 수동 광학과 결합한다. 따라서, EPON은 비용 효율 및 수동 광학의 고 용량을 가진 단순하고 확장가능한 이더넷을 제공한다. 특히, 광 섬유의 고 대역폭에 기인하여, 광대역 음성, 데이터, 비디오 통신량을 동시에 공급할 수 있다. 이러한 집적된 서비스를 DSL 이나 CM 기술에 제공하는 것은 어려운 일이다. 더욱이, EPON 은 인터넷 프로토콜(IP) 통신량에 더 적합하다. 왜냐하면, 이더넷 프레임들이 가공되지 않은 IP 패킷들을 다양한 크기로 직접 캡슐화(encapsulate)할 수 있기 때문이다. 그러나 ATM 수동 광 네트워크(APON)는 고정된 크기의 ATM 셀들을 사용하고, 결과적으로 패킷 조각(fragment) 및 재조합(reassembly)을 필요로 한다.
일반적으로, EPON은 네트워크의 "첫 번째 마일"에 사용되며, 이는 서비스 제공자의 중앙국(central office) 및 비즈니스 용이나 가정용 가입자들 사이의 접속성(connectivity)을 제공한다. 논리적으로, "첫 번째 마일"은 지역적인 지점 대 다지점(point-to-multipoint) 망이며, 중앙국은 다수의 가입자에게 서비스를 제공한다. 전형적인 트리 토폴러지 EPON에서, 하나의 광섬유는 중앙국을 수동 광 결합기에 결합하고, 수동 광 결합기는 다운스트림 광 신호들을 사용자들(가입자들)에게 배분한다. 광 결합기는 또한 가입자들로부터의 업스트림 신호들을 조합한다.
그러나 첫 번째 마일의 EPON을 사용하는 데 제한이 있다. EPON은 수동 광 전송 기술(증폭이나 재발생을 포함하지 않음)을 채택하기 때문에, 네트워크의 크기는 전력 부담이나 다양한 전송력 저하를 발생시키게 된다. 그리하여, 네트워크의 크기가 증가함에 따라 신호 대 잡음 비율이 나빠지고, 이는 진도 높은 비트 에러를 유발한다. 다행히도, FEC(forward error correction)이 이러한 바람직하지 않은 효과를 경감할 수 있으며 전력 부담을 증가를 완화할 수 있다.
FEC는 에러 수정 기술로서, 수신 데이터가 지정된 에러 심벌들의 개수보다 적은 에러를 포함하는 심벌 블록을 검출하고 수정하는 능력을 가진다. 전송 장치는 지정된 에러 수정 기술을 사용하여 비트를 각 전송 심벌 블록에 부가함으로써 FEC 를 수행한다. 하나의 일반적으로 사용되는 기술은 리드-솔로몬 코드(Reed-Solomon code)를 이용하는 것이다. 리드-솔로몬 코드는 s비트 심벌들을 가지는 RS(l.k)로 구체화되며, 이는 인코더가 각 s비트의 k 데이터 심벌들을 가지며, (l-k) 패리티 심벌들을 더하여 l 심벌 코드워드(codeword)를 만든다는 것을 의미한다. 리드-솔로몬 디코더는 코드워드에 에러를 가지는 t 심벌들에 이르기까지 수정할 수 있다. 여기서, 2t=l-k이다. 예를 들어, 8비트 심벌들을 가진 RS(255, 239)는 각 코드워드가 255 바이트를 가지면, 이들 중 239 바이트가 데이터이고 8 바이트가 패리티(praity)라는 것을 의미한다. 디코더는 코드워드 어디에든 존재하는 에러를 8 바이트까지 자동으로 수정할 수 있다.
FEC 코딩은 비트 에러들에 대해 안정성(robustness)을 제공하므로, FEC 코드 이더넷 프레임은 일반적인 이더넷 프레임이 손상되는 나쁜 전송 환경에서도 건재할 수 있다. 그러나 FEC 코드 이더넷 프레임들은 구현하는 데 있어 주의할 점은 이더넷 프레임들이 후방 호환성이라는 점이다. 즉, FEC 인에이블이 아닌 장치가 FEC 코드 이더넷 프레임을 인식할 수 있어야 한다. 이러한 이유로, 현재 첫 번째 마일 표준의 IEEE 802.3ah 이더넷(이하 "IEEE 802.3 표준"이라함)에서 제공되는 바와 같이, 데이터 심벌 블록 모두에 대한 FEC 패리티 비트들이 일반적인 이더넷 프레임에 집합되어 첨부된다. FEC 인에이블이 아닌 장치에 의해 인식될 수 있는 경계 기호(delimiter)가 패리티 비트들로부터 종래의 이더넷 프레임을 구분한다.
불행히도, 이러한 경계기호는 FEC 코드의 일부가 아니며, 따라서 비트 에러들로부터 보호되지 않는다. 경계기호 내에서 발생하는 비트 에러들은 수신 장치를 혼동할 수 있으며, 잘리거나 손상된 이더넷 프레임을 발생시킨다. 그리하여 경계 기호 내의 비트 에러들에 대해 안전한 FEC 코드 이더넷 프레임에서 데이터 구분을 하는 방법 및 장치를 필요로 한다.
본 발명의 일 실시예는 전방 에러 수정(FEC) 코드화 이더넷 프레임의 구성을 용이하게 하는 시스템을 제공한다. 동작 중에, 상기 시스템은 일반적인 이더넷 프레임을 수신한다. 그리고 상기 시스템은 상기 일반적인 이더넷 프레임에 대해 복수의 FEC 패리티 비트들을 발생하고, 상기 일반적인 이더넷 프레임 앞에 스타트 시퀀스를 삽입한다. 다음으로, 상기 시스템은 상기 일반적인 이더넷 프레임에 짝수 또는 홀수 경계기호를 부가한다. 상기 짝수 경계기호는, 상기 일반적인 이더넷 프레임의 마지막 심벌이 홀수 번호 위치에 있을 때, 상기 일반적인 이더넷 프레임을 FEC 패리티 비트들로부터 분리하는 데 사용된다. 상기 홀수 경계기호는, 상기 일반적인 이더넷 프레임의 마지막 심벌이 짝수 번호 위치에 있을 때, 상기 일반적인 이더넷 프레임을 FEC 패리티 비트들로부터 분리하는 데 사용된다. 상기 짝수 경계기호 및 상기 홀수 경계기호가 그들 사이에 충분히 큰 해밍 거리를 두도록 선택되며, 이로써, 상기 짝수 및 홀수 경계기호 내에서 비트 에러가 발생하는 경우에, 상기 짝수 경계기호를 상기 홀수 경계기호로 오인할 가능성과 상기 짝수 경계기호를 상기 홀수 경계기호로 오인할 가능성을 줄인다. 상기 시스템은 상기 복수의 FEC 패리티 비트들을 상기 짝수 및 홀수 경계기호에 부가하고, 제 2 경계기호를 상기 FEC 패리티 비트에 부가한다.
이 실시예에서, 상기 짝수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/로 시작하며, 그리고 상기 /T/R/ 코드 그룹 이후에 제 1 개수의 코드 그룹들을 포함하고, 그리고 상기 홀수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/R/로 시작하며, 그리고 상기 /T/R/R/ 코드 그룹 이후에 제 2 개수의 코드 그룹들을 포함한다. 여기서, 상기 짝수 경계기호 및 상기 홀수 경계 기호 사이의 상기 해밍 거리가 상기 짝수 경계기호 또는 상기 홀수 경계기호에서 발생하는 비트 에러들의 최대 허용 개수보다 더 크다.
이 실시예의 추가 실시예에서, 상기 일반적인 이더넷 프레임의 끝단에 있는 상기 러닝 디스패리티가 네거티브인 경우에, 상기 짝수 경계기호 내의 /T/R/ 코드 그룹 후에 상기 제 1 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D29.5/ 시퀀스를 포함하며, 그리고 상기 홀수 경계기호 내의 /T/R/R/ 코드 그룹 후에 상기 제 2 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D16.2/ 시퀀스를 포함한다.
이 실시예의 추가 실시예에서, 상기 일반적인 이더넷 프레임의 끝단에 있는 상기 러닝 디스패리티가 포지티브인 경우에, 상기 짝수 경계기호 내의 /T/R/ 코드 그룹 후에 상기 제 1 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D10.1/ 시퀀스를 포함하며, 그리고 상기 홀수 경계기호 내의 /T/R/R/ 코드 그룹 후에 상기 제 2 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D16.2/ 시퀀스를 포함한다.
본 발명의 다른 실시예에서, 본 발명은 FEC 코드 이더넷 프레임에서 데이터 구분을 용이하게 하는 시스템을 제공한다. 동작 중에, 상기 시스템은 FEC 코드 이더넷 프레임을 수신한다. 상기 시스템은 상기 수신된 FEC 코드 이더넷 프레임의 비트 스트림을 스캔한다. 그리고 상기 비트 스트림의 복수의 연속적인 비트들과 짝수 및 홀수 경계기호들 중 어느 하나를 일치시킴으로써, 상기 FEC 코드 이더넷 프레임에서 일반적인 이더넷 프레임과 FEC 패리티 비트들 사이의 경계기호를 식별한다. 상기 짝수 경계기호와 상기 홀수 경계기호가, 그들 사이에 충분히 큰 해밍 거리를 두도록 선택되며, 이로써, 상기 짝수 및 홀수 경계기호 내에서 비트 에러들이 발생하는 경우에, 상기 짝수 경계기호를 상기 홀수 경계기호로 오인하거나 상기 홀수 경계기호를 상기 짝수 경계기호로 오인할 가능성을 줄인다.
이 실시예에서, 상기 짝수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/로 시작하며, 그리고 상기 /T/R/ 코드 그룹 이후에 제 1 개수의 코드 그룹들을 포함한다. 상기 홀수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/R/로 시작하며, 그리고 상기 /T/R/R/ 코드 그룹 이후에 제 2 개수의 코드 그룹들을 포함한다. 상기 짝수 경계기호 및 상기 홀수 경계 기호 사이의 상기 해밍 거리가 상기 짝수 경계기호 및 상기 홀수 경계기호 중 어느 하나에서 발생하는 비트 에러들의 최대 허용 개수보다 더 크다.
이 실시예의 추가 실시예에서, 상기 일반적인 이더넷 프레임의 끝단에 있는 상기 러닝 디스패리티가 네거티브인 경우에, 상기 짝수 경계기호 내의 /T/R/ 코드 그룹 후에 상기 제 1 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D29.5/ 시퀀스를 포함한다. 그리고 상기 홀수 경계기호 내의 /T/R/R/ 코드 그룹 후에 상기 제 2 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D16.2/ 시퀀스를 포함한다.
이 실시예의 추가 실시예에서, 상기 일반적인 이더넷 프레임의 끝단에 있는 상기 러닝 디스패리티가 포지티브인 경우에, 상기 짝수 경계기호 내의 /T/R/ 코드 그룹 후에 상기 제 1 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D10.1/ 시퀀스를 포함한다. 그리고 상기 홀수 경계기호 내의 /T/R/R/ 코드 그룹 후에 상기 제 2 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D16.2/ 시퀀스를 포함한다.
본 발명의 다른 실시예는 FEC 코드 이더넷 프레임에서 데이터 구분을 용이하게 하는 시스템을 제공한다. 동작 중에, 상기 시스템은 스타트 시퀀스와, 일반적인 이더넷 프레임과, 짝수 및 홀수 경계기호와, 복수의 FEC 패리티 비트들과, 제 2 경계기호를 포함하는 FEC 코드 이더넷 프레임을 수신한다. 상기 짝수 경계기호는, 상기 일반적인 이더넷 프레임의 마지막 바이트가 홀수 번호 위치에 있는 경우에, 상기 일반적인 이더넷 프레임으로부터 상기 FEC 패리티 비트들을 구분하는 데 사용된다. 그리고 상기 홀수 경계기호는, 상기 일반적인 이더넷 프레임의 마지막 바이트가 짝수 번호 위치에 있을 때, 상기 일반적인 이더넷 프레임을 FEC 패리티 비트들로부터 분리하는 데 사용된다. 상기 시스템은 짝수 경계기호가 상기 일반적인 이더넷 프레임을 상기 FEC 패리티 비트들과 구분한다는 가정에 따라, 상기 수신된 FEC 코드 이더넷 프레임으로부터 상기 일반적인 이더넷 프레임의 제 1 버전을 생성한다. 또한, 상기 시스템은 홀수 경계기호가 상기 일반적인 이더넷 프레임을 상기 FEC 패리티 비트들과 구분한다는 가정에 따라, 상기 수신된 FEC 코드 이더넷 프레임으로부터 상기 일반적인 이더넷 프레임의 제 2 버전을 생성한다.
이 실시예에서, 상기 두 개의 버전들 중에 상기 수신된 FEC 코드 이더넷 프레임에 포함된 상기 오리지널 일반 이더넷 프레임을 복원하는 하나를 선택하는 것은: 상기 FEC 패리티 비트들에 대해 상기 일반적인 이더넷 프레임의 제 1 버전을 확인하고; 상기 FEC 패리티 비트들에 대해 상기 일반적인 이더넷 프레임의 제 2 버전을 확인하며; 그리고 상기 FEC 패리티 비트들에 대해 확인된 때, 최소 개수의 에러들을 생성하는 상기 버전을 선택하는 것을 포함한다.
본 발명의 또 다른 실시예는 FEC 코드 이더넷 프레임의 구성을 용이하게 하는 시스템을 제공한다. 여기서, 상기 FEC 코드 이더넷 프레임은 스타트 시퀀스와, 일반적인 이더넷 프레임과, 제 1 경계기호와, 복수의 FEC 패리티 비트들과, 제 2 경계기호를 포함하고; 그리고 상기 제 1 경계기호는 상기 일반적인 이더넷 프레임을 상기 FEC 패리티로부터 분리하는데 이용된다. 동작 중에, 상기 시스템은, 상기 FEC 패리티 비트들이 상기 일반적인 이더넷 프레임과 상기 제 1 경계기호 내에서 발생하는 비트 에러들을 수정하는 데 사용되도록, 상기 일반적인 이더넷 프레임과 상기 제 1 경계기호에 따라, 상기 FEC 패리티 비트들을 산출한다.
이 실시예에서, 상기 FEC 패리티 비트들을 산출하는 단계는: 상기 일반적인 이더넷 프레임과 상기 제 1 경계기호를 고정된 길이의 비트 블록으로 분리하는 단계로서, 마지막 블록은 상기 고정된 블록과 맞추기 위해 패드를 사용하는 것을 특징으로 하는 상기 분리 단계; 각 블록에 대해, 고정 개수의 FEC 패리티 비트들을 계산하는 단계와; 그리고 상기 일반적인 이더넷 프레임과 상기 제 1 경계기호 후에 상기 모든 블록들에 대해 상기 FEC 패리티 비트들 모두를 위치시키는 단계를 포함한다.
본 발명의 또 다른 실시예는 FEC 코드 이더넷 프레임을 구분하는 시스템을 제공한다. 여기서, 상기 FEC 코드 이더넷 프레임은 스타트 시퀀스와, 일반적인 이더넷 프레임과, 제 1 경계기호와, 복수의 FEC 패리티 비트들과, 제 2 경계기호를 포함하고; 상기 제 1 경계기호는 상기 일반적인 이더넷 프레임을 상기 FEC 패리티로부터 분리하는데 이용되며; 그리고 상기 FEC 패리티 비트들이 상기 일반적인 이더넷 프레임과 상기 제 1 경계기호에 대해 산출된다. 동작 중에, 상기 시스템은 상기 FEC 코드 이더넷 프레임 전체의 길이를 결정한다. 또한, 상기 시스템은 상기 FEC 코드 이더넷 프레임 전체의 길이에 근거하여, 상기 FEC 패리티 비트들을 길이를 결정한다. 그리고 나서, 상기 시스템은 상기 FEC 패리티 비트의 크기에 따라, 상기 일반적인 이더넷 프레임과 상기 제 1 경계기호로부터 상기 FEC 패리티 비트들을 구분한다.
이 실시예에서, 상기 시스템은 비트 에러들을 수정하기 위해, 상기 FEC 패리티 비트들에 대해 상기 일반적인 이더넷 프레임과 상기 제 1 경계기호를 확인한다.
이 실시예의 다른 변형예에서, 상기 FEC 패리티 비트들은 FEC 패리티 비트들의 그룹으로 구성되며, 각 패리티 비트 그룹은 동일한 길이이며, 상기 일반적인 이더넷 프레임과 상기 제 1 경계기호로부터의 고정된 길이의 비트 블록에 대응하고, 상기 마지막 블록이 상기 고정 길이를 맞추도록 패딩을 사용한다. 상기 FEC 패리티 비트들의 상기 길이를 결정하는 단계는 수식
Z=[X/(m+n)]×n
에 근거하며, 여기서, Z는 상기 FEC 패리티 비트의 길이이고, X는 상기 전체 FEC 코드 이더넷 프레임의 길이이며, m은 FEC 패리티 비트 그룹이 계산되는 근거가 되는, 상기 일반적인 이더넷 프레임과 상기 제 1 경계기호로부터의 상기 비트 블록의 길이이고, n은 상기 일반적인 이더넷 프레임과 상기 제 1 경계기호로부터의 비트 블록에 대응하는 상기 FEC 패리티 비트 그룹의 길이이다.
도 1은 FEC 코드 이더넷 프레임의 형식을 나타내는 도면이다.
도 2는 현재 IEEE 802.3ah 표준에 따라 TFEC_E 및 TFEC_O 경계기호들의 코드 그룹 시퀀스를 나타내는 도면이다.
도 3은 현재 IEEE 802.3ah 표준에 따라 구현된 FEC 코드 이더넷 프레임에서 발생할 수 있는 데이터-구분에 대한 잠재 오류를 나타내는 도면이다.
도 4A는 본 발명의 일 실시예에 따라 스타트 러닝 디스패리티가 네가티브인 경우에 TFEC_E 및 TFEC_O 경계기호들의 향상된 코드 그룹 시퀀스를 나타내는 도면이다.
도 4B는 본 발명의 일 실시예에 따라 스타트 러닝 디스패리티가 포지티브인 경우에 TFEC_E 및 TFEC_O 경계기호들의 향상된 코드 그룹 시퀀스를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따라 FEC 코드 이더넷 프레임의 수정된 데이 터 구분을 획득하는 데 두 개의 병렬 FEC 디코딩 프로세스가 어떻게 사용될 수 있는 지를 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따라 경계기호가 FEC 코드의 일부일 때 FEC 패리티 비트의 길이를 어떻게 산출하는 지를 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따라 FEC 패리티 비트의 길이와 후속 데이터 구분을 산출하는 프로세스를 나타내는 흐름도이다.
이하의 설명은 발명이 속하는 분야의 기술자가 본 발명을 이용할 수 있도록 하기 위한 것이며, 구체적인 응용 예 및 필수 구성요소들을 포함한다. 첨부된 실시예들에 대해 다양한 변경을 할 수 있음은 당업자에게 자명하며, 여기에 정의된 일반적인 개념들이 본 발명(예, 일반적인 수동 광 네트워크(PON) 구조들)의 사상 및 범위를 벗어나지 않는 한 다른 실시예들 및 응용 예들에 적용될 수 있다. 따라서, 본 발명은 이하의 실시예들에 한정되는 것이 아니며, 이하에 포함된 개념 및 특징들을 포함하는 넓은 범위를 포함한다.
이하 상세한 설명에 기술되는 데이터 구조 및 절차는 일반적으로 컴퓨터로 판독가능한 저장 매체에 저장되며, 이러한 매체는 컴퓨터 시스템에 의해 사용되는 코드 및/또는 데이터를 저장할 수 있는 장치나 매체일 수 있다. 이는 ASICs(application specific integrated circuits), FPGAs(field-programmable gate arrays), 반도체 메모리들, 자기 및 광학 저장 장치들(예, 디스크 드라이브, 자기 테이프, CDs(compact disks) 그리고 DVDs(digital versatile discs 또는 digital video discs)), 그리고 전송 매체(변조된 신호들에 대한 반송파를 포함하거나 포함하지 않는)에 구현된 컴퓨터 명령 신호들을 포함하나, 이에 한정되는 것은 아니다.
FEC 코드 이더넷 프레임 포맷
도 1은 FEC 코드 이더넷 프레임의 형식을 나타내는 도면이다. 기가비트 이더넷 링크에 대한 일반적인 데이터가 8 비트/ 10 비트(8B/10B) 인코딩 기술로 인코드된다. 일 바이트 데이터는 두 개의 10 비트 시퀀스(이른바, "코드 그룹들")에 매핑된다. 두 개의 10 비트 코드 그룹들을 가지는 이유는 균형을 이룬 러닝 디스패리티들을 유지하기 위한 것이다. 일반적으로, 두 개의 코드 그룹들 중 하나가 여섯 개의 "1" 및 네 개의 "0"을 가진다. 이는 러닝 디스패리티가 네거티브일 때 사용된다. 두 개의 코드 그룹들 중 다른 하나는 네 개의 "1"과 여섯 개의 "0"들을 가진다. 이는 러닝 디스패리티가 포지티브일 때 사용된다. 8개의 16진수 값 50(이진수 형태로는 01010000)이 코드 그룹 0110110101(네거티브 현재 러닝 디스패리티에 의해 사용됨)과 코드 그룹 1001000101(포지티브 현재 러닝 디스패리티에 의해 사용됨)에 매핑된다. 한 쌍의 코드 그룹들은 "D16.2"로 식별된다. "D"는 한 쌍의 코드 그룹들이 데이터로 사용됨을 나타낸다. "16"은 8개의 비트들 중 하위 5 비트("10000")의 십진수 값이고, "2"는 8개의 비트들 중 상위 3 비트("010")의 십진수 값이다. 편의를 위해, 10 비트 코드 그룹이 3 비트-디지트 16진수 숫자로 표현될 수 있다. 여기서 세 개의 디지트는 최상위 2 비트, 중간의 4비트, 그리고 최하위 4 비트의 값을 나타낸다. 따라서, 1001000101이 "245"로 표현된다.
데이터 코드 그룹들 이외에, 제어 목적으로 사용되는 특별한 코드 그룹들이 존재한다. 예를 들어, "K28.5"는 코드 그룹 0011111010(네거티브 러닝 디스패리티에 대한) 및 코드 그룹 1100000101(포지티브 러닝 디스패리티에 대한)에 대응한다. "K"는 특별 코드 그룹을 나타내고, "28.5"는 대응하는 8 개의 값 (BC, 또는 이진 수 형태의 10111100)을 나타낸다. IEEE 표준 802.3-202 "지방 및 도심 지역 네트워크" (이하, IEEE 802.3 표준)는 8B/10N 코드 그룹에 대한 완전한 리스트를 포함한다.
IEEE 802.3 표준은 특별 제어 시퀀스들(소위 "명령 세트")을 정의한다. 예를 들어, 명령 세트//I1/(/K28.5/D5.6)이 IDLE 명령 세트이다. 따라서, 전송된 /I1/의 말단에서의 러닝 디스패리티(disparity)는 시작되는 러닝 디스패리티의 반대이다. IDLE 명령 세트//I2/(/K28.5/D16.2)가 정의되어 전송된 /I2/의 말단에서의 러닝 디스패리티(disparity)는 시작되는 러닝 디스패리티와 같다. 패킷이나 제어 시퀀스의 뒤에 이어지는 제 1 IDLE 명령 세트는 현재의 포지티브나 네거티브 러닝 디스패리티들을 네거티브 값으로 회복한다. 모든 후속 IDLEs은 네거티브 러닝 디스패리티를 확보하기 위한 /I2/이다. 다른 명령 세트는 /R/(캐리어 학장, /K23.7/), /S/(패킷 시작, /K27.8/), 그리고 /T/(패킷의 끝, /K29.7/)을 포함한다.
도 1에 도시된 바와 같이, FEC 코드 이더넷 프레임은 시작 코드 시퀀스(210, 소위 "SFEC")로 시작한다. SFEC는 IEEE 802.3ah 표준에 따라/K28.5/D6.4/K28.5/S/로 정의된다. SFEC 시퀀스의 마지막 명령 세트가 /S/ 명령 세트이다. 이는 FEC 인에이블이 아닌 수신 장치가 SFEC 시퀀스 뒤에 이어지는 일반적인 이더넷 프레임의 시작을 인식하도록 한다. 이어지는 SFEC는 일반적인 이더넷 프레임으로, 이는 프리앰블/SFD(start-of-frame delimiter) 필드(120)와, 데이터 프레임(130)과, FCS(frame-check-sequence) 필드(170)를 포함한다. FCS 필드(170)는 일반적으로 CRC(cyclic redundancy check) 시퀀스를 포함한다.
이어지는 FCS 필드(140)가 일반적인 이더넷 프레임의 끝단을 나타내는 제 1 경계기호(delimiter, TFEC, 150)이다. TFEC(150)의 다른 목적은 일반적인 이더넷 프레임을 이어지는 FEC 패리티 비트와 구분하기 위한 것이다. IEEE 802.3 표준(FEC 코드화되지 않은 이더넷)에 따라, 패킷 끝단 경계기호는 /T/R/이나 /T/R/R/이어야 한다. 두 개의 경계기호를 사용하는 이유는 짝수 번호 위치에서 있는 경계 기호에 이어지는 코드 그룹을 확인하기 위한 것이다. 따라서, /T/가 짝수 번호 위치에 있는 경우에 /T/R/이 사용되며, /T/가 홀수 번호 위치에 있는 경우에 /T/R/R/이 사용된다. 따라서, IEEE 802.3ah 표준에서 제안된 바와 같이, TFEC(150)이 두 개의 시퀀스들을 가진다. 두 개의 시퀀스는, 첫 번째 /T/가 홀수 번호 위치에 있는 경우에 사용되는 TFEC_E(/T/R/I/T/R/)와, 첫 번째 /T/가 홀수 번호 위치에 있는 경우에 사용되는 TFEC_O(/T/R/R/I/T/R/)이다. TFEC_E와 TFEC_O는 일반적인 패킷 끝단 경계기호(/T/R/ 및 /T/R/R/)를 포함한다. 따라서, FEC 인에이블이 아닌 수신 장치가 일반적인 이더넷 패킷의 끝단을 인식할 수 있다.
이어지는 TFEC 필드(150)는 FEC 패리티 비트(160)이다. 현재의 IEEE 802.3ah 표준에 따르면, FEC 패리티 비트(160)는 일반적인 이더넷 프레임으로부터 얻어진(255, 239) 코드에 근거하며, 비트 에러들에 대해 TFEC 필드(150)를 보호하지 못 한다. FEC 패리티 비트들은 전체 FEC 코드 프레임을 종결하는 또 다른 TFEC 필드(170)이다. TFEC(150)으로 인해 패리티 비트들의 시작이 항상 짝수 번호 위치에서 시작하고, 전체 패리티 비트의 개수가 항상 짝수이므로, TFEC(170)은 항상 TFEC_E 시퀀스 만을 사용한다.
현재 표준에서의 문제점.
도 2는 현재 IEEE 802.3ah 표준에 따라 TFEC_E 및 TFEC_O 경계기호들의 코드 그룹 시퀀스를 나타내는 도면이다. 프레임(210)은 TFEC_E를 일반적인 이더넷 프레임과 FEC 패리티 비트 사이의 경계기호로 사용한다. 왜냐하면, 경계기호의 제 1 코드 그룹이 짝수 번호 위치에 있기 때문이다. 프레임(220)은 TFEC_O를 일반적인 이더넷 프레임과 FEC 패리티 비트 사이의 경계기호로 사용한다. 왜냐하면, 경계기호의 제 1 코드 그룹이 홀수 번호 위치에 있기 때문이다.
경계기호를 검출하기 위하여, 수신 장치는 TFEC_E 이나 TFEC_O에 맞는 심벌의 입력 스트림을 스캔한다. 경계기호가 FEC에 의해 보호되지 않기 때문에, 복수의 비트 에러들이 용인된다. 현재 IEEE 802.3ah 표준에 따라, TFEC 경계기호 매칭 프로세스에서 5 비트 에러 까지 용인된다. 그러나 도 2에 도시된 바와 같이, TFEC_E 및 TFEC_O 사이의 60 비트의 상관 관계에 대한 해밍(Hamming) 거리가 단지 2 비트이다. 즉, 2E(/T/)와 3A8(/R/) 사이 위치상의 차이가 2이다. 이는, 프레임(210)의 마지막 데이터 코드 그룹(위치 1에서)이 에러 상태이고, /T/와 동일해 지면, 수신 장치가 프레임(210)의 TFEC_E를 TFEC_O로 오인할 수 있다. 따라서, 일반적인 이더 넷 프레임의 마지막 코드 그룹(CRC 시퀀스의 일부)이 손실된다. 전체적인 일반 이더넷 프레임이 CRC 시퀀스와 데이터 사이의 미스 매치(mismatch)에 의해 소실될 수 있다.
또한, TFEC 경계기호에서 비트 에러가 존재하지 않는 경우에, 미스 매치가 발생할 수 있다. 수신 데이터가 프레임(210)으로부터 수신되는 것을 가정한다. 위치(1)에 있는 데이터 코드 그룹 /T/로부터 3 비트의 해밍 거리 내에 있는 경우에, 수신 장치가 통상의 데이터 코드 그룹 대신에, 이를 /T/로 받아들일 수 있다. 위치(2)에 있는 코드 그룹에 대하여, 이 코드 그룹이 실제로 /T/ 이더라도 수신 장치가 이를 /R/로 해석할 수 있다. (/T/ 와 /R/ 사이의 해밍 거리는 단지 2 비트이다) 이러한 해석이 IEEE 802.3ah 표준에 따라 받아들여질 수 있다. 왜냐하면, 전체적으로 수신 장치는 5 비트 에러를 용인할 수 있기 때문이다. 결과적으로, 수신 장치가 정확히 전송된 프레임(210)의 TFEC_E 시퀀스를 잘못 전송된 TFEC_O 시퀀스로 오인할 수 있다.
도 3은 현재 IEEE 802.3ah 표준에 따라 구현된 FEC 코드 이더넷 프레임에서 발생할 수 있는 데이터-구분에 대한 잠재 오류를 나타내는 도면이다. 실제 전송된(정확한) 스트림(310)은 TFEC_O를 포함한다. 3 비트 에러들이 전송중에 발생하여, 실제 수신된 스트림(320)이 된다고 가정한다. 두 개의 에러가 위치(1)의 코드 그룹 내에 존재하며, 하나의 에러가 위치(2)의 코드 그룹 내에 존재한다. 수신 장치가 수신된 스트림(320)을 수신할 때, 스트림(320)은 스트림(310)과 일치되기보다는 스트림(330, TFEC_E를 포함함)과 일치되기 쉽다. 이는, 스트림(320)과 스트림(310) 사이의 70비트 상관 관계에 걸쳐 세 개의 에러 비트가 존재하는 반면, 스트림(320)과 스트림(330) 사이의 60비트 상관 관계에 걸쳐 단지 하나의 에러 비트가 존재하기 때문이다. 결과적으로 손상된 이더넷 프레임이 된다. 왜냐하면, 위치(1)의 코드 그룹이 이더넷 프레임에 대한 CRC 시퀀스의 일부로 여겨지기 대문이다.
TFEC _E 및 TFEC _O 사이의 증가하는 해밍 거리
상술한 문제점을 해결하는 한 가지 방법은 TFEC_E 및 TFEC_O 사이의 해밍 거리를 증가시키는 것이다. 이로써, 해밍 거리가 허용된 에러 비트들의 최대 수치보다 커진다. 도 4A는 본 발명의 일 실시예에 따라 스타트 러닝 디스패리티가 네거티브인 경우에 TFEC_E 및 TFEC_O 경계기호들의 향상된 코드 그룹 시퀀스를 나타내는 도면이다. TFEC_E 시퀀스(410)가 /T/R/K28.5/D29.5/T/T/로 다시 정의되며, 여기서 TFEC_O 시퀀스(420)가 IEEE 802.3ah 표준에 따라 정의된 상태로 남는다. TFEC_E에대한 새로운 정의는 10 비트 토탈 해밍 거리를 TFEC_E와 TFEC_O 사이의 60 비트 상관관계(위치(2)에 있는 /T/와 /R/ 사이에서는 2 비트이고, 위치(5)의 /D29.5/와 /D16.2/ 사이에서는 8 비트임) 전체에 걸치도록 한다.
도 4B는 본 발명의 일 실시예에 따라 스타트 러닝 디스패리티가 포지티브인 경우에 TFEC_E 및 TFEC_O 경계기호들의 향상된 코드 그룹 시퀀스를 나타내는 도면이다. TEFC_E 시퀀스(430)가 /T/R/K28.5/D10.1/T/R/로 다시 정의되며, 여기서 TFEC_O 시퀀스(440)가 IEEE 802.3ah 표준에 따라 정의된 상태로 남는다. TFEC_E에대한 새로운 정의는 10 비트 총 해밍 거리를 TFEC_E와 TFEC_O 사이의 60 비트 상관 관계( 위치(2)에 있는 /T/와 /R/ 사이에서는 2 비트이고, 위치(5)의 /D10.1/와 /D5.6/ 사이에서는 8 비트임) 전체에 걸치도록 한다.
도 4A와 도 4B는 TFEC_E 와 TFEC_O 사이의 해밍 거리가 어떻게 증가하는지에 대한 하나의 예를 도시한다. 다른 코드 그룹들과 시퀀스가 동일한 목적을 달성하는 데 사용된다.
두 개의 병렬 FEC 디코딩 프로세스 이용
TFEC_E 또는 TFEC_O 시퀀스들을 변경하는 대신에, 데이터 구분 문제를 해결하는 다른 방식은 두 개의 FEC 디코딩 프로세스를 이용하는 것이다. 하나는 수신된 프레임이 TFEC_E를 포함한다는 가정에 근거하고, 다른 하나는 수신된 프레임이 TFEC_O를 포함한다는 가정에 근거한다.
도 5는 본 발명의 일 실시예에 따라 FEC 코드 이더넷 프레임의 수정된 데이터 구분을 획득하는 데 두 개의 병렬 FEC 디코딩 프로세스가 어떻게 사용될 수 있는 지를 나타내는 도면이다. 도 4에 도시된 바와 같이, 두 개의 FEC 디코더들이 병렬 입력 스트림을 처리한다. FEC 디코더(510)는, 일반적인 이더넷 프레임과 FEC 패리티 비트 사이의 경계기호가 TFEC_E라는 가정하에 입력 스트림을 디코딩한다. FEC 디코더(520)는, 일반적인 이더넷 프레임과 FEC 패리티 비트 사이의 경계기호가 TFEC_O라는 가정하에 입력 스트림을 디코딩한다. 출력 선택기(530)는 손상되지 않은 이더넷 프레임을 생성하는 적합하게 디코딩된 출력을 선택한다.
FEC 코드 내의 경계기호 포함
상술한 데이터 구분 문제를 해결하는 세 번째 방식은 일반적인 이더넷 프레임과 제 1 TFEC 경계기호에 걸쳐 FEC 패리티 비트들을 산출하여 경계기호 내에서 발생하는 비트 에러들이 수정되도록 하는 것이다. 그러나 수신 장치는 여전히, 비트 에러를 수정하기 위해, FEC 패리티 비트들을 나머지 프레임과 구분해야한다.
도 6은 본 발명의 일 실시예에 따라 경계기호가 FEC 코드의 일부일 때, FEC 패리티 비트의 길이를 어떻게 산출하는 지를 나타내는 도면이다. 수신 장치가 입력 스트립을 스캔하는 경우에, 일반적인 이더넷 프레임과, 제 1 TFEC 경계기호와 그리고 FEC 패리티 비트들의 전체 길이(X)를 알 수 있다. 왜냐하면, SFEC(110)과 제 2 TFEC 경계기호(170)가 쉽게 인식될 수 있기 때문이다. 일반적인 이더넷 프레임과 TFEC(150)의 전체 길이가 Y로 표시되며, FEC 패리티 비트(160)가 Z로 표시된다. FEC 스킴이 RS(255, 239) 코드를 사용하기 때문에, 데이터 심벌 섹션(Y 내의 비트들)으로부터의 모든 239 바이트 블록에 대해, 패리티 섹션( Z 내의 비트들)에 16 바이트 패리티 그룹이 존재한다. 따라서, 패리티의 길이가 다음과 같이 계산된다:
Z=[X/(m+n)]×n
여기서, []는 실링 함수(ceiling function)이고, m은 일반적인 이더넷 프레임과 제 1 경계기호로부터의 블록 비트들의 길이이며 (239임), 그리고 n은 일반적인 이더넷 프레임과 제 1 경계기호로부터의 비트 블록에 대응하는 FEC 패리티 비트 그룹의 길이이다 (16임). 주의할 점은, Z가 239 바이트의 정수를 포함하지 않기 때문에, 그리고 239 데이터 바이트보다 작은 블록이 FEC 계산에 대해 239 바이트를 가지도록 채워지므로(padding), 실링 함수가 사용된다.
도 7은 본 발명의 일 실시예에 따라 FEC 패리티 비트의 길이와 후속 데이터 구분을 산출하는 프로세스를 나타내는 흐름도이다. 수신 장치 내의 시스템이 FEC 인코드 이더넷 프레임(즉, SFEC이후 두 번째 TFEC까지의 데이터 스트림)(단계 710)을 수신함으로써 시작된다. 다음으로, 시스템이 일반적인 이더넷 프레임과, 제 1 TFEC 경계기호와 그리고 FEC 패리티 비트들의 전체 길이를 결정한다(단계 720). 이후에, 시스템은 식(1)에 따라 FEC 패리티 비트들의 길이를 계산한다(단계 730). 구분된 FEC 패리티 비트들에 따라, 시스템이 일반적인 이더넷 프레임과 제 1 TFEC 경계기호 내에서 발생 가능한 비트 에러를 수정한다(단계 740). 이후에, 시스템은 제 1 TFEC 경계기호로부터 일반적인 이더넷 프레임을 분리한다(단계 750).
상술한 본 발명의 실시예들은 단지 예시와 설명을 위한 것일 뿐이며, 본 발명을 설명된 형태로 한정하려는 것이 아니다. 따라서, 다양한 변화 및 변경이 가능함은 본 발명이 속하는 분야의 당업자에게 자명하다. 또한, 이 명세서의 상세한 설명이 본 발명의 범위를 제한하는 것은 아니다. 본 발명의 범위는 첨부된 청구항에 의해서 정의된다.

Claims (30)

  1. 일반적인 이더넷 프레임을 수신하는 단계와;
    상기 일반적인 이더넷 프레임에 대해 복수의 FEC 패리티 비트들을 발생하는 단계와;
    상기 일반적인 이더넷 프레임 앞에 스타트 시퀀스를 삽입하는 단계와;
    상기 일반적인 이더넷 프레임에 짝수 또는 홀수 경계기호를 부가하는 단계로서,
    - 상기 짝수 경계기호는, 상기 일반적인 이더넷 프레임의 마지막 심벌이 홀수 번호 위치에 있을 때, 상기 일반적인 이더넷 프레임을 FEC 패리티 비트들로부터 분리하는 데 사용되고,
    - 상기 홀수 경계기호는, 상기 일반적인 이더넷 프레임의 마지막 심벌이 짝수 번호 위치에 있을 때, 상기 일반적인 이더넷 프레임을 FEC 패리티 비트들로부터 분리하는 데 사용되는, 상기 부가 단계와;
    상기 복수의 FEC 패리티 비트들을 상기 짝수 및 홀수 경계기호에 부가하는 단계와; 그리고
    제 2 경계기호를 상기 FEC 패리티 비트에 부가하는 단계를 포함하되,
    상기 짝수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/로 시작하며, 그리고 상기 /T/R/ 코드 그룹 이후에 제 1 개수의 코드 그룹들을 포함하고,
    상기 홀수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/R/로 시작하며, 그리고 상기 /T/R/R/ 코드 그룹 이후에 제 2 개수의 코드 그룹들을 포함하며,
    상기 짝수 경계기호 및 상기 홀수 경계 기호 사이의 해밍 거리가 상기 짝수 경계기호 및 상기 홀수 경계기호 중 어느 하나에서 발생하는 비트 에러들의 최대 허용 개수보다 더 크고,
    상기 일반적인 이더넷 프레임의 끝단에 있는 러닝 디스패리티가 네거티브인 경우에,
    상기 짝수 경계기호 내의 /T/R/ 코드 그룹 후에 상기 제 1 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D29.5/ 시퀀스를 포함하며,
    상기 홀수 경계기호 내의 /T/R/R/ 코드 그룹 후에 상기 제 2 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D16.2/ 시퀀스를 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임을 구성하는 방법.
  2. 삭제
  3. 삭제
  4. 일반적인 이더넷 프레임을 수신하는 단계와;
    상기 일반적인 이더넷 프레임에 대해 복수의 FEC 패리티 비트들을 발생하는 단계와;
    상기 일반적인 이더넷 프레임 앞에 스타트 시퀀스를 삽입하는 단계와;
    상기 일반적인 이더넷 프레임에 짝수 또는 홀수 경계기호를 부가하는 단계로서,
    - 상기 짝수 경계기호는, 상기 일반적인 이더넷 프레임의 마지막 심벌이 홀수 번호 위치에 있을 때, 상기 일반적인 이더넷 프레임을 FEC 패리티 비트들로부터 분리하는 데 사용되고,
    - 상기 홀수 경계기호는, 상기 일반적인 이더넷 프레임의 마지막 심벌이 짝수 번호 위치에 있을 때, 상기 일반적인 이더넷 프레임을 FEC 패리티 비트들로부터 분리하는 데 사용되는, 상기 부가 단계와;
    상기 복수의 FEC 패리티 비트들을 상기 짝수 및 홀수 경계기호에 부가하는 단계와; 그리고
    제 2 경계기호를 상기 FEC 패리티 비트에 부가하는 단계를 포함하되,
    상기 짝수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/로 시작하며, 그리고 상기 /T/R/ 코드 그룹 이후에 제 1 개수의 코드 그룹들을 포함하고,
    상기 홀수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/R/로 시작하며, 그리고 상기 /T/R/R/ 코드 그룹 이후에 제 2 개수의 코드 그룹들을 포함하며,
    상기 짝수 경계기호 및 상기 홀수 경계 기호 사이의 해밍 거리가 상기 짝수 경계기호 및 상기 홀수 경계기호 중 어느 하나에서 발생하는 비트 에러들의 최대 허용 개수보다 더 크고,
    상기 일반적인 이더넷 프레임의 끝단에 있는 러닝 디스패리티가 포지티브인 경우에,
    상기 짝수 경계기호 내의 /T/R/ 코드 그룹 후에 상기 제 1 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D10.1/ 시퀀스를 포함하며,
    상기 홀수 경계기호 내의 /T/R/R/ 코드 그룹 후에 상기 제 2 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D16.2/ 시퀀스를 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임을 구성하는 방법.
  5. 일반적인 이더넷 프레임을 수신하는 수신 수단과;
    상기 일반적인 이더넷 프레임에 대한 복수의 FEC 패리티를 발생하는 FEC 인코더와; 그리고
    FEC 코드 이더넷 프레임 구성 수단으로서, 상기 구성 수단은:
    - 상기 일반적인 이더넷 프레임 앞에 스타트 시퀀스를 삽입하고;
    - 상기 일반적인 이더넷 프레임에 짝수 및 홀수 경계기호를 부가하고, 여기서 상기 짝수 경계기호는: 상기 일반적인 이더넷 프레임의 마지막 심벌이 홀수 번호 위치에 있는 경우에, 상기 일반적인 이더넷 프레임으로부터 상기 FEC 패리티 비트들을 구분하는 데 사용되고; 상기 홀수 경계기호는, 상기 일반적인 이더넷 프레임의 마지막 심벌이 짝수 번호 위치에 있을 때, 상기 일반적인 이더넷 프레임을 FEC 패리티 비트들로부터 분리하는 데 사용되며;
    - 상기 복수의 FEC 패리티 비트들을 상기 짝수 및 홀수 경계기호에 부가하고; 그리고
    - 제 2 경계기호를 상기 FEC 패리티 비트들에 부가하는, 상기 FEC 코드 이더넷 프레임 구성 수단을 포함하되,
    상기 짝수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/로 시작하며, 그리고 상기 /T/R/ 코드 그룹 이후에 제 1 개수의 코드 그룹들을 포함하고,
    상기 홀수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/R/로 시작하며, 그리고 상기 /T/R/R/ 코드 그룹 이후에 제 2 개수의 코드 그룹들을 포함하며,
    상기 짝수 경계기호 및 상기 홀수 경계 기호 사이의 해밍 거리가 상기 짝수 경계기호 및 상기 홀수 경계기호 중 어느 하나에서 발생하는 비트 에러들의 최대 허용 개수보다 더 크고,
    상기 일반적인 이더넷 프레임의 끝단에 있는 러닝 디스패리티가 네거티브인 경우에,
    상기 짝수 경계기호 내의 /T/R/ 코드 그룹 후에 상기 제 1 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D29.5/ 시퀀스를 포함하며,
    상기 홀수 경계기호 내의 /T/R/R/ 코드 그룹 후에 상기 제 2 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D16.2/ 시퀀스를 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임을 구성하는 장치.
  6. 삭제
  7. 삭제
  8. 일반적인 이더넷 프레임을 수신하는 수신 수단과;
    상기 일반적인 이더넷 프레임에 대한 복수의 FEC 패리티를 발생하는 FEC 인코더와; 그리고
    FEC 코드 이더넷 프레임 구성 수단으로서, 상기 구성 수단은:
    - 상기 일반적인 이더넷 프레임 앞에 스타트 시퀀스를 삽입하고;
    - 상기 일반적인 이더넷 프레임에 짝수 및 홀수 경계기호를 부가하고, 여기서 상기 짝수 경계기호는: 상기 일반적인 이더넷 프레임의 마지막 심벌이 홀수 번호 위치에 있는 경우에, 상기 일반적인 이더넷 프레임으로부터 상기 FEC 패리티 비트들을 구분하는 데 사용되고; 상기 홀수 경계기호는, 상기 일반적인 이더넷 프레임의 마지막 심벌이 짝수 번호 위치에 있을 때, 상기 일반적인 이더넷 프레임을 FEC 패리티 비트들로부터 분리하는 데 사용되며;
    - 상기 복수의 FEC 패리티 비트들을 상기 짝수 및 홀수 경계기호에 부가하고; 그리고
    - 제 2 경계기호를 상기 FEC 패리티 비트들에 부가하는, 상기 FEC 코드 이더넷 프레임 구성 수단을 포함하되,
    상기 짝수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/로 시작하며, 그리고 상기 /T/R/ 코드 그룹 이후에 제 1 개수의 코드 그룹들을 포함하고,
    상기 홀수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/R/로 시작하며, 그리고 상기 /T/R/R/ 코드 그룹 이후에 제 2 개수의 코드 그룹들을 포함하며,
    상기 짝수 경계기호 및 상기 홀수 경계 기호 사이의 해밍 거리가 상기 짝수 경계기호 및 상기 홀수 경계기호 중 어느 하나에서 발생하는 비트 에러들의 최대 허용 개수보다 더 크고,
    상기 일반적인 이더넷 프레임의 끝단에 있는 러닝 디스패리티가 포지티브인 경우에,
    상기 짝수 경계기호 내의 /T/R/ 코드 그룹 후에 상기 제 1 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D10.1/ 시퀀스를 포함하며,
    상기 홀수 경계기호 내의 /T/R/R/ 코드 그룹 후에 상기 제 2 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D16.2/ 시퀀스를 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임을 구성하는 장치.
  9. FEC 코드 이더넷 프레임을 수신하는 단계와;
    상기 수신된 FEC 코드 이더넷 프레임의 비트 스트림을 스캔하는 단계와; 그리고
    상기 비트 스트림의 복수의 연속적인 비트들과 짝수 및 홀수 경계기호들 중 어느 하나를 일치시킴으로써, 상기 FEC 코드 이더넷 프레임에서 일반적인 이더넷 프레임과 FEC 패리티 비트들 사이의 경계기호를 식별하는 단계를 포함하되,
    상기 짝수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/로 시작하며, 그리고 상기 /T/R/ 코드 그룹 이후에 제 1 개수의 코드 그룹들을 포함하고,
    상기 홀수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/R/로 시작하며, 그리고 상기 /T/R/R/ 코드 그룹 이후에 제 2 개수의 코드 그룹들을 포함하며,
    상기 짝수 경계기호 및 상기 홀수 경계 기호 사이의 해밍 거리가 상기 짝수 경계기호 및 상기 홀수 경계기호 중 어느 하나에서 발생하는 비트 에러들의 최대 허용 개수보다 더 크고,
    상기 일반적인 이더넷 프레임의 끝단에 있는 러닝 디스패리티가 네거티브인 경우에,
    상기 짝수 경계기호 내의 /T/R/ 코드 그룹 후에 상기 제 1 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D29.5/ 시퀀스를 포함하며,
    상기 홀수 경계기호 내의 /T/R/R/ 코드 그룹 후에 상기 제 2 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D16.2/ 시퀀스를 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임의 데이터 수정 방법.
  10. 삭제
  11. 삭제
  12. FEC 코드 이더넷 프레임을 수신하는 단계와;
    상기 수신된 FEC 코드 이더넷 프레임의 비트 스트림을 스캔하는 단계와; 그리고
    상기 비트 스트림의 복수의 연속적인 비트들과 짝수 및 홀수 경계기호들 중 어느 하나를 일치시킴으로써, 상기 FEC 코드 이더넷 프레임에서 일반적인 이더넷 프레임과 FEC 패리티 비트들 사이의 경계기호를 식별하는 단계를 포함하되,
    상기 짝수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/로 시작하며, 그리고 상기 /T/R/ 코드 그룹 이후에 제 1 개수의 코드 그룹들을 포함하고,
    상기 홀수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/R/로 시작하며, 그리고 상기 /T/R/R/ 코드 그룹 이후에 제 2 개수의 코드 그룹들을 포함하며,
    상기 짝수 경계기호 및 상기 홀수 경계 기호 사이의 해밍 거리가 상기 짝수 경계기호 및 상기 홀수 경계기호 중 어느 하나에서 발생하는 비트 에러들의 최대 허용 개수보다 더 크고,
    상기 일반적인 이더넷 프레임의 끝단에 있는 러닝 디스패리티가 포지티브인 경우에,
    상기 짝수 경계기호 내의 /T/R/ 코드 그룹 후에 상기 제 1 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D10.1/ 시퀀스를 포함하며,
    상기 홀수 경계기호 내의 /T/R/R/ 코드 그룹 후에 상기 제 2 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D16.2/ 시퀀스를 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임의 데이터 수정 방법.
  13. FEC 코드 이더넷 프레임을 수신하는 수신 수단과;
    상기 수신된 FEC 코드 이더넷 프레임의 비트 스트림을 스캔하는 스캐닝 수단과; 그리고
    상기 비트 스트림의 복수의 연속적인 비트들과 짝수 및 홀수 경계기호들 중 어느 하나를 일치시키는 수단을 포함하되,
    상기 짝수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/로 시작하며, 그리고 상기 /T/R/ 코드 그룹 이후에 제 1 개수의 코드 그룹들을 포함하고,
    상기 홀수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/R/로 시작하며, 그리고 상기 /T/R/R/ 코드 그룹 이후에 제 2 개수의 코드 그룹들을 포함하며,
    상기 짝수 경계기호 및 상기 홀수 경계 기호 사이의 해밍 거리가 상기 짝수 경계기호 및 상기 홀수 경계기호 중 어느 하나에서 발생하는 비트 에러들의 최대 허용 개수보다 더 크고,
    일반적인 이더넷 프레임의 끝단에 있는 러닝 디스패리티가 네거티브인 경우에,
    상기 짝수 경계기호 내의 /T/R/ 코드 그룹 후에 상기 제 1 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D29.5/ 시퀀스를 포함하며,
    상기 홀수 경계기호 내의 /T/R/R/ 코드 그룹 후에 상기 제 2 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D16.2/ 시퀀스를 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임의 데이터 구분 장치.
  14. 삭제
  15. 삭제
  16. FEC 코드 이더넷 프레임을 수신하는 수신 수단과;
    상기 수신된 FEC 코드 이더넷 프레임의 비트 스트림을 스캔하는 스캐닝 수단과; 그리고
    상기 비트 스트림의 복수의 연속적인 비트들과 짝수 및 홀수 경계기호들 중 어느 하나를 일치시키는 수단을 포함하되,
    상기 짝수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/로 시작하며, 그리고 상기 /T/R/ 코드 그룹 이후에 제 1 개수의 코드 그룹들을 포함하고,
    상기 홀수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/R/로 시작하며, 그리고 상기 /T/R/R/ 코드 그룹 이후에 제 2 개수의 코드 그룹들을 포함하며,
    상기 짝수 경계기호 및 상기 홀수 경계 기호 사이의 해밍 거리가 상기 짝수 경계기호 및 상기 홀수 경계기호 중 어느 하나에서 발생하는 비트 에러들의 최대 허용 개수보다 더 크고,
    일반적인 이더넷 프레임의 끝단에 있는 러닝 디스패리티가 포지티브인 경우에,
    상기 짝수 경계기호 내의 /T/R/ 코드 그룹 후에 상기 제 1 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D10.1/ 시퀀스를 포함하며,
    상기 홀수 경계기호 내의 /T/R/R/ 코드 그룹 후에 상기 제 2 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D16.2/ 시퀀스를 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임의 데이터 구분 장치.
  17. 스타트 시퀀스와, 일반적인 이더넷 프레임과, 짝수 및 홀수 경계기호와, 복수의 FEC 패리티 비트들과, 제 2 경계기호를 포함하는 FEC 코드 이더넷 프레임을 수신하는 단계로서,
    - 상기 짝수 경계기호는, 상기 일반적인 이더넷 프레임의 마지막 바이트가 홀수 번호 위치에 있는 경우에, 상기 일반적인 이더넷 프레임으로부터 상기 FEC 패리티 비트들을 구분하는 데 사용되고; 그리고
    - 상기 홀수 경계기호는, 상기 일반적인 이더넷 프레임의 마지막 바이트가 짝수 번호 위치에 있을 때, 상기 일반적인 이더넷 프레임을 FEC 패리티 비트들로부터 분리하는 데 사용되는 상기 수신 단계와;
    짝수 경계기호가 상기 일반적인 이더넷 프레임을 상기 FEC 패리티 비트들과 구분한다는 가정에 따라 상기 일반적인 이더넷 프레임의 제 1 버전을 상기 수신된 FEC 코드 이더넷 프레임으로부터 생성하는 단계와;
    홀수 경계기호가 상기 일반적인 이더넷 프레임을 상기 FEC 패리티 비트들과 구분한다는 가정에 따라 상기 일반적인 이더넷 프레임의 제 2 버전을 상기 수신된 FEC 코드 이더넷 프레임으로부터 생성하는 단계와; 그리고
    상기 일반적인 이더넷 프레임의 제 1 버전과 제 2 버전 중에 상기 수신된 FEC 코드 이더넷 프레임에 포함된 상기 일반 이더넷 프레임을 복원하는 하나를 선택하는 단계를 포함하되,
    상기 일반적인 이더넷 프레임의 제 1 버전과 제 2 버전 중에 상기 수신된 FEC 코드 이더넷 프레임에 포함된 상기 일반 이더넷 프레임을 복원하는 하나를 선택하는 단계는:
    상기 FEC 패리티 비트들에 대해 상기 일반적인 이더넷 프레임의 제 1 버전을 확인하는 단계와;
    상기 FEC 패리티 비트들에 대해 상기 일반적인 이더넷 프레임의 제 2 버전을 확인하는 단계와; 그리고
    상기 FEC 패리티 비트들에 대해 확인된 때, 최소 개수의 에러들을 생성하는 상기 버전을 선택하는 단계를 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임들의 데이터 구분 방법.
  18. 삭제
  19. 스타트 시퀀스와, 일반적인 이더넷 프레임과, 짝수 및 홀수 경계기호와, 복수의 FEC 패리티 비트들과, 제 2 경계기호를 포함하는 FEC 코드 이더넷 프레임을 수신하는 수단으로서,
    - 상기 짝수 경계기호는, 상기 일반적인 이더넷 프레임의 마지막 바이트가 홀수 번호 위치에 있는 경우에, 상기 일반적인 이더넷 프레임으로부터 상기 FEC 패리티 비트들을 구분하는 데 사용되고; 그리고
    - 상기 홀수 경계기호는, 상기 일반적인 이더넷 프레임의 마지막 바이트가 짝수 번호 위치에 있을 때, 상기 일반적인 이더넷 프레임을 FEC 패리티 비트들로부터 분리하는 데 사용되는, 상기 수신 수단과;
    짝수 경계기호가 상기 일반적인 이더넷 프레임을 상기 FEC 패리티 비트들과 구분한다는 가정에 따라 상기 일반적인 이더넷 프레임의 제 1 버전을 상기 수신된 FEC 코드 이더넷 프레임으로부터 생성하는 제 1 FEC 디코더와;
    홀수 경계기호가 상기 일반적인 이더넷 프레임을 상기 FEC 패리티 비트들과 구분한다는 가정에 따라 상기 일반적인 이더넷 프레임의 제 2 버전을 상기 수신된 FEC 코드 이더넷 프레임으로부터 생성하는 제 2 FEC 디코더와; 그리고
    상기 일반적인 이더넷 프레임의 제 1 버전과 제 2 버전 중에 상기 수신된 FEC 코드 이더넷 프레임에 포함된 상기 일반 이더넷 프레임을 복원하는 하나를 선택하는 선택 수단을 포함하되,
    상기 일반적인 이더넷 프레임의 제 1 버전과 제 2 버전 중에 상기 수신된 FEC 코드 이더넷 프레임에 포함된 상기 일반 이더넷 프레임을 복원하는 하나를 선택하는 수단은:
    상기 FEC 패리티 비트들에 대해 상기 일반적인 이더넷 프레임의 제 1 버전을 확인하고;
    상기 FEC 패리티 비트들에 대해 상기 일반적인 이더넷 프레임의 제 2 버전을 확인하며; 그리고
    상기 FEC 패리티 비트들에 대해 확인된 때, 최소 개수의 에러들을 생성하는, 상기 버전을 선택하는 것을 특징으로 하는 FEC 코드 이더넷 프레임들의 데이터 구분 장치.
  20. 삭제
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