KR20070023690A - Fec 코드 이더넷 프레임을 구분하는 방법 및 장치 - Google Patents
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Abstract
Description
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- 일반적인 이더넷 프레임을 수신하는 단계와;상기 일반적인 이더넷 프레임에 대해 복수의 FEC 패리티 비트들을 발생하는 단계와;상기 일반적인 이더넷 프레임 앞에 스타트 시퀀스를 삽입하는 단계와;상기 일반적인 이더넷 프레임에 짝수 또는 홀수 경계기호를 부가하는 단계로서,- 상기 짝수 경계기호는, 상기 일반적인 이더넷 프레임의 마지막 심벌이 홀수 번호 위치에 있을 때, 상기 일반적인 이더넷 프레임을 FEC 패리티 비트들로부터 분리하는 데 사용되고,- 상기 홀수 경계기호는, 상기 일반적인 이더넷 프레임의 마지막 심벌이 짝수 번호 위치에 있을 때, 상기 일반적인 이더넷 프레임을 FEC 패리티 비트들로부터 분리하는 데 사용되며,- 상기 짝수 경계기호 및 상기 홀수 경계기호가 그들 사이에 충분히 큰 해밍거리를 두도록 선택되며, 이로써, 상기 짝수 및 홀수 경계기호 내에서 비트 에러가 발생하는 경우에, 상기 짝수 경계기호를 상기 홀수 경계기호로 오인할 가능성과 상기 짝수 경계기호를 상기 홀수 경계기호로 오인할 가능성을 줄이는 상기 부가 단계와;상기 복수의 FEC 패리티 비트들을 상기 짝수 및 홀수 경계기호에 부가하는 단계와; 그리고제 2 경계기호를 상기 FEC 패리티 비트에 부가하는 단계를 포함하는 것을 특징으로 하는 전방 에러 수정(FEC) 코드화 이더넷 프레임을 구성하는 방법.
- 제 1 항에 있어서,상기 짝수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/로 시작하며, 그리고 상기 /T/R/ 코드 그룹 이후에 제 1 개수의 코드 그룹들을 포함하고,상기 홀수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/R/로 시작하며, 그리고 상기 /T/R/R/ 코드 그룹 이후에 제 2 개수의 코드 그룹들을 포함하며,상기 짝수 경계기호 및 상기 홀수 경계 기호 사이의 상기 해밍 거리가 상기 짝수 경계기호 및 상기 홀수 경계기호 중 어느 하나에서 발생하는 비트 에러들의 최대 허용 개수보다 더 큰 것을 특징으로 하는 FEC 코드 이더넷 프레임을 구성하는 방법.
- 제 2 항에 있어서,상기 일반적인 이더넷 프레임의 끝단에 있는 상기 러닝 디스패리티가 네거티브인 경우에,상기 짝수 경계기호 내의 /T/R/ 코드 그룹 후에 상기 제 1 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D29.5/ 시퀀스를 포함하며,상기 홀수 경계기호 내의 /T/R/R/ 코드 그룹 후에 상기 제 2 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D16.2/ 시퀀스를 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임을 구성하는 방법.
- 제 2 항에 있어서,상기 일반적인 이더넷 프레임의 끝단에 있는 상기 러닝 디스패리티가 포지티브인 경우에,상기 짝수 경계기호 내의 /T/R/ 코드 그룹 후에 상기 제 1 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D10.1/ 시퀀스를 포함하며,상기 홀수 경계기호 내의 /T/R/R/ 코드 그룹 후에 상기 제 2 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D16.2/ 시퀀스를 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임을 구성하는 방법.
- 일반적인 이더넷 프레임을 수신하는 수신 미케니즘과;상기 일반적인 이더넷 프레임에 대한 복수의 FEC 패리티를 발생하는 FEC 인코더와; 그리고FEC 코드 이더넷 프레임 구성 미케니즘으로서, 상기 미케니즘은:- 상기 일반적인 이더넷 프레임 앞에 스타트 시퀀스를 삽입하고;- 상기 일반적인 이더넷 프레임에 짝수 및 홀수 경계기호를 부가하고, 여기서 상기 짝수 경계기호는: 상기 일반적인 이더넷 프레임의 마지막 심벌이 홀수 번호 위치에 있는 경우에, 상기 일반적인 이더넷 프레임으로부터 상기 FEC 패리티 비트들을 구분하는 데 사용되고; 상기 홀수 경계기호는, 상기 일반적인 이더넷 프레임의 마지막 심벌이 짝수 번호 위치에 있을 때, 상기 일반적인 이더넷 프레임을 FEC 패리티 비트들로부터 분리하는 데 사용되며, 그리고 상기 짝수 경계기호 및 상기 홀수 경계기호가 그들 사이에 충분히 큰 해밍 거리를 두도록 선택되며, 이로써, 상기 짝수 및 홀수 경계기호 내에서 비트 에러가 발생하는 경우에, 상기 짝수 경계기호를 상기 홀수 경계기호로 오인할 가능성과 상기 짝수 경계기호를 상기 홀수 경계기호로 오인할 가능성을 줄이며;- 상기 복수의 FEC 패리티 비트들을 상기 짝수 및 홀수 경계기호에 부가하고; 그리고- 제 2 경계기호를 상기 FEC 패리티 비트들에 부가하는 상기 FEC 코드 이더넷 프레임 구성 미케니즘을 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임을 구성하는 장치.
- 제 5 항에 있어서,상기 짝수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/로 시작하며, 그리고 상기 /T/R/ 코드 그룹 이후에 제 1 개수의 코드 그룹들을 포함하고,상기 홀수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/R/로 시작하며, 그리고 상기 /T/R/R/ 코드 그룹 이후에 제 2 개수의 코드 그룹들을 포함하며,상기 짝수 경계기호 및 상기 홀수 경계 기호 사이의 상기 해밍 거리가 상기 짝수 경계기호 및 상기 홀수 경계기호 중 어느 하나에서 발생하는 비트 에러들의 최대 허용 개수보다 더 큰 것을 특징으로 하는 FEC 코드 이더넷 프레임을 구성하는 장치.
- 제 6 항에 있어서,상기 일반적인 이더넷 프레임의 끝단에 있는 상기 러닝 디스패리티가 네거티브인 경우에,상기 짝수 경계기호 내의 /T/R/ 코드 그룹 후에 상기 제 1 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D29.5/ 시퀀스를 포함하며,상기 홀수 경계기호 내의 /T/R/R/ 코드 그룹 후에 상기 제 2 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D16.2/ 시퀀스를 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임을 구성하는 장치.
- 제 6 항에 있어서,상기 일반적인 이더넷 프레임의 끝단에 있는 상기 러닝 디스패리티가 포지티브인 경우에,상기 짝수 경계기호 내의 /T/R/ 코드 그룹 후에 상기 제 1 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D10.1/ 시퀀스를 포함하며,상기 홀수 경계기호 내의 /T/R/R/ 코드 그룹 후에 상기 제 2 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D16.2/ 시퀀스를 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임을 구성하는 장치.
- FEC 코드 이더넷 프레임을 수신하는 단계와;상기 수신된 FEC 코드 이더넷 프레임의 비트 스트림을 스캔하는 단계와; 그리고상기 비트 스트림의 복수의 연속적인 비트들과 짝수 및 홀수 경계기호들 중 어느 하나를 일치시킴으로써, 상기 FEC 코드 이더넷 프레임에서 일반적인 이더넷 프레임과 FEC 패리티 비트들 사이의 경계기호를 식별하는 단계를 포함하되,상기 짝수 경계기호와 상기 홀수 경계기호가, 그들 사이에 충분히 큰 해밍 거리를 두도록 선택되며, 이로써, 상기 짝수 및 홀수 경계기호 내에서 비트 에러들이 발생하는 경우에, 상기 짝수 경계기호를 상기 홀수 경계기호로 오인하거나 상기 홀수 경계기호를 상기 짝수 경계기호로 오인할 가능성을 줄이는 것을 특징으로 하는 전방 에러 수정(FEC) 코드화 이더넷 프레임의 데이터 구분 방법.
- 제 9 항에서,상기 짝수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/로 시 작하며, 그리고 상기 /T/R/ 코드 그룹 이후에 제 1 개수의 코드 그룹들을 포함하고,상기 홀수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/R/로 시작하며, 그리고 상기 /T/R/R/ 코드 그룹 이후에 제 2 개수의 코드 그룹들을 포함하며,상기 짝수 경계기호 및 상기 홀수 경계 기호 사이의 상기 해밍 거리가 상기 짝수 경계기호 및 상기 홀수 경계기호 중 어느 하나에서 발생하는 비트 에러들의 최대 허용 개수보다 더 큰 것을 특징으로 하는 FEC 코드 이더넷 프레임의 데이터 수정 방법.
- 제 10 항에 있어서,상기 일반적인 이더넷 프레임의 끝단에 있는 상기 러닝 디스패리티가 네거티브인 경우에,상기 짝수 경계기호 내의 /T/R/ 코드 그룹 후에 상기 제 1 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D29.5/ 시퀀스를 포함하며,상기 홀수 경계기호 내의 /T/R/R/ 코드 그룹 후에 상기 제 2 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D16.2/ 시퀀스를 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임의 데이터 수정 방법.
- 제 10 항에 있어서,상기 일반적인 이더넷 프레임의 끝단에 있는 상기 러닝 디스패리티가 포지티브인 경우에,상기 짝수 경계기호 내의 /T/R/ 코드 그룹 후에 상기 제 1 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D10.1/ 시퀀스를 포함하며,상기 홀수 경계기호 내의 /T/R/R/ 코드 그룹 후에 상기 제 2 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D16.2/ 시퀀스를 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임의 데이터 수정 방법.
- FEC 코드 이더넷 프레임을 수신하는 수신 미케니즘과;상기 수신된 FEC 코드 이더넷 프레임의 비트 스트림을 스캔하는 스캐닝 미케니즘과; 그리고상기 비트 스트림의 복수의 연속적인 비트들과 짝수 및 홀수 경계기호들 중 어느 하나를 일치시키는 미케니즘을 포함하되,상기 짝수 경계기호와 상기 홀수 경계기호가, 그들 사이에 충분히 큰 해밍 거리를 두도록 선택되며, 이로써, 상기 짝수 및 홀수 경계기호 내에서 비트 에러들이 발생하는 경우에, 상기 짝수 경계기호를 상기 홀수 경계기호로 오인하거나 상기 홀수 경계기호를 상기 짝수 경계기호로 오인할 가능성을 줄이는 것을 특징으로 하는 전방 에러 수정(FEC) 코드화 이더넷 프레임의 데이터 구분 장치.
- 제 13 항에 있어서,상기 짝수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/로 시작하며, 그리고 상기 /T/R/ 코드 그룹 이후에 제 1 개수의 코드 그룹들을 포함하고,상기 홀수 경계기호는 IEEE 802.3 이더넷 표준에 따라 코드 그룹 /T/R/R/로 시작하며, 그리고 상기 /T/R/R/ 코드 그룹 이후에 제 2 개수의 코드 그룹들을 포함하며,상기 짝수 경계기호 및 상기 홀수 경계 기호 사이의 상기 해밍 거리가 상기 짝수 경계기호 및 상기 홀수 경계기호 중 어느 하나에서 발생하는 비트 에러들의 최대 허용 개수보다 더 큰 것을 특징으로 하는 F전방 에러 수정(FEC) 코드화 이더넷 프레임의 데이터 구분 장치.
- 제 14 항에 있어서,상기 일반적인 이더넷 프레임의 끝단에 있는 상기 러닝 디스패리티가 네거티브인 경우에,상기 짝수 경계기호 내의 /T/R/ 코드 그룹 후에 상기 제 1 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D29.5/ 시퀀스를 포함하며,상기 홀수 경계기호 내의 /T/R/R/ 코드 그룹 후에 상기 제 2 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D16.2/ 시퀀스를 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임의 데이터 구분 장치.
- 제 14 항에 있어서,상기 일반적인 이더넷 프레임의 끝단에 있는 상기 러닝 디스패리티가 포지티브인 경우에,상기 짝수 경계기호 내의 /T/R/ 코드 그룹 후에 상기 제 1 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D10.1/ 시퀀스를 포함하며,상기 홀수 경계기호 내의 /T/R/R/ 코드 그룹 후에 상기 제 2 개수의 코드 그룹들은 상기 IEEE 802.3 이더넷 표준에 따라 /K28.5/D16.2/ 시퀀스를 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임의 데이터 구분 장치.
- 스타트 시퀀스와, 일반적인 이더넷 프레임과, 짝수 및 홀수 경계기호와, 복수의 FEC 패리티 비트들과, 제 2 경계기호를 포함하는 FEC 코드 이더넷 프레임을 수신하는 단계로서,- 상기 짝수 경계기호는, 상기 일반적인 이더넷 프레임의 마지막 바이트가 홀수 번호 위치에 있는 경우에, 상기 일반적인 이더넷 프레임으로부터 상기 FEC 패리티 비트들을 구분하는 데 사용되고; 그리고- 상기 홀수 경계기호는, 상기 일반적인 이더넷 프레임의 마지막 바이트가 짝수 번호 위치에 있을 때, 상기 일반적인 이더넷 프레임을 FEC 패리티 비트들로부터 분리하는 데 사용되는 상기 수신 단계와;짝수 경계기호가 상기 일반적인 이더넷 프레임을 상기 FEC 패리티 비트들과 구분한다는 가정에 따라 상기 일반적인 이더넷 프레임의 제 1 버전을 상기 수신된 FEC 코드 이더넷 프레임으로부터 생성하는 단계와;홀수 경계기호가 상기 일반적인 이더넷 프레임을 상기 FEC 패리티 비트들과 구분한다는 가정에 따라 상기 일반적인 이더넷 프레임의 제 2 버전을 상기 수신된 FEC 코드 이더넷 프레임으로부터 생성하는 단계와; 그리고상기 두 개의 버전들 중에 상기 수신된 FEC 코드 이더넷 프레임에 포함된 상기 오리지널 일반 이더넷 프레임을 복원하는 하나를 선택하는 단계를 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임들의 데이터 구분 방법.
- 제 17 항에 있어서,상기 두 개의 버전들 중에 상기 수신된 FEC 코드 이더넷 프레임에 포함된 상기 오리지널 일반 이더넷 프레임을 복원하는 하나를 선택하는 단계는:상기 FEC 패리티 비트들에 대해 상기 일반적인 이더넷 프레임의 제 1 버전을 확인하는 단계와;상기 FEC 패리티 비트들에 대해 상기 일반적인 이더넷 프레임의 제 2 버전을 확인하는 단계와; 그리고상기 FEC 패리티 비트들에 대해 확인된 때, 최소 개수의 에러들을 생성하는 상기 버전을 선택하는 단계를 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임들의 데이터 구분 방법.
- 스타트 시퀀스와, 일반적인 이더넷 프레임과, 짝수 및 홀수 경계기호와, 복수의 FEC 패리티 비트들과, 제 2 경계기호를 포함하는 FEC 코드 이더넷 프레임을 수신하는 미케니즘으로서,- 상기 짝수 경계기호는, 상기 일반적인 이더넷 프레임의 마지막 바이트가 홀수 번호 위치에 있는 경우에, 상기 일반적인 이더넷 프레임으로부터 상기 FEC 패리티 비트들을 구분하는 데 사용되고; 그리고- 상기 홀수 경계기호는, 상기 일반적인 이더넷 프레임의 마지막 바이트가 짝수 번호 위치에 있을 때, 상기 일반적인 이더넷 프레임을 FEC 패리티 비트들로부터 분리하는 데 사용되는 상기 수신 미케니즘과;짝수 경계기호가 상기 일반적인 이더넷 프레임을 상기 FEC 패리티 비트들과 구분한다는 가정에 따라 상기 일반적인 이더넷 프레임의 제 1 버전을 상기 수신된 FEC 코드 이더넷 프레임으로부터 생성하는 제 1 FEC 디코더와;홀수 경계기호가 상기 일반적인 이더넷 프레임을 상기 FEC 패리티 비트들과 구분한다는 가정에 따라 상기 일반적인 이더넷 프레임의 제 2 버전을 상기 수신된 FEC 코드 이더넷 프레임으로부터 생성하는 제 2 FEC 디코더와; 그리고상기 두 개의 버전들 중에 상기 수신된 FEC 코드 이더넷 프레임에 포함된 상기 오리지널 일반 이더넷 프레임을 복원하는 하나를 선택하는 선택 미케니즘을 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임들의 데이터 구분 장치.
- 제 19 항에 있어서,상기 두 개의 버전들 중에 상기 수신된 FEC 코드 이더넷 프레임에 포함된 상기 오리지널 일반 이더넷 프레임을 복원하는 하나를 선택하는 미케니즘은:상기 FEC 패리티 비트들에 대해 상기 일반적인 이더넷 프레임의 제 1 버전을 확인하고;상기 FEC 패리티 비트들에 대해 상기 일반적인 이더넷 프레임의 제 2 버전을 확인하며; 그리고상기 FEC 패리티 비트들에 대해 확인된 때, 최소 개수의 에러들을 생성하는 상기 버전을 선택하는 것을 특징으로 하는 FEC 코드 이더넷 프레임들의 데이터 구분 장치.
- FEC 코드 이더넷 프레임을 구성하는 방법에 있어서:상기 FEC 코드 이더넷 프레임은 스타트 시퀀스와, 일반적인 이더넷 프레임과, 제 1 경계기호와, 복수의 FEC 패리티 비트들과, 제 2 경계기호를 포함하고; 그리고상기 제 1 경계기호는 상기 일반적인 이더넷 프레임을 상기 FEC 패리티로부터 분리하는데 이용되며;상기 방법은, 상기 FEC 패리티 비트들이 상기 일반적인 이더넷 프레임과 상기 제 1 경계기호 내에서 발생하는 비트 에러들을 수정하는 데 사용되도록, 상기 일반적인 이더넷 프레임과 상기 제 1 경계기호에 따라 상기 FEC 패리티 비트들을 산출하는 단계를 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임을 구성하는 방법.
- 제 21 항에 있어서,상기 FEC 패리티 비트들을 산출하는 단계는:상기 일반적인 이더넷 프레임과 상기 제 1 경계기호를 고정된 길이의 비트 블록으로 분리하는 단계로서, 마지막 블록은 상기 고정된 블록과 맞추기 위해 패드를 사용하는 것을 특징으로 하는 상기 분리 단계;각 블록에 대해, 고정 개수의 FEC 패리티 비트들을 계산하는 단계와; 그리고상기 일반적인 이더넷 프레임과 상기 제 1 경계기호 후에 상기 모든 블록들에 대해 상기 FEC 패리티 비트들 모두를 위치시키는 단계를 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임을 구성하는 방법.
- FEC 코드 이더넷 프레임을 구성하는 장치에 있어서:상기 FEC 코드 이더넷 프레임은 스타트 시퀀스와, 일반적인 이더넷 프레임과, 제 1 경계기호와, 복수의 FEC 패리티 비트들과, 제 2 경계기호를 포함하고; 그리고상기 제 1 경계기호는 상기 일반적인 이더넷 프레임을 상기 FEC 패리티로부터 분리하는데 이용되며;상기 장치는, 상기 FEC 패리티 비트들이 상기 일반적인 이더넷 프레임과 상기 제 1 경계기호 내에서 발생하는 비트 에러들을 수정하는 데 사용되도록, 상기 일반적인 이더넷 프레임과 상기 제 1 경계기호에 따라, 상기 FEC 패리티 비트들을 산출하는 FEC 인코더를 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임을 구성하는 장치.
- 제 23 항에 있어서,상기 FEC 패리티 비트들을 산출하기 위하여, 상기 FEC 인코더는:상기 일반적인 이더넷 프레임과 상기 제 1 경계기호를 고정된 길이의 비트 블록으로 분리하고, 여기서, 마지막 블록은 상기 고정된 블록과 맞추기 위해 패드를 사용하며 ;각 블록에 대해, 고정 개수의 FEC 패리티 비트들을 계산하고; 그리고상기 일반적인 이더넷 프레임과 상기 제 1 경계기호 후에 상기 모든 블록들에 대해, 상기 FEC 패리티 비트들 모두를 위치시키는 것을 특징으로 하는 FEC 코드 이더넷 프레임을 구성하는 장치.
- FEC 코드 이더넷 프레임을 구분하는 방법에 있어서:상기 FEC 코드 이더넷 프레임은 스타트 시퀀스와, 일반적인 이더넷 프레임과, 제 1 경계기호와, 복수의 FEC 패리티 비트들과, 제 2 경계기호를 포함하고;상기 제 1 경계기호는 상기 일반적인 이더넷 프레임을 상기 FEC 패리티로부 터 분리하는데 이용되며; 그리고상기 FEC 패리티 비트들이 상기 일반적인 이더넷 프레임과 상기 제 1 경계기호에 대해 산출되고,상기 방법은:- 상기 FEC 코드 이더넷 프레임 전체의 길이를 결정하는 단계와;- 상기 FEC 코드 이더넷 프레임 전체의 길이에 근거하여 상기 FEC 패리티 비트들을 길이를 결정하는 단계와; 그리고- 상기 FEC 패리티 비트의 크기에 따라 상기 일반적인 이더넷 프레임과 상기 제 1 경계기호로부터 상기 FEC 패리티 비트들을 구분하는 단계를 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임을 구분하는 방법.
- 제 25 항에 있어서,비트 에러들을 수정하기 위해 상기 일반적인 이더넷 프레임과 상기 제 1 경계기호를 상기 FEC 패리티 비트들에 대해 확인하는 단계를 더 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임을 구분하는 방법.
- 제 25 항에 있어서,상기 FEC 패리티 비트들은 FEC 패리티 비트들의 그룹으로 구성되며, 각 패리티 비트 그룹은 동일한 길이이며, 상기 일반적인 이더넷 프레임과 상기 제 1 경계기호로부터의 고정된 길이의 비트 블록에 대응하고, 상기 마지막 블록이 상기 고정 길이를 맞추도록 패드를 사용하며; 그리고상기 FEC 패리티 비트들의 상기 길이를 결정하는 단계는 수식Z=[X/(m+n)]×n에 따라 이루어지며,여기서, Z는 상기 FEC 패리티 비트의 길이이고,X는 상기 전체 FEC 코드 이더넷 프레임의 길이이며,m은 FEC 패리티 비트 그룹이 계산되는 근거가 되는, 상기 일반적인 이더넷 프레임과 상기 제 1 경계기호로부터의 상기 비트 블록의 길이이고,n은 상기 일반적인 이더넷 프레임과 상기 제 1 경계기호로부터의 비트 블록에 대응하는 상기 FEC 패리티 비트 그룹의 길이인 것을 특징으로 하는 FEC 코드 이더넷 프레임을 구분하는 방법.
- FEC 코드 이더넷 프레임에서 데이터를 구분하는 장치에 있어서,상기 FEC 코드 이더넷 프레임은 스타트 시퀀스와, 일반적인 이더넷 프레임과, 제 1 경계기호와, 복수의 FEC 패리티 비트들과, 제 2 경계기호를 포함하고;상기 제 1 경계기호는 상기 일반적인 이더넷 프레임을 상기 FEC 패리티로부터 분리하는데 이용되며; 그리고상기 FEC 패리티 비트들이 상기 일반적인 이더넷 프레임과 상기 제 1 경계기호에 대해 계산되고,상기 장치는:- 상기 FEC 코드 이더넷 프레임 전체의 길이를 결정하는 카운트 미케니즘과;- 상기 FEC 코드 이더넷 프레임 전체의 길이에 근거하여 상기 FEC 패리티 비트들을 길이를 결정하는 계산 미케니즘과; 그리고- 상기 FEC 패리티 비트의 크기에 따라 상기 일반적인 이더넷 프레임과 상기 제 1 경계기호로부터 상기 FEC 패리티 비트들을 구분하는 구분 미케니즘을 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임을 구분하는 장치.
- 제 28 항에 있어서,비트 에러들을 수정하도록, 상기 FEC 패리티 비트에 대해 상기 일반적인 이더넷 프레임과 상기 제 1 경계기호를 확인하는 수정 미케니즘을 더 포함하는 것을 특징으로 하는 FEC 코드 이더넷 프레임을 구분하는 장치.
- 제 28 항에 있어서,상기 FEC 패리티 비트들은 FEC 패리티 비트들의 그룹으로 구성되며, 각 패리티 비트 그룹은 동일한 길이이고, 상기 일반적인 이더넷 프레임과 상기 제 1 경계기호로부터의 고정된 길이의 비트 블록에 대응하며, 상기 마지막 블록이 상기 고정 길이를 맞추도록 패드를 사용하고; 그리고상기 FEC 패리티 비트들의 길이를 결정하도록, 상기 계산 미케니즘이 수식Z=[X/(m+n)]×n에 따라 수행되며,여기서, Z는 상기 FEC 패리티 비트의 길이이고,X는 상기 전체 FEC 코드 이더넷 프레임의 길이이며,m은 FEC 패리티 비트 그룹이 계산되는 근거가 되는, 상기 일반적인 이더넷 프레임과 상기 제 1 경계기호로부터의 상기 비트 블록의 길이이고, n은 상기 일반적인 이더넷 프레임과 상기 제 1 경계기호로부터의 비트 블록에 대응하는 상기 FEC 패리티 비트 그룹의 길이인 것을 특징으로 하는 FEC 코드 이더넷 프레임을 구분하는 장치.
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