KR101111051B1 - 변형 완화 Ｓｉ1-ｘＧｅｘ 층을 갖는 반도체 웨이퍼의 폴리싱 방법 - Google Patents

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Abstract

본 발명은, 변형 완화(strained-relaxed) Si1-xGex 층이 마련된 반도체 웨이퍼를 폴리싱하는 방법으로서, 폴리싱 장치 내에서 0.55㎛ 이하의 입자 크기를 갖는 연마재가 고정 접합된 폴리싱 패드를 이용하여 반도체 웨이퍼의 Si1-xGex 층을 기계적으로 가공하는 제1 단계와, 앞서 기계적으로 가공된 반도체 웨이퍼의 Si1-xGex 층을 연마재를 함유한 폴리싱제 슬러리를 공급하면서 폴리싱 패드를 이용하여 화학기계적으로 가공하는 제2 단계를 포함하는 반도체 웨이퍼의 폴리싱 방법에 관한 것이다.
실리콘, 게르마늄, 변형 완화, 폴리싱, 연마재, 입도

Description

변형 완화 Ｓｉ1-ｘＧｅｘ 층을 갖는 반도체 웨이퍼의 폴리싱 방법{METHOD FOR POLISHING A SEMICONDUCTOR WAFER WITH A STRAINED-RELAXED Si1-xGex LAYER}
본 발명은 변형 완화(strained-relaxed) Si1-xGex 층이 마련된 반도체 웨이퍼를 폴리싱하는 방법에 관한 것이다.
예를 들면 정보 통신 기술과 같은 현대의 마이크로 전자기술 용례에서는 기초를 이루는 마이크전자 소자들의 훨씬더 높은 집적 밀도와 훨씬더 짧은 응답 시간 및 클럭 브레이크(clock break)를 요구한다. 그러한 소자의 예로는 메모리 셀, 스위칭 제어 요소(switching and control elements), 트랜지스터, 논리 게이트 등이 있다. 이들은 반도체 재료로 이루어진 기판으로부터 제조된다. 반도체 재료는 예를 들면 실리콘은 물론 경우에 따라서는 게르마늄과 같은 원소 반도체나, 예컨대 갈륨 비소(GaAs)와 같은 화합물 반도체를 포함한다. 스위칭 속도의 한가지 척도는 전하 캐리어(자유 전자, 정공)의 이동도이다. 이 이동도는 인가된 전기장(단위 거리당 전기 전압)에 대한 반도체 재료의 결정 격자 내에서 전하 캐리어의 평균 드리프트 속도이다. 전자 이동도는 예를 들면 GaAs의 경우보다는 순수 실리콘의 경우 에 현저히 낮다. 그럼에도, 실리콘은 수많은 이점으로 인해 마이크로 전자기술에 있어서 표준 재료이다. 실리콘은 입수하는 데에 있어 편리하고 용이하면서도 실질적으로 제한 없으며, 무독성이고, 매우 청결하게 제조할 수 있으며, 결함이 거의 없이 양호하게 처리될 수 있고, 그리고 안정된 산화물(유전체)을 갖고 있다. 따라서, 실리콘 기술에 기초하여 마찬가지로 특히 빠른 소자를 실현하는 것이 요구되고 있다.
주어진 재료에 대해, 전하 캐리어의 이동도를 단지 결정 격자의 특성을 인위적으로 변경함으로써 증가시킬 수 있다. 이론적 연구로부터, 특히 결정 격자의 변형(신장, 비틀림)이 이동도를 증가시키는 것으로 알려졌다. 실리콘에 대해 동족인 게르마늄의 평균 원자 간격(격자 상수)은 실리콘보다 약 4% 크다. 따라서, 게르마늄 원자가 혼입된 실리콘 결정은 순수 실리콘보다 더 큰 격자 상수를 갖는다. 그러한 결정은 결함이 없고 평탄한 순수 실리콘의 시작 표면 상에 층의 두께에 따라 게르마늄의 비율이 서서히 증가하는 게르마늄 함유 실리콘층을 증착함으로써 제조된다. 이는 시작 표면 상에 예를 들면 GeH4, GeCl4 및 GeHCl3과 같은 게르마늄 함유 기상 전구체의 열분해(화학적 기상 증착 : CVD)에 의하거나 입자 비임을 이용한 기상 증착(분자 비임 에피텍시 : MBE)에 의해 기상으로 이루어진다. 그러한 Si/G의 화학양론이 변화하는 구배층은 성장 중에 결정 내에서 실리콘과 게르마늄의 격자 부정합으로 인해 형성되는 변형을 억제한다. Si1-xGex 구배층의 마지막층의 게르마늄 비율을 갖는 화학양론적으로 일정한 버퍼층을 최종적으로 적층함으로써 추가 적인 완화가 달성된다. 이러한 전체적인 층 구조를 완화층("변형 완화층")으로서 지칭한다.
층 두께가 얇은 순수 실리콘을 완화층 위에 증착하는 경우, 완화층은 그 원자 간격을 실리콘 원자들에 강제한다. 이렇게 증착된 실리콘층은 측방으로 연신되며, 이에 따라 이를 격자 변형 실리콘("변형 실리콘")으로 지칭된다. 이러한 변형 실리콘층에 형성된 소자들은 변형 정도 및 나아가서는 완화층에서의 게르마늄 비율에 따라 전하 캐리어의 이동도가 증가된다.
보다 짧은 스위칭 시간 및 전하 캐리어 수송 시간을 갖는 기능적 소자를 위한 필요 조건은 변형 실리콘층에 결함이 실질적으로 없는 것이다. 격자 부정합으로 인한 Si1-xGex 구배층의 변형의 일부분은 규칙적으로 발생하는 격자 결함의 형태로 해방되는 것으로 확인되었다. 이러한 격자 결함은 성장 표면의 피어싱 포인트(piercing points)에서 소위 전위 결함(나선 전위)의 네트워크를 형성한다. 이러한 결함 네트워크는 그 표면에서 규칙적인 높이 변화를 초래한다. 바람직한 Si(100) 기판의 경우, 그러한 결함은 마름모형 패칭(rhomboidal patching)을 닮아, "크로스 해치형 결함 패턴(cross-hatched defect pattern)"으로 지칭되고 있다.
따라서, Si1-xGex 층의 표면은 흔히 전위에 의해 야기되는 "크로스 해치"로서 알려진 패턴을 특징으로 하여, 일반적으로 그 위에 하나 이상의 추가적인 층을 증착하기 전에 평탄하게 되어야 한다.
미국 특허 제6,475,072호뿐만 아니라 Sawano 등의 "Materials Science and Engineering"[B89(2002년), 406-409]에서는 Si1-xGex 층을 평탄화하는 폴리싱 방법들을 개시하고 있다. 이들 방법은, 폴리싱 패드가 마련된 회전 폴리싱 플레이트 위에서 폴리싱 압력을 가하면서 반도체 웨이퍼를 이동시키는 동시에, 폴리싱 패드와 폴리싱될 Si1-xGex 층 사이에 폴리싱제를 공급하는 화학기계적 폴리싱(CMP)을 수반하고 있다. AFM("Atomic Force Microscopy : 원자 현미경")에 의해 측정한 잔류 거칠기는 최상의 경우에 10㎛×10㎛의 면적을 갖는 측정 그리드에 대해 5Å RMS("Root Mean Square")이다. 그러나, 그러한 식으로 폴리싱된 표면은 통상 서브미크론 범위의 폭과 깊이로 인해 "나노스크래치"로도 흔히 지칭되고 있는 교란 스크래치(disturbing scratches)를 갖고 있다. 따라서, 공지의 방법에 따라 평탄화된 Si1-xGex 층은 특별히 요구되는 용례를 위해 충분하게 결함이 없고 평탄하고 편평한 변형 실리콘층을 그 위에 증착할 수 있기에는 여전히 너무 거칠다.
DE 102 007 019 565 A1에서는 완화 Si1-xGex 층이 마련된 반도체 웨이퍼의 단면 폴리싱 방법을 개시하고 있으며, 이 방법은, 복수의 폴리싱 패스(polishing pass)에서 복수의 반도체 웨이퍼를 폴리싱하되, 하나의 폴리싱 패스가 적어도 하나의 폴리싱 단계를 포함하고 각각의 폴리싱 패스의 종료시에 복수의 반도체 웨이퍼 중에서 Si1-xGex 층이 폴리싱된 적어도 하나의 반도체 웨이퍼가 얻어지게 되며; 그리고 적어도 하나의 폴리싱 단계 중에 폴리싱 패드가 마련된 회전 폴리싱 플레이트 위에서 폴리싱 압력을 가하면서 적어도 하나의 반도체 웨이퍼를 이동시키는 한편, 알칼리 성분과 게르마늄 용해 성분을 함유한 폴리싱제를 폴리싱 패드와 적어도 하나의 반도체 웨이퍼 사이에 공급하는 것을 포함한다.
게르마늄을 함유하는 한편, 실리콘이 화학기계적 폴리싱 조건에서 용해된 경우에 후에 남게 되는 입자들은 종래의 공지의 방법에 따른 폴리싱 후에 비교적 큰 거칠기와 나노스크레치의 원인으로서 간주되고 있다. DE 102 007 019 565 A1에 따라서는 예를 들면 폴리싱 패드를 컨디셔닝하는 중에 입자를 기계적으로 제거하기에는 충분하지 않다. 오히려, 그 입자들을 폴리싱 동안만큼 일찍이 화학적으로 용해시키기 시작할 필요가 있다.
본 발명의 목적은 DE 102 007 019 565 A1에서 제시한 방법에 대한 대안적인 방법을 제공하는 데에 있다.
이러한 목적은, 변형 완화 Si1-xGex 층이 마련된 반도체 웨이퍼를 단면 폴리싱하는 방법으로서, 폴리싱 장치 내에서 0.55㎛ 이하의 입자 크기를 갖는 연마재(abrasive material)가 고정 접합된 폴리싱 패드를 이용하여, 고상 물질이 없는 폴리싱제 용액을 공급하면서 반도체 웨이퍼의 일면을 기계적으로 가공하는 제1 단계와, 앞서 기계적으로 가공된 반도체 웨이퍼의 일면을 연마재를 함유한 폴리싱제 슬러리를 공급하면서 폴리싱 패드를 이용하여 화학기계적으로 가공하는 제2 단계를 포함하는 반도체 웨이퍼의 단면 폴리싱 방법에 의해 달성된다.
원칙적으로, 반도체 웨이퍼는 폴리싱 헤드에 의해 폴리싱될 면의 영역(Si1-xGex 층을 갖는 영역)이 폴리싱 플레이트 상에 놓인 폴리싱 패드에 대해 압박된다.
폴리싱 헤드는 또한 기판을 측방향에서 에워쌈으로써 기판이 폴리싱 중에 폴리싱 헤드로부터 미끄러지는 것을 방지하는 리테이너 링을 포함한다.
현대의 폴리싱 헤드의 경우에, 폴리싱 패드와 반대측에 위치한 반도체 웨이퍼의 면의 영역은 가해지는 폴리싱 압력을 전달하는 탄성 맴브레인 상에 지지되고 있다. 이 맴브레인은 가스 또는 액체 쿠션을 형성하는 어쩌면 분할된 챔버 시스템 의 일부분이다.
그러나, 맴브레인 대신에 탄성 지지부("배킹 패드")를 이용하는 폴리싱 헤드가 역시 이용되고 있다. 이 탄성 지지부는 일반적으로 견고하게 제조된 플레이트("배킹 플레이트")에 부착된다. 이에 따라, "배킹 패드"와 웨이퍼의 배면 사이에는 웨이퍼의 배면의 다양한 구역에 걸쳐 공기 쿠션이 선택적으로 생성될 수 있다. 게다가, "배킹 플레이트"로 불려지는 소위 "템플릿"과 탄성 지지부("배킹 패드")에 부착된 리테이너 링의 도움으로 웨이퍼를 폴리싱하는 식으로도 폴리싱 헤드가 이용되고 있다. 정해진 두께를 갖는 리테이너 링은 폴리싱 중에 웨이퍼를 그 캐리어 내에서 제위치에 유지하는 것을 보장한다. 리테이너 링의 두께는 웨이퍼 자체보다 두껍거나[이는 소위 "웨이퍼 언더행(wafer underhang)"으로 불림], 보다 얇게[이 경우에는 소위 웨이퍼 오버행(wafer overhang)이 수반됨] 선택될 수 있다.
반도체 웨이퍼는 기판과 폴리싱 패드 사이에 폴리싱제를 공급하는 한편, 폴리싱 헤드와 폴리싱 플레이트를 회전시키면서 폴리싱된다.
이 경우, 폴리싱 헤드는 폴리싱 패드 위에서 추가로 병진 운동하여, 폴리싱 패드의 면적을 보다 넓게 이용할 수 있게 된다.
또한, 본 발명에 따른 방법은, 단일 플레이트 폴리싱 장치 및 다중 플레이트 폴리싱 장치에서 동일하게 실행될 수 있다.
폴리싱 플레이트와 폴리싱 헤드를 바람직하게는 2개, 특히 바람직하게는 3개 갖고 있는 다중 플레이트 폴리싱 장치를 사용하는 것이 바람직하다. 이 경우, 상이한 폴리싱 패드 및 상이한 폴리싱제가 이용될 수도 있다.
본 발명의 방법의 제1 단계는 극도로 미세한 연마재를 접합된 형태로 포함하고 있는 폴리싱 패드를 이용하는 기계적 초정밀 연삭에 상응한다. 이러한 본 발명의 방법은 입도가 미세한 연삭 디스크를 사용하는 DDG(Double Disk Grinding : 양두 연삭) 단계로서 실리콘 기술 분야에서 부분적으로 이용되고 있는 종래의 양면 또는 단면 정밀 연삭과는, a) 가공이 폴리싱 장치에서 이루어지며(운동학적으로 상이하며, 연삭 디스크가 제공되지 않음), b) 정밀 연삭의 경우의 연삭 디스크는 이용되는 연마재를 갖는 폴리싱 패드와 비교할 때에 상당히 큰 입도를 갖는다는 점에서 다르다. 반도체 웨이퍼의 표면 연삭을 위한 방법 및 장치는 예를 들면 미국 특허 제5,400,548호나 유럽 특허 제0955126호로부터 공지되어 있다. 이들 방법에서는 2000 내지 8000 번(mesh)의 입도 크기를 갖는 연삭 디스크가 통상 이용되고 있다(입도 크기는 일본 산업 표준 규격 JIS R 6001:1998에 따름). 2000 내지 8000 번의 입도를 갖는 연삭 디스크는 JIS 표준 규격에 따르면 평균 입자 직경이 1 내지 7㎛이다. 이와 반대로, 본 발명에 따른 방법의 제1 단계에서와 같은 0.55㎛ 이하의 평균 입자 직경은 JIS 표준 규격에 따르면 10000번 또는 그 보다 미세한 입도에 상응한다. 특히, 0.1 내지 0.3㎛ 범위가 본 발명을 위해 특히 바람직한 것으로서 여겨지며, 이는 15000 내지 30000번(JIS)의 입도에 상응하는 것이다.
제2 단계는 바람직하게는 종래의 CMP 폴리싱이다.
본 발명에 따른 제2 단계에 있어서의 폴리싱제 슬러리 내의 연마재의 비율은 바람직하게는 0.25 내지 20중량%, 특히 바람직하게는 0.25 내지 1중량%이다.
연마재 입자의 크기 분포는 바람직하게는 사실상 모노모달(monomodal) 형태 이다.
평균 입자 크기는 5 내지 300㎚, 특히 바람직하게는 5 내지 50㎚이다.
연마재는 기판 재료를 기계적으로 제거하는 재료, 바람직하게는 알루미늄, 세륨 또는 실리콘과 같은 원소의 산화물 중 하나 이상을 포함한다.
콜라이달 형태로 분산된 규산(실리카졸)을 함유한 폴리싱제 슬러리가 특히 바람직하며, 그러한 폴리싱제 슬러리는 예를 들면 "Glanzox 3900"이라는 상품명으로 전반적으로 공지되어 있다.
"Glanzox 3900"은 일본의 Fujimi Incorporated사에서 농축액으로 제공하는 폴리싱제 슬러리의 제품명이다. pH가 10.5인 그 농축액은 30 내지 40㎚의 평균 입자 크기를 갖는 콜로이달 SiO2를 약 9중량% 함유하고 있다.
폴리싱제 슬러리의 pH 값은 바람직하게는 9 내지 11.5 범위 내로서, 탄산나트륨(Na2CO3), 탄산칼륨(K2CO3), 수산화나트륨(NaOH), 수산화칼륨(KOH), 수산화암모늄(NH4OH), 수산화테트라메틸암모늄(TMAH) 또는 이들 화합물의 임의의 원하는 혼합물과 같은 첨가제에 의해 조정된다. 탄산칼륨을 이용하는 것이 특히 바람직하다.
폴리싱제 슬러리는 또한 예를 들면, 습윤제와 계면활성제과 같은 표면 활성 첨가제, 보호 콜로이드(protective colloids)로서 기능을 하는 안정화제, 보존제, 살충제, 알코올, 및 착화제(complexing agents)와 같은 1종 이상의 첨가제를 함유할 수 있다.
본 발명에 따른 방법의 제2 단계는 또한 바람직하게는 고정되게 접합된 연마 재를 포함하는 폴리싱 패드에서도 이루어진다.
마찬가지로, 접합된 연마재를 갖고 있지 않은 종래의 제거 폴리싱 패드(removal polishing pad)를 사용하는 것도 바람직하다. 예로서, Rodel？의 SPM 3100과 같은 통상의 CPM 폴리싱 패드("다듬질 패드")도 그러한 용도에 적합하다.
폴리싱 패드는 제1 단계에서와 같이 0.55㎛ 이하, 특히 바람직하게는 0.1 내지 0.55㎛, 가장 바람직하게는 0.1 내지 0.3㎛의 입자 크기를 갖는 미세한 연마재를 함유하는 것이 바람직하다.
하나의 동일한 폴리싱 플레이트 상에서 동일한 폴리싱 패드를 이용하여 두 단계 모두를 수행하는 것이 특히 바람지한데, 이들 두 가공 단계는 본질적으로, 제1 단계, 즉 순수 기계적 재료 제거가 이루어지는 제1 단계에서는 고상 물질이 없고 어떠한 폴리싱 화학물질(즉, 예를 들면 에칭 가공과 같은 화학 반응을 야기하는 물질)도 함유하지 않는 폴리싱제 용액이 가해지는 반면, 제2 단계, 즉 화학적 및 기계적 동시 제거를 표방하는 제2 단계의 가공에서는 CMP에서 통상적인 폴리싱제 슬러리가 가해진다는 점에서 다르다.
본 발명에 따른 방법의 제1 단계에 있어서의 폴리싱제 용액은 가장 간단한 경우에는 물이며, 바람직하게는 반도체 산업에서 이용되는 통상의 순도를 갖는 탈이온수(DIW)이다.
그러나, 폴리싱제 용액은 또한 탄산나트륨(Na2CO3), 탄산칼륨(K2CO3), 수산화나트륨(NaOH), 수산화칼륨(KOH), 수산화암모늄(NH4OH), 수산화테트라메틸암모 늄(TMAH) 또는 이들의 임의의 원하는 혼합물과 같은 화합물을 함유할 수 있다. 탄산칼륨을 사용하는 것이 특히 바람직하다. 이 경우, 폴리싱제 용액의 pH 값은 바람직하게는 0 내지 12.5 범위 내에 있으며, 폴리싱제 용액 내의 상기한 화합물의 비율은 바람직하는 0.01 내지 10 중량%, 특히 바람직하게는 0.01 내지 0.2 중량%이다.
폴리싱제 용액은 또한 예를 들면, 습윤제와 계면활성제과 같은 표면 활성 첨가제, 보호 콜로이드로서 기능을 하는 안정화제, 보존제, 살충제, 알코올, 및 착화제와 같은 1종 이상의 첨가제를 함유할 수 있다.
제1 단계는, 평균 입자 크기가 0.55㎛ 이하인 접합 연마재, 바람직하게는 평균 입자 크기가 0.1㎛이상 0.55㎛이하이거나 다른 형식으로 JIS 표준 규격에 따라 30000번 내지 10000번의 입도 범위에 내에 있는 접합 연마재를 포함하는 폴리싱 패드를 이용하는 것을 수반한다.
적절한 연마재로는 예를 들면 세륨, 알루미늄, 실리콘, 지르코늄, 철 및 크롬과 같은 원소의 산화물의 입자와, 실리콘 카바이드, 질화붕소 및 다이아몬드와 같은 경질 재료의 입자가 있다.
특히 적절한 폴리싱 패드는 복제된 미세 구조체에 의해 형상화된 표면 토포그래피(surface topography)를 갖는다. 그 미세 구조체("포스트")는 예를 들면 원통형 또는 다각형 단면을 갖는 기둥 형상을 갖거나, 피라미드 또는 절두 피라미드 형상을 갖는다.
FAP 폴리싱 패드(FAP = "Fixed Abrasive Polishing")로서도 공지된 그러한 폴리싱 패드의 보다 상세한 설명은 예를 들면 국제 특허 출원 공개 공보 제WO 92/13680호 및 미국 특허 출원 공개 공보 제2005/227590A1호에서 입수할 수 있다.
알루미늄 산화물(피라미드형 미세 복제 구조체)로 이루어지고 평균 입자 크기가 0.3㎛인 연마재를 갖는 폴리싱 패드를 이용하는 것이 특히 적합하다. 이러한 폴리싱 패드는 미국 3M Corp.사에서 구입할 수 있다.
다이아몬드로 이루어진 0.1 내지 0.55㎛의 평균 입자 크기의 연마재를 갖는 폴리싱 패드를 이용하거나, 알루미늄 산화물("백색 알루미늄 산화물")로 이루어진 0.1 내지 0.55㎛의 평균 입자 크기의 연마재를 갖는 폴리싱 패드를 이용하거나, 실리콘 카바이드("녹색 실리콘 카바이드")로 이루어진 0.1 내지 0.55㎛의 평균 입자 크기의 연마재를 갖는 폴리싱 패드를 이용하는 것도 마찬가지로 특히 바람직하다.
이러한 형태의 폴리싱 패드는 예를 들면 Nihon Micro Coating Co., Ltd사에서 제공하고 있지만, 실리콘 또는 실리콘-게르마늄의 폴리싱 가공용이라기보다는 특히 유리(LCD 유리 패널/광섬유)의 폴리싱 가공용으로 제공되고 있다. 따라서, 그러한 패드는 필요에 따라 달리 생산하지 않는다면 종래의 실리콘 폴리싱 장치에는 적합하지 않는 크기 및/또는 형상을 갖고 있다. 그러나, 이러한 점은, 그러한 패드들을 크기에 맞게 절단하고 예를 들면 FAP 폴리싱 패드의 최상층, 즉 미세 복제 구조체(복제된 미세 구조체)를 갖는 부분을 미리 제거하여 FAP 폴리싱 패드 상에 접착제로 접합함으로써 해소할 수 있다.
실리콘-게르마늄 층의 기계적 가공을 위해 다이아몬드, 알루미늄 산화물 및 실리콘 카바이드로 이루어진 군으로부터 선택되는 0.1 내지 0.55㎛의 평균 입자 크 기의 연마재를 갖는 폴리싱 패드의 이용은 그 자체로 신규하면서 진보적인 것으로 간주된다.
본 발명에 따른 방법은 Ge의 비율이 높은 Si1-xGex 층을 평탄화하는 데에 특히 적합한 것으로 드러났다. Ge의 비율이 높은 웨이퍼는 그러한 Si1-xGex 층 상에 특정 층 구조들을 증가된 정도로 증착하는 것이 요구되고 있다는 점으로 인해 점진적으로 중요시되고 있다.
본 발명에 따른 방법에 의해 가공되는 반도체 웨이퍼는 바람직하게는 변형 완화 Si1-xGex 층이 마련된 단결정 실리콘으로 이루어진 웨이퍼이다.
변형 완화 Si1-xGex 층에서 Ge의 비율은 바람직하게는 적어도 20%, 말하자면 x가 0.2 이상이다.
본 발명의 방법에 의해 가공된 반도체 웨이퍼의 변형 완화 Si1-xGex 층에서 Ge의 비율은 바람직하게는 20%이상 80% 이하이다.
그와 같이 Ge 비율이 높은 웨이퍼의 경우, 요구되는 평탄도, 기하학적 형상 및 나노토폴로지를 달성하기에는 종래의 CMP 폴리싱이 더 이상 충분하지 못하다.
제1 가공 단계, 특히 기계적 초정밀 연삭 단계는 웨이퍼의 필요한 기하학적 형상을 달성할 수 있는 한편, 후속 화학기계적 가공 단계는 특히 기계적 초정밀 연 삭 후의 거칠기를 감소시켜 웨이퍼 표면의 결함을 제거함으로써 Si1-xGex 층의 표면 특성에 영향을 주게 된다.
특히, 상이한 제거 거동과 관련한 실리콘과 게르마늄의 서로 상이한 특성은 화학적 성질의 것으로, 본 발명에 따른 방법의 제1 단계에서와 같은 순수 기계적 제거에서는 실질적으로 어떠한 역할도 하지 못하는 것으로 드러났다. 이는 놀라운 것이다. 제거 거동은 현저히 보다 균일하게 진행되는 것으로 드러났다. Si와 Ge의 선택적 제거는 관찰될 수 없다. 종래 기술에서와 같이 게르마늄을 용해시키기 위한 추가적인 제제(agents)(예를 들면, 과산화수소, 오존, 차아염소산 나트륨, 과염소산 나트륨, 염소산 나트륨, 또는 기타 산화제)와 같은 추가적인 폴리싱 화학물질을 필요하지 않아, 가장 최근의 종래 기술에 비해 공정이 관리하기가 보다 용이해지고 보다 저렴해진다. 기하학적 형상 및 나노토폴로지와 관련한 특성이 양호하며, 거칠기가 양호하고, 그리고 표면 결함이 없다는 점이 전체적으로 달성된다.
이미 전술한 바와 같이, 본 발명에 따른 방법을 수행하는 데에는 단일 플레이트 및 다중 플레이트 폴리싱 장치 모두가 적합하다.
예를 들면, Strasbaugh Inc.사의 "nHance 6EG" 타입의 CMP 기계가 적합하다. Applied Materials Inc.사의 AMAT Reflection과 같은 다중 플레이트 기계도 마찬가지로 적합하다.
Strasbaugh Inc.사의 폴리싱 장치는 하나의 폴리싱 패드를 갖는 하나의 폴리싱 플레이트와 하나의 폴리싱 헤드를 구비하고 있고, 반도체 웨이퍼를 완전 자동으 로 가공한다. 폴리싱 헤드는 카데닉(cardanic)식으로 장착되며, "배킹 패드"가 피복된 고정 베이스 플레이트와, 가동 리테이너 링을 포함한다. 베이스 플레이트의 구멍을 통해, 2개의 동심 압력 구역, 즉 내부 및 외부 구역에 공기 쿠션이 생성되어, 폴리싱 중에 반도체 웨이퍼가 공기 쿠션 상에서 부동할 수 있다. 압축 공기 벨로우즈에 의해 가동 리테이너 링에 압력이 가해져, 폴리싱 패드를 반도체 웨이퍼와 접촉시에 예비 긴장(pretension)시키는 한편 그 폴리싱 패드를 편평하게 유지할 수 있다.
이와 달리, AMAF Reflection은 상이한 폴리싱 패드들을 가질 수 있는 3개의 폴리싱 플레이트를 구비하는 것으로, 서로에 대해 일정하게 배치되어 각각이 반도체 웨이퍼를 수용하도록 된 복수의 폴리싱 헤드를 지지하는 터렛을 포함한다. 반도체 웨이퍼들은 또한 하나의 폴리싱 플레이트에서 바로 옆의 폴리싱 플레이트로 동기식으로 이동하여, 각각 3개의 폴리싱 패드 중 하나에서 연속적으로 가공될 수 있다. 이러한 폴리싱 장치는 5개 구역의 맴브레인 캐리어를 포함하며, 이 캐리어의 압력 프로파일은 5개의 구역에서 상이하게 설정될 수 있다.
폴리싱 파라미터는 본 발명에 따른 방법을 수행하는 데에 어느 폴리싱 장치를 이용하느냐에 좌우된다. 통상의 폴리싱 장치를 위한 통상의 프로세스 세팅은 반도체 웨이퍼 폴리싱 분야의 당업자에게 공지되어 있다.
AMAT Reflection을 이용할 때에 특히 적합한 프로세스 파라미터뿐만 아니라, 이 파라미터에 있어서 Strasbaugh Inc.사의 nHance 6EG를 이용하는 경우에 선택되는 파라미터와의 실질적인 차이점을 아래에 제시한다. 명시한 파라미터 범위는 본 발명에 따른 방법을 성공적으로 이용하도록 작용할 수 있는 프로세스 윈도우를 나타내는 것으로, 어떠한 식으로든 본 발명의 사상을 제한하고자 하는 것은 아니다.
AMAT Reflection의 맴브레인 캐리어의 바람직한 압력 프로파일은 본 발명에 따른 방법의 제1 및 제2 단계 모두에서 약 3 pis 내지 약 4 psi 범위 내에 있다. 리테이너 링의 접촉 압력은 7 내지 8 psi이다.
Strasbaugh Inc.사의 "nHance 6EG" 타입의 폴리싱 장치를 이용하는 경우, 폴리싱 압력은 바람직하게는 3 내지 7 psi, 보다 바람직하게는 6 내지 7 pis이다.
연삭 매체 또는 폴리싱 매체(물/폴리싱제)의 체적 유량은 바람직하게는 분당 약 0.3 내지 약 1.0 리터이다. Strasbaugh Inc.사의 nHance 6EG의 경우에 분당 3.0 리터에 이르는 상당한 큰 체적 유량도 바람직하다.
폴리싱 시간은 바람직하게는 10초 내이 300초 범위 내에 있다.
폴리싱 플레이트의 회전 속도는 바람직하게는 60 내지 200 rpm이다. 80 내지 140 rpm의 범위가 특히 바람직하다.

Claims (22)

  1. 변형 완화(strained-relaxed) Si1-xGex 층이 마련된 반도체 웨이퍼를 폴리싱하는 방법으로서,
    폴리싱 장치 내에서 0.55㎛ 이하의 입자 크기를 갖는 연마재(abrasive material)가 고정 접합된 폴리싱 패드를 이용하여 반도체 웨이퍼의 Si1-xGex 층을 기계적으로 가공하는 제1 단계와,
    앞서 기계적으로 가공된 반도체 웨이퍼의 Si1-xGex 층을 연마재를 함유한 폴리싱제 슬러리를 공급하면서 폴리싱 패드를 이용하여 화학기계적으로 가공하는 제2 단계
    를 포함하는 반도체 웨이퍼의 폴리싱 방법
  2. 제1항에 있어서, 상기 제2 단계에서 상기 폴리싱제 슬러리 내의 연마재의 비율은 0.25중량% 내지 20중량%인 것인 반도체 웨이퍼의 폴리싱 방법
  3. 제2항에 있어서, 상기 제2 단계에서 상기 폴리싱제 슬러리 내의 연마재의 비율은 0.25중량% 내지 1중량%인 것인 반도체 웨이퍼의 폴리싱 방법
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 폴리싱제 슬러리 내의 평균 입자 크기는 5 내지 300㎚인 것인 반도체 웨이퍼의 폴리싱 방법
  5. 제4항에 있어서, 상기 폴리싱제 슬러리 내의 평균 입자 크기는 5 내지 50㎚인 것인 반도체 웨이퍼의 폴리싱 방법
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 폴리싱제 슬러리 내의 연마재는, 알루미늄, 세륨 또는 실리콘 원소의 산화물 중 1종 이상을 포함하는 것인 반도체 웨이퍼의 폴리싱 방법
  7. 제6항에 있어서, 상기 폴리싱제 슬러리는 콜로이달 형태로 분산된 규산을 함유하는 것인 반도체 웨이퍼의 폴리싱 방법
  8. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제2 단계는 또한 고정 접합된 연마재를 갖는 폴리싱 패드에서 이루어지는 것인 반도체 웨이퍼의 폴리싱 방법
  9. 제8항에 있어서, 상기 폴리싱 패드는 0.55㎛ 이하의 입자 크기를 갖는 미세 연마재를 함유하는 것인 반도체 웨이퍼의 폴리싱 방법
  10. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제2 단계에서 접합 연마재를 갖지 않는 제거 폴리싱 패드를 이용하는 것인 반도체 웨이퍼의 폴리싱 방법
  11. 제9항에 있어서, 상기 제1 및 제2 단계는 폴리싱 장치의 폴리싱 플레이트 상에서 동일한 폴리싱 패드를 이용하여 이루어지는 것인 반도체 웨이퍼의 폴리싱 방법
  12. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 단계의 기계적 가공은 고상 물질이 없는 폴리싱제 용액을 공급하면서 이루어지는 것인 반도체 웨이퍼의 폴리싱 방법
  13. 제12항에 있어서, 상기 제1 단계에 있어서의 폴리싱제 용액은 물인 것인 반도체 웨이퍼의 폴리싱 방법
  14. 제13항에 있어서, 상기 물은 탈이온수를 포함하는 것인 반도체 웨이퍼의 폴리싱 방법
  15. 제12항에 있어서, 상기 폴리싱제 용액은 탄산나트륨(Na2CO3), 탄산칼륨(K2CO3), 수산화나트륨(NaOH), 수산화칼륨(KOH), 수산화암모늄(NH4OH), 및 수산화테트라메틸암모늄(TMAH)으로 이루어진 군으로부터 선택되는 1종 이상의 화합물을 함유하는 것인 반도체 웨이퍼의 폴리싱 방법
  16. 제15항에 있어서, 상기 폴리싱제 용액 내에서의 상기 화합물의 비율은 0.01 중량% 내지 10중량%인 것인 반도체 웨이퍼의 폴리싱 방법
  17. 제12항에 있어서, 상기 폴리싱제 용액의 pH 값은 10 내지 12.5 범위 내에 있는 것인 반도체 웨이퍼의 폴리싱 방법
  18. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 단계에서 평균 입자 크기가 0.1㎛ 이상 0.55㎛ 이하의 연마재가 접합된 폴리싱 패드가 이용되는 것인 반도체 웨이퍼의 폴리싱 방법
  19. 제18항에 있어서, 상기 제1 단계에서 평균 입자 크기가 0.1㎛ 이상 0.3㎛ 이하의 연마재가 접합된 폴리싱 패드가 이용되는 것인 반도체 웨이퍼의 폴리싱 방법
  20. 제19항에 있어서, 상기 폴리싱 패드의 연마재는 실리콘 카바이드, 질화붕소, 다이아몬드의 입자와, 세륨, 알루미늄, 실리콘, 지르코늄, 철 또는 크롬 원소의 산화물의 입자들로 이루어진 군으로부터 선택되는 것인 반도체 웨이퍼의 폴리싱 방법
  21. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 반도체 웨이퍼는 변형 완화 Si1-xGex 층을 포함하고, 여기서 x는 0.2 이상인 것인 반도체 웨이퍼의 폴리싱 방법
  22. 삭제
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