KR101079394B1

KR101079394B1 - Manufacturing method of circuit board

Info

Publication number: KR101079394B1
Application number: KR1020090104105A
Authority: KR
Inventors: 성기정; 손경진; 이석원; 오창건
Original assignee: 삼성전기주식회사
Priority date: 2009-10-30
Filing date: 2009-10-30
Publication date: 2011-11-02
Also published as: KR20110047468A

Abstract

본 발명은 기판 상에 도금 시드층을 형성하는 단계, 노출된 영역을 가지도록 상기 도금 시드층 상에 레지스트 패턴을 형성하는 단계, 상기 노출된 영역과 상기 레지스트 패턴이 형성된 영역의 두께 차이가 발생되도록 상기 노출된 영역을 식각하는 단계, 식각된 상기 노출된 영역 상에 도전층을 형성하여 회로 패턴을 형성하는 단계, 상기 레지스트 패턴을 제거하는 단계 및 상기 레지스트 패턴이 제거된 영역의 상기 도금 시드층을 제거하는 단계를 포함하는 회로기판의 제조방법을 제공한다.The present invention provides a method of forming a plating seed layer on a substrate, forming a resist pattern on the plating seed layer to have an exposed region, and a thickness difference between the exposed region and the region where the resist pattern is formed. Etching the exposed region, forming a conductive layer on the etched exposed region to form a circuit pattern, removing the resist pattern, and plating the seed layer of the region where the resist pattern is removed. It provides a method of manufacturing a circuit board comprising the step of removing.

본 발명의 실시예에 따르면, 도금 시드층의 언더컷으로 인한 단선 결함을 방지할 수 있는 회로기판의 제조방법을 제공할 수 있다.According to an embodiment of the present invention, it is possible to provide a method for manufacturing a circuit board which can prevent disconnection defects due to undercut of the plating seed layer.

도금 시드층, 언더컷, 플래시 에칭, 단선 결함 Plating Seed Layer, Undercut, Flash Etch, Disconnection Defects

Description

Manufacturing method of circuit board

본 발명은 회로기판의 제조방법에 관한 것으로, 특히 전해 도금 방식으로 회로기판을 제조하는 방법에 있어서 회로의 도금 시드층을 식각하는 방법에 관한 것이다.The present invention relates to a method of manufacturing a circuit board, and more particularly, to a method of etching a plating seed layer of a circuit in a method of manufacturing a circuit board by an electroplating method.

반도체 칩의 고집적화와 더불어, 패키지 모듈의 축소에 대한 요구가 증가하고 있다. 따라서, 고집적화된 반도체 칩과 연결될 수 있는 미세한 회로 패턴을 기판상에 형성하고자 하는 시도가 계속되고 있다.In addition to the high integration of semiconductor chips, there is an increasing demand for shrinking package modules. Thus, attempts have been made to form fine circuit patterns on a substrate that can be connected to highly integrated semiconductor chips.

특히, 최근 휴대폰용 LCD(Liquid Crystal Display), 컴퓨터용 TFT LCD(Thin Film Transistor LCD), 가정용 PDP(Plasma Display Panel) 등 평판표시장치에는 평판표시장치의 구동 칩(drive IC)과 연결되는 테이프 패키지(tape package)가 이용되고 있다. 이들 테이프 패키지는 평판표시장치의 경박화에 따라 보다 미세한 선폭의 회로 패턴이 요구되고 있다. 이러한 테이프 패키지는 외부접속단자로 솔더 볼 대신에 테이프 회로 기판 위에 형성된 입/출력 회로 패턴을 사용하며, 입출/력 배선 패턴을 회로기판이나 디스플레이 패널(panel)에 직접 부착하여 실장한다.In particular, in flat panel display devices such as liquid crystal displays (LCDs) for mobile phones, thin film transistor LCDs (TFTs) for computers, and plasma display panels (PDPs) for homes, tape packages are connected to drive ICs of flat panel displays. (tape package) is used. These tape packages require finer line width circuit patterns as the flat panel display becomes thinner. The tape package uses an input / output circuit pattern formed on a tape circuit board instead of a solder ball as an external connection terminal, and is mounted by directly attaching an input / output wiring pattern to a circuit board or a display panel.

이러한 회로 패턴을 기판에 형성하는 방법으로 세미어디티브(semi-additive) 기법이 있다. 세미어디티브 기법은 기판 상에 시드층을 무전해 도금 등의 물리적인 방법으로 형성하고, 그 위에 레지스트 패턴을 형성한다. 이때, 상기 레지스트 패턴에 의해 노출된 구리 시드층으로부터 전해 도금 방식으로 구리를 성장시킨 후, 상기 레지스트 패턴을 박리하고 불필요한 구리 시드층을 제거하여 구리 회로를 형성하는 것이다.There is a semi-additive technique to form such a circuit pattern on the substrate. The semiadditive technique forms a seed layer on a substrate by a physical method such as electroless plating, and forms a resist pattern thereon. In this case, after copper is grown by electroplating from the copper seed layer exposed by the resist pattern, the resist pattern is peeled off and the unnecessary copper seed layer is removed to form a copper circuit.

불필요한 구리 시드층을 제거할 때 식각액에 레지스트 패턴을 박리한 결과물을 침지하여 구리 시드층을 제거하는 습식 식각 방법이 이용된다. 이때, 회로들 간에 확실한 절연을 위하여 회로 사이의 구리 시드층을 완전히 제거하여 한다.When the unnecessary copper seed layer is removed, the wet etching method of removing the copper seed layer by immersing the resultant of removing the resist pattern in the etching solution is used. At this time, the copper seed layer between the circuits is completely removed to ensure the isolation between the circuits.

그러나, 습식 식각 방법은 등방성 식각으로, 상대적으로 얇은 두께로 형성된 구리 시드층은 구리 회로 패턴보다 빠르게 식각되면서 모서리 영역에 식각액이 침투함으로써 언더컷의 발생이 불가피하며, 상기와 같이 미세 회로 패턴을 요하는 최근, 언더컷은 리드의 접착력이 확보가 되지 않아 치명적인 단선 결함을 일으킨다.However, the wet etching method is an isotropic etching, the copper seed layer formed of a relatively thin thickness is etched faster than the copper circuit pattern while the etching solution penetrates into the corner region, thereby causing the undercut to be inevitable. In recent years, undercuts have not secured the adhesion of the leads, causing fatal disconnection defects.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 도금 시드층의 언더컷으로 인한 단선 결함을 방지할 수 있는 회로기판의 제조방법을 제공하는 것이다.The present invention is to solve the above problems, an object of the present invention is to provide a method for manufacturing a circuit board that can prevent the disconnection defect due to the undercut of the plating seed layer.

상기한 목적을 달성하기 위해서, 본 발명의 일 실시 형태는,In order to achieve the above object, one embodiment of the present invention,

기판 상에 도금 시드층을 형성하는 단계, 노출된 영역을 가지도록 상기 도금 시드층 상에 레지스트 패턴을 형성하는 단계, 상기 노출된 영역과 상기 레지스트 패턴이 형성된 영역의 두께 차이가 발생되도록 상기 노출된 영역을 식각하는 단계, 식각된 상기 노출된 영역 상에 도전층을 형성하여 회로 패턴을 형성하는 단계, 상기 레지스트 패턴을 제거하는 단계 및 상기 레지스트 패턴이 제거된 영역의 상기 도금 시드층을 제거하는 단계를 포함하는 회로기판의 제조방법을 제공한다.Forming a plating seed layer on a substrate, forming a resist pattern on the plating seed layer to have an exposed region, and causing the difference in thickness between the exposed region and the region where the resist pattern is formed to occur Etching a region, forming a conductive layer on the etched exposed region to form a circuit pattern, removing the resist pattern, and removing the plating seed layer in the region where the resist pattern has been removed It provides a method of manufacturing a circuit board comprising a.

상기 노출된 영역을 식각하는 단계에서, 상기 노출된 영역은 상기 레지스트 패턴이 형성된 영역의 두께의 40% 내지 60%의 두께를 갖도록 식각되는 것이 바람직하다.In the etching of the exposed region, the exposed region is preferably etched to have a thickness of 40% to 60% of the thickness of the region where the resist pattern is formed.

상기 노출된 영역을 식각하는 단계에서, 상기 레지스트 패턴이 식각 마스크 로 사용될 수 있다.In etching the exposed region, the resist pattern may be used as an etching mask.

상기 도금 시드층을 제거하는 단계에서, 상기 레지스트 패턴이 제거된 상기 영역의 상기 도금 시드층은 선택적으로 플래시 에칭되는 것이 바람직하다.In the step of removing the plating seed layer, the plating seed layer in the region where the resist pattern has been removed is preferably flash etched.

상기 도금 시드층을 형성하는 단계 이전에, 상기 기판의 표면을 표면처리하여 상기 표면에 거칠기를 부여하는 단계를 더 포함할 수 있다.Prior to forming the plating seed layer, the surface of the substrate may be surface treated to impart a roughness to the surface.

또한, 상기 표면처리는 플라즈마 처리로 수행될 수 있다.In addition, the surface treatment may be performed by a plasma treatment.

그리고, 상기 도금 시드층을 형성하는 단계는 무전해 도금으로 수행될 수 있다.The forming of the plating seed layer may be performed by electroless plating.

또한, 상기 도전층을 형성하는 단계는 전해 도금으로 수행될 수 있다.In addition, the forming of the conductive layer may be performed by electroplating.

그리고, 상기 레지스트 패턴을 형성하는 단계는, 상기 기판 상에 레지스트를 제공하는 단계, 상기 노출된 영역을 가지도록 상기 레지스트를 노광 및 현상하여 상기 레지스트에 상기 패턴을 형성하는 단계 및 상기 레지스트 패턴을 자외선 조사 및 열처리 중 적어도 하나의 방법으로 경화하는 단계를 포함할 수 있다.The forming of the resist pattern may include providing a resist on the substrate, exposing and developing the resist to have the exposed area to form the pattern in the resist, and forming the resist pattern in ultraviolet light. Curing by at least one method of irradiation and heat treatment.

본 발명에 따르면, 도금 시드층의 언더컷으로 인한 단선 결함을 방지할 수 있는 회로기판의 제조방법을 제공할 수 있다.According to the present invention, it is possible to provide a method for manufacturing a circuit board which can prevent a disconnection defect due to undercut of the plating seed layer.

또한, 언더컷 억제를 위한 플래시 에칭용 약품 개발이 별도로 요구되지 않으므로, 약품 개발에 따른 공정 비용의 절감 효과가 있다.In addition, since the development of a chemical for flash etching to suppress undercut is not required separately, there is an effect of reducing the process cost according to the chemical development.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.However, embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, the embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and size of elements in the drawings may be exaggerated for clarity, and the elements denoted by the same reference numerals in the drawings are the same elements.

이하, 본 발명에 따른 회로기판(1)의 제조방법의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, a preferred embodiment of a method of manufacturing a circuit board 1 according to the present invention will be described with reference to the accompanying drawings.

본 발명의 회로기판(1)의 제조방법은 기판(10') 상에 도금 시드층(11)을 형 성하는 단계, 노출된 영역(11b)을 가지도록 상기 도금 시드층(11) 상에 레지스트 패턴(20)을 형성하는 단계, 상기 노출된 영역(11b)과 상기 레지스트 패턴(20)이 형성된 영역의 두께 차이가 발생되도록 상기 노출된 영역(11b)을 식각하는 단계, 식각된 상기 노출된 영역(11b') 상에 도전층(30)을 형성하여 회로 패턴을 형성하는 단계, 상기 레지스트 패턴(20)을 제거하는 단계 및 상기 레지스트 패턴(20)이 제거된 영역의 상기 도금 시드층(11)을 제거하는 단계를 포함한다.In the method of manufacturing the circuit board 1 of the present invention, the method of forming a plating seed layer 11 on a substrate 10 ', and forming a resist on the plating seed layer 11 to have an exposed region 11b. Forming a pattern 20, etching the exposed region 11b such that a difference in thickness between the exposed region 11b and the region where the resist pattern 20 is formed occurs, and etching the exposed region Forming a circuit pattern by forming a conductive layer 30 on (11b '), removing the resist pattern 20 and the plating seed layer 11 in a region where the resist pattern 20 is removed. Removing the step.

먼저, 도 1 내지 도 5를 참조하여, 본 발명의 실시예에 따른 도금 시드층의 제조 공정을 설명한다.First, the manufacturing process of the plating seed layer according to the embodiment of the present invention will be described with reference to FIGS. 1 to 5.

먼저, 도 1에 도시된 것과 같이, 절연성의 기판(도시하지 않음)을 표면처리하여 상기 기판의 표면에 거칠기를 부여한다. 여기서, 표면처리는 플라즈마 처리로 수행될 수 있으며, 플라즈마 처리의 시간이나 세기는 사용자가 원하는 거칠기를 갖는 기판(10')이 제공될 수 있도록 변경 설정이 가능할 것이다. 여기서, 기판(10')의 표면처리로 인해 발생할 수 있는 스미어(smear) 제거를 위한 디스미어(desmear) 공정이 수행되는 것이 바람직하다.First, as shown in FIG. 1, an insulating substrate (not shown) is surface treated to impart a roughness to the surface of the substrate. In this case, the surface treatment may be performed by plasma treatment, and the time or intensity of the plasma treatment may be changed so that the substrate 10 ′ having the roughness desired by the user may be provided. Here, it is preferable that a desmear process for removing smears that may occur due to the surface treatment of the substrate 10 ′ is performed.

다음, 도 2에 도시된 것과 같이, 표면처리된 기판(10') 상에 도금 시드층(11)을 형성한다. 여기서, 도금 시드층(11)은 1㎛ 이상의 높이를 갖도록 무전해 도금으로 형성될 수 있는데, 도금 시드층(11)은 도전층(30)의 형성을 위한 시드층 으로 이용될 수 있다. 도금 시드층(11)은 구리와 같은 도전성 금속으로 이루어질 수 있으나, 도금 시드층(11)의 구성 물질이 이에 한정되는 것은 아니다.Next, as shown in FIG. 2, the plating seed layer 11 is formed on the surface-treated substrate 10 ′. Here, the plating seed layer 11 may be formed by electroless plating to have a height of 1 μm or more, and the plating seed layer 11 may be used as a seed layer for forming the conductive layer 30. The plating seed layer 11 may be made of a conductive metal such as copper, but the material of the plating seed layer 11 is not limited thereto.

다음, 도 3에 도시된 것과 같이, 도금 시드층(11) 상에 노출된 영역(11b)을 가지도록 레지스트 패턴(20)을 형성한다. 상기 노출된 영역(11b)에는 이후 도전층(30)이 형성되어 회로 패턴을 형성하게 된다. 우선, 도금 시드층(11) 상에 레지스트(도시하지 않음)를 제공한 후, 노출된 영역(11b)을 가지도록 상기 레지스트를 노광 및 현상하여 레지스트에 패턴(20)을 형성한다. 도전층(30)이 형성되지 않고 이후 제거되는 레지스트 패턴이 형성된 영역(11a)은 레지스트에 패턴(20)의 하부에 가려져 있게 된다. 여기서, 상기 레지스트는 일반적인 사진 식각 공정에서 사용하는 것일 수도 있고 드라이 필름을 사용할 수도 있으나, 레지스트로 사용되는 것이 이에 한정되는 것은 아니다.Next, as shown in FIG. 3, the resist pattern 20 is formed to have the exposed region 11b on the plating seed layer 11. The conductive layer 30 is then formed in the exposed region 11b to form a circuit pattern. First, a resist (not shown) is provided on the plating seed layer 11, and then the resist is exposed and developed to have an exposed region 11b to form a pattern 20 in the resist. The region 11a in which the conductive pattern 30 is not formed and a resist pattern which is subsequently removed is formed is hidden under the pattern 20 in the resist. Here, the resist may be used in a general photolithography process or a dry film may be used, but the resist is not limited thereto.

다음, 도 4에 도시된 것과 같이, 레지스트에 패턴(20)을 반경화 또는 경화한다. 반경화 또는 경화된 상기 레지스트에 패턴(20')은 자외선 조사 및 열처리 중 적어도 하나의 방법을 이용하여 형성할 수 있으나, 반경화 또는 경화된 상기 레지스트에 패턴(20')을 형성하는 방법은 이에 한정되지 않는다.Next, as shown in FIG. 4, the pattern 20 is semi-cured or cured in the resist. The pattern 20 'on the semi-cured or cured resist may be formed using at least one of ultraviolet irradiation and heat treatment, but the method of forming the pattern 20' on the semi-cured or cured resist may be It is not limited.

다음, 도 5에 도시된 것과 같이, 이전 공정에서 형성된 반경화 또는 경화된 상기 레지스트에 패턴(20')을 마스크로 이용하여, 레지스트에 패턴(20') 사이의 노 출된 영역(11b)의 일부분을 식각한다. 이때, 노출된 영역(11b)은 상기 레지스트 패턴이 형성된 영역(11a)의 두께의 40% 내지 60%의 높이를 갖도록 식각되는 것이 바람직하다. 이전 공정에서, 도금 시드층(11)이 1㎛의 두께를 갖도록 형성된다면, 식각된 상기 노출된 영역(11b')은 0.4㎛ 내지 0.6㎛ 정도의 두께를 갖도록 형성될 것이다. 레지스트에 패턴(20')의 하부에 위치한 레지스트 패턴이 형성된 영역(11a)은 드라이 필름(20')에 가려져 식각되지 않을 것이다. 여기서, 식각된 상기 노출된 영역(11b')의 형성을 위한 식각 방법은 공지의 습식 식각법을 사용할 수 있으나, 식각된 상기 노출된 영역(11b')의 형성을 위한 식각 방법이 이에 한정되는 것은 아니다.Next, as shown in FIG. 5, a portion of the exposed region 11b between the patterns 20 'is exposed to the resist, using the pattern 20' as a mask on the semi-cured or cured resist formed in the previous process. Etch In this case, the exposed region 11b is preferably etched to have a height of 40% to 60% of the thickness of the region 11a on which the resist pattern is formed. In the previous process, if the plating seed layer 11 is formed to have a thickness of 1 μm, the etched exposed regions 11b ′ will be formed to have a thickness of about 0.4 μm to 0.6 μm. The region 11a in which the resist pattern is formed below the pattern 20 'in the resist is covered by the dry film 20' and will not be etched. Here, the etching method for forming the etched exposed region 11b 'may use a known wet etching method, but the etching method for forming the etched exposed region 11b' is not limited thereto. no.

이하에서는, 도 6 내지 도 8을 참조하여, 본 발명의 실시예에 따른 도금 시드층을 이용한 회로기판의 제조 공정을 설명한다.Hereinafter, a manufacturing process of a circuit board using a plating seed layer according to an embodiment of the present invention will be described with reference to FIGS. 6 to 8.

먼저, 도 6에 도시된 것과 같이, 레지스트에 패턴(20') 사이의 식각된 상기 노출된 영역(11b') 상에 도전층(30)을 형성한다. 도전층(30)은 실질적인 회로 패턴이 되는 부분이다. 도전층(30)은 구리와 같은 도전성 금속으로 이루어질 수 있으나, 도전층(30)의 구성 물질이 이에 한정되는 것은 아니다. 도전층(30)은 이전 공정에서 형성한 도금 시드층(11')을 시드층으로 하여 전해 도금으로 형성될 수 있으나, 도전층(30)을 형성하는 방법은 이에 한정되지 않는다.First, as shown in FIG. 6, a conductive layer 30 is formed on the exposed regions 11b 'etched between the patterns 20' in resist. The conductive layer 30 is a portion that becomes a substantial circuit pattern. The conductive layer 30 may be made of a conductive metal such as copper, but the material of the conductive layer 30 is not limited thereto. The conductive layer 30 may be formed by electroplating using the plating seed layer 11 ′ formed in the previous process as a seed layer, but the method of forming the conductive layer 30 is not limited thereto.

다음, 도 7에 도시된 것과 같이, 레지스트에 패턴(20')을 제거하여 식각된 상기 노출된 영역(11b') 상의 도전층(30) 만이 남겨지도록 한다. 상기 공정에서 일부분(A)을 확대하여 보면, 도전층(30) 하부의 도금 시드층(11')의 식각된 상기 노출된 영역(11b')은 이전 공정에서 미리 식각되어 레지스트 패턴이 형성된 영역(11a) 보다 작은 두께를 갖도록 형성된 것을 볼 수 있다.Next, as shown in FIG. 7, the pattern 20 'is removed from the resist so that only the conductive layer 30 on the etched exposed region 11b' is left. When the portion A is enlarged in the process, the exposed regions 11b 'etched from the plating seed layer 11' under the conductive layer 30 are etched in the previous process to form a resist pattern ( It can be seen that it is formed to have a thickness smaller than 11a).

다음, 도 8에 도시된 것과 같이, 도금 시드층(11')의 레지스트 패턴이 형성된 영역(11a)을 제거하여 본 발명의 실시예에 따른 회로기판(1)을 완성한다. 상기 공정에서 일부분(B)을 확대하여 보면, 레지스트 패턴이 형성된 영역(11a)은 도전층(30)에 대한 언더컷이 발생되지 않도록 선택적으로 플래시 에칭되어 제거된 것을 볼 수 있다.Next, as shown in FIG. 8, the circuit board 1 according to the embodiment of the present invention is completed by removing the region 11a on which the resist pattern of the plating seed layer 11 ′ is formed. When the portion B is enlarged in the above process, it can be seen that the region 11a in which the resist pattern is formed is selectively flash etched and removed so that an undercut to the conductive layer 30 does not occur.

종래에는 레지스트 피복 전에 도금 시드층을 식각하여 시드층의 두께를 얇게 하고, 도금 시드층을 표면처리하는 경우가 있었다. 이때, 표면처리로 도금 시드층 표면의 거칠기가 심한 경우에는 레지스트의 밀착력이 현저히 감소하여 이로 인한 미세 회로 패턴의 구현이 어려웠다. 또한, 도금 시드층의 표면처리가 제대로 이루어지지 않아 도금 시드층의 표면의 거칠기가 미약한 경우에는 도금 시드층과 회로 패턴 간의 계면에 식각액이 쉽게 침투하여 역시 미세 회로 패턴의 구현이 어려웠다.Conventionally, the plating seed layer was etched prior to coating the resist to reduce the thickness of the seed layer, and the plating seed layer was sometimes surface treated. At this time, when the roughness of the surface of the plating seed layer by the surface treatment, the adhesion of the resist is significantly reduced, thereby making it difficult to implement a fine circuit pattern. In addition, when the surface treatment of the plating seed layer is not properly performed, the surface roughness of the plating seed layer is weak, so that the etching solution easily penetrates into the interface between the plating seed layer and the circuit pattern, and thus it is difficult to implement the fine circuit pattern.

그러나, 본 발명의 실시예에 따르면, 제거해야 할 레지스트 패턴이 형성된 영역의 도금 시드층의 두께 보다 제거되지 않고 회로 패턴과 밀착된 도금 시드층의 두께가 40% 내지 60% 얇게 형성되고, 표면 거칠기에 따른 회로 패턴과 그 하부의 도금 시드층의 결합력이 증대됨으로써, 회로 패턴 하부의 도금 시드층에 언더컷 발생이 억제되어 안정적인 미세 회로 패턴의 구현이 가능하다.However, according to an embodiment of the present invention, the thickness of the plating seed layer in close contact with the circuit pattern is not thinner than the thickness of the plating seed layer in the region where the resist pattern to be removed is formed, and the surface roughness is formed to be 40% to 60% thin. By increasing the bonding force between the circuit pattern and the plating seed layer below it, the occurrence of undercut is suppressed in the plating seed layer below the circuit pattern it is possible to implement a stable fine circuit pattern.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited only by the appended claims. It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.

도 1 내지 도 5는 본 발명의 실시예에 따른 도금 시드층의 제조 공정을 설명하기 위한 개략적인 단면도이다.1 to 5 are schematic cross-sectional views for explaining a manufacturing process of a plating seed layer according to an embodiment of the present invention.

도 6 내지 도 8은 본 발명의 실시예에 따른 도금 시드층을 이용한 회로기판의 제조 공정을 설명하기 위한 개략적인 단면도이다.6 to 8 are schematic cross-sectional views for explaining a manufacturing process of a circuit board using a plating seed layer according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1: 회로기판 10': 기판1: Circuit Board 10 ': Board

11, 11': 도금 시드층 20, 20': 레지스트 패턴11, 11 ': plating seed layer 20, 20': resist pattern

30: 도전층30: conductive layer

Claims

Forming a plating seed layer on the substrate;

Forming a resist pattern on the plating seed layer to have a region where the plating seed layer is exposed;

Etching the plating seed layer of the exposed region so that a thickness difference between the plating seed layer of the exposed region and the plating seed layer of the region where the resist pattern is formed occurs;

Forming a circuit pattern by forming a conductive layer on the etched plating layer of the exposed region;

Removing the resist pattern; And

Removing the plating seed layer in the region where the resist pattern is removed

Method of manufacturing a circuit board comprising a.

The method of claim 1,

Etching the plated seed layer of the exposed region,

The plating seed layer of the exposed region is etched to have a thickness of 40% to 60% of the thickness of the plating seed layer of the region where the resist pattern is formed.

The method of claim 1,

Etching the plated seed layer of the exposed region,

And the resist pattern is used as an etching mask.

The method of claim 1,

In the step of removing the plating seed layer,

And the plating seed layer in the region where the resist pattern has been removed is selectively flash etched.

The method of claim 1,

Prior to forming the plating seed layer,

Surface treatment of the surface of the substrate to give a roughness to the surface manufacturing method of the circuit board further comprising.

The method of claim 5,

And the surface treatment is performed by a plasma treatment.

The method of claim 1,

Forming the plating seed layer is performed by electroless plating.

The method of claim 1,

Forming the conductive layer is a circuit board manufacturing method, characterized in that performed by electroplating.

The method of claim 1,

Forming the resist pattern,

Providing a resist on the plating seed layer;

Exposing and developing the resist to have the exposed area to form the resist pattern; And

And curing the resist pattern by at least one of ultraviolet irradiation and heat treatment.