KR20110015991A - Printed circuit board and method of manufacturing the same - Google Patents

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백용호
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Abstract

PURPOSE: A print circuit board and a manufacturing method thereof are provided to obtain the top width of the circuit pattern to be same as the designed value by etching the top of the plating layer in the flash etching process for etching the seed layer. CONSTITUTION: A seed layer(102) is formed by electrolyteless copper plating on the surface of an insulating layer(101). A patterned plating resist is formed on the seed layer. A photosensitive dry film is spread on the seed layer. A plating layer corresponding to the circuit pattern to be formed is formed on the seed layer.

Description

인쇄회로기판 및 그 제조 방법{PRINTED CIRCUIT BOARD AND METHOD OF MANUFACTURING THE SAME}Printed circuit board and its manufacturing method {PRINTED CIRCUIT BOARD AND METHOD OF MANUFACTURING THE SAME}

본 발명은 인쇄회로기판 및 그 제조 방법으로, 보다 자세하게는 MSAP(modified Semi-additive process) 방식으로 미세패턴을 형성하는 방법에 관한 것이다.The present invention relates to a printed circuit board and a method of manufacturing the same, and more particularly, to a method of forming a fine pattern by a modified semi-additive process (MSAP) method.

BGA(Ball Grid Array) 또는 FCBGA(Flip Chip Ball Grid Array) 기판 제작에 있어서 회로를 형성하기 위하여 MSAP(Modified Semi-additive process)라는 방식을 사용한다. In order to form a circuit in manufacturing a ball grid array (BGA) or flip chip ball grid array (FCBGA) substrate, a method called a modified semi-additive process (MSAP) is used.

MSAP 공정은 절연층에 무전해 도금으로 시드층(seed layer)을 형성하고, 시드층 상에 전해 도금으로 도금층을 형성하고, 도금층이 형성되지 않아 노출된 시드층에 도금층을 플래시 애칭(Flash Etching)함으로써, 미세한 회로 패턴을 형성하는 방법이다. 이때 도금층은 전해 동 도금으로 패턴이 도금 되는 것이고, 플래시 에칭 시 에칭액인 염화구리(CuCl2) 또는 황산과수액(H2SO4+H2O2)를 이용하여 시드층인 구리 박막을 제거하게 된다. 이때 에칭액에 의하여 패턴 역시 에칭이 되어 미세 패 턴 형성이 어렵다.The MSAP process forms a seed layer by electroless plating on an insulating layer, forms a plating layer by electrolytic plating on the seed layer, and flash etching a plating layer on an exposed seed layer because the plating layer is not formed. This is a method of forming a fine circuit pattern. In this case, the plating layer is plated by electrolytic copper plating, and the copper thin layer as a seed layer is removed by using copper chloride (CuCl 2) or sulfuric acid peroxide (H 2 SO 4 + H 2 O 2), which is an etching solution during flash etching. At this time, the pattern is also etched by the etching solution, making it difficult to form a fine pattern.

도1은 종래 기술에 의해 시드층을 에칭하였을 경우의 문제점을 나타낸 단면도이다.1 is a cross-sectional view showing a problem when the seed layer is etched according to the prior art.

도1에 의하면 종래 방식대로 시드층을 제거하기 위해서 플래시 에칭 공정을 하게 되면 전기도금으로 형성된 패턴 역시 에칭된다. 패턴의 경우 전기 동 도금을 이용하여 형성이 되고, 시드층도 구리에 의해서 형성이 된다. 시드층 에칭을 위한 플래시 에칭액은 구리와 반응하기 때문에 플래시 에칭 공정 시 시드층 상부에 형성된 패턴 역시 플래시 에칭액과 반응하여 에칭된다. 이와 같은 패턴의 에칭에 의해서, 패턴의 단면적이 줄어들어 원래 설계에서 의도한 전기적 특성을 나타낼 수 없게 된다. 이를 보상하기 위해서 패턴의 폭을 증가시키면 패턴 사이의 공간이 줄어들어 미세 회로를 구현하기 어렵다는 문제점이 생긴다.Referring to FIG. 1, when the flash etching process is performed to remove the seed layer in the conventional manner, the pattern formed by electroplating is also etched. In the case of a pattern, it is formed by using electroplating, and the seed layer is also formed by copper. Since the flash etchant for seed layer etching reacts with copper, a pattern formed on the seed layer during the flash etching process is also etched by reacting with the flash etchant. By etching such a pattern, the cross-sectional area of the pattern is reduced so that the electrical characteristics intended in the original design cannot be exhibited. In order to compensate for this, increasing the width of the pattern reduces the space between the patterns, which makes it difficult to implement a fine circuit.

본 발명은 시드층 에칭 공정 시 패턴이 에칭되는 것을 방지할 수 있으며, 범프(bump) 또는 볼패드(ball pad) 부분의 산화 방지 및 솔더링(soldering)을 용이하게 하는 표면처리 생략이 가능한 인쇄회로기판 제조방법을 제공하는 것이다.The present invention can prevent the pattern from being etched during the seed layer etching process, and can eliminate the surface treatment to prevent oxidation and soldering of bumps or ball pads. It is to provide a manufacturing method.

본 발명의 일 측면에 따르면, 절연층에 시드층(seed layer)를 형성하는 단 계, 시드층 상에 패터닝된 도금 레지스트를 형성하는 단계, 시드층 상에 회로 패턴에 상응하는 도금층을 형성하는 단계, 도금층 상에 도금층과 상이한 재질로 이루어지는 이종 금속 도금층을 형성하는 단계, 도금 레지스트를 제거하여 시드층의 일부를 노출시키는 단계 및 노출된 시드층을 에칭하는 단계를 포함하는 인쇄회로기판 제조 방법이 제공된다.According to an aspect of the invention, the step of forming a seed layer (seed layer) on the insulating layer, forming a patterned plating resist on the seed layer, forming a plating layer corresponding to the circuit pattern on the seed layer A method of manufacturing a printed circuit board includes forming a dissimilar metal plating layer formed of a material different from a plating layer on a plating layer, exposing a portion of the seed layer by removing the plating resist, and etching the exposed seed layer. do.

본 발명의 다른 측면에 따르면, 절연층, 절연층 표면에 무전해 도금에 의해서 형성된 시드층, 시드층 상에 회로 패턴에 따라 형성되는 도금층 및 도금층 상에 형성되며 도금층과 상이한 재질로 이루어지는 이종 금속 도금층을 포함하는 인쇄회로 기판이 제공된다.According to another aspect of the present invention, an insulating layer, a seed layer formed on the surface of the insulating layer by electroless plating, a plating layer formed according to a circuit pattern on the seed layer and a heterogeneous metal plating layer formed on the plating layer and made of a different material from the plating layer There is provided a printed circuit board comprising a.

도금층은 전기 동 도금에 의해서 형성되고, 상기 이종 금속 도금층은 무전해 주석 도금 또는 무전해 니켈-금 도금에 의해서 형성될 수 있다.The plating layer is formed by electroplating, and the dissimilar metal plating layer may be formed by electroless tin plating or electroless nickel-gold plating.

본 발명에 의한 인쇄회로기판 제조 방법에 의하면, 시드층 에칭 공정 시 패턴이 에칭되는 것을 방지할 수 있다는 이점이 있다.According to the method of manufacturing a printed circuit board according to the present invention, there is an advantage in that the pattern is etched during the seed layer etching process.

또한, 본 발명에 의하면, 범프(bump) 또는 볼패드(ball pad) 부분의 산화 방지 및 솔더링(soldering)을 용이하게 하는 표면처리 생략이 가능하다는 이점이 있다. In addition, according to the present invention, there is an advantage that the surface treatment for preventing oxidation and soldering of the bump or ball pad portion can be omitted.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description.

이하, 본 발명에 따른 인쇄회로기판 및 그 제작 방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, an embodiment of a printed circuit board and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings. Duplicate description thereof will be omitted.

도2a 내지 도2g는 본 발명의 실시예에 따른 매세 패턴 형성 방법을 나타낸 단면도이다.2A to 2G are cross-sectional views illustrating a method for forming a pattern every time according to an embodiment of the present invention.

먼저, 도 2a에 도시된 바와 같이, 절연층에 시드층(seed layer)를 형성한다. 시드층(102)는 무전해 시드층으로, 절연층(101) 표면에 무전해 도금으로 형성된다. 본 발명의 실시예에서는 절연층(101)의 표면에 무전해 동 도금을 함으로써 시드층(102)을 형성한다.First, as shown in FIG. 2A, a seed layer is formed on an insulating layer. The seed layer 102 is an electroless seed layer and is formed on the surface of the insulating layer 101 by electroless plating. In the embodiment of the present invention, the seed layer 102 is formed by electroless copper plating on the surface of the insulating layer 101.

다음으로, 시드층 상에 패터닝된 도금 레지스트를 형성한다. 형성하고자 하는 회로 패턴에 상응하여 패터닝된 도금 레지스트를 형성하기 위하여, 도2b에 도시된 바와 같이, 시드층(102) 상에 감광성 드라이 필름(103)을 도포한 뒤, 이를 선택적으로 노광 및 현상한다. 보다 구체체적으로 설명하면, 드라이 필름(103) 위에 마스터 필름 또는 워킹 필름(Working Film)을 올려놓고 빛 또는 UV(자외선) 등을 조 사하여 필요한 부분을 광경화 하는 노광을 진행함으로써 회로 이미지를 형성한다. 워킹 필름은 회로가 나타나 있는 마스터 필름을 복사하여 만든 작업용 필름이다. 노광을 진행 후 현상 공정을 진행한다. 현상 고정은 노광 공정 시 빛을 받지 않은 부분, 즉 미경화된 부분을 현상액을 이용하여 제거하는 것이다. 이와 같은 노광 및 현상 공정에 의해서, 도금층이 형성될 시드층(102)의 표면 영역을 확보할 수 있다.Next, a patterned plating resist is formed on the seed layer. In order to form the patterned plating resist corresponding to the circuit pattern to be formed, as shown in FIG. 2B, the photosensitive dry film 103 is coated on the seed layer 102, and then selectively exposed and developed. . In more detail, a circuit image is formed by placing a master film or a working film on the dry film 103 and irradiating light or UV (ultraviolet light) to photocuring necessary portions to form a circuit image. do. The working film is a working film made by copying a master film showing a circuit. After the exposure is carried out, a developing process is performed. The development fixing is to remove a portion that is not subjected to light during the exposure process, that is, an uncured portion, using a developer. By such an exposure and development process, the surface area of the seed layer 102 on which the plating layer is to be formed can be secured.

그리고 나서, 도 2d에 도시된 바와 같이, 시드층 상에 형성하고자 하는 회로 패턴에 상응하는 도금층을 형성한다. 즉, 노광 및 현상 공정에 의해서 도금층 형성을 위해 확보된 시드층(102) 표면 영역에 도금층(104)을 형성한다. 이를 위해 전기 도금 공정을 수행한다. 이때 형성되는 도금층(104)이 회로 패턴이 된다. 본 실시예에서는 전해 도금으로 전도성이 있는 물질인 구리를 이용하여 도금하는 전해 동 도금을 하여 도금층(104)을 형성한다. 그러나, 반드시 이에 한정되는 것은 아니며, 알루미늄 등과 같은 다른 전도성 재질로 도금층을 형성할 수도 있음은 물론이다.Then, as illustrated in FIG. 2D, a plating layer corresponding to the circuit pattern to be formed on the seed layer is formed. That is, the plating layer 104 is formed in the surface region of the seed layer 102 secured for forming the plating layer by the exposure and development processes. To this end, an electroplating process is performed. The plating layer 104 formed at this time becomes a circuit pattern. In the present embodiment, the plating layer 104 is formed by electrolytic copper plating for plating using copper, which is a conductive material. However, the present invention is not limited thereto, and the plating layer may be formed of another conductive material such as aluminum.

다음으로, 도금층 상에 도금층과 상이한 재질로 이루어지는 이종 금속 도금층을 형성한다. 즉, 도 2e에 도시된 바와 같이, 전기 동 도금에 의한 도금층(104)형성 후에, 이종 금속 도금층(105)을 형성하는 것이다. 이종 금속 도금층(105)은 도금층(104)을 형성하는 금속과 다른 금속이 도금층(105)상에 도금 되는 것이다. 본 발명의 실시예에 의하면, 도금층(104)은 전기 동 도금에 의해 형성되었으므로 구리가 아닌 다른 금속에 의해서 이종 금속 도금층(105)이 형성될 수 있다. 이때, 무전해 주석 도금(immersion Tin) 또는 무전해 니켈-금 도금(Electroless Nickel Immersion Gold, ENIG) 처리를 함으로써, 이종 금속 도금층(105)이 형성될 수 있 다. 도금층(104)상에 형성되는 이종 금속 도금층(105)는 1~2㎛의 두께로 형성될 수 있다.Next, a dissimilar metal plating layer made of a different material from the plating layer is formed on the plating layer. That is, as shown in FIG. 2E, after forming the plating layer 104 by electroplating, the dissimilar metal plating layer 105 is formed. The dissimilar metal plating layer 105 is a metal different from the metal forming the plating layer 104 is plated on the plating layer 105. According to the exemplary embodiment of the present invention, since the plating layer 104 is formed by electroplating, the dissimilar metal plating layer 105 may be formed by a metal other than copper. In this case, the dissimilar metal plating layer 105 may be formed by performing immersion tin plating or electroless nickel-immersion gold (ENIG) treatment. The dissimilar metal plating layer 105 formed on the plating layer 104 may be formed to a thickness of 1 to 2 μm.

본 발명에서 무전해 주석 도금 또는 무전해 니켈-금 도금 처리는 이종 금속 도금층을 형성하는 실시예일뿐 이종 금속 도금층을 형성하는 물질을 이에 한정하지 않는다. 또한, 이종 금속 도금층의 두께도 당업자에 의해서 용이하게 변경 가능하다.In the present invention, the electroless tin plating or the electroless nickel-gold plating treatment is only an embodiment of forming the dissimilar metal plating layer, and the material forming the dissimilar metal plating layer is not limited thereto. In addition, the thickness of the dissimilar metal plating layer can also be easily changed by those skilled in the art.

그리고 나서, 도금 레지스트를 제거하여 시드층의 일부를 노출시킨다. 즉, 도2f에 도시된 바와 같이, 이종 금속 도금층(105) 이외의 부분의 제거하는 공정을 수행하는 것이다. 이종 금속 도금층(105)를 형성한 이후, 금속 도금층(105) 이외의 부분, 즉 회로 패턴이 아닌 부분의 드라이 필름(103)을 제거한다. 드라이 필름(103)의 제거는 알카리 약품을 이용하여 화학적으로 제거한다. The plating resist is then removed to expose a portion of the seed layer. That is, as shown in FIG. 2F, a process of removing portions other than the dissimilar metal plating layer 105 is performed. After forming the dissimilar metal plating layer 105, the dry film 103 of the portion other than the metal plating layer 105, that is, the portion other than the circuit pattern is removed. Removal of the dry film 103 is chemically removed using an alkali chemicals.

그리고 나서, 노출된 시드층을 에칭한다. 즉, 도2g에 도시된 바와 같이, 드라이 필름(103)을 제거한 후, 도금층(104)이 형성되어 있는 시드층(102) 이외의 노출되어 있는 시드층(102)을 에칭한다. 시드층(102) 에칭은 플래시 에칭(Flash Etching) 공정에 의해서 수행된다. 이때, 플래시 에칭액은 시드층과 반응하여 시드층이 에칭되지만, 주석 또는 금으로 이루어지는 이종 금속 도금층의 경우에는 해당 에칭액에 의해 에칭되지 않는다.The exposed seed layer is then etched. That is, as shown in FIG. 2G, after the dry film 103 is removed, the exposed seed layer 102 other than the seed layer 102 on which the plating layer 104 is formed is etched. The seed layer 102 etching is performed by a flash etching process. At this time, the flash etching solution reacts with the seed layer to etch the seed layer, but in the case of a dissimilar metal plating layer made of tin or gold, the flash etching solution is not etched by the etching solution.

본 발명의 실시예에서 구리로 형성한 도금층(104) 상에 형성된 이종 금속 도금층(105)은 무전해 주석 도금 또는 무전해 니켈-금 도금에 의해 형성된다. 따라서, 플래시 에칭 시 이종 금속 도금층(105)에 의해서 도금층(104)이 에칭되는 것을 방지할 수 있다. In the embodiment of the present invention, the dissimilar metal plating layer 105 formed on the plating layer 104 formed of copper is formed by electroless tin plating or electroless nickel-gold plating. Therefore, it is possible to prevent the plating layer 104 from being etched by the dissimilar metal plating layer 105 during flash etching.

도3은 본 발명의 일 실시예에 의한 패턴 단면 형상을 나타난 단면도이다. 3 is a cross-sectional view showing a pattern cross-sectional shape according to an embodiment of the present invention.

도3에서 알 수 있듯이, 회로 패턴을 구성하는 도금층(104)의 상부에 무전해 주석 도금 또는 무전해 니켈-금 도금 처리를 하여, 이종 금속 도금층(105)을 형성하였다. 이를 통해, 플래시 에칭공정에서 금속층이 에칭되는 현상을 방지할 수 있다. 즉, 시드층(102)의 에칭을 위한 플래시 에칭 시 도금층(104)의 상부가 같이 에칭되어, 회로 패턴의 상면 폭을 설계 치와 같이 확보할 수 있어, 미세 패턴을 형성할 수 있게 된다.As can be seen in FIG. 3, a heterogeneous metal plating layer 105 was formed by electroless tin plating or electroless nickel-gold plating on the plating layer 104 constituting the circuit pattern. Through this, it is possible to prevent the phenomenon that the metal layer is etched in the flash etching process. That is, during flash etching for etching the seed layer 102, the upper portion of the plating layer 104 may be etched together to secure the upper surface width of the circuit pattern as a design value, thereby forming a fine pattern.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. It will be understood that the invention may be varied and varied without departing from the scope of the invention. Many embodiments other than the above-described embodiments are within the scope of the claims of the present invention.

도1은 종래 기술에 의해 시드층을 에칭하였을 경우의 문제점을 나타낸 단면도.1 is a cross-sectional view showing a problem when the seed layer is etched according to the prior art.

도2a 내지 도2g는 본 발명의 실시예에 따른 매세 패턴 형성 방법을 나타낸 단면도.2A to 2G are cross-sectional views illustrating a method for forming a pattern every time according to an embodiment of the present invention.

도3는 본 발명의 실시예에 의한 패턴 단면 형상을 나타난 단면도.3 is a cross-sectional view showing a pattern cross-sectional shape according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

101 : 절연층101: insulation layer

102 : 시드층102: seed layer

103 : 드라이 필름103: dry film

104 : 도금층104: plating layer

105 : 이종 금속 도금층105: dissimilar metal plating layer

Claims (4)

회로 패턴이 형성된 인쇄회로기판을 제조하는 방법으로서,As a method of manufacturing a printed circuit board having a circuit pattern, 절연층에 시드층(seed layer)를 형성하는 단계;Forming a seed layer on the insulating layer; 상기 시드층 상에 패터닝된 도금 레지스트를 형성하는 단계;Forming a patterned plating resist on the seed layer; 상기 시드층 상에 상기 회로 패턴에 상응하는 도금층을 형성하는 단계;Forming a plating layer corresponding to the circuit pattern on the seed layer; 상기 도금층 상에 상기 도금층과 상이한 재질로 이루어지는 이종 금속 도금층을 형성하는 단계;Forming a dissimilar metal plating layer formed of a material different from the plating layer on the plating layer; 상기 도금 레지스트를 제거하여 상기 시드층의 일부를 노출시키는 단계; 및Removing the plating resist to expose a portion of the seed layer; And 상기 노출된 시드층을 에칭하는 단계를 포함하는 인쇄회로기판 제조 방법.Etching the exposed seed layer. 제1항에 있어서,The method of claim 1, 상기 도금층은 전기 동 도금에 의해서 형성되고,The plating layer is formed by electro copper plating, 상기 이종 금속 도금층은 무전해 주석 도금 또는 무전해 니켈-금 도금에 의해서 형성되는 것을 특징으로 하는 인쇄회로기판 제조 방법.The dissimilar metal plating layer is a printed circuit board manufacturing method, characterized in that formed by electroless tin plating or electroless nickel-gold plating. 절연층;Insulating layer; 상기 절연층 표면에 무전해 도금에 의해서 형성된 시드층;A seed layer formed on the surface of the insulating layer by electroless plating; 상기 시드층 상에 회로 패턴에 따라 형성되는 도금층; 및A plating layer formed on the seed layer according to a circuit pattern; And 상기 도금층 상에 형성되며 상기 도금층과 상이한 재질로 이루어지는 이종 금속 도금층을 포함하는 인쇄회로 기판.A printed circuit board comprising a heterogeneous metal plating layer formed on the plating layer and made of a different material from the plating layer. 제3항에 있어서,The method of claim 3, 상기 도금층은 전기 동 도금에 의해서 형성되고,The plating layer is formed by electro copper plating, 상기 이종 금속 도금층은 무전해 주석 도금 또는 무전해 니켈-금 도금에 의해서 형성되는 것을 특징으로 하는 인쇄회로기판.The dissimilar metal plating layer is a printed circuit board, characterized in that formed by electroless tin plating or electroless nickel-gold plating.
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101219905B1 (en) * 2011-04-08 2013-01-09 엘지이노텍 주식회사 The printed circuit board and the method for manufacturing the same
CN107221424A (en) * 2016-03-21 2017-09-29 三星电机株式会社 The manufacture method and coil device of coil device
KR20180081475A (en) * 2017-01-06 2018-07-16 삼성전기주식회사 Inductor
KR20200140219A (en) * 2014-09-05 2020-12-15 삼성전기주식회사 Coil unit for power inductor, manufacturing method of coil unit for power inductor, power inductor and manufacturing method of power inductor
CN112291941A (en) * 2019-07-24 2021-01-29 北大方正集团有限公司 Printed circuit board and preparation method thereof
KR20220059446A (en) * 2016-01-22 2022-05-10 삼성전기주식회사 Coil component
KR102490508B1 (en) * 2022-07-18 2023-01-19 주식회사 루미디아 Transparent glass display substrate manufacturiing method and transparent glass display substrate manufactured therefrom
KR102497891B1 (en) * 2022-09-29 2023-02-09 주식회사 루미디아 Transparent glass display substrate manufacturing method and transparent glass display substrate manufactured therefrom
KR102539797B1 (en) * 2022-09-15 2023-06-07 주식회사 루미디아 Transparent glass display substrate manufacturing method and transparent glass display substrate manufactured therefrom

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101219905B1 (en) * 2011-04-08 2013-01-09 엘지이노텍 주식회사 The printed circuit board and the method for manufacturing the same
KR20200140219A (en) * 2014-09-05 2020-12-15 삼성전기주식회사 Coil unit for power inductor, manufacturing method of coil unit for power inductor, power inductor and manufacturing method of power inductor
KR20220059446A (en) * 2016-01-22 2022-05-10 삼성전기주식회사 Coil component
CN107221424A (en) * 2016-03-21 2017-09-29 三星电机株式会社 The manufacture method and coil device of coil device
CN107221424B (en) * 2016-03-21 2020-01-24 株式会社Wits Coil device manufacturing method and coil device
US10553344B2 (en) 2016-03-21 2020-02-04 Wits Co., Ltd. Method of manufacturing coil device
KR20180081475A (en) * 2017-01-06 2018-07-16 삼성전기주식회사 Inductor
CN112291941A (en) * 2019-07-24 2021-01-29 北大方正集团有限公司 Printed circuit board and preparation method thereof
CN112291941B (en) * 2019-07-24 2022-02-18 北大方正集团有限公司 Printed circuit board and preparation method thereof
KR102490508B1 (en) * 2022-07-18 2023-01-19 주식회사 루미디아 Transparent glass display substrate manufacturiing method and transparent glass display substrate manufactured therefrom
KR102539797B1 (en) * 2022-09-15 2023-06-07 주식회사 루미디아 Transparent glass display substrate manufacturing method and transparent glass display substrate manufactured therefrom
KR102497891B1 (en) * 2022-09-29 2023-02-09 주식회사 루미디아 Transparent glass display substrate manufacturing method and transparent glass display substrate manufactured therefrom

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