KR101073327B1 - 연산 모듈들의 아날로그 신호 동기장치 - Google Patents

연산 모듈들의 아날로그 신호 동기장치 Download PDF

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Abstract

본 발명은 보호 계전기 내에 구비되어 있는 복수의 연산 모듈이, 외부에서 입력되는 복수의 아날로그 신호를 상호간에 동기가 되어 디지털 신호로 변환하게 하는 연산 모듈들의 아날로그 신호 동기장치에 관한 것으로서 마스터로 동작하는 제 1 연산 모듈과, 슬레이브로 동작하는 제 2 연산 모듈을 구비하고, 제 1 연산 모듈은 제 1 신호 입력부가 외부에서 입력되는 복수 채널의 아날로그 신호들 중에서 하나의 아날로그 신호를 선택하여 디지털 신호로 변환하고, 제 1 DSP(Digital Processing Unit)는 제 1 신호 입력부가 복수 채널의 아날로그 신호에서 하나의 아날로그 신호를 선택하여 디지털 신호로 변환하는 것을 제어하고 상기 신호 입력부가 변환한 디지털 신호를 입력하여 연산하며, 제 2 연산 모듈은 제 2 신호 입력부가 외부에서 입력되는 복수 채널의 아날로그 신호에서 하나의 아날로그 신호를 선택하고, 선택한 아날로그 신호를 제 1 DSP의 제어에 따라 디지털 신호로 변환하며, 제 2 DSP는 제 2 신호 입력부가 하나의 아날로그 신호를 선택하는 것을 제어하고 제 2 신호 입력부가 변환한 디지털 신호를 입력하여 연산한다.
Figure R1020090020446
보호 계전기, 연산모듈, 디지털 신호, 마스터, 슬레이브, 동기, DSP

Description

연산 모듈들의 아날로그 신호 동기장치{Apparatus for synchronizing analog signal between the processing modules}
본 발명은 연산모듈들의 아날로그 신호 동기장치에 관한 것이다. 보다 상세하게는 전력 계통의 고장 여부를 검출하고, 고장의 발생이 검출될 경우에 트립신호를 발생하여 전력용 차단기가 전력을 차단시키게 하는 보호 계전기에 있어서, 외부에서 입력되는 복수의 아날로그 신호를, 보호 계전기 내에 구비되어 있는 복수의 연산 모듈이 상호간에 동기가 되어 디지털 신호로 변환하게 하는 연산 모듈들의 아날로그 신호 동기장치에 관한 것이다.
전력계통에는 다양한 전력설비가 서로 복잡하게 연계되어 있으므로 전력 계통의 어느 지점에서 고장이 발생할 경우에 그 고장구간을 계통으로부터 신속하게 분리하고, 전기적 고장이 발생하지 않은 건전한 계통으로는 지속적으로 전력을 공급할 수 있도록 해야 된다. 이를 위하여 전기적 고장이 발생한 선로를 정확하게 검출해야 된다.
상기 전력 계통에서 전기적 고장이 발생한 구간을 정확하게 검출하기 위하여 보호 계전기를 사용하고 있고, 보호 계전기가 고장 구간을 검출할 경우에 보호 계전기의 출력신호에 따라 전력용 차단기가 동작하여 고장구간을 신속하게 차단하고 있다.
상기 보호 계전기는, 보호 대상에 따라 아날로그 신호를 입력하는 채널의 종류 및 채널의 개수가 상이하다. 그러므로 보호 계전기는 채널의 종류 및 채널의 개수에 유연하게 대처할 수 있도록 하기 위하여 연산을 담당하고 있는 연산 모듈을 추가로 장착하여 운영할 수 있도록 하고 있다.
상기 연산 모듈은 외부의 CT(Current Transformer) 또는 PT(Potential Transformer) 등으로부터 입력되는 아날로그 신호를 필터링하고, 소정의 주기로 샘플링 및 홀딩한 후 디지털 신호로 변환하여 처리하고 있다.
상기 보호 계전기에 복수의 연산 모듈이 구비되어 외부로부터 입력되는 복수의 아날로그 신호를 디지털 신호로 변환함에 있어서, 복수의 아날로그 신호들 중에서 상호간에 동기시켜 디지털 신호로 변환해야 하는 아날로그 신호들이 있다.
예를 들면, 전력선로를 통해 부하로 3상 전력을 공급할 경우에 각 상의 전압 및 각 상의 전류를 동기시켜 디지털 신호로 변환해야 계측 정보 표시 및 계전 동작을 수행하는데 정확한 동작이 가능하다.
그러므로 보호 계전기는 복수의 연산모듈이 상호간에 동기되어 아날로그 입력신호를 디지털 신호로 변환하게 하고 있다.
이를 위하여 복수의 연산모듈들 각각에는 GPS(Global Positioning System) 수신기를 구비하고, 그 GPS 수신기에서 출력되는 1 PPS(Pulse Per Second) 신호를 이용하여 동기시키고 있다.
도 1은 종래의 동기장치에 의한 연산모듈의 구성을 보인 도면이다. 여기서, 부호 100은 GPS 수신기이다. 상기 GPS 수신기(100)는 복수의 위성이 전송하는 항법 메시지를 수신하고, 수신한 항법 메시지에 따라 1 PPS 신호를 발생한다.
부호 110은 PLL(Phase Locked Loop) 회로이다. 상기 PLL 회로(110)는 상기 GPS 수신기(100)가 발생하는 1 PPS 신호를 입력하고, 입력한 1 PPS 신호를 체배하여 소정 주파수를 가지는 클럭신호(CLK)를 생성한다.
부호 120은 레벨 변환기이다. 상기 레벨 변환기(120)는 외부의 CT 또는 PT 등으로부터 입력되는 높은 레벨의 아날로그 신호를 연산 모듈에서 처리하기에 적정한 레벨의 아날로그 신호로 변환한다.
부호 130은 아날로그 필터이다. 상기 아날로그 필터(130)는 상기 레벨 변환기(120)에서 레벨이 변환된 아날로그 신호를 필터링하여 잡음신호 등을 제거한다.
부호 140은 샘플링/홀딩부이다. 상기 샘플링/홀딩부(140)는 상기 PLL 회로(110)가 생성하는 클럭신호(CLK)에 따라, 상기 아날로그 필터(130)에서 필터링된 아날로그 신호를 샘플링하고, 샘플링한 아날로그 신호를 홀딩하여 출력한다.
부호 150은 아날로그/디지털 변환기이다. 상기 아날로그/디지털 변환기(150)는 상기 샘플링/홀딩부(140)가 홀딩한 아날로그 신호를 디지털 신호로 변환한다.
부호 160은 DSP(Digital Processing Unit)이다. 상기 DSP(160)는 상기 PLL 회로(110)가 생성하는 클럭신호(CLK)에 따라, 상기 아날로그/디지털 변환기(150)가 변환한 디지털 신호를 입력하여 연산한다.
도 2는 상기 PLL 회로(110)의 상세 구성을 보인 도면이다. 여기서, 부호 200은 디바이더이다. 상기 디바이더(200)는 상기 PLL 회로(110)가 생성하는 클럭신호(CLK)를 분주한다.
부호 210은 위상차 검출기이다. 상기 위상차 검출기(210)는 상기 GPS 수신기(100)가 발생하는 1 PPS 신호와 상기 디바이더(200)에서 출력되는 펄스신호의 위상차를 검출하고, 검출한 위상차에 비례하여 가변되는 위상차 전압을 발생한다.
부호 220은 루프 필터이다. 상기 루프 필터(220)는 상기 위상차 검출기(210)가 발생하는 위상차 전압을 필터링한다.
부호 230은 VCO(Voltage Controlled Oscillator)이다. 상기 VCO(230)는 상기 루프 필터(220)의 출력전압에 따라 소정 주파수를 가기는 클럭신호를 생성한다.
이러한 구성을 가지는 연산모듈은 GPS 수신기(100)가 복수의 위성이 전송하는 항법 메시지를 수신하고, 수신한 항법 메시지에 따라 1 PPS 신호는 신호를 발생한다. 상기 GPS 수신기(100)가 발생하는 1 PPS 신호는 도 3의 (a)에 도시된 바와 같이 세계 표준시에 맞춰져 있고, 전세계 어느 곳에 위치하더라도 동일한 위상으로 1초에 한 번 발생되는 1㎐의 신호이다.
상기 GPS 수신기(100)가 발생하는 1 PPS 신호는 PLL(Phase Locked Loop) 회 로(110)로 입력된다.
상기 PLL 회로(110)는 VCO(230)가 예를 들면, 도 3의 (b)에 도시된 바와 같이 발생하는 소정 주파수의 클럭신호(CLK)를 디바이더(200)가 1/N로 분주하고, 디바이더(200)가 분주한 펄스신호와 상기 GPS 수신기(100)가 발생하는 1 PPS 신호는 위상차 검출기(210)로 입력되어 위상차가 검출되고, 검출된 위상차에 비례하여 가변되는 위상차 전압을 발생한다.
상기 위상차 검출기(210)가 발생하는 위상차 전압은 루프 필터(220)로 입력되어 필터링된다. 예를 들면, 상기 루프 필터(220)는 적분기로서 상기 위상차 검출기(210)가 발생하는 위상차 전압을 적분한다.
상기 루프 필터(220)에서 출력되는 전압은 VCO(230)로 입력되는 것으로서 VCO(230)는 상기 루프 필터(220)의 출력전압에 따라 도 3의 (b)에 도시된 바와 같이 소정 주파수의 클럭신호(CLK)를 발생한다. 상기 VCO(230)가 발생한 클럭신호(CLK)는 상술한 바와 같이 디바이더(200)에서 분주되어 상기 위상차 검출기(210)로 입력됨과 아울러 샘플링/홀딩부(140) 및 DSP(160)로 입력된다.
이와 같은 상태에서 외부의 CT 및 PT 등으로부터 입력되는 아날로그 신호가 레벨 변환기(120)에서 연산 모듈에서 처리하기에 적합한 레벨의 아날로그 신호로 변환되고, 아날로그 필터(130)에서 필터링되어 잡음신호가 제거되어 샘플링/홀딩부(140)로 입력된다.
상기 샘플링/홀딩부(140)는 상기 PLL 회로(110)에서 출력되는 클럭신호(CLK) 에 따라, 상기 아날로그 필터(130)가 출력하는 아날로그 신호를 샘플링하고, 샘플링한 아날로그 신호를 홀딩하여 아날로그/디지털 변환기(150)로 출력한다.
그러면, 상기 아날로그/디지털 변환기(150)는 상기 샘플링/홀딩부(140)가 홀딩한 아날로그 신호를 디지털 신호로 변환하고, 변환한 디지털 신호를 상기 클럭신호(CLK)에 따라 DSP(160)가 입력하여 연산 처리한다.
이러한 동기장치는 각각의 연산 모듈마다 GPS 수신기(100)를 구비하고, 그 GPS 수신기(100)가 발생하는 1 PPS 신호에 따라 클럭신호(CLK)를 생성하며, 그 생성한 클럭신호(CLK)에 따라 아날로그 신호를 샘플링 및 홀딩하고, 디지털 신호로 변환하여 연산한다.
그러므로 하나의 보호 계전기에 복수의 연산 모듈이 구비되어 있어서, 그 복수의 연산 모듈이 외부로부터 입력되는 아날로그 신호를 상호간에 동기되어 디지털 신호로 변환하고, 연산 처리할 수 있다.
그러나 상기 PLL 회로(110)는 1㎐의 주파수를 가지는 I PPS 신호를 체배하여 1920㎐ 또는 3840㎐ 이상의 높은 주파수를 가지는 클럭신호(CLK)를 생성해야 되는 것으로서 높은 비율로 주파수를 체배해야 되고, 높은 비율로 주파수를 체배하는 PLL 회로(110)는 높은 정밀도를 가져야 되어 PLL 회로(110)의 설계가 어렵다.
또한 상기 PLL 회로(110)는 VCO(230)에서 출력되는 클럭신호(CLK)를 디바이더(200)에서 분주하여 위상차 검출기(210)로 궤환(feedback)되는 구조로 구성되어 있으므로 입력과 출력 사이의 미세한 차이에 의해 생성하는 클럭신호(CLK)의 주기 가 설정된 값을 기준으로 하여 조금씩 변화되는 문제가 발생될 수 있다.
또한 상기 PLL회로(110)는 가격이 고가이고, 또한 아날로그 회로로 구성되어 있어 외부의 온도 변화에 민감하고, 주위의 환경에 따라 특성이 변화되는 문제점이 있었다.
그러므로 본 발명이 해결하고자 하는 과제는 보호 계전기에 구비되어 있는 복수의 연산모듈이 상호간에 동기시켜야 되는 아날로그 신호를 디지털 신호로 동기시켜 디지털 신호로 변환하는 연산 모듈들의 아날로그 신호 동기장치를 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제들은 상기에서 언급한 기술적 과제들로 제한되지 않고, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 명확하게 이해될 수 있을 것이다.
본 발명의 연산 모듈들의 아날로그 신호 동기장치에 따르면, 마스터로 동작하는 제 1 연산 모듈과, 슬레이브로 동작하는 제 2 연산 모듈로 이루어지고, 상기 제 1 연산 모듈은 외부에서 복수 채널의 아날로그 신호를 입력하고, 입력한 복수 채널의 아날로그 신호에서 하나의 아날로그 신호를 선택하여 디지털 신호로 변환하는 제 1 신호 입력부와, 상기 제 1 신호 입력부가 복수 채널의 아날로그 신호에서 하나의 아날로그 신호를 선택하여 디지털 신호로 변환하는 것을 제어하고 상기 신호 입력부가 변환한 디지털 신호를 입력하여 연산하는 제 1 DSP(Digital Signal Processor)를 포함하며, 상기 제 2 연산 모듈은 외부에서 복수 채널의 아날로그 신호를 입력하고, 입력한 복수 채널의 아날로그 신호에서 하나의 아날로그 신호를 선택하고, 선택한 아날로그 신호를 상기 제 1 DSP의 제어에 따라 디지털 신호로 변환하는 제 2 신호 입력부와, 상기 제 2 신호 입력부가 복수 채널의 아날로그 신호에서 하나의 아날로그 신호를 선택하는 것을 제어하고 상기 제 2 신호 입력부가 변환한 디지털 신호를 입력하여 연산하는 제 2 DSP를 포함하여 구성됨을 특징으로 한다.
상기 제 1 신호 입력부는 외부에서 입력되는 복수의 아날로그 신호에서 상기 제 1 DSP가 발생하는 선택 제어신호에 따라 하나의 아날로그 신호를 선택하는 멀티플렉서와, 상기 멀티플렉서가 선택한 하나의 아날로그 신호를 상기 제 1 DSP가 발생하는 샘플링/홀딩 신호에 따라 샘플링 및 홀딩하는 샘플링/홀딩부와, 상기 샘플링/홀딩부가 홀딩한 아날로그 신호를 디지털 신호로 변환하여 상기 제 1 DSP로 출력하는 아날로그/디지털 변환기를 포함하여 구성됨을 특징으로 한다.
또한 상기 제 1 신호 입력부는 상기 외부에서 입력되는 복수의 아날로그 신호의 레벨을 상기 제 1 연산모듈에서 처리하기에 적정한 레벨로 각기 변환하는 복수의 레벨 변환기와, 상기 복수의 레벨 변환기의 출력신호를 각기 필터링하여 상기 멀티플렉서로 출력하는 복수의 아날로그 필터를 더 포함하는 것을 특징으로 한다.
상기 제 1 DSP는 타이머 인터럽트가 발생할 때마다 상기 멀티플렉서가 선택하는 아날로그 신호의 채널을 판단하고, 판단한 채널에 따라 시간 폭이 상이한 샘플링/홀딩 신호를 발생하여 샘플링/홀딩부를 제어하며, 상기 아날로그/디지털 변환기가 출력하는 디지털 신호를 연산하며, 채널 선택신호를 변경하여 상기 멀티플렉서가 선택하는 아날로그 신호의 채널을 변경하는 것을 특징으로 한다.
상기 제 2 신호 입력부는 외부에서 입력되는 복수의 아날로그 신호에서 상기 제 2 DSP의 제어에 따라 하나의 아날로그 신호를 선택하는 멀티플렉서와, 상기 멀티플렉서가 선택한 하나의 아날로그 신호를 상기 제 1 DSP가 발생하는 샘플링/홀딩 신호에 따라 샘플링 및 홀딩하는 샘플링/홀딩부와, 상기 샘플링/홀딩부가 홀딩한 아날로그 신호를 디지털 신호로 변환하여 상기 제 2 DSP로 출력하는 아날로그/디지털 변환기를 포함하여 구성됨을 특징으로 한다.
또한 상기 제 2 신호 입력부는 상기 외부에서 입력되는 복수의 아날로그 신호의 레벨을 상기 제 1 연산모듈에서 처리하기에 적정한 레벨로 각기 변환하는 복수의 레벨 변환기와, 상기 복수의 레벨 변환기의 출력신호를 각기 필터링하여 상기 멀티플렉서로 출력하는 복수의 아날로그 필터를 더 포함하는 것을 특징으로 한다.
상기 제 2 DSP는 상기 제 1 DSP가 발생하는 샘플링/홀딩 신호의 시간 폭으로 상기 제 1 신호 입력부가 선택하는 채널의 아날로그 신호와 동기가 되는 채널의 아날로그 신호를 상기 멀티플렉서가 선택하는지의 여부를 판단하고, 동기가 되는 채널의 아날로그 신호를 선택할 경우에 상기 아날로그/디지털 변환기의 출력신호를 입력하여 연산하고, 채널 선택신호를 변경하여 상기 멀티플렉서가 선택하는 아날로그 신호의 채널을 변경하는 것을 특징으로 한다.
상기 제 2 연산 모듈은 복수 개인 것을 특징으로 한다.
본 발명은 복수의 연산 모듈이 동기시켜 처리해야 되는 복수의 아날로그 신호들을 동기시켜 디지털 신호로 변환하고, 연산 처리한다.
그러므로 전력 계통에서 부하로 공급되는 전력을 정확하게 계측하고, 정확한 계전 동작을 수행할 수 있다.
이하의 상세한 설명은 예시에 지나지 않으며, 본 발명의 실시 예를 도시한 것에 불과하다. 또한 본 발명의 원리와 개념은 가장 유용하고, 쉽게 설명할 목적으로 제공된다.
따라서, 본 발명의 기본 이해를 위한 필요 이상의 자세한 구조를 제공하고자 하지 않았음은 물론 통상의 지식을 가진 자가 본 발명의 실체에서 실시될 수 있는 여러 가지의 형태들을 도면을 통해 예시한다.
도 4는 본 발명의 동기장치의 바람직한 실시 예의 구성을 보인 도면이다. 여기서, 부호 400 및 450은 연산 모듈이다. 예를 들면, 상기 연산 모듈(400)은 마스 터로 동작하는 연산모듈이고, 부호 450은 슬레이브로 동작하는 연산 모듈이다.
여기서, 슬레이브로 동작하는 연산모듈(450)은 하나만 도시하였으나 본 발명을 실시함에 있어서는 슬레이브로 동작하는 연산모듈(450)을 하나 이상 복수 개를 구비할 수 있다.
상기 마스터로 동작하는 연산 모듈(400)은 외부에서 복수 채널의 아날로그 신호를 입력하고, 입력한 복수 채널의 아날로그 신호에서 하나의 아날로그 신호를 선택하여 디지털 신호로 변환하는 제 1 신호 입력부(410)와, 상기 제 1 신호 입력부(410)가 복수 채널의 아날로그 신호에서 하나의 아날로그 신호를 선택하여 디지털 신호로 변환하는 것을 제어하고 상기 제 1 신호 입력부(410)가 변환한 디지털 신호를 입력하여 연산하는 제 1 DSP(420)를 구비한다.
상기 제 1 신호 입력부(410)는, 외부의 CT 또는 PT 등으로부터 입력되는 높은 레벨의 아날로그 신호를 연산 모듈에서 처리하기에 적정한 레벨의 아날로그 신호로 변환하는 복수의 레벨 변환기(411-1, 411-2)와, 상기 복수의 레벨 변환기(411-1, 411-2)에서 레벨이 변환된 복수의 아날로그 신호를 각기 필터링하여 잡음신호 등을 제거하는 복수의 아날로그 필터(413-1, 413-2)와, 상기 복수의 아날로그 필터(413-1, 413-2)의 출력신호들 중에서 상기 제 1 DSP(420)가 발생하는 채널 선택신호에 따라 하나를 선택하는 멀티플렉서(415)와, 상기 멀티플렉서(415)가 선택한 신호를 상기 제 1 DSP(420)가 발생하는 샘플링/홀딩 신호에 따라 샘플링하고 홀딩하는 샘플링/홀딩부(417)와, 상기 샘플링/홀딩부(417)가 홀딩한 신호를 디지털 신호로 변환하여 상기 제 1 DSP(420)로 출력하는 아날로그/디지털 변환기(419)를 포함하여 구성된다.
상기 슬레이브로 동작하는 연산 모듈(450)은 외부에서 복수 채널의 아날로그 신호를 입력하고, 입력한 복수 채널의 아날로그 신호에서 하나의 아날로그 신호를 선택하고, 선택한 아날로그 신호를 상기 제 1 DSP(420)의 제어에 따라 디지털 신호로 변환하는 제 2 신호 입력부(460)와, 상기 제 2 신호 입력부(460)가 복수 채널의 아날로그 신호에서 하나의 아날로그 신호를 선택하는 것을 제어하고 상기 제 1 신호 입력부(410)가 변환한 디지털 신호를 입력하여 연산하는 제 2 DSP(470)를 구비한다.
상기 제 2 신호 입력부(460)는, 외부의 CT 또는 PT 등으로부터 입력되는 높은 레벨의 아날로그 신호를 연산 모듈에서 처리하기에 적정한 레벨의 아날로그 신호로 변환하는 복수의 레벨 변환기(461-1, 461-2)와, 상기 복수의 레벨 변환기(461-1, 461-2)에서 레벨이 변환된 복수의 아날로그 신호를 각기 필터링하여 잡음신호 등을 제거하는 복수의 아날로그 필터(463-1, 463-2)와, 상기 복수의 아날로그 필터(463-1, 463-2)의 출력신호들 중에서 상기 제 2 DSP(470)가 발생하는 채널 선택신호에 따라 하나를 선택하는 멀티플렉서(465)와, 상기 멀티플렉서(465)가 선택한 신호를 상기 제 1 DSP(420)가 발생하는 샘플링/홀딩 신호에 따라 샘플링하고 홀딩하는 샘플링/홀딩부(467)와, 상기 샘플링/홀딩부(467)가 홀딩한 신호를 디지털 신호로 변환하여 상기 제 1 DSP(420)로 출력하는 아날로그/디지털 변환기(469)를 포함하여 구성된다.
이와 같이 구성된 본 발명은 외부의 CT 및 PT 등으로부터 입력되는 복수 채널(CH11, CH12)(CH21, CH22)의 아날로그 신호가 연산모듈(400)(450)의 제 1 신호 입력부(410)(460)로 각기 입력된다.
여기서, 예를 들면, 상기 채널(CH11)(CH21)은 상호간에 동기되어 디지털 신호로 변환되고, 연산 처리되어야 하는 아날로그 신호이고, 또한 상기 채널(CH12)(CH22)도 상호간에 동기되어 디지털 신호로 변환되고, 연산 처리되어야 하는 아날로그 신호이다.
상기 입력되는 복수 채널(CH11, CH12)(CH21, CH22)의 아날로그 신호는 레벨 변환기(411-1, 411-2)(461-1, 461-2)에서 각기 연산 모듈(400)(450)에서 처리하기에 적정한 레벨의 아날로그 신호로 변환된다.
여기서, 상기 외부에서 입력되는 복수 채널(CH11, CH12)(CH21, CH22)의 아날로그 신호의 레벨이 연산 모듈(400)(450)에서 처리하기에 적정한 레벨일 경우에 상기 레벨 변환기(411-1, 411-2)(461-1, 461-2)는 구비하지 않을 수도 있다.
상기 레벨 변환기(411-1, 411-2)(461-1, 461-2)에서 레벨이 변환된 아날로그 신호는 아날로그 필터(413-1, 413-2)(463-1, 463-2)에서 각기 필터링되어 잡음 신호가 제거된 후 멀티플렉서(415)(465)로 입력된다.
이와 같은 상태에서 제 1 DSP(420)가 생성하는 채널 선택신호에 따라 멀티플렉서(415)가 채널(CH11, CH12)의 아날로그 신호를 스위칭하여 선택한다.
그리고 제 2 DSP(470)는, 상기 제 1 DSP(420)가 발생하는 샘플링/홀딩 신호에 따라 제 1 DSP(420)와 동기로 채널 선택신호를 생성하고, 생성한 채널 선택신호 에 따라 멀티플렉서(465)가 상기 멀티플렉서(415)와 동기로 채널(CH21, CH22)의 아날로그 신호를 스위칭하여 선택한다.
즉, 상기 멀티플렉서(415)(465)는 상호간에 동기로 채널(CH11)(CH21)의 아날로그 신호와, 채널(CH12)(CH22)의 아날로그 신호를 스위칭하여 선택한다.
상기 멀티플렉서(415)(465)가 스위칭하여 선택한 아날로그 신호는 샘플링/홀딩부(417)(467)에 각기 입력되어, 상기 제 1 DSP(420)가 발생하는 샘플링/홀딩 신호에 따라 샘플링 및 홀딩되고, 샘플링/홀딩부(417)(467)에서 홀딩된 아날로그 신호는 아날로그/디지털 변환기(419)(469)에서 각기 디지털 신호로 변환된 후 제 1 DSP(420)(470)로 입력되어 연산 처리된다.
도 5는 본 발명의 동기장치에서 마스터로 동작하는 연산모듈에 구비된 DSP의 바람직한 실시 예의 동작을 보인 신호흐름도이다. 도 5를 참조하면, 제 1 DSP(420)는 일정 주기의 타이머 인터럽트가 발생하는지의 여부를 판단한다(S500). 여기서, 상기 타이머 인터럽트는 상기 멀티플렉서(415)(465)가 아날로그 신호를 스위칭하는 주기로 미리 설정되고, 그 설정된 주기로 타이머 인터럽트가 발생된다.
상기 타이머 인터럽트가 발생되면, 제 1 DSP(420)는 현재 멀티플렉서(415)가 선택하는 아날로그 신호의 채널을 판단한다(S502). 상기 판단 결과 현재 멀티플렉서(415)가 채널(CH11)의 아날로그 신호를 선택하고 있을 경우에 제 1 DSP(420)는 도 7의 (a)에 도시된 바와 같이 넓은 시간 폭(T1)의 샘플링/홀딩 신호를 발생한다(S504).
상기 제 1 DSP(420)가 발생하는 샘플링/홀딩 신호는 샘플링/홀딩부(415)에 인가되는 것으로서 샘플링/홀딩부(415)는 도 7의 (b)에 도시된 바와 같이 상기 샘플링/홀딩 신호의 상승 에지에서 상기 멀티플렉서(415)가 출력하는 채널(CH11)의 아날로그 신호를 샘플링하여 홀딩하고, 홀딩한 아날로그 신호가 아날로그/디지털 변환기(419)에서 디지털 신호로 변환되어 제 1 DSP(420)로 입력된다.
그러면, 상기 제 1 DSP(420)는 상기 아날로그/디지털 변환기(419)에서 변환된 디지털 신호를 입력하여 연산하고(S508), 멀티플렉서(415)가 선택하는 아날로그 신호의 채널을 변경한다(S510). 즉, 상기 제 1 DSP(420)는 채널 선택신호를 변경하여 멀티플렉서(415)가 채널(CH12)의 아날로그 신호를 선택하게 한다.
그리고 상기 단계(S502)의 판단 결과 현재 멀티플렉서(415)가 채널(CH12)의 아날로그 신호를 선택하고 있을 경우에 제 1 DSP(420)는 도 7의 (a)에 도시된 바와 같이 좁은 시간 폭(T2)의 샘플링/홀딩 신호를 발생한다(S506).
상기 제 1 DSP(420)가 발생하는 샘플링/홀딩 신호는 샘플링/홀딩부(415)에 인가되는 것으로서 샘플링/홀딩부(415)는 도 7의 (b)에 도시된 바와 같이 상기 샘플링/홀딩 신호의 상승 에지에서 상기 멀티플렉서(415)가 출력하는 채널(CH12)의 아날로그 신호를 샘플링하여 홀딩하고, 홀딩한 아날로그 신호가 아날로그/디지털 변환기(419)에서 디지털 신호로 변환되어 제 1 DSP(420)로 입력된다.
그러면, 상기 제 1 DSP(420)는 상기 아날로그/디지털 변환기(419)에서 변환된 디지털 신호를 입력하여 연산하고(S508), 멀티플렉서(415)가 선택하는 아날로그 신호의 채널을 변경한다(S510). 즉, 상기 제 1 DSP(420)는 채널 선택신호를 변경하여 멀티플렉서(415)가 채널(CH11)의 아날로그 신호를 선택하게 한다.
도 6은 본 발명의 동기장치에서 슬레이브로 동작하는 연산모듈에 구비된 DSP의 바람직한 실시 예의 동작을 보인 신호흐름도이다. 도 6을 참조하면, 제 2 DSP(470)는 상기 제 1 DSP(420)가 발생하는 샘플링/홀딩 신호가 입력되는지의 여부를 판단한다(S600).
상기 판단 결과 제 1 DSP(420)가 발생하는 샘플링/홀딩 신호가 입력될 경우에 상기 제 2 DSP(470)는 입력된 샘플링/홀딩 신호의 시간 폭을 판단한다(S602).
상기 판단 결과 샘플링/홀딩 신호의 시간 폭이 T1일 경우에 상기 제 2 DSP(470)는 현재 채널 선택신호에 따라 멀티플렉서(465)가 선택한 아날로그 신호의 채널을 판단한다(S604).
상기 판단 결과 멀티플렉서(465)가 채널(CH21)의 아날로그 신호를 선택하고 있을 경우에 상기 멀티플렉서(415)가 선택하는 아날로그 신호의 채널(CH11)과 동기가 되는 것으로서 상기 제 2 DSP(470)는, 상기 제 1 DSP(420)가 발생하는 샘플링/홀딩 신호에 따라 도 7의 (c)에 도시된 바와 같이 샘플링/홀딩부(467)가, 상기 멀티플렉서(415)에서 출력되는 아날로그 신호를 샘플링 및 홀딩하고, 아날로그/디지털 변환기(469)에서 변환된 디지털 신호를 입력하여 연산 처리한다(S608).
그리고 상기 제 2 DSP(470)는 상기 멀티플렉서(465)가 선택하는 아날로그 신호의 채널을 변경한다(S610). 즉, 상기 제 2 DSP(470)는 채널 선택신호를 변경하여 멀티플렉서(465)가 채널(CH12)의 아날로그 신호를 선택하게 한다.
상기 단계(S604)의 판단 결과 멀티플렉서(465)가 채널(CH22)의 아날로그 신호를 선택하고 있을 경우에 상기 멀티플렉서(415)가 선택하는 아날로그 신호의 채널(CH11)과 동기가 되지 않는 것으로서 상기 제 2 DSP(470)는 아날로그/디지털 변환기(469)가 출력하는 디지털 신호를 연산 처리하지 않고, 또한 채널 선택신호를 변경하지 않아 멀티플렉서(465)가 채널(CH22)의 아날로그 신호를 계속 선택하게 한다.
이와 같이 멀티플렉서(465)가 채널(CH22)의 아날로그 신호를 계속 선택하게 함에 따라 상기 제 1 DSP(420)가 좁은 시간 폭(T2)의 샘플링/홀딩 신호를 발생하여 채널(CH12)의 아날로그 신호를 디지털 신호로 변환하고, 연산 처리할 때 이와 동기로 제 2 DSP(470)가 채널(CH22)의 아날로그 신호를 디지털 신호로 변환하고, 연산 처리할 수 있게 된다.
그리고 상기 단계(S602)의 판단 결과 샘플링/홀딩 신호의 시간 폭이 T2일 경우에 상기 제 2 DSP(470)는 현재 채널 선택신호에 따라 멀티플렉서(465)가 선택한 아날로그 신호의 채널을 판단한다(S606).
상기 판단 결과 멀티플렉서(465)가 채널(CH22)의 아날로그 신호를 선택하고 있을 경우에 상기 멀티플렉서(415)가 선택하는 아날로그 신호의 채널(CH12)과 동기가 되는 것으로서 상기 제 2 DSP(470)는, 상기 제 1 DSP(420)가 발생하는 샘플링/홀딩 신호에 따라 도 7의 (c)에 도시된 바와 같이 샘플링/홀딩부(467)가 샘플링 및 홀딩하고, 아날로그/디지털 변환기(469)에서 변환된 디지털 신호를 입력하여 연산 처리한다(S608).
그리고 상기 제 2 DSP(470)는 상기 멀티플렉서(465)가 선택하는 아날로그 신호의 채널을 변경한다(S610). 즉, 상기 제 2 DSP(470)는 채널 선택신호를 변경하여 멀티플렉서(465)가 채널(CH21)의 아날로그 신호를 선택하게 한다.
상기 단계(S606)의 판단 결과 멀티플렉서(465)가 채널(CH21)의 아날로그 신호를 선택하고 있을 경우에 상기 멀티플렉서(415)가 선택하는 아날로그 신호의 채널(CH12)과 동기가 되지 않는 것으로서 상기 제 2 DSP(470)는 아날로그/디지털 변환기(469)가 출력하는 디지털 신호를 연산 처리하지 않고, 또한 채널 선택신호를 변경하지 않아 멀티플렉서(465)가 채널(CH21)의 아날로그 신호를 계속 선택하게 한다.
이와 같이 멀티플렉서(465)가 채널(CH21)의 아날로그 신호를 계속 선택하게 함에 따라 상기 제 1 DSP(420)가 넓은 시간 폭(T1)의 샘플링/홀딩 신호를 발생하여 채널(CH11)의 아날로그 신호를 디지털 신호로 변환하고, 연산 처리할 때 이와 동기로 제 2 DSP(470)가 채널(CH21)의 아날로그 신호를 디지털 신호로 변환하고, 연산 처리할 수 있게 된다.
이상에서는 대표적인 실시 예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시 예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이 해할 것이다.
그러므로 본 발명의 권리범위는 설명된 실시 예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명은 복수의 연산 모듈을 구비하는 보호 계전기에서 하나의 연산모듈은 마스터로 동작하게 하고, 다른 연산 모듈은 모두 슬레이브로 동작하게 하면서 복수의 아날로그 신호들을 복수의 연산모듈이 동기가 되게 디지털 신호로 변환하여 부하로 공급되는 전력을 정확하게 계측하고, 정확한 계전 동작을 수행하도록 한다.
도 1은 종래의 동기장치에 의한 연산모듈의 구성을 보인 도면,
도 2는 도 1의 PLL 회로의 상세한 구성을 보인 도면,
도 3의 (a) 및 (b)는 도 1 및 도 2의 1 PPS 신호 및 클럭신호를 보인 도면,
도 4는 본 발명의 동기장치의 바람직한 실시 예의 구성을 보인 도면,
도 5는 발명의 동기장치에서 마스터로 동작하는 연산모듈에 구비된 DSP의 바람직한 실시 예의 동작을 보인 신호흐름도,
도 6은 발명의 동기장치에서 슬레이브로 동작하는 연산모듈에 구비된 DSP의 바람직한 실시 예의 동작을 보인 신호흐름도, 및
도 7의 (a) 내지 (c)는 도 4의 각 부의 동작 파형도이다,

Claims (8)

  1. 마스터로 동작하는 제 1 연산 모듈; 및
    슬레이브로 동작하는 제 2 연산 모듈;로 이루어지고,
    상기 제 1 연산 모듈은;
    외부에서 복수 채널의 아날로그 신호를 입력하고, 입력한 복수 채널의 아날로그 신호에서 하나의 아날로그 신호를 선택하여 디지털 신호로 변환하는 제 1 신호 입력부; 및
    상기 제 1 신호 입력부가 복수 채널의 아날로그 신호에서 하나의 아날로그 신호를 선택하여 디지털 신호로 변환하는 것을 제어하고 상기 신호 입력부가 변환한 디지털 신호를 입력하여 연산하는 제 1 DSP(Digital Signal Processor);를 포함하며,
    상기 제 2 연산 모듈은;
    외부에서 복수 채널의 아날로그 신호를 입력하고, 입력한 복수 채널의 아날로그 신호에서 하나의 아날로그 신호를 선택하고, 선택한 아날로그 신호를 상기 제 1 DSP의 제어에 따라 디지털 신호로 변환하는 제 2 신호 입력부; 및
    상기 제 2 신호 입력부가 복수 채널의 아날로그 신호에서 하나의 아날로그 신호를 선택하는 것을 제어하고 상기 제 2 신호 입력부가 변환한 디지털 신호를 입력하여 연산하는 제 2 DSP;를 포함하고,
    상기 제 1 신호 입력부는;
    외부에서 입력되는 복수의 아날로그 신호에서 상기 제 1 DSP가 발생하는 선택 제어신호에 따라 하나의 아날로그 신호를 선택하는 멀티플렉서;
    상기 멀티플렉서가 선택한 하나의 아날로그 신호를 상기 제 1 DSP가 발생하는 샘플링/홀딩 신호에 따라 샘플링 및 홀딩하는 샘플링/홀딩부; 및
    상기 샘플링/홀딩부가 홀딩한 아날로그 신호를 디지털 신호로 변환하여 상기 제 1 DSP로 출력하는 아날로그/디지털 변환기;를 포함하여 구성된 연산 모듈들의 아날로그 신호 동기장치.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제 1 신호 입력부는;
    상기 외부에서 입력되는 복수의 아날로그 신호의 레벨을 상기 제 1 연산모듈에서 처리하기에 적정한 레벨로 각기 변환하는 복수의 레벨 변환기; 및
    상기 복수의 레벨 변환기의 출력신호를 각기 필터링하여 상기 멀티플렉서로 출력하는 복수의 아날로그 필터를 더 포함하는 것을 특징으로 하는 연산 모듈들의 아날로그 신호 동기장치.
  4. 제 1 항에 있어서, 상기 제 1 DSP는;
    타이머 인터럽트가 발생할 때마다 상기 멀티플렉서가 선택하는 아날로그 신호의 채널을 판단하고, 판단한 채널에 따라 시간 폭이 상이한 샘플링/홀딩 신호를 발생하여 상기 샘플링/홀딩부를 제어하며, 상기 아날로그/디지털 변환기가 출력하는 디지털 신호를 연산하며, 채널 선택신호를 변경하여 상기 멀티플렉서가 선택하는 아날로그 신호의 채널을 변경하는 것을 특징으로 하는 연산 모듈들의 아날로그 신호 동기장치.
  5. 마스터로 동작하는 제 1 연산 모듈; 및
    슬레이브로 동작하는 제 2 연산 모듈;로 이루어지고,
    상기 제 1 연산 모듈은;
    외부에서 복수 채널의 아날로그 신호를 입력하고, 입력한 복수 채널의 아날로그 신호에서 하나의 아날로그 신호를 선택하여 디지털 신호로 변환하는 제 1 신호 입력부; 및
    상기 제 1 신호 입력부가 복수 채널의 아날로그 신호에서 하나의 아날로그 신호를 선택하여 디지털 신호로 변환하는 것을 제어하고 상기 신호 입력부가 변환한 디지털 신호를 입력하여 연산하는 제 1 DSP(Digital Signal Processor);를 포함하며,
    상기 제 2 신호 입력부는;
    외부에서 입력되는 복수의 아날로그 신호에서 상기 제 2 DSP의 제어에 따라 하나의 아날로그 신호를 선택하는 멀티플렉서;
    상기 멀티플렉서가 선택한 하나의 아날로그 신호를 상기 제 1 DSP가 발생하는 샘플링/홀딩 신호에 따라 샘플링 및 홀딩하는 샘플링/홀딩부; 및
    상기 샘플링/홀딩부가 홀딩한 아날로그 신호를 디지털 신호로 변환하여 상기 제 2 DSP로 출력하는 아날로그/디지털 변환기를 포함하여 구성된 연산 모듈들의 아날로그 신호 동기장치.
  6. 제 5 항에 있어서, 상기 제 2 신호 입력부는;
    상기 외부에서 입력되는 복수의 아날로그 신호의 레벨을 상기 제 1 연산모듈에서 처리하기에 적정한 레벨로 각기 변환하는 복수의 레벨 변환기; 및
    상기 복수의 레벨 변환기의 출력신호를 각기 필터링하여 상기 멀티플렉서로 출력하는 복수의 아날로그 필터를 더 포함하는 것을 특징으로 하는 연산 모듈들의 아날로그 신호 동기장치.
  7. 제 5 항에 있어서, 상기 제 2 DSP는;
    상기 제 1 DSP가 발생하는 샘플링/홀딩 신호의 시간 폭으로 상기 제 1 신호 입력부가 선택하는 채널의 아날로그 신호와 동기가 되는 채널의 아날로그 신호를 상기 멀티플렉서가 선택하는지의 여부를 판단하고, 동기가 되는 채널의 아날로그 신호를 선택할 경우에 상기 아날로그/디지털 변환기의 출력신호를 입력하여 연산하고, 채널 선택신호를 변경하여 상기 멀티플렉서가 선택하는 아날로그 신호의 채널을 변경하는 것을 특징으로 하는 연산 모듈들의 아날로그 신호 동기장치.
  8. 제 1 항 또는 제 5 항에 있어서, 상기 제 2 연산 모듈은;
    복수 개인 것을 특징으로 하는 연산 모듈들의 아날로그 신호 동기장치.
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