KR101069231B1 - Ｌｃ오실레이터를 사용한 주파수 발생기 튜닝 시스템 및 방법 - Google Patents

Ｌｃ오실레이터를 사용한 주파수 발생기 튜닝 시스템 및 방법 Download PDF

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Abstract

LC 오실레이터의 튜닝 방법 및 장치들이 개시된다. 본 발명의 실시예들은 가장 작은 성긴 튜닝 시간을 제공하기 위하여 비트 비교 시간을 적응 제어하는 단게를 포함한다. 비트 비교 시간은 LC 오실레이터의 커패시터 어레이 내에 대응 가중 커패시터들의 리던던시의 양과 반대로 크기가 조절된다.

Description

ＬＣ오실레이터를 사용한 주파수 발생기 튜닝 시스템 및 방법{SYSTEM AND METHOD FOR TUNING A FREQUENCY GENERATOR USING AN LC OSCILLATOR}
본 발명은 일반적으로 주파수 신호를 발생시키는 것에 관한 것으로, 좀 더 구체적으로 위상 고정 루프와 같은 주파수 발생기를 제어하기 위한 시스템 및 방법에 관한 것이다.
위상 고정 루프들(PLLs)은 디지털 클럭 동기화, 주파수 합성 및 다른 기능들을 수행하기 위하여 많은 무선 시스템에 사용된다. 도 1은 통신 시스템에 사용되어 온 PLL을 나타낸다. 이 PLL은 위상/주파수 검출기(PFD), 전하 펌프(charge pump) 및 루프 필터(104), 전압 제어 오실레이터(VCO)(106) 및 VCO 와 PFD 사이의 피드백 루프를 따라 위치한 선택적 주파수 분주기(108)를 포함한다.
동작 중, PFD는 입력 및 출력 신호들의 위상 또는 주파수들을 비교하고 다음으로 UP 또는 DOWN 신호를 발생시킨다. 비교가 입력 신호가 출력 신호보다 앞선다는 것을 나타내면, DOWN 신호가 발생한다. 반대로, UP 신호는 입력 신호가 출력 신호보다 뒤질 때 발생한다. PFD로부터 출력된 신호를 사용하여, 전하 펌프와 루프 필터는 VCO의 출력 주파수를 설정하기 위한 제어 신호(Vcontrol)를 발생시킨다. 이 출력 주파수는 다음으로 입력 신호와의 순차적 비교를 위하여 분주되어 PFD로 피드백된다. 비록 피드백 루프이긴 하지만, PLL은 적절한 출력 주파수로 "고정"될 수 있다.
링 오실레이터와 같은 다른 VCO들에 비하여 향상된 지터(jitter)/위상 잡음 성능을 나타내는 능력 때문에, 많은 PLL 제품들에서 인덕터-커패시터 VCO들(LC-VCOs)이 사용된다. 적절한 수준의 성능을 유지하기 위하여, LC-VCO들은 인덕터 커패시터의 허용 오차를 생성하는 공정 변화를 설명하고 요구 주파수 범위를 커버하도록 튜닝되어야 한다.
도 2는 제안되어 온 LC-VCO의 한 가지 형태를 나타낸다. LC-VCO는 두 개의 교차-결합된 CMOS 인버터(inverter)들을 포함한다. 제1 인버터는 PMOS 트랜지스터(202) 및 NMOS 트랜지스터(204)로 형성되고, 제2 인버터는 PMOS 트랜지스터(206) 및 NMOS 트랜지스터(208)로 형성된다. 인버터들은 제1 인버터의 공통 드레인을 제2 인버터의 공통 게이트에 결합시키거나 제1 인버터의 공통 게이트를 제2 인버터의 공통 드레인에 결합시키는 것에 의하여 교차-결합된다. 따라서 이 교차-결합된 인버터들은 다중 진동기 회로를 형성한다.
VCO는 또한 인버터들의 공통 드레인들(A 및 B) 사이에 연결된 LC 회로를 포함한다. LC 회로는 두 개의 버랙터(varactor)들(211 및 212)에 병렬로 연결된 인덕터(210)를 포함한다. 각 버랙터는 인가된 전압에 따라 변하는 접합 커패시턴스(juntion capacitance)를 가진 역-바이어스된 다이오드로서 행동한다. 교차-결합 인버터들에 연결된 경우, 결과 회로는 오실레이터의 프리러닝(free running) 주파수가 병렬 LC 회로의 공진 주파수인 곳에서 비안정 다중진동기 또는 프리러닝 오실레이터를 형성한다.
오실레이터의 주파수를 조절하기 원하는 경우, 두 개의 버랙터들은 외부 또는 온-칩 탱크 회로(215)를 형성하기 위하여 인덕터에 연결된다. 제어 전압(Vc)이 버랙터들의 공통 음극에 인가될 때, 버랙터들을 가로지르는 DC 전압이 변화한다. 이것은 버랙터들의 커패시턴스가 오실레이터의 출력 전압에 비례하여 변화하도록 한다. 오실레이터 주파수는 노드 A 또는 B 중 하나로부터의 출력일 수 있다.
도 2의 회로는 성능을 제한하는 다수의 결점들을 가지고 있다. 예를 들면, 버랙터들이 VCO의 출력 주파수를 조절하기 위하여 사용될 수 있는 반면, 그 조절은 매우 늦고, 정확하지 않으며, 1차원적인 경향이 있다. 다음으로, 이것은 회로에 결합한 위상 고정 루프가 빠른 고정 시간을 달성하는 것을 방해한다. 또한, 도 2의 버랙터들은 크기 면에서 상대적으로 크고, 이것은 회로 내 위상 잡음을 감소시키는 능력을 상당히 저하시킨다.
앞서 설명한 관점에서, 지금까지 제안되어 온 다른 방법들에 비하여 전압 제어 오실레이터의 출력 주파수를 빠른 스피드와 정확성을 가지고 조절하기 위한 시스템 및 방법에 대한 필요성이 존재하며, 이것은 다중 레벨의 주파수 조절을 제공하는 것과 동시에 향상된 정확성을 획득할 수 있게 한다는 것이 명백하다. 위상 잡음 감소를 가져오는 작은 크기의 버랙터들의 사용을 통하여, 다른 성능 향상뿐 아니라 빠른 고정 시간을 달성하는 주파수 발생기(예를 들면, 위상 고정 루프)의 필요성 또한 존재한다.
본 발명의 목적은 앞서 언급된 결점들 중 적어도 하나를 해결하고, 여기에 설명된 이점들 중 하나 이상을 달성하고자 하는 것이다.
본 발명의 다른 목적은 주파수 발생기의 출력을 제어하기 위한 향상된 시스템 및 방법을 제공하고자 하는 것이다.
본 발명의 다른 목적은 제안되어 왔던 다른 방법들에 비하여 빠른 방법으로 위상 고정 루프의 출력 주파수를 제어하고자 하는 것이다.
본 발명의 다른 목적은 제안되어 왔던 다른 방법들에 비하여 높은 정확도를 가지고 위상 고정 루프의 출력 주파수를 제어하고자 하는 것이다.
본 발명의 다른 목적은 적어도 성긴 튜닝 조절 및 미세 튜닝 조절을 포함하는 다중 레벨의 조절을 제공하는 것에 의하여 상술한 목적을 달성하고자 하는 것이다.
본 발명의 다른 목적은 PLL의 출력 주파수의 성긴 튜닝을 수행하는 제1 용량성 회로 및 미세 튜닝을 수행하는 제2 버랙터-기반 용량성 회로를 구비하는 LC-VCO를 사용하여 상술한 목적을 달성하고자 하는 것이다.
본 발명의 다른 목적은 제안되었단 다른 LC-VCO들에 사용되는 버랙터들에 비하여 크기 면에서 더 작고 더 나은 품질 요소를 가진 하나 이상의 버랙터들을 사용하여 상술한 목적들을 달성하고자 하는 것이다.
본 발명의 다른 목적은 매우 정확한 성긴 튜닝을 수행하고 다음으로 더 작은 크기의 버랙터들이 미세 조정을 위하여 사용되도록 하는 하나 이상의 용량성 어레이들을 사용하여 상술한 목적들을 달성하고자 하는 것이다.
본 발명의 다른 목적은 제안된 다른 회로들에 비하여 향상된 위상 잡은 성능을 갖는 PLL을 제공하고자 하는 것이다.
이러한 그리고 다른 목적들 및 이점들은 가중 커패시터 어레이 내에 리던던시를 제공하고 고정된 것보다 가변 비트 비교 시간을 수행하는 것에 의하여 일 실시예에 따라 도달된다. 이러한 기술에 따르면, 비트 비교 시간은 LC 오실레이터의 커패시터 어레이 내에서 대응 가중 커패시터들의 리던던시의 양에 반대되는 크기로 조절될 수 있다.
따라서 본 발명은 성긴 튜닝 주기의 전체 비트 비교 시간을 감소시킨다. 일 실시예에 따르면 성긴 튜닝 시간과 성긴 튜닝의 정확성 사이에서 트레이드-오프(trade-off)가 각 비트 결정의 성긴 튜닝을 위한 가중 비교 시간을 적용하는 것에 의하여 최적으로 해결될 수 있다. 각 성긴 튜닝 비트에 대한 비트 비교 시간은 비교 해상도에 따라 다르게 설정될 수 있다.
도 1은 위상 고정 루프 회로를 나타내는 도면이다.
도 2는 두 개의 교차-결합된 인버터들, 버랙터들 및 인덕터를 포함하는 제안되어온 전압 제어 오실레이터의 한 가지 형태를 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 가중 커패시터 어레이들을 구비한 LC-VCO를 나타내는 도면이다.
도 4는 일반적인 동작 트래킹 모드 동안 도 3의 LC-VCO를 포함하는 위상 고정 루프를 나타내는 도면이다.
도 5는 성긴 튜닝 주기 동안 도 3의 LC-VCO를 포함하는 위상 고정 루프를 나타내는 도면이다.
도 6은 본 발명에 따른 LC-VCO의 성긴 튜닝 제어기에 포함될 수 있는 앞섬-및-뒤짐 검출 로직(lead-and-lga detection logic)의 한 가지 형태를 나타내는 도면이다.
도 7은 VCO의 주파수가 기준 클럭 주파수보다 높을 때 본 발명에 따라 수행될 수 있는 성긴 튜닝의 한 방법을 나타내는 파형도이다.
도 8은 제안되어 온 다른 형태의 회로에서 각 비트를 위한 비트 비교 시간 및 전체 비트 비교 시간을 나타내는 도면이다.
도 9는 도 8의 회로의 전체 비트 비교 시간보다 상당히 짧은 본 발명에 따른 전체 비트 비교 시간을 나타내는 도면이다.
도 3은 두 개의 교차-결합된 CMOS 인버터들, 인덕터 및 상기 인덕터와 병렬로 연결된 두 개의 용량성 회로들을 포함하는 LC-VCO를 나타낸다. 제1 인버터는 PMOS 트랜지스터(302) 및 NMOS 트랜지스터(304)로 형성되고, 제2 인버터는 PMOS 트랜지스터(306) 및 NMOS 트랜지스터(308)로 형성된다. 인버터들은 제1 인버터의 공통 드레인을 제2 인버트의 공통 게이트에 연결하거나 제1 인버터의 공통 게이트를 제2 인버터의 공통 드레인에 연결하는 것에 의하여 교차-결합된다. 따라서 인버터들은 다중 진동기를 형성한다. 인덕터(310; L)는 그 중 하나가 VCO의 출력 주파수를 공급하기 위하여 사용될 수 있는 노드들(N1 및 N2)에서 인버터들 및 용량성 회로들에 연결된다. 설명의 목적으로, N1이 출력 주파수를 공급하는 것으로 도시된다.
제1 용량성 회로는 두 개의 아날로그 버랙터들(Cv, Cv')(312 및 318)을 사용하여 VCO의 출력 주파수를 미세하게 튜닝한다. 제2 용량성 회로는 성긴 튜닝을 수행하고 인덕터 노드들에 각 측면이 연결된, 즉 어레이 314는 노드 N1에서 제1 인버터에 연결되고 어레이 316은 노드 N2에서 제2 인버터에 연결된 두 개의 불연속적인 커패시터 어레이들(CD, CD')(314 및 316)을 포함한다. 버랙터들은 도시된 바와 같이 커패시터 어레이들을 통하여 인덕터에 연결된다. 트랜지스터(320)은 전압 신호(Vbias)에 근거하여 회로를 바이어싱(biasing)하기 위하여 선택적으로 포함될 수 있다. 이러한 형태의 VCO는 VCO 출력 주파수의 미세 튜닝(예를 들면, 버랙터-제어)만을 제공하는 도 2의 회로에 비하여 더 나은 위상 잡음 성능을 제거하기 때문에 무선 및 다른 응용들의 사용에 적합하다.
도 4는 일반적인 동작 트래킹 모드 동안 도 3의 LC-VCO에 기초한 PLL이 어떻게 구성될 수 있는지를 나타낸다. 이 모드 동안, 위상 및 주파수 검출기 및 전하 펌프(402로 집합적으로 도시됨)는 저역 통과 필터(404)를 통하여 아날로그 버랙터들(312 및 318)의 커패시턴스 및 VCO의 출력 주파수 및 위상을 설정하기 위한 신호(Vtun)를 출력한다. 이 시간 동안 어레이(413) 내의 커패시터들(C1-CN)은 스위치들(SW1-SWN)에 의하여 노드 N1으로부터 연결이 끊어지고 어레이(316) 내의 커패시터들(C1'-CN')은 스위치들(SW1'-SWN')에 의하여 노드 N2로부터 연결이 끊어진다. (임의 개수의 커패시터들 및 스위치들이 어레이들에 포함될 수 있고(예를 들면, N≥1), 만약 원한다면, 어레이(314) 내 커패시터들 및 스위치들의 개수는 어레이(316) 내 커패시터들 및 스위치들의 개수와 다를 수 있다.
PLL이 활성화되거나 출력 주파수가 변경 또는 조절될 필요가 있을 때, 성긴 튜징 주기가 초기화된다. 성긴 주파수 획득이 주어진 오차 내에서 원하는 주파수와 같거나 가능한 가까운 값으로 VCO의 출력을 튜닝하기 위하여 어레이들(314 및 316) 내의 커패시터들을 선택적으로 온 오프 튜닝하기 위한 스위칭 신호들을 발생시키는 제어기(410)를 사용하여 수행된다. 피드백 루프에서, VCO 출력 주파수는 시그마-델타 변조기(417)로부터 발생한 제어 신호들에 근거하여 프리스케일러 및 계수기 회로들(416)에 의해 분주될 수 있다. 만약 원한다면, 증폭기들(418 및 419)이 PLL의 입력 및 출력 신호들을 증폭시키기 위하여 포함될 수 있고, 크리스탈 오실레이터(420)가 상기 입력 신호를 발생시키기 위하여 사용될 수 있다.
도 5는 동작 중 성긴 튜닝 모드 동안 도 3의 LC-VCO에 근거하여 구성될 수 있느 PLL을 도시한다. 이 모드 전 또는 이 모드 동안, 미세 튜닝 과정은 바이어스 발생기(501)가 버랙터들(Cv, Cv')(312 및 318)의 커패시턴스들을 고정된 값으로 설정하기 위하여 고정된 제어 전압(Vtun)을 출력하는 경우 수행된다. 이 고정된 값들은 바람직하게는 성긴 튜닝 위상 동안 유지된다. 성긴 튜닝 동안, VCO 출력 주파수는 불연속 튜닝 커패시터들의 어레이들에 의하여 다음과 같이 조절된다.
성긴 튜닝 과정은 VCO 주파수의 조절이 요구되거나 파워가 켜지면 언제든지 시작한다. 초기에, 크리스탈 오실레이터(502)가 선택적 증폭기(503) 및 분주기(504)를 통하여 입력 기준 신호를 공급하고 그 결과가 디지털 비교기(505)로 입력된다. 이 시간 동안, 리셋 발생기 빛 계수 제어기 회로들(507)이 입력 기준 신호의 값에 근거하여 계수기(506)의 계수 값을 리셋하기 위한 제어 신호를 출력한다. 계쑤기(506)은 다음으로 소정 주기 동안 VCO 출력 내에 일어나는 클럭 사이클들의 수를 계수하며, 상기 소정 주기는 예를 들면 원하는 고정 주파수를 획득하기 위하여 요구되는 시간일 수 있다. 이 주기는 계수기의 계수기 값(EN_COUNTER)의 높은 주기으로 고려될 수 있다.
디지털 비교기(505)는 기준 수(예를 들면, 입력 기준 신호에서 사이클들의 수)와 계수기로부터 출력된 값을 비교하고 VCO 주파수가 소정 주파수보다 높은지 낮은지를 결정하는 UP 또는 DOWN 신호를 발생시킨다. 프리스케일러(prescalar) 및 계수기(506)는 입력 기준 신호에서 클럭 사이클들의 수를 계수하는 기능을 수행할 수 있거나, 원한다면 다른 회로가 사용될 수 있다.
성긴 튜닝 제어기(510)는 다음으로 VCO 신호를 소정 값으로 성글게 튜닝할 각 어레이(314 및 316) 내의 커패시터들의 조합을 선택적으로 연결하기 위한 스위칭 신호들을 발생시킨다. 이것은 다음과 같이 구성될 수 있다. 만약 UP 신호가 하이(high)라면, 제어기는 VCO 출력 주파수를 증가시키기 위하여 어레이들(314 및 316) 내의 다수의 커패시터들을 끈다. 이것은 출력 주파수와 기준 주파수의 차이가 감소하거나 제거될 때까지 상호작용적으로 그리고 단계적인 방식으로 수행될 것이다. 선택적으로, 각 커패시터의 커패시턴스가 알려져 있다면, 제어기는 끊을 커패시터들의 수를 계산할 것이고 동시에 스위치를 그것들의 스위치를 열기 위한 신호들을 발생시킬 것이다.
만약 DOWN 신호가 하이라면, 제어기는 VCO 출력 주파수를 감소시키기 위하여 출력 주파수와 기준 주파수 사이의 차이가 감소하거나 제거될 때까지 다수의 커패시터들을 켠다. 이것은 또한 동시에 또는 상호작용의-단계적인 방식으로 수행될 것이다. 바람직하게, 제어기는 균형을 이루기 위하여 각 어레이 내에 같은 수의 커패시터들을 켜고 끌 것이다. 성긴 튜닝은 디지털 비교기에 의해 결정된 바와 같이 VCO 출력 주파수가 기준 주파수와 같아지거나 소정 에러 범위에서 기준 값에 가까운 값에 도달하도록 커패시터들의 조합이 연결될 때 완성될 것이다.
리셋 발생기 및 계수기 제어기(507)는 각 성긴 튜닝 단계를 위하여 프리스케일러 및 계수기 회로(506)의 계수 값을 리셋한다. 이 점에서, VCO 출력 주파수 튜닝을 수행하기 위한 다른 방법들이 제안되어 왔음이 주지되어야 한다. 예를 들면 이전에 논의되었던 미국 특허 제6,137,372호 및 논문 A CMOS Self-Calibrating Frequency Synthesizer, IEEE Journal of solid-state circuits, Vol. 35, N0.10, 2000의 도 2의 회로를 참조하라. 이러한 방법들에서 튜닝 정확성은 버랙터의 사이즈 함수이다. 본 발명의 인버터들은 버랙터의 크기가 위상 잡음에 반비례하도록 결정되고, 따라서 VCO/PLL의 위상 잡음 성능을 향상시키는 방식으로 버랙터 크기를 감소시키는 것이 바람직하다.
버랙터에 의해 제공된 미세 튜닝 제어와 결합하여 성긴 튜닝을 정확하게 수행하기 위하여, 본 발명은 주파수 에러 검출을 수행하고 가장 작은 어레이 커패시터의 단계-크기를 매우 정확하게 제어한다. 다시 말하면, 정확한 성긴 튜닝을 제공하기 위하여 주파수 에러 검출은 최소화되거나 적어도 본 발명에 의해 보상된다. 이하에서 좀 더 자세히 설명될 바와 같이 주파수 에러 검출기의 설계는 성긴 튜닝 시간과 관련되어 있다.
도 6은 예를 들면, VCO 출력 주파수의 조절이 요구되거나 전원이 켜진 후에 시작할 수 있는 성긴 튜닝을 수행하기 위한 검출 로직을 나타낸다. 성긴 튜닝은 주파수 트래킹의 형성을 반드시 필요로 한다. 따라서 디지털 누산기(accumulator)(630)가 계수 동작을 수행하는 것에 의하여, 좀 더 구체적으로 VCO 출력의 오실레이션(oscillation)의 수를 계수하는 것에 의하여 VCO(610)의 출력 주기를 추정한다. 이 추정된 계수 값은 기준 수 발생기(640)로부터 출력된 기준 계수와 비교되고, 그 결과는 성긴 튜닝 신호를 발생시키기 위한 바이어스로 사용된다.
좀 더 구체적으로, 계수 과정 동안 디지털 누산기(630)(계수기로 동작한다)는 성긴 튜닝 제어기(도 5의 510)에 의해 발생한 RST_COUNTER 신호에 의해 주기적으로 리셋된다. 계수 동작은 초기에 EN_COUNTER 신호에 의하여 적절한 시간까지, 특별히 EN_COUNTER의 높은 값이 AND 게이트(620)에 입력될 때까지 차단된다. 누산기/계수기(630)의 출력이 디지털 비교기(650)에 의해 결정된 바와 같이 소정 기준 수(M)을 초과하면, OUT_COUNTER 신호가 하이(high)가 된다. OUT_COUNTER 신호 및 성긴 튜닝 제어기로부터 출력된 COMP_CLK 신호는 플립-플롭(flip-flop)(660)을 사용하여 앞섬-및-뒤짐 주파수 검출에 사용된다.
도 7은 도 6의 회로에 의해 수행된 성긴 튜닝 과정을 제어하기 위하여 사용될 수 있는 다수의 타이밍 파라미터들을 나타낸다. 도시된 바와 같이 리셋 계수 값(RST_COUNTER)이파이가 되면, 디지털 누산기(계수기)는 리셋된다. 그러나, 누산기는 EN_COUNTER의 값 또한 하이가 될 때까지 VCO 오실레이션을 계수하는 것을 시작하지 않는다. 이 시간 전에, EN_COUNTER의 제로 로직 값이 누산기로부터의 VCO출력을 차단한다. 리셋 계수기의 주기는 Tc ,1 bit로 도시되고, EN_COUNTER의 주기는 Tc , counter로 도시된다. 좀 더 구체적으로, Tc ,1 bit는 성긴 튜닝에서 한 비트를 온 오프 시키기 위한 전체 사이클 시간에 대응하고, 이것은 주로 계수기의 동작 시간 Tc , counter에 의해 결정된다.
앞선 설명에서, 각 비트는 성긴 튜닝 어레이들(314 및 316) 내의 각 커패시터들의 스위칭을 제어한다. 비트 값 "0"은 스위치를 열 수 있고, 그것의 효과는 관련 커패시터를 교차-결합된 인버터들 중 각각으로부터 연결을 끊는 것이다. 반대로, 비트 값 "1"은 스위치를 닫을 수 있고, 그에 의하여 커패시터를 교차-결합된 언버터에 연결할 수 있다. 이러한 비트 신호를 발생시키는 것에 의하여, 각 어레이 내의 다수의 커패시터들이 소정 출력에 도달할 때까지 주파수를 변경시키기 위하여 선택적으로 온 오프될 것이다.
EN_COUNTER가 하이일 때, 누산기는 VCO 오실레이션을 계수할 것이다. 디지털 비교기가 계수 값이 기준 수 발생기로부터 출력된 소정 값과 일치한다고 결정하면, OUT_COUNTER가 하이가 된다. 이 값은 CONP_CLK 제어 신호에 의하여 i번째 비트 성긴 튜닝 결과로서 출력될 때까지 플립-플롭 내에 저장된다. 이 결과는 VCO 주파수의 앞섬-및-뒤짐 검출을 위하여 사용된다. 동작 동안, OUT_COUNTER 신호가 CCOMP_CLK 신호에 앞설 것이다. 따라서, 성긴 튜닝 제어기는 VCO가 예상보다 빨리 동작한다고 추정할 수 있다.
좀 더 구체적으로, OUT_COUNTER 신호는 COMP_CLK 신호의 로우(low)에서 하이로의 전이 전에 하이가 된다. 주파수 에러에 따라, 래치(latch)된 값(즉, 플립-플롭(도 6의 660)의 출력이자 디지털 비교기(도 5의 505)의 출력)은 일에서 제로로 변할 수 있다. 레치 출력에서의 이 극성은 VCO 내의 (i-번째) 커패시터에 연결된 스위치의 극성을 연결할 수 있다. 이 동작에 대한 자세한 설명을 지금부터 후술한다.
PLL이 채널 주파수 정보를 수신할 때, 성긴 튜닝 제어기는 성긴 튜닝에 적합한 타이밍 파라미터들로 채널 정보를 변환한다. 예를 들면, 적절한 타겟 주파수가 1GHz고 외부 기준 클럭 주파수가 20MHz라면, 성긴 튜닝 컨트롤러는 RST_COUNTER, EN_COUNTER, 기준 수 및 COMP_CLK 신호들을 발생시키기 위하여 이 20MHz 외부 클럭 신호로 동작한다.
이 점을 더 설명하기 위하여, EN_COUNTER의 하이 주기를 1㎲로 설정하고, 타겟 VCO 주파수를 1GHz라고 가정하자. (여기서 EN_COUNTER의 주기으로의 "1㎲"는 설계 값이고 성긴 튜닝 과정의 정확도에 따라 다른 값으로 변경될 수 있다.) 이러한 파라미터들이 주어지면, 외부 클럭은 EN_COUNTER 신호의 하이 주기(20/20MHz=1㎲)을 발생시키기 위하여 소정 값, 예를 들면 20으로 나누어질 것이다. 기준 수는 타겟 VCO 주파수의 주기에 의해 EN_COUNTER를 나누는 것에 의하여 결정될 것이다. 따라서, 이 예에서, 기준 수는 1000(=1㎲/(1/1GHz))이다. 이 기준 수는 디지털 비교기에서 프리스케일러 및 계수기의 계수 값과 비교된다. COMP_CLK는 EN_COUNTER의 하강 에지(falling edge)와 동기화되고, 디지털 비교기에서 타이밍 클럭으로 사용된다. RST_COUNTER는 각 성긴 튜닝 단계를 위한 리셋 신호이고, EN_COUNTER가 하이에서 로우로 간 후 하나의 외부 클럭 동안 하이이다. 성긴 튜닝 과정의 정확도는 결정되어야 할 설계 파라미터이며, 주로 EN_COUNTER 신호에 의하여 결정된다.
성긴 튜닝의 정확도룰 제한할 수 있는 하나의 요소는 앞섬-및 뒤짐 검출 로직의 불확실성이다. 성긴 튜닝의 목표가 몇몇 소정 주파수차(예를 들면, 1MHz)를 구별하기 위한 것이라고 가정하면, 두 개의 VCO 주파수들(예를 들면, 0.9995MHz 및 1.0005MHz)가 검출되어야만 한다. EN_COUNTER의 주기가 1㎲로 설정될 때, 기준 수(도 6의 "M")는 1000(1=1㎲/1㎱)으로 설정되어야 한다. EN_COUNTER의 상승 에지들 사이의 시간 차는 1.9995GHz VCO 주파수에 대하여는 1.0005㎛이고 1.001GHz VCO 주파수에 대하여는 0.9995㎲이다. 어떠한 타이밍 불확실성도 존재하지 않을 때, 앞섬-및-뒤짐 검출 로직에 의하여 전자의 경우는 주파수 DOWN 신호를 생성할 것이고, 후자의 경우 주파수 UP 신호를 발생시킬 것이다. 그러나, 만약 앞섬-및-뒤짐 검출 로직의 타이밍 불확실성이 1㎱ 존재한다면, 두 개의 결과는 같을 수 있다. 이러한 조건에서, 두 개의 VCO 주파수들이 앞섬-및-뒤짐 검출 로직에 의해 구별될 수 있음이 보장되지 않는다.
성긴 튜닝의 정확도를 향상시키기 위한 몇몇 기술들이 존재한다. 예를 들면, 타이밍 불확실성이 고정되어 있는 경우, 정확도는 기준 수 또는 EN_COUNTER의 주기를 증가시키는 것에 의하여 향상될 수 있다. 기준 수가 10배 증가한다면, 시간 차는 이 두 경우에 10.005㎲ 및 9.995㎲가 될 것이다. 5㎱의 타이밍 차가 1㎱의 타이밍 불확실성보다 크기 때문에, 결정은 옳을 것이다. 다시 말해, VCO의 초기 주파수 차의 0.1%가 전자의 경우의 1㎱가 아닌 10㎱의 시간차를 가져온다. 이 값은 앞섬-및-뒤짐 검출 로직의 불확실성을 보상하기에 충분히 크기 때문에 적절한 정확도가 얻어질 수 있다.
그러나, 이러한 방식으로 성긴 튜닝을 향상시키는 것의 단점은 성긴 튜닝을 위한 보상 시간 또는 요구 시간의 증가이다. 만약 결정될 비트의 개수가 10비트라면, 성긴 튜닝을 완료하기 위하여 요구되는 시간은 1비트 결정 경우의 10배가 될 것이다. 따라서, 비트의 개수 또는 성긴 튜닝의 정확도가 증가함에 따라, 성긴 튜닝 시간 또한 증가할 것이다. 이것은 적어도 다음의 이유로 바람직하지 않다.
성기 튜닝이 완료된 후에, PLL은 위상 고정 동작으로 들어간다. PLL의 전체 고정 시간은 성긴 튜닝을 수행하는데 요구되는 시간을 포함하기 때문에, 성긴 튜닝 시간을 최소화하는 것이 향상된 고정-시간 성능을 달성하는데 매우 바람직하다.
또한, 앞서 설명된 바와 같이, 버랙터는 일반적으로 성긴 튜닝을 위하여 사용되는 불연속 커패시터 어레이에 비하여 낮은 품질 인자를 가지고 있기 때문에 아날로그 버랙터의 사이즈 감소는 위상 잡음 성능을 향상시킬 수 있다. 따라서 본 발명에 따라 성기 튜닝의 정확도를 증가시키는 것은 버랙터의 크기가 감소될 수 있게 한다. 이 증가된 정확도는 EH한 버랙터의 동작 범위가 동작 주파수 범위를 초과하지 않을 것임을 보장하고, 다음으로 위상 및 주파수 고정이 일어남을 보장한다. 본 발명의 적어도 일 실시예에 따르면, 성긴 튜닝은 좋은 위상 잡음 성능 및 작은 고정 시간을 달성하기 위하여 매우 빨리 수행된다.
도 8은 도 6 및 7에서 수행된 성긴 튜닝 과정의 타이밍도를 나타낸다. 여기서 T는 VCO 출력 주파수의 주기를 나타낸다. 앞서 주지된 바와 같이, 성긴 튜닝의 최종 해상도는 버랙터 크기의 감소를 허용하기에 충분히 작아야한다. 그러나, 각 비트에 대한 성긴 튜닝 시간은 또한 결정 과정에서 모든 변화를 커버하도록 충분히 크게 설정된다. 이 변화는 앞섬-및 뒤짐 검출 로직의 불확실성, 다른 로직 지연, 잡음(예를 들면, 전원 잡음), 각 구성요소의 시작 시간 등으로부터 올 수 있다. 따라서, 성긴 튜닝 비트의 수가 증가하면, 성긴 튜닝을 위하여 요구되는 전체 시간이 도 8에 도시된 바와 같이 선형적으로 증가하고, 이것은 바람직하지 않다. (앞서 논의된 바와 같이, 이 "비트들"은 어레이 내 커패시터들의 스위치 제어 신호이다. MSB는 커패시터(CN)에 대응하는 비트이며, LSB는 커패시터(C1)에 대응하는 비트이고 그들 사이에 순차적으로 남겨진 비트들을 구비한다).
도 9는 본 발명의 일 실시예에 따라 거친 튜닝 과정을 수행하는 방법을 나타낸다. 도 8과 다르게, 각 비트에 대한 결정 시간은 다르게 설정될 수 있다. 마지막 비트(예를 들면, LSB)는 좀 더 긴 결정 시간을 가지고 첫 번째 비트(예를 들면, MSB)는 더 짧은 결정 시간을 갖는다. 원한다면, 각 비트의 주기는 성긴 튜닝 알고리즘의 특정 구현에 따라 최적화될 수 있다. 따라서, 결정 시간에 가중치를 두는 것은 성긴 튜닝 시간을 감소시키는 것과 동시에 정확한 성긴 튜닝을 제공할 수 있다. 이 실시예에 따라, 불연속적 커패시터 어레이에 리던던시 가중을 결합하는 것에 의하여 적용 시간 레귤레이션(regulation)이 성기 튜닝에 수행될 수 있다.
표 1은 커패시터 어레이에 사용될 수 있는 가중치의 예를 도시한다. 이 테이블에서, Caps(n)는 VCO 주파수를 튜닝하는데 사용되는 (n-번째) 커패시터에 대응한다. 예를 들면, Caps(1)은 성긴 튜닝 공정 동안 선택될 마지막 커패시터이다. 또한, 표에는, 커패시턴스 값에 대한 상대적 가중 요소가 도시된다. Caps(10)에서 Caps(7)까지의 가중 요소는 넓은 VCO 범위에 대한 이진 가중에 의해 선택될 수 있고, Caps(6)에서 Caps(1)까지의 가중 요소는 성기 튜닝 시간과 리던던시 마진 사이의 트레이드 오프로부터 경험적으로 선택될 수 있다. 예를 들면, Caps(10)의 가중은 10이고, Caps(5)부터 Caps(1)까지 가중들의 합은 16이다. 따라서, Caps(6) 레벨에서 6의 리던던시 값이 존재한다.
LC_VCO의 주파수는 식
Figure 112011040981301-pat00001
에 의해 결정되기 때문에, 커패시턴스의 상대적인 가중은 주파수의 변화를 가리키는데 충분하다. 표 1에서 리던던시 R(i)는 다음과 같은 식 (1)에 의해 가중 W(i)를 사용하여 얻어질 수 있다.
Figure 112011040981301-pat00002
(1)
커패시턴스 값이 주파수에 대응하기 때문에 식(1)은 리던던시가 결정 과정에서 에러를 보상하기 위하여 사용될 수 있음을 나타낸다. 예를 들면, R(10)이 10이고 만약 Caps(10)을 위한 스위치가 잘못된 방법으로 선택되었다면, 이 에러는 다음 결정 과정에서 정정될 수 있다. 그러나, Caps(10)에 대한 스위치의 극성이 제로로 설정되었다면, 결정 로직 및 리던던시의 합에 예상치 못한 에러는 표 1과 달리 네가티브(negative)일 수 있다.
성기 튜닝 과정은 이 네가티브 리던던시에 의해 유발된 주파수 에러를 해결하지 못할 수 있다. 이상적인 상황에서, 만약 결정 과정이 완벽하고, 리던던시가 모두 제로로 설정될 수 있다면, 성긴 튜닝 결과 또한 이상적일 것이고 결과 정확도는 가장 작은 가중 요소에 의해 결정될 것이다. 그러나, 커패시터 어레이의 실제 구현에서, 일부 불일치가 두 개의 이진-가중 커패시터들 사이에 존재할 수 있다. 낮은 비트들에 대한 리던던시가 존재하지 않는다면, 특정 단계에서 이 불일치는 해결될 수 없다.
불일치의 합이 가중 요소에 비례하기 때문에, 불일치에 의해 유발된 주파수 에러는 가장 작은 가중 요소를 가진 커패시터 어레이에 덜 심각할 것이다. 예를 들면, 두 개의 이진 가중 커패시터들(64 및 1)에 대한 10% 에러는 각각 커패시턴스들의 에러(6.5 및 0.1)를 가져온다. 만약 튜닝 커패시터의 최종 해상도가 1로 추정된다면, 가장 큰 비트에서 10% 에러는 주파수 계산에서 매우 큰 에러로 주어질 것이다. 따라서 리던던시는 일반적으로 표 1에 나타난 바와 같이 낮은 지표보다 높은 지표(예를 들면, MSB) 값으로 주어진다.
Figure 112011040981301-pat00003
비록 커패시터들의 어레이 내에 리던던시가 의도적으로 커패시터 어레이의 제조 불일치를 보상하도록 만들어질 수 있지만, 이 특성은 또한 성긴 튜닝 시간을 효율적으로 감소시키기 위하여 사용될 수 있다. 일부 불확실성 또는 에러가 성기 튜닝의 결정 과정에서 존재한다면, 이러한 에러들 및 불확실성은 에러의 합이 특정 인덱스에서의 리던던시의 양보다 작다면 보정될 것이다.
예를 들면, 적절한 타겟 주파수가 가중 커패시턴스의 합과 같은 "130"에 대응한다고 가정하면, Caps(10) 및 Caps(2)의 거친 튜닝 값은 이상적인 경우 1(예를 들면, 스위치 온)로 설정되어야 한다. 예를 들어, 도 6을 참조하면, Caps(10)이1로 설정된 경우라 하더라고, 앞섬-및-뒤짐 검출 로직은 "UP"의 비교 결과를 생성할 수 있다. 따라서, VCO의 주파수는 증가해야만 한다. 이 경우, 주파수가 가중 커패시터의 수가 증가함에 따라 증가한다고 가정된다. 따라서, Caps(10)의 1을 구비한 VCO의 유효 주파수는 유효 가중 값의 "130을 구비한 타겟 주파수보다 느리다. 만약 결정 로직이 다소의 오프셋을 가지고 예를 들면, 그 값이 "3"이라면, Caps(10)을 위한 성긴 튜닝 값은 0보다는 1이 될 것이다. 커패시터에 주어진 가중 요소는 VCO의 동작 주파수를 결정하기 위한 요소이기 때문에, 오프셋 값은 주파수 도메인에서 시간 도메인으로 변환될 때 타이밍 에러로 직접 표현된다.
예를 들면, 만약 단위 값 "1"이 3㎱의 주기 에러에 대응한다면, 오프셋 값 "3"은 성긴 튜닝 과정이 그것의 결정에 9㎱의 오프셋을 갖는다는 것을 의미한다. 이 튜닝 에러는 각 비트에 대한 보상 시간을 증가시키는 것에 의하여 보정될 수 있다. 간단하게 오직 첫 번째 결정 과정만이 결정 에러를 가진다고 가정하면, 나머지 성긴 튜닝 결정은 옳을 것이다. 따라서, 성기 튜닝으로부터의 Caps(10)은 130의 전체 가중치를 얻기 위하여 [011101101]이 될 것이다. 상술한 예가 결정 에러에 대하여 간략화된 것이긴 하지만, 리던던시가 특정 단계에서 결정 에러를 보상하는 것을 돕는다는 것은 명백하다.
Caps(N) 레벨에서 리던던시는 N22인 경우 N-1부터 1까지 Caps의 합과 Caps(N) 사이의 차이이다. 예를 들면, 타겟 VCO 주파수는 "13"이다. Caps(6) 레벨에서 결정 에러가 존재하고 따라서 Caps(6)가 옳은 "1" 대신 "0"으로 잘못 선택되었다고 가정해 보자. Caps(6)의 가중은 "10"이고 "0"으로 선택되었기 때문에, Caps(예를 들면 Caps(5-1))의 리셋이 타겟 VCO 주파수를 커버하기 위하여 선택되어야 한다. 결과적으로 Caps [0000100100] 대신 [0000011100]이 선택된다. 따라서 결정 에러가 존재하는 경우, 단계들의 리셋이 리던던시의 도움으로 에러를 커버할 수 있다.
두 개의 이진-가중 커패시터 어레이들에서 불일치의 양은 전형적으로 결정 로직으로부터의 에러 소스들보다 크다. 따라서, 리던던시 값은 성긴 튜닝 결정 과정에서의 에러보다는 불일치를 보상할 수 있도록 설계된다. 따라서, 결정 과정에서의 타이밍 에러는 성긴 튜닝의 정확성에 적은 영향을 가진다. 그래서, 성긴 튜닝의 주기는 큰 리던던시가 존재한다면 감소할 수 있다. 비교 시간(도 7에 도시됨) 주기의 확장이 결정 과정으로부터의 효과를 감소시킬 수 있기 때문에, 가장 정확한 결정 또는 가장 긴 비교 시간이 리던던시가 0일 때 이루어질 수 있다. 표 1의 구체적인 예에서, 성긴 튜닝 제어기는 리던던시가 0인 곳에서 Casp(3-1)의 스위칭 극성을 결정할 때, 가장 정확한 결정을 가져야만 한다. 다른 비트의 비교 정확성은 완화될 수 있고 따라서 더 작은 비교 시간이 허용될 수 있다.
상술한 바와 같이, 비교 시간이 두 배가 된다면, 성긴 튜닝 과정의 정확도는 전형적으로 두 배가 된다. Tmin이 Caps(1-3)에 요구되는 최소 1-비트 비교 시간이라고 가정하면, Caps(4)에 대한 비교 시간은 옳은 성긴 튜닝 결과를 제공하기 위하여 Tmin/2의 값을 가질 수 있다. 다시 말해, Tmin/10의 비교 시간이 Caps(10)에 사용될 수 있으며, Caps(1-3)에 Tmin의 에러율과 같은 에러율을 가질 것이다. 표 2는 본 발명에 따른 타이밍 과정의 일 실시예를 나타낸다.
과정 동작
싸이클 12 Caps[10:1]="01111111111" 설정한다.
싸이클 11 VCO가 너무 느리다면, Caps[10]을 "1"로 설정하고 Caps[9]를 "0"으로 설정한다.
VCO가 너무 빠르다면, Caps[9]를"0"으로 설정한다.
싸이클 10 VCO가 너무 느리다면 Caps[9]을 "1"로 설정하고 Caps[8]을 "0"으로 설정한다.
VCO가 너무 빠르다면 Caps[8]을 "0"으로 설정한다.
싸이클 9 VCO가 너무 느리다면, Caps[8]을 "1"로 설정하고 Caps[7]를 "0"으로 설정한다.
VCO가 너무 빠르다면, Caps[7]을 "0"으로 설정한다.
싸이클 8 VCO가 너무 느리다면, Caps[7]을 "1"로 설정하고 Caps[6]을 "0"으로 설정한다.
VCO가 너무 빠르다면, Caps[6]을 "0"으로 설정한다.
싸이클 7 VCO가 너무 느리다면, Caps[6]을 "1"로 설정하고 Caps[5]를 "0"으로 설정한다.
VCO가 너무 빠르다면, Caps[5]를"0"으로 설정한다.
싸이클 6 VCO가 너무 느리다면, Caps[5]를 "1"로 설정하고 Caps[4]를 "0"으로 설정한다.
VCO가 너무 빠르다면, Caps[4]를 "0"으로 설정한다.
싸이클 5 VCO가 너무 느리다면, Caps[4]를 "1"로 설정하고 Caps[3]을d "0"으로 설정한다.
VCO가 너무 빠르다면, Caps[3]을 "0"으로 설정한다.
싸이클 4 VCO가 너무 느리다면, Caps[3]을 "1"로 설정하고 Caps[2]를 "0"으로 설정한다.
VCO가 너무 빠르다면, Caps[2]를 "0"으로 설정한다.
싸이클 3 VCO가 너무 느리다면, Caps[2]을 "1"로 설정하고 Caps[1]을 "0"으로 설정한다.
VCO가 너무 빠르다면, Caps[1]을 "0"으로 설정한다.
싸이클 2 VCO가 너무 느리다면, Caps[1]을 "1"로 설정하고 Caps[0]을 "0"으로 설정한다.
VCO가 너무 빠르다면, Caps[0]을 "0"으로 설정한다.
싸이클 1 VCO가 너무 느리다면, Caps[0]을 "1"로 설정한다.
VCO가 너무 빠르다면, Caps[0]을 "0"으로 설정한다.
표 2에 도시된 바와 같이, 다중 비트들은 상술한 화로와 다른 방식으로 스위치된다. Caps는 순차적으로 MSB부터 LSB까지 쌍으로 스위치될 수 있다. 예를 들면, 제1 단계에서, Caps(10) 및 Caps(9)가 선택된다. 제2 단계에서, Caps(9) 및 Caps(8)이 선택된다. 성긴 튜닝 시간은 이웃하는 Caps 사이, 즉 Caps(N)과 Caps(N-1) 사이의 가장 긴 비교 시간에 의해 제한된다. 관련 분야에서와 반대로, Caps(6)과 Caps(3)은 동일 단계에서 스위치되고 따라서 성긴 튜닝 시간은 Caps(3)의 리던던시 양에 의하여 제한된다. 그러나, 본 발명의 넓은 동작에 따르면, Caps(6)과 Caps(5)는 동일 단계에서 스위치되고, 따라서 성긴 튜닝 시간은 Caps(3)이 아닌 Caps(5)의 리던던시 양에 의해 제한된다. 따라서, 성긴 튜닝 시간은 종래 기술의 시스템들에 비하여 상당히 감소할 수 있다.
만약 동일한 비교 싸이클 시간이 성긴 튜닝에 적용된다면, 성긴 튜닝을 위한 전체 시간은 10×Tmin가 될 것이다. 그러나, 비교 시간의 적응 최적화가 이루어질 때, 전체 성긴 튜닝 시간은 감소할 것이다. 예를 들면, 표 1의 성긴 튜닝 시간은
Figure 112011040981301-pat00004
이다. 따라서, 전체 성긴 튜닝은 반드시 동일한 정확도를 가지고 두 배보다 크게 감소한다. 따라서, 정확한 성긴 튜닝이 본 발명의 실시예에서 설명된 바와 같이 비교 시간의 적응 스케일링(scaling)을 사용하여 수행될 수 있다. 정확한 성긴 튜닝은 또한 아날로그 버랙터의 더 작은 크기를 허용하고 이것은 위상 잡음 성능을 향상시킨다.
더하여, 전체 고정 시간이 감소할 수 있거나, 본 발명의 실시예를 참조하여 설명된 기술을 채용하는 것에 의하여 모든 조건에서 일정하게 이루어질 수 있다. 성긴 튜닝 과정은 디지털이고 따라서 그것의 기능 및 동작 시간은 초기 설계에 의하여 결정된다. 그러나, 성긴 튜닝 후 위상 잠금 동작은 PFD의 초기 상태, 주파수 에러의 양 및 루프 특성의 변화에 의해 영향을 받는다. 정확한 성긴 튜닝은 성긴 튜닝 후 타겟 주파수에 주파수 에러를 감소시키고, 따라서, 주파수 에러의 최소 값이 감소될 수 있다. 따라서, 주파수 및 위상 고정을 획득하기 위하여 요구되는 시간이 감소할 수 있다. 그래서, 전체 고정 시간은 정형화될 수 있고, 정확한 성긴 튜닝에 의해 모든 초기 주파수 에러들 전반에서 감소될 수 있다.
정확한 성긴 튜닝 때문에 오버헤드(overhead)는 본 발명의 일 실시예에서 비교 시간의 조정에 의해 매우 완화될 수 있다. 정확한 성긴 튜닝을 위한 오버헤드 및 결정될 비트 수의 증가는 위상 고정 동작의 성긴 튜닝 시간의 정형화 및 시간 감소에 의해 중요하지 않게 된다. 따라서 본 발명의 실시예들은 LC_VCO들 내의 성긴 튜닝 시간을 감소시킬 수 있고 따라서 PLL들의 고정 시간을 감소시킬 수 있다.
상술한 설명은 LC 오실레이터의 위상 잡음 성능을 향상시키고 동작 범위를 증가시키기 위한 LC 오실레이터용 성긴 튜닝 방법 및 장치에 관한 것이다. 성긴 튜닝은 PLL의 효율적인 고정 시간을 증가시키고, 이 오버헤드는 성긴 튜닝의 원하는 정확도가 증가함에 따라 증가한다. 본 발명의 실시예에서, 비트 비교 시간은 가장 작은 성긴 튜닝 시간을 제공하기 위하여 적응 제어될 수 있다. 성긴 튜닝을 위한 가중 커패시터 어레이 내의 리던던시는 성긴 튜닝의 정확도의 희생 없이 감소된 비교 시간을 허용한다. 비트 비교 시간은 리던던시의 양에 따라 크기가 조절된다. 가중 커패시터의 리던던시는 커패시턴스에서의 불일치를 보상하기 위하여 사용되기 때문에, 성긴 튜닝을 감소시키기 위한 이 특성의 사용은 추가 부담이 되지 않는다. 게다가, 만약 성긴 튜닝 상에 동일한 시간 제한이 사용된다면, 본 발명의 실시예들은 성긴 튜닝의 정확도를 증가시킬 수 있다. 정확한 성긴 튜닝은 위상 고정 동작을 위한 동작 시간 및 시간 변화를 감소시킬 수 있기 때문에, 본 발명의 실시에들은 PLL들의 고정 시간을 감소시킬 수 있다.
상술힌 살시예들 및 이점들을 단지 예시적인 것에 불과하면, 본 발명을 제한하기 위한 것으로 고려되어서는 안 된다. 본 발명의 가르침은 다른 형태의 장치들에 용이하게 적용될 수 있다. 본 발명의 상세한 설명은 설명을 위한 것일 뿐 청구의 범위를 제한하기 위한 것이 아니다. 많은 대안, 수정 및 변경이 기술 분야에서 통상의 지식을 가진 자에게 자명할 수 있다. 청구범위에서, 수단과 기능 조항들은 인용된 기능을 수행하는 여기에 설명된 구조와, 오직 구조적 등가물 뿐 아니라 등가 구조를 커버하고자 하는 것이다.

Claims (4)

  1. 비선형 가중 함수를 가진 다수의 커패시터들을 구비한 커패시터 어레이; 및
    각 커패시터의 상기 가중 함수에 근거하여 각 커패시터에 대한 적응 비교 시간을 제공하도록 구성된 성긴 튜닝 제어기를 포함한 인덕터-커패시터 제어 오실레이터(LC-VCO)를 포함하는 튜닝 장치.
  2. 제 1 항에 있어서,
    상기 다수의 커패시터들의 가중 함수는 선형 가중된 제1 부분과 이진 가중된 제2 부분을 구비하는 것을 특징으로 하는 LC-VCO를 포함하는 튜닝 장치.
  3. 불연속 커패시터 어레이 내의 비선형 가중 함수를 가진 다수의 커패시터로부터 커패시터를 선택하는 단계; 및
    상기 선택된 커패시터의 가중에 근거하여 회로의 주파수 출력과 기준 값을 비교하는 회로의 비교 시간을 조정하는 단계를 포함하는 회로 튜닝 방법.
  4. 제 3 항에 있어서,
    상기 비교 시간은 상기 선택된 커패시터의 가중의 리던던시 양에 반비례하는 것을 특징으로 하는 회로 튜닝 방법.
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