KR101065300B1 - 센서기판 및 검사장치 - Google Patents

Abstract

본 발명의 목적은 검사정밀도를 향상시킬 수 있는 센서기판을 제공하는데 있다. 본 발명은, 검사대상 전극이 매트릭스 형태로 배열되어 있어 1열씩 구동 가능한 검사대상 기판에 접촉하지 않고 전자결합 가능하게 대향하는 센서기판으로서, 정렬되어 있는 센서전극과, 각 센서전극의 포착신호를 적어도 증폭하는, 각 센서전극에 대응해 있는 센서회로를 갖는 센서기판에 관한 것이다. 각 센서회로 내에 설치되는 증폭회로는 각각, 소스 접지 증폭회로에서의 저항소자를, 게이트와 드레인을 접속하여 드레인과 소스 사이를 다이오드로 만드는 다이오드화 유니폴러 트랜지스터를 유한개만큼 직/병렬접속한 다이오드화 트랜지스터 블록으로 치환한 것이다.

센서기판, 증폭회로, 전류 미러회로, 소스 팔로우(source follow)회로, 정류회로, 피크홀드(peak hold)회로, 다이오드화 트랜지스터 블록, 차동 증폭 MOS트랜지스터, 차동 증폭 유니폴러 트랜지스터, 정(正)전원, 부(負)전원, 정상(正相, positive phase sequence), 역상(負相, negative phase sequence), 정전류(定電流), 부궤환(負歸還, negative feedback), 역치전압(threshold voltage), 바이어스 전압, 흡입 정전류원, 임피던스, 드레인, 게이트, 소스, 그랜드, 게인, 저주파 통 과 필터(Low Pass Filter, LPF), 고주파 통과 필터(High Pass Filter)

Description

센서기판 및 검사장치{Sensor Substrate and Inspection Apparatus}

본 발명은, 센서기판 및 검사장치에 관한 것으로, 예를 들어, 액정표시 패널의 유리기판과 같은 표시용 기판의 검사에 사용하는 센서기판이나, 상기 센서기판을 구성요소로 하는 검사장치에 적용할 수 있는 것이다.

표시용 기판은, 예를 들어, 각각이 액정표시 패널로 분할되는 복수의 표시용 기판영역을 한쪽 면에 갖춘 복수개의 유리기판이다. 도39에 나타나 있듯이, 각 표시용 기판영역(1)은, 각각이 직사각형 형태인 화소전극(2)과, 상기 화소전극(2)에 접속된 스위칭소자(3)를 갖춘 다수의 화소영역(즉, 셀영역)을 매트릭스 형태로 갖고 있다.

각 화소전극(2)은, 표시용 기판(1)과 평행인 박막(薄膜) 형태의 전극으로서, 예를 들어, 대응하는 화소영역과 거의 같은 크기를 갖는 직사각형의 평면 형상을 갖고 있다. 각 스위칭소자(3)는, 예를 들어, 소스, 드레인 및 게이트를 갖는 전계효과형(電界效果型)의 박막 트랜지스터(TFT)로서, 드레인(또는, 소스)이 대응하는 화소전극(2)에 접속되어 있다. X방향으로 정렬하는 스위칭소자(3)의 게이트는 공통의 게이트 배선(4)에 접속되어 있고, Y방향으로 정렬하는 스위칭소자(3)의 소스(또 는 드레인)는 공통의 배선(5)에 접속되어 있다.

게이트 배선(4)의 전압 제어에 의해, 해당하는 열(列)의 스위칭소자(3)를 온(on) 상태로 만들고, 배선(5)으로 시험용 고주파 신호가 공급됨에 따라, 해당하는 열의 화소전극(2)을 충방전시키는 것 등에 의해, 스위칭소자(3), 게이트 배선(4), 배선(5)의 단선(斷線) 등을 검출할 수 있다. 화소전극(2)은, 예를 들어, X방향(의 일렬)로 7168개가 병렬로 설치되고, 일렬마다 단선 등의 검사가 실행된다. X방향의 일렬은, 예를 들어, 25 cm를 조금 넘는 길이를 갖는다.

특허문헌 1에는, 검사대상의 화소전극(2)의 열에, 접촉하지 않고 센서기판을 대향시켜 검사하는 검사장치가 기재되어 있다.

도40은, 이 같은 검사장치의 개요 구성을 나타내고 있고, 도41은, 센서기판의 개략 평면을 나타내고 있다.

센서기판(6)에는, 화소전극(2)의 X방향의 배열과 동일한 피치로, 화소전극(2)에 일대일로 대향시키는 센서전극(7)이 정렬되어 있다. 화소전극(2)과 대응하는 센서전극(7)이 전자기적으로 결합하는 정도의 비접촉 거리에, 센서기판(6)을, 검사대상의 화소전극(2)의 열에 접근시키고, 화소전극(2)에서 방사된 신호(위에서 설명한 시험용 고주파 신호 등)를 센서전극(7)이 픽업하여, 대응하는 센서회로(8)(특허문헌 1의 도8 참조)를 통해 증폭이나 정류(整流) 등을 실시한 후, 플랫케이블(10)을 통해 테스터부(11)에서 신호의 존재 등을 확인하도록 하여 검사한다. 센서회로(8)는 증폭회로를 포함하고 있으며, 정류회로 등이 더 부가되는 경우도 있을 수 있다.

검사장치(12)는, 표시용 기판(1) 및 센서기판(6)을 비접촉으로 유지하면서 상대적으로 반송(搬送)시키는 검사열(列) 가변기구(13)를 갖추고, 제어부(14)의 제어하에서, 화소전극(2)의 Y방향의 피치에 따라, 표시용 기판(1) 및 센서기판(6)을 간헐적 및 상대적으로 이동시키면서, 화소전극(2)의 각 열을 차례로 검사한다.

예를 들어, 위에서 설명한 바와 같이, 화소전극(2)은, 25 cm를 조금 넘는 길이에 7168개가 병렬로 설치되므로, 센서기판(6) 상에 형성되는 센서회로(8)도, 예를 들어, 불과 25cm를 조금 넘는 길이에 7168개를 병렬로 설치할 필요가 있다. 이 때문에, 센서회로(8) 내의 증폭회로는 SOG(폴리실리콘)으로 구성하는 것이 실용적이며, 이 증폭회로는, 미소(微小) 용량 결합 입력이 되기 위해 고입력 임피던스이고, 다수 병렬 배치할 수 있도록, 소자의 특성 불규칙이나 25 cm를 조금 넘는 긴 전원라인 저항에 의한 전원전압 강하(降下)가 있어도 앰프 특성(게인, 출력 바이어스 등)이 고르고, IC화(化)된 경우의 실제 회로면적이 소면적이 되는 것이 요구되어, 예를 들어, 각 증폭회로에, 도42에 나타나 있는 소스 접지 증폭회로를 이용하는 것이 검토되고 있다.

도42에서, 소스 접지 증폭회로(20)는, 이 소스 접지 증폭회로(20)의 입력단자(Vi)에 게이트를 접속하는 증폭 MOS트랜지스터(M1)의 소스와 부(負)전원(Vee) 사이에 부궤환(負歸還, negative feedback)용 소스저항(Rs)을 접속하고, MOS트랜지스터(M1)의 드레인과 정(正)전원(Vdd) 사이에 부하저항(RL)을 접속하여, 부하저항(RL)의 증폭 MOS트랜지스터(M1)의 드레인 접속단(接續端)이, 이 소스 접지 증폭회로(20)의 출력단자(Vo)로서 구성되어 있다. 소스 접지 증폭회로(20)의 입력단 자(Vi)는, 신호원(22)의 출력(Vso)에 접속되어 있다. 도42는, 위에서 설명한 센서전극(7)이 픽업한 신호를 신호원(22)으로부터의 신호로 간주하고, 신호원(22)을 등가회로로 나타낸 것이다. 신호원(22)은, 입력 직류 바이어스 전원(Vidc)과 입력 교류신호원(Vs)을 직렬로 접속하여, 이 직렬회로의 한쪽 끝을 그랜드에 접속하고, 다른쪽 끝을 신호원 출력(Vso)으로 하는 구성으로 되어 있다. 또한, 정전원(Vdd), 부전원(Vee), 신호원(22)의 입력 직류 바이어스 전원(Vidc) 중 어느 하나가 OV(즉, 그랜드)에 접속되어 있어도 된다.

소스 접지 증폭회로(20)는, MOS트랜지스터(M1)의 게이트가 소스 접지 증폭회로(20)의 입력단자(Vi)로 되어 있기 때문에, 이 입력단자(Vi)에는 전류가 흐르지 않는다.

한편, 입력단자(Vi)와 부전원(Vee) 간의 직류 전위차를, MOS트랜지스터(M1)의 직류 소스저항과 부궤환용 소스저항(Rs)의 합으로 나눈 값의 직류전류가, MOS트랜지스터(M1)의 소스 및 드레인에 흐르고, 또한, 입력 교류신호원(Vs)의 전압을, MOS트랜지스터(M1)의 교류 소스 임피던스와 부궤환용 소스저항(Rs)의 합으로 나눈 값의 교류전류(신호전류)가, MOS트랜지스터(M1)의 그 소스 및 드레인에 흐른다.

그리고, 상기 드레인 교류전류(출력신호전류)와 부하저항(RL)의 곱이 출력전압이 된다.

상기로부터, 소스 접지 증폭회로(20)의 출력(Vo)에 접속되는 후단(後段)회로의 입력 임피던스가 무한대일 경우의 전압 이득 A는, MOS트랜지스터(M1)의 교류 소스 임피던스를 RM1s로 하면 식(1)로 나타낼 수 있다.

A=RL/(RM1s+Rs) …(1)

RM1s≒Rs인 경우는, 증폭 MOS트랜지스터(M1)의 소스 임피던스(RM1s)의 불규칙성이 게인의 불규칙성으로 직결된다.

여기서, RM1s가 Rs보다 충분히 작으면 식(2)가 성립하지만, 일반적으로는 RM1s를 무시할 수 없어, 식(1)로 취급하게 된다.

A≒RL/Rs …(2)

특허문헌 1: 일본 특허출원 공개 제2007-248202호 공보

그러나, 종래의 소스 접지 증폭회로(20)의 식(1)에서 나타나는 전압 이득은, 센서기판(16)을 IC화 기술 등을 적용해 작성하여 회로 내의 저항비를 맞춰도, 증폭 MOS트랜지스터(M1)의 소스 임피던스(RM1s)와, 저항(Rs, RL)은 서로 독립적으로 변화하기 때문에 불규칙해진다.

또한, 동작전류를 I로 했을 때, 증폭 MOS트랜지스터(M1)의 소스 임피던스(RM1s)는 1/√I에 의해 변화하고, 부하저항(RL) 및 부궤환용 소스저항(Rs)은 1/I에 의해 변화한다. 따라서, 소스 임피던스(RM1s)를 무시하고, 부하저항(RL)과 부궤환용 소스저항(Rs)의 비에 의해 전압 이득이 정해지도록 하기 위해서는, 동작전류 I를 작게 할 필요가 있다.

동작전류 I를 작게 하고, 부하저항(RL) 및 부궤환용 소스저항(Rs)을 크게 하 면, 이들 저항(Rs, RL)과 증폭 MOS트랜지스터(M1)의 드레인과 게이트 간 용량 등과의 시정수가 커져, 증폭회로로서의 고주파 특성이 나빠진다. 또한, 큰 저항은, IC화된 경우에 칩 면적을 증대시킨다.

이 때문에, 센서기판(6)에 탑재되는 증폭회로로서, 증폭회로의 고주파 특성을 확보할 수 있는 동작전류로 동작하고, 증폭용 트랜지스터의 소스 임피던스의 불규칙성(증폭용 트랜지스터의 역치전압(threshold voltage)의 불규칙성)이 전압 이득의 불규칙성에 영향을 주지 않음과 동시에, 선형성(線形性, linearity)이 양호한 증폭회로의 실현이 요구되고 있다.

센서기판(6)에서는, 종래의 소스 접지 증폭회로(20)를, 다수, 동일한 전원라인 사이에 병렬로 접속할 것을 요한다. 이렇게 했을 경우, 전원라인의 전류와 이 전원라인의 저항에 의해 전원전극에서 떨어진 위치에 있는 소스 접지 증폭회로(20)의 전원전압이 저하하여, 그 위치에 있는 소스 접지 증폭회로(20)의 전압 이득이 변동한다. 즉, 센서기판(60)상에 설치된 위치에 따라, 동일한 구성을 의도하고 있는 소스 접지 증폭회로(20)일지라도 전압 이득이 다른 것이 된다.

이 때문에, 센서기판(6)에 탑재되는 증폭회로로서, 이 같은 전원전압의 저하가 생겨도, 전압 이득이 변화하지 않음과 동시에, 선형성이 양호한 증폭회로의 실현이 요구되고 있다.

기존의 SOG 프로세스에는 저항 생성공정이 없어, 센서회로 내의 증폭회로에, 저항소자를 포함하는 소스 접지 증폭회로(20)를 적용시키려고 하면, 저항 생성공정을 부가할 필요가 있고, 마스크 증가, 공정 증가로 이어져, 결과적으로는 센서기판 의 비용이 증가하게 된다.

이 때문에, 센서기판에 탑재되는 증폭회로로서, 저항소자를 사용하지 않고 구성할 수 있음과 동시에, 선형성이 양호한 증폭회로의 실현이 요구되고 있다.

즉, 종래의 증폭회로보다 특성 등이 현격히 양호한 증폭회로를 탑재하여, 그 결과, 종래보다 한층 고정밀도의 검사를 실행할 수 있는 센서기판이나 검사장치의 실현이 요구되고 있다.

제1 본 발명은, 검사대상 전극이 매트릭스 형태로 배열되어 있어 1열씩 구동 가능한 검사대상 기판에 접촉하지 않고 전자결합 가능하게 대향하는 센서기판으로서, 정렬되어 있는 센서전극과, 각 센서전극의 포착신호를 적어도 증폭하는, 각 센서전극에 대응해 있는 센서회로를 갖는 센서기판에 있어서, 상기 각 센서회로 내에 설치되는 증폭회로가 각각, (1) 게이트를 이 증폭회로의 입력단자로 하는 증폭 유니폴러 트랜지스터와, (2) 게이트와 드레인을 접속하여 드레인과 소스 사이를 다이오드로 만드는 다이오드화 유니폴러 트랜지스터를 유한개(0개 포함)만큼 직/병렬접속하여 구성된, 상기 증폭 유니폴러 트랜지스터의 소스 쪽에 접속되는 부궤환 소스 임피던스용 다이오드화 트랜지스터 블록과, (3) 게이트와 드레인을 접속하여 드레인과 소스 사이를 다이오드로 만드는 다이오드화 유니폴러 트랜지스터를 유한개만큼 직/병렬접속하여 구성된, 상기 증폭 유니폴러 트랜지스터의 드레인 쪽에 접속되는 부하용 다이오드화 트랜지스터 블록과, (4) 상기 부하용 다이오드화 트랜지스터 블록의, 상기 증폭 유니폴러 트랜지스터의 드레인 쪽 끝에 접속된 전압 출력단자를 갖추고, (5) 상기 증폭 유니폴러 트랜지스터의 소스 임피던스와 상기 부궤환 소스 임피던스용 다이오드화 트랜지스터 블록의 임피던스의 합의 임피던스와, 상기 부하용 다이오드화 트랜지스터 블록의 임피던스의 비에 의해 전압 이득이 결정되는 구성으로 한 것을 특징으로 한다.

제2 본 발명은, 검사대상 전극이 매트릭스 형태로 배열되어 있어 1열씩 구동 가능한 검사대상 기판에 접촉하지 않고 전자결합 가능하게 대향하는 센서기판으로서, 정렬되어 있는 센서전극과, 각 센서전극의 포착신호를 적어도 증폭하는, 각 센서전극에 대응해 있는 센서회로를 갖는 센서기판에 있어서, 상기 각 센서회로 내에 설치되는 증폭회로가 각각, (1) 한쪽 게이트를 이 증폭회로의 정상(正相, positive phase sequence) 입력단자로 함과 동시에, 다른쪽 게이트를 이 증폭회로의 역상(負相, negative phase sequence) 입력단자로 하는 제1 및 제2 차동 증폭 유니폴러 트랜지스터와, (2) 상기 제1 및 제2 차동 증폭 유니폴러 트랜지스터의 소스 전류의 합을 정전류(定電流)로 하는 흡입 정전류원과, (3) 게이트와 드레인을 접속하여 드레인과 소스 사이를 다이오드로 만드는 다이오드화 트랜지스터를 유한개(0개 포함)만큼 직/병렬접속하여 구성된, 상기 제1 및 제2 차동 증폭 유니폴러 트랜지스터의 소스 쪽에 접속되는 제1 및 제2 부궤환 소스 임피던스용 다이오드화 트랜지스터 블록과, (4) 게이트와 드레인을 접속하여 드레인과 소스 사이를 다이오드로 만드는 다이오드화 트랜지스터를 유한개만큼 직/병렬접속하여 구성된, 상기 제1 및 제2 차동 증폭 유니폴러 트랜지스터의 드레인 쪽에 접속되는 제1 및 제2 부하용 다이오드 화 트랜지스터 블록과, (5) 상기 제1 및 제2 부하용 다이오드화 트랜지스터 블록의 상기 제1 및 제2 차동 증폭 유니폴러 트랜지스터의 드레인 쪽 끝의 한쪽인 정상 출력단자 및 다른쪽인 역상 출력단자를 갖추고, (6) 상기 제1 및 제2 차동 증폭 유니폴러 트랜지스터의 각 소스 임피던스와 상기 제1 및 제2 부궤환 소스 임피던스용 다이오드화 트랜지스터 블록의 각 임피던스의 각 합의 임피던스와, 상기 제1 및 제2 부하용 다이오드화 트랜지스터 블록의 각 임피던스의 비에 의해 전압 이득이 결정되는 구성으로 한 것을 특징으로 한다.

제3 본 발명은, 검사대상 전극이 매트릭스 형태로 배열되어 있어 1열씩 구동 가능한 검사대상 기판에 접촉하지 않고 전자결합 가능하게 대향하는 센서기판으로서, 정렬되어 있는 센서전극과, 각 센서전극의 포착신호를 적어도 증폭하는, 각 센서전극에 대응해 있는 센서회로를 갖는 센서기판에 있어, 상기 각 센서회로 내에 설치되는 증폭회로가 각각, (1-1) 한쪽 게이트를 이 증폭회로의 정상 입력단자로 함과 동시에, 다른쪽 게이트를 이 증폭회로의 역상 입력단자로 하는 제1 및 제2 차동 증폭 유니폴러 트랜지스터와, (1-2) 상기 제1 및 제2 차동 증폭 유니폴러 트랜지스터의 소스 쪽에 접속하는 제1 및 제2 부궤환용 소스저항과, (1-3) 상기 제1 및 제2 차동 증폭 유니폴러 트랜지스터의 드레인 쪽에 접속하는 제1 및 제2 부하저항과, (1-4) 상기 제1 및 제2 부하저항의, 상기 제1 및 제2 차동 증폭 유니폴러 트랜지스터의 드레인 쪽 끝의 한쪽인 정상 출력단자 및 다른쪽인 역상 출력단자를 갖는 (1) 차동 증폭부와, (2) 상기 정상 출력단자 및 상기 역상 출력단자 각각에 게이트가 접속된 제1 및 제2 소스 팔로우 유니폴러 트랜지스터를 갖는 부가회로와, (3) 상기 제1 및 제2 차동 증폭 유니폴러 트랜지스터의 소스 전류의 합을 정전류로 하는 흡입 정전류원과, (4) 상기 차동 증폭부로의 전원 레벨을 변경(shift)시키는 전원 레벨 시프트 다이오드화 트랜지스터를 갖추고, (5) 상기 차동 증폭부, 및, 상기 부가회로 내의 유니폴러 트랜지스터의 역치전압의 변동에 대한 출력 직류 바이어스 전압 보상의 기능을, 상기 흡입 정전류원 및 상기 전원 레벨 시프트 다이오드화 트랜지스터에 부가시키고 있는 것을 특징으로 한다.

제4 본 발명은, 정렬되어 있는 센서전극과, 각 센서전극의 포착신호를 적어도 증폭하는, 각 센서전극에 대응해 있는 센서회로를 갖는 센서기판을, 검사대상 전극이 매트릭스 형태로 배열되어 있어 1열씩 구동 가능한 검사대상 기판에 대해, 접촉하지 않고 전자결합 가능하게 대향시키고, 상기 검사대상 기판의 임의의 열의 검사대상 전극과, 상기 센서기판상의 센서전극을 전자결합시켜 상기 검사대상 기판을 검사하는 검사장치에 있어, 상기 센서기판으로서, 제1 내지 제3 본 발명 중 어느 한 발명의 센서기판을 적용한 것을 특징으로 한다.

본 발명에 따르면, 고입력 임피던스의 확보와, 유니폴러 트랜지스터의 역치의 불규칙성이나 전원라인 저항 전원전압 저하에 의한, 증폭회로의 증폭 게인의 불규칙성 및 출력 직류 바이어스 전압의 불규칙성을 경감할 수 있고, IC화될 때의 실제 회로면적을 소면적화할 수 있는 증폭회로를 적용함으로써, 검사 정밀도를 향상시킬 수 있는 센서기판 및 검사장치를 제공할 수 있다.

(A) 제1 실시형태

이하, 본 발명에 따른 센서기판 및 검사장치의 제1 실시형태를, 도면을 참조하면서 설명한다.

(A-1) 제1 실시형태의 구성

제1 실시형태의 센서기판 및 검사장치도, 그 개략적인 구성은, 도40이나 도41에 나타나 있는 종래의 구성과 동일하다. 그러나, 센서회로(8) 내에 설치되는 증폭회로가, 종래의 것과 다르다.

도1은, 제1 실시형태에 따른 소스 접지 증폭회로의 구성을 나타낸 회로도로, 앞서 설명한 도면과 동일 및 대응 부분에는 동일 및 대응 부호를 달아 나타내고 있다.

도1에서, 제1 실시형태의 소스 접지 증폭회로(30)는, 증폭 MOS트랜지스터(M1)와, 부궤환 소스 임피던스용 다이오드화 트랜지스터 블록(이하, '소스 임피던스용 다이오드화 트랜지스터 블록'이라 칭함)(31)과, 부하용 다이오드화 트랜지스터 블록(32)을 갖는다.

소스 임피던스용 다이오드화 트랜지스터 블록(31)은, 종래의 소스 접지 증폭회로(도40 참조)에서의 부궤환용 소스저항(Rs)을 대신해 설치된 것이다. 소스 임피던스용 다이오드화 트랜지스터 블록(31)은, 게이트와 드레인을 접속하여 드레인 및 소스 사이를 다이오드로 만드는 다이오드화 트랜지스터를 유한개(0개 포함)만큼 직/병렬접속한 것이다. 도1에서는, 다이오드화 트랜지스터를 1개만 나타내고 있지만, 2개 이상일 경우에는, 이들을 직렬로 접속해도 되고, 또한, 병렬로 접속해도 되며, 더욱이, 복수의 직렬회로를 형성하여 이들 직렬회로를 병렬로 접속해도 되고, 더욱이 또, 복수의 병렬회로를 형성하여 이들 병렬회로를 직렬로 접속해도 되므로, 복수의 다이오드화 트랜지스터의 접속방법은 임의로 할 수 있고, 이 명세서에서는, 이 같은 임의의 접속방법을 '직/병렬접속'이라 칭한다.

부하용 다이오드화 트랜지스터 블록(32)은, 종래의 소스 접지 증폭회로(도42 참조)에서의 부하저항(RL)을 대신해 설치된 것이다. 부하용 다이오드화 트랜지스터 블록(32)은, 게이트와 드레인을 접속하여 드레인 및 소스 사이를 다이오드로 만드는 다이오드화 트랜지스터를 유한개만큼 직/병렬접속하여 구성한 것이다.

도1에서는, 소스 임피던스용 다이오드화 트랜지스터 블록(31)으로서, 증폭 MOS트랜지스터(M1)의 소스와 부전원(Vee) 사이에, 1개의 다이오드화 트랜지스터(Ms)가 접속된 것을 나타내고 있고, 부하용 다이오드화 트랜지스터 블록(32)으로서, 증폭 MOS트랜지스터(M1)의 드레인과 정전원(Vdd) 사이에, 5개의 다이오드화 트랜지스터(ML1∼ML5)가 직렬로 접속된 것을 나타내고 있다.

부하용 다이오드화 트랜지스터 블록(32)의 증폭 MOS트랜지스터(M1)의 드레인 접속단(端)을, 제1 실시형태의 소스 접지 증폭회로의 출력단자(Vo)로 하고 있다.

(A-2) 제1 실시형태의 동작

제1 실시형태의 센서기판 및 검사장치로서의 동작은, 종래의 센서기판 및 검사장치의 동작과 동일하다.

제1 실시형태의 소스 접지 증폭회로(30)는, 종래의 소스 접지 증폭회로(도42 참조)에서의 부궤환용 소스저항(Rs)을 대신해 소스 임피던스용 다이오드화 트랜지스터 블록(31)을 설치하고, 종래의 소스 접지 증폭회로에서의 부하저항(RL)을 대신해 부하용 다이오드화 트랜지스터 블록(32)을 설치한 것으로, 제1 실시형태의 소스 접지 증폭회로(30)의 기본적인 동작은, 종래의 소스 접지 증폭회로의 동작과 동일하므로, 그 설명을 생략한다.

이득(利得) 특성에 관해서는, 위에서 설명한 식(1)의 부궤환용 소스저항(Rs)을, 부궤환 소스 임피던스용 다이오드화 트랜지스터 블록(31)의 임피던스로 치환하고, 부하저항(RL)을, 부하용 다이오드화 트랜지스터 블록(32)의 임피던스로 치환하여 계산할 수 있다.

제1 실시형태의 소스 접지 증폭회로(30)의 출력에 접속되는 후단(後段)회로의 입력저항이 무한대일 경우의 전압 이득 A는, 증폭 MOS트랜지스터(M1)의 소스 임피던스를 RM1s로 하고, 소스 임피던스용 다이오드화 트랜지스터 블록(31) 내의 다이오드화 트랜지스터 1개당 임피던스를 RMs로 하고, 소스 임피던스용 다이오드화 트랜지스터 블록(31) 내의 트랜지스터 직렬접속 개수를 m(=1)로 하고, 부하용 다이오드화 트랜지스터 블록(32) 내의 다이오드화 트랜지스터 1개당 임피던스를 RML로 하고, 부하용 다이오드화 트랜지스터 블록(32) 내의 트랜지스터 직렬접속 개수를 n(=5)로 하여, 위에서 설명한 식(1)의 각 파라미터를 치환하면, 식(3)을 얻을 수 있다.

A=RML×n/(RM1s+RMs×m) …(3)

여기서, 증폭 MOS트랜지스터(M1)와, 소스 임피던스용 다이오드화 트랜지스터 블록(31) 및 부하용 다이오드화 트랜지스터 블록(32)을 구성하는 트랜지스터(Ms, ML1∼ML5)의 게이트 폭 및 게이트 길이를 같게 하면, RML=RMs≒RM1s가 되므로, 식(3)에서 식(4)를 얻을 수 있다.

A≒n/(1+m) …(4)

식(4)에서는, n〉(1+m)일 때, 전압 이득 A가 1보다 커져 전압 증폭동작이 됨을 알 수 있다. 또한, 소스 임피던스용 다이오드화 트랜지스터 블록(31) 및 부하용 다이오드화 트랜지스터 블록(32)을 각각, 다이오드화 트랜지스터의 직렬회로로 구성할 경우에는, 직렬접속 개수 m, n의 선정에 의해, 전압 이득 A를 규정할 수 있음을 알 수 있다.

위에서 설명한 각 트랜지스터 사이즈가 같다는 조건에서는, 정전원(Vdd)과 소스 접지 증폭회로(30)의 출력(Vo)의 직류 바이어스 전압의 전위차와, 소스 접지 증폭회로(30)의 입력 전압(Vi)에 포함되는 입력 직류 바이어스 전원(Vidc)과 부전원(Vee) 간의 전위차의 비가, 식(4)와 같아지므로, 입력 직류 바이어스 전원(Vidc)의 전압이 변동하지 않으면, MOS트랜지스터(Ms, ML1∼ML5)의 역치전압(Vt)이 변동해도, 소스 접지 증폭회로의 출력(Vo)의 직류 바이어스 전압은 변동하지 않는다.

일반적으로, MOS트랜지스터의 게이트 폭을 W, 게이트 길이를 L, 게이트와 소스 사이의 전압을 Vgs, 역치전압을 Vt로 하고, 비례상수 k를 대입하면, 포화동작시 드레인 전류 I는, 식(5)로 나타낼 수 있다(**2는, 2승을 나타낸다).

I≒(kW/L)×(Vgs-Vt)**2 …(5)

식(5)를 Vgs로 편미분하면 트랜스퍼 컨덕턴스(Gm)가 구해진다. 상기 트랜스퍼 컨덕턴스(Gm)의 역수(逆數)가 소스 임피던스가 된다.

증폭 MOS트랜지스터(M1)의 소스 임피던스(RM1s)는, 증폭 MOS트랜지스터(M1)의 게이트 폭을 Ws1, 게이트 길이를 Ls1으로 하고, 새로운 비례상수 K를 대입하면, 식(6)과 같이 된다.

RM1s≒(K/√I)×√(Ls1/Ws1) …(6)

가령, 증폭 MOS트랜지스터(M1)의 게이트와 드레인을 접속하여 다이오드로 만들면, 식(6)에서 산출되는 값이 다이오드 임피던스가 된다.

마찬가지로, 소스 임피던스용 다이오드화 트랜지스터 블록(31) 내의 MOS트랜지스터(Ms)의 다이오드 임피던스 RMs는, 이 MOS트랜지스터(Ms)의 게이트 폭을 Ws, 게이트 길이를 Ls로 하면, 식(7)로 나타낼 수 있다. 또한, 마찬가지로, 부하용 다이오드화 트랜지스터 블록(32) 내의 트랜지스터(ML1∼ML5)의 다이오드 임피던스 RML는, 각 MOS트랜지스터(ML1∼ML5)의 게이트 폭을 WL, 게이트 길이를 LL로 하면, 식(8)로 나타낼 수 있다.

RMs≒(K/√I)×√(Ls/Ws) …(7)

RML≒(K/√I)×√(LL/WL) …(8)

상기 식(6)∼식(8)의 결과를 식(3)에 대입하면, (K/√(I))항이 없어져, 식(9)를 얻을 수 있으며, 이득 A는, 각 MOS트랜지스터의 역치전압(Vt)이나 바이어 스 전류의 영향을 받지 않고, 각 MOS트랜지스터의 게이트 사이즈와 개수의 비(比)가 됨을 알 수 있다.

A=n×√(LL/WL)/(√(Ls1/Ws1)+m×√(Ls/Ws)) …(9)

예를 들어, 연산 증폭기(Op Amp)를 사용한 역상(逆相) 출력앰프의 경우, 게인 결정용 부궤환 저항이 증폭회로로서의 입력 임피던스를 저하시키지만, 제1 실시형태의 소스 접지 증폭회로(30)에서는, 입력 임피던스가 MOS트랜지스터(M1)의 게이트 입력 임피던스이므로, 증폭회로로서의 입력 임피던스를 고(高)임피던스로 유지할 수 있다.

위에서 설명한 다이오드 임피던스는, 각 MOS트랜지스터의 포화동작시 값이므로, 각 MOS트랜지스터를 포화동작으로 간주할 수 있는 동작 범위 내에서는, 교류신호 입력동작의 각 순간에, 항상 식(3)∼식(9)가 성립하고, 선형성이 확보되어 파형 일그러짐을 일으키지 않는다.

또한, 소스 임피던스용 다이오드화 트랜지스터 블록(31) 및 부하용 다이오드화 트랜지스터 블록(32) 내의 다이오드 전압을 크게 취하면, 각 MOS트랜지스터의 역치전압(Vt)의 변동에 대한 동작전류 I의 변동이 작아지고, 또한, 상기 선형성이 확보되는 출력전압 범위가 확대한다.

더욱이, 식(4)에서 이득 A가 정해지도록, 각 MOS트랜지스터의 사이즈를 같게 하면, 입력신호원에 포함되는 직류 바이어스 전원(Vidc)의 전압과 부전원(Vee)의 전위차와, 정전원(Vdd)과 출력전압(Vo)의 직류 바이어스의 전위차의 비율이 같아져, 트랜지스터의 역치전압(Vt)이 변동해도 출력전압(Vo)의 직류 바이어스는 변동 하지 않는다.

위에서 설명한 센서기판에 적용할 경우는, 상기 입력단자(Vi)에, 센서로부터 미소 용량 결합의 형태로 교류신호만이 수신되므로, 정(正)입력 직류 바이어스 전원(Vidc)에서 고저항(예를 들어, MOS저항)을 통해 입력단자(Vi)로 직류 바이어스를 공급하여 동작시킨다(예를 들어, 뒤에서 설명하는 도27의 형식 등을 적용).

(A-3) 제1 실시형태의 효과

제1 실시형태의 소스 접지 증폭회로(30)에 따르면, 이하의 효과 (a)∼(i)를 가져올 수 있고, 그 결과, 제1 실시형태의 센서기판 및 검사장치에 따르면, 종래보다 한층 고정밀도의 검사를 실행할 수 있다.

(a) 이득이, 각 MOS트랜지스터의 역치전압(Vt)이나 MOS트랜지스터 동작전류의 영향을 받지 않고, 각 MOS트랜지스터의 게이트 사이즈와 트랜지스터 개수의 비에 의해 결정되는 소스 접지 증폭회로를 실현할 수 있다.

예를 들어, 불과 25 cm를 조금 넘는 길이에 7168개 병렬로 설치하는, 센서기판상에 형성되는 증폭회로의 경우, 동일한 IC화 공정으로 소스 접지 증폭회로를 생성해도, 센서기판상의 위치에 따라, MOS트랜지스터의 역치전압(Vt)이 약간 다를 우려가 있다. 그러나, 이득이, 각 MOS트랜지스터의 역치전압(Vt)들의 영향을 받지 않으므로, 병렬로 설치된 증폭회로의 이득을 맞추는 것이 가능해진다.

(b) 입력 임피던스가 MOS트랜지스터의 게이트 입력 임피던스이므로, 증폭회로로서의 입력 임피던스를 고임피던스로 유지할 수 있다.

(c) 다이오드 임피던스를 사용하고 있지만, 각 MOS트랜지스터를 포화동작으로 간주할 수 있는 동작 범위 내에서는, 선형성이 확보되어 파형 일그러짐을 일으키지 않는다.

(d) 부하용과 소스 임피던스용 MOS트랜지스터의 구조를 일치시키면, 저주파에서 고주파까지, 부하 임피던스와 소스 쪽 임피던스의 비가 변화하지 않아, 저주파에서 고주파까지, 평탄한 게인 특성을 얻을 수 있다.

(e) 연산 증폭기 회로와 같은 출력에서 입력으로의 루프 부궤환 회로가 불필요하므로, 발진(發振)의 우려가 없다.

(f) 출력에서 입력으로의 루프 부궤환 회로가 불필요하므로, 입력부의 바이어스 전압과, 출력부의 바이어스 전압을, 자유로운 값으로 설정할 수 있다.

(g) N형(또는 P형)의 단일 타입의 MOS트랜지스터로 구성할 수 있고, 저항소자를 사용하지 않는 회로이므로, IC화된 경우에, P형(또는 N형) 중 어느 하나의 트랜지스터 생성공정과 저항 생성공정이 불필요해져, 제조비용의 절감화와 단납기(短納期)화를 꾀할 수 있다.

(h) MOS트랜지스터에 비해 큰 면적을 필요로 하는 저항소자를 사용하고 있지 않으므로, IC화된 경우에, 종래의 저항소자를 사용한 소스 접지 증폭회로에 비해 소면적화(소형화)가 가능하다.

(i) 증폭 MOS트랜지스터(M1)와, 소스 임피던스용 다이오드화 트랜지스터 블록(31) 및 부하용 다이오드화 트랜지스터 블록(32)을 구성하는 트랜지스터의 게이트 폭 및 게이트 길이를 같게 하고, 정전원(Vdd), 소스 접지 증폭회로(30)의 입력 전압(Vi)에 포함되는 입력 직류 바이어스 전원(Vidc), 부전원(Vee)을 고정값(변동 없음)으로 함으로써, MOS트랜지스터의 역치전압(Vt)이 변동해도, 출력(Vo)의 직류 바이어스 전압이 변동하지 않는 소스 접지 증폭회로를 실현할 수 있다.

각 소스 접지 증폭회로(30)의 정전원단자와 출력단자(Vo) 간의 전위차와, 입력단자(Vi)와 부전원단자 간의 전위차의 비가 각 트랜지스터 블록의 트랜지스터 개수 및 사이즈의 비에 의해 결정되는 구성으로 한 제1 실시형태의 소스 접지 증폭회로(30)를, 도2에 모식적으로 나타나 있듯이, 정전원(Vdd) 라인과 부전원(Vee) 라인 사이에 다단으로 병렬접속하여, 각 소스 접지 증폭회로(30)의 정전원단자와 정전원(Vdd) 접속단자까지의 전원라인 저항과, 각 소스 접지 증폭회로(30)의 부전원단자와 부전원(Vee) 접속단자까지의 전원라인 저항의 비를, 위에서 설명한 트랜지스터 블록의 트랜지스터 개수 및 사이즈의 비에 맞춰 두면(전원라인 길이/전원라인 폭의 비를 맞춰 두면), 이 소스 접지 증폭회로의 MOS트랜지스터(M1)의 드레인에 흐르는 전류(정전원(Vdd)으로부터의 전류)와 소스에 흐르는 전류(부전원(Vee)에 흐르는 전류)가 같으므로, 정전원(Vdd) 접속단자에서 각 소스 접지 증폭회로(30)의 정전원단자까지의 전원라인 전압 강하와, 각 소스 접지 증폭회로(30)의 부전원단자에서 부전원(Vee) 접속단자까지의 전원라인 전압 강하의 비가 위에서 설명한 트랜지스터 개수 및 사이즈의 비와 같아지고, 이에 따라, 정전원(Vdd) 접속단자에서 각 소스 접지 증폭회로(30)의 출력단자(Vo)까지의 전압 강하와, 각 소스 접지 증폭회로(30)의 입력단자(Vi)(정입력 직류 바이어스 전원(Vidc)에 접속)에서 부전원(Vee) 접속단자까지의 전압 강하의 비가 위에서 설명한 트랜지스터 개수 및 사이즈의 비 와 같아지는, 입력단자(Vi)는 MOS트랜지스터(M1)의 게이트로서 정입력 직류 바이어스 전원(Vidc) 공급 전원라인에는 직류 바이어스 전류가 흐르지 않으므로, 이 전원라인에 접속하는 각 소스 접지 증폭회로(30)의 입력단자(Vi)의 전위는 일정하고, 그 결과, 각 소스 접지 증폭회로(30)의 출력단자(Vo)의 전위가 일정하게 유지된다.

각 전원라인 저항이 교류 게인에 영향을 주지 않도록, 각 전원라인 중간부의 적절한 위치와 그랜드 사이에 전원 용량을 접속하면, 전압 게인과 출력 바이어스 전압이 일치하는 결과가 된다.

(B) 제2 실시형태

이어서, 본 발명에 따른 센서기판 및 검사장치의 제2 실시형태를, 도면을 참조하면서 설명한다. 제2 실시형태는, 센서회로(8) 내의 증폭회로만이 제1 실시형태와 다르므로, 이하에서는, 제2 실시형태에서의 증폭회로를 설명한다.

도3은, 제2 실시형태에 따른 소스 접지 증폭회로의 구성을 나타낸 회로도로, 앞서 설명한 도면과 동일 및 대응 부분에는 동일 및 대응 부호를 달아 나타내고 있다.

도3에서, 제2 실시형태에 따른 소스 접지 증폭회로(30A)는, 위에서 설명한 제1 실시형태에 따른 소스 접지 증폭회로(30)에서의 증폭 MOS트랜지스터(M1)의 드레인과, 출력단자(Vo)와의 접속, 및, 부하용 다이오드화 트랜지스터 블록(32)과의 접속을 해제하고, 정전원(Vdd)에 코먼(common)단자를 접속하는 P채널의 전류 미러회로(33)를 부가하여, 이 전류 미러회로(33)의 입력에 증폭 MOS트랜지스터(M1)의 드레인을 접속하고, 또한, 전류 미러회로(33)의 출력과 제2 부전원(Vee1) 사이에 부하용 다이오드화 트랜지스터 블록(32)을 접속하여, 이 부하용 다이오드화 트랜지스터 블록(32)의 전류 미러회로(33)와의 접속단(端)을, 이 소스 접지 증폭회로(30A)의 출력단자(Vo)로 하도록 구성되어 있다.

P채널의 전류 미러회로(33)의 구체적인 구성은 임의이지만, 도3에는, 일례를 나타내고 있다. 전류 미러회로(33)는, P채널 전류 미러 전류 기준 MOS트랜지스터(Mpm) 및 P채널 전류 미러 전류 출력 MOS트랜지스터(Mpm1)의 각 소스를 접속하여 코먼단자로 하고, P채널 전류 미러 전류 기준 MOS트랜지스터(Mpm)의 드레인과 게이트를 접속하여 P채널 전류 미러회로(33)의 입력단자로 하고, 게이트를 이 입력단자에 접속하는 P채널 전류 미러 전류 출력 MOS트랜지스터(Mpm1)의 드레인을 전류 미러회로(33)의 출력단자로 하여 구성한다.

제2 실시형태에 따른 소스 접지 증폭회로(30A)에서는, 증폭 MOS트랜지스터(M1)의 드레인 출력전류를, 전류 미러회로(33)에서 제2 부전원(Vee1) 방향으로 되돌림으로써, 소스 접지 증폭회로(30A)의 출력단자(Vo)의 직류 바이어스 전위를 바꾸고, 또한, 이 출력단자(Vo)의 교류신호의 극성(極性)을 반전하고 있다.

제2 실시형태에 따른 소스 접지 증폭회로(30A)에서는, P채널 전류 미러회로(33)에 의해 전류 증폭이 가능하여, 전류 배율을 k로 하면, 부하용 다이오드화 트랜지스터 블록(32) 내의 각 MOS트랜지스터(ML1∼ML5)의 다이오드 임피던스 RML는 1/√k가 되고, 전류 배율 k에 의해, 이득 A는, √k배가 된다. 즉, 제2 실시형태에 따른 소스 접지 증폭회로(30A)의 이득 A는, 위에서 설명한 식(9)가 아니라, 식(10) 으로 나타낼 수 있다.

A=√k×n×√(LL/WL)/(√(Ls1/Ws1)+m×√(Ls/Ws)) …(10)

제2 실시형태에 의해서도, 제1 실시형태와 동일한 효과를 가져올 수 있다.

(C) 제3 실시형태

이어서, 본 발명에 따른 센서기판 및 검사장치의 제3 실시형태를, 도면을 참조하면서 설명한다. 제3 실시형태는, 센서회로(8) 내의 증폭회로만이 앞서 설명한 실시형태와 다르므로, 이하에서는, 제3 실시형태에서의 증폭회로를 설명한다.

도4는, 제3 실시형태에 따른 증폭회로의 구성을 나타낸 회로도로, 앞서 설명한 도면과 동일 및 대응 부분에는 동일 및 대응 부호를 달아 나타내고 있다.

도4에서, 제3 실시형태의 증폭회로는, 소스 접지 증폭회로(30B)에, 소스 팔로우(source follow)회로 또는 정류회로로서 기능하는 소스 팔로우·정류회로(34)를 부가한 것이다. 또한, 제1 실시형태의 소스 접지 증폭회로(30)나 제2 실시형태의 소스 접지 증폭회로(30A)에, 소스 팔로우회로 또는 정류회로로서 기능하는 소스 팔로우·정류회로(34)를 부가하게 해도 된다.

제3 실시형태의 소스 접지 증폭회로(30B)는, 제1 실시형태의 소스 접지 증폭회로(30)에 대해, 이하와 같은 차이점 및 공통점이 있다.

제3 실시형태의 소스 접지 증폭회로(30B)에서는, 제1 실시형태의 소스 접지 증폭회로(30)에서의 증폭 MOS트랜지스터(M1)의 드레인과 출력단자(Vo)의 접속을 해제하여, 출력단자(Vo)를 캐스코드(cascode) 접속 MOS트랜지스터(M2)의 드레인에 접 속하고, 캐스코드 접속 MOS트랜지스터(M2)의 게이트를 캐스코드 게이트 바이어스 전원(Vb)에 접속하고, 이 캐스코드 접속 MOS트랜지스터(M2)의 소스를 증폭 MOS트랜지스터(M1)의 드레인에 접속하고, 증폭 MOS트랜지스터(M1)의 소스와 그랜드 사이에 고역 보상용량 소자(이하, '고역 보상용량'이라 칭함)(Cp)(용량 0을 포함)를 접속하고, 출력단자(Vo)와 그랜드 사이에 고역 커트용량 소자(이하, '고역 커트용량'이라 칭함)(CL)(용량 0을 포함)를 접속하고 있다.

여기서, 고역 보상용량(Cp)은, 위에서 설명한 접속점 외에, 소스 임피던스용 다이오드화 트랜지스터 블록(31) 내의 어느 하나의 다이오드화 트랜지스터의 단자에 접속되게 해도 되며, 마찬가지로, 고역 커트용량(CL)도, 부하용 다이오드화 트랜지스터 블록(32) 내의 어느 하나의 다이오드화 트랜지스터의 단자에 접속되게 해도 된다. 용량의 접속 위치 및 용량값에 따라, 고역 보상 특성, 및 고역 커트 특성이 변한다.

제3 실시형태의 소스 접지 증폭회로(30B)의 동작은, 기본적으로는, 제1 실시형태의 소스 접지 증폭회로(30)와 동일하다. 그러나, 제3 실시형태의 소스 접지 증폭회로(30B)에서는, 증폭 MOS트랜지스터(M1)의 드레인에서 부하용 다이오드화 트랜지스터 블록(32) 쪽을 계산하는 임피던스가 캐스코드 MOS트랜지스터(M2)의 소스 임피던스가 되므로, 소스 임피던스를 부하용 다이오드화 트랜지스터 블록(32)의 임피던스 RML×n보다 작게 설정함으로써, 증폭 MOS트랜지스터(M1)의 미러 용량 효과에 의한 고역 주파수 특성의 열화(劣化)를 개선할 수 있다.

증폭 MOS트랜지스터(M1)의 미러 용량 효과가 문제가 되지 않는 경우에는, 캐 스코드 MOS트랜지스터(M2)를 부가하지 않아도 된다. 위에서 설명한 제1 실시형태의 소스 접지 증폭회로(30)나 제2 실시형태의 소스 접지 증폭회로(30A)에 대해, 캐스코드 MOS트랜지스터(M2)를 부가하게 해도 된다.

제3 실시형태의 소스 접지 증폭회로(30B)에서, 고역 보상용량(Cp)과 소스 임피던스용 다이오드화 트랜지스터 블록(31)의 임피던스 RMs×m에 의한 시정수 이상의 주파수영역에서는, 증폭 MOS트랜지스터(M1)의 소스 쪽에 접속되는 교류 임피던스가 저하해 전압 이득이 증대한다. 상기 시정수를 알맞게 설정함으로써, 고역 쪽의 이득 저하를 보상할 수 있다.

여기서, 증폭 MOS트랜지스터(M1)의 소스 임피던스(RM1s)보다, 소스 임피던스용 다이오드화 트랜지스터 블록(31)의 임피던스 RMs×m가 충분히 크다고 설정해 두면, Cp와 RMs×m에 의해 결정되는 시정수 이하의 주파수에서는, 식(11)이 성립하고, Cp와 RM1s에 의해 결정되는 시정수 이상의 주파수에서는, 식(12)가 성립하며, Cp와 RMs×m에 의해 결정되는 시정수를, 1/f 노이즈영역 부근에 설정하면, 이 1/f 노이즈를 경감할 수 있다.

A≒RML×n/RMs×m …(11)

A≒RML×n/RM1s …(12)

또한, 고역 커트용량(CL)과 부하용 다이오드화 트랜지스터 블록(32)의 임피던스 RML×n에 의해 저주파 통과 필터(Low Pass Filter, LPF)를 구성하고 있으므로, 상기 시정수를 알맞게 설정함으로써 불필요한 고역 주파수 성분(잡음)을 제거할 수 있다.

또한, 고역 보상이 불필요한 경우에는 고역 보상용량(Cp)을 생략해도 되고, 고역 커트가 불필요한 경우에는 고역 커트용량(CL)을 생략하게 해도 된다. 위에서 설명한 제1 실시형태의 소스 접지 증폭회로(30)나 제2 실시형태의 소스 접지 증폭회로(30A)에 대해, 고역 보상용량(Cp)이나 고역 커트용량(CL)을 부가하게 해도 된다.

또한, MOS트랜지스터의 역치전압(Vt)의 변동에 대한 직류 바이어스 전류 I의 변동을 작게 하기 위해서는, 소스 임피던스용 다이오드화 트랜지스터 블록(31) 내의 MOS트랜지스터 개수 m을 늘리고, MOS트랜지스터 개수 m의 증가에 대응해 소스 접지 증폭회로(30B)의 입력전압(Vi)에 포함되는 입력 직류 바이어스 전원(Vidc)과 부전원(Vee) 사이의 전압을 크게 하면 된다.

소스 임피던스용 다이오드화 트랜지스터 블록(31) 내의 MOS트랜지스터 개수 m을 늘리면 이득이 저하하므로, 고역 보상용량(Cp)을 통과 신호영역에서 충분히 저임피던스가 되는 용량값으로 하여, 소스 임피던스용 다이오드화 트랜지스터 블록(31) 내의 용량의 접속 위치를 이득을 확보할 수 있는 위치로 하면, MOS트랜지스터의 역치전압(Vt)의 변동에 대한 직류 바이어스 전류 I의 변동을 억제함과 동시에, 이득의 확보가 가능해진다.

제3 실시형태의 소스 접지 증폭회로(30B)의 출력(Vo)에, 소스 팔로우·정류회로(34)의 입력단자(Vi1)가 접속되어 있다.

소스 팔로우회로 또는 정류회로로서 기능하는 소스 팔로우·정류회로(34)는, 이 소스 팔로우·정류회로(34)의 입력단자(Vi1)에 게이트를 접속하는 소스 팔로우 MOS트랜지스터(M3)의 드레인을 제2 정전원(Vdd1)에 접속하고, 소스 팔로우 MOS트랜지스터(M3)의 소스와 그랜드 사이에 소스 팔로우 부하 정전류원(Ida)과 전압 유지용량 소자(이하, '전압 유지용량'이라 칭함)(Ch)를 병렬로 접속하여, 소스 팔로우 MOS트랜지스터(M3)의 소스를 소스 팔로우·정류회로(34)의 출력(Vo1)으로 하도록 구성되어 있다. 또한, 소스 팔로우 부하 정전류원(Ida)과 전압 유지용량(Ch) 중 어느 하나의 값을 0으로 하게 해도 된다. 또한, 소스 팔로우 부하 정전류원(Ida)을, 고정 저항으로 치환해도 된다.

소스 팔로우·정류회로(34)는, 소스 팔로우 부하 정전류원(Ida)이 흘려보내는 정전류(Ida)가 충분히 크고, 전압 유지용량(Ch)이 충분히 작은 경우에는, 고입력 임피던스, 저출력 임피던스의 전압 버퍼회로(소스 팔로우회로)로서 동작하고, 또한, 직류 전위를 변경(shift)시키는 레벨 시프트회로 기능을 갖는다.

반대로, 소스 팔로우 부하 정전류원(Ida)이 흘려보내는 정전류(Ida)가 충분히 작고, 전압 유지용량(Ch)이 충분히 큰 경우에는, 고입력 임피던스의 피크홀드(peak hold)회로가 된다.

소스 팔로우 부하 정전류원(Ida)이 흘려보내는 정전류(Ida)의 크기와, 전압 유지용량(Ch)의 용량값을 적절히 선택하면, 소스 팔로우·정류회로(34)의 출력(Vo1)이, 신호원(제3 실시형태의 소스 접지 증폭회로(30B))의 교류신호의 진폭 피크값의 엔벌로프(envelope)에 따라, AM 변조(變調) 신호의 검파회로와 동일한 동작이 된다.

제3 실시형태에 따른 증폭회로에 따르면, 제1 실시형태에 따른 증폭회로(소 스 접지 증폭회로(30))와 동일한 효과를 가져올 수 있고, 더욱이, 이하의 효과 (a)∼(e)를 가져올 수 있어, 그 결과, 제3 실시형태의 센서기판 및 검사장치에 따르면, 종래보다 한층 고정밀도의 검사를 실행할 수 있다.

(a) 캐스코드 MOS트랜지스터(M2)를 설치함으로써, 고역 주파수 특성의 열화를 개선할 수 있다.

(b) 고역 보상용량(Cp)을 설치함으로써, 고역 쪽의 이득 저하를 보상할 수 있다.

(c) 고역 커트용량(CL)을 설치함으로써, 불필요한 고역 주파수 성분(잡음)을 제거할 수 있다.

(d) 소스 임피던스용 다이오드화 트랜지스터 블록(31) 내의 MOS트랜지스터 개수 m을 늘리고, 고역 보상용량(Cp)을 통과 신호영역에서 충분히 저임피던스가 되는 용량값으로 하여, 소스 임피던스용 다이오드화 트랜지스터 블록(31) 내의 용량의 접속 위치를 이득을 확보할 수 있는 위치로 함으로써, MOS트랜지스터의 역치전압(Vt)의 변동에 대한 직류 바이어스 전류 I의 변동을 억제함과 동시에, 이득의 확보가 가능해진다.

(e) 소스 팔로우·정류회로(34)를 설치함으로써, 테스터부로의 신호 파형 등을 적절히 선정할 수 있다.

(D) 제4 실시형태

이어서, 본 발명에 따른 센서기판 및 검사장치의 제4 실시형태를, 도면을 참 조하면서 설명한다. 제4 실시형태는, 센서회로(8) 내의 증폭회로만이 앞서 설명한 실시형태와 다르므로, 이하에서는, 제4 실시형태에서의 증폭회로를 설명한다. 제4 실시형태의 증폭회로는, 트랜지스터 차동 증폭회로(이하, 단순히, '차동 증폭회로'라 칭함)이다.

(D-1) 제4 실시형태의 구성

도5는, 제4 실시형태에 따른 차동 증폭회로의 구성을 나타낸 회로도로, 앞서 설명한 도면과 동일 및 대응 부분에는 동일 및 대응 부호를 달아 나타내고 있다.

도5에서, 제4 실시형태의 차동 증폭회로(40)에는, 불평형형(不平衡型) 차동 신호원(25)으로부터 불평형한 신호가 입력되도록 구성되어 있다. 도5에서는, 신호원(25)을 등가회로로 나타내고 있다.

신호원(25)은, 입력 직류 바이어스 전원(Vidc)과 입력 교류신호원(Vs)을 직렬로 접속하여 한쪽 끝을 그랜드에 접속하고, 다른쪽 끝을 이 신호원(25)의 정(正)출력(Vsop)으로 함과 동시에, 위에서 설명한 입력 직류 바이어스 전원(Vidc)의 출력을 이 신호원(25)의 부(負)출력(Vson)으로 하고 있다.

제4 실시형태의 차동 증폭회로(40)는, 게이트를 이 차동 증폭회로(40)의 정상 입력단자(Vip)로 하는 제1 차동 증폭 MOS트랜지스터(M1a)의 소스와, 흡입 정전류원(Is) 사이에, 제1 소스 임피던스용 다이오드화 트랜지스터 블록(41a)을 접속하고, 제1 차동 증폭 MOS트랜지스터(M1a)의 드레인과 정전원(Vdd) 사이에 제1 부하용 다이오드화 트랜지스터 블록(42a)을 접속함과 동시에, 게이트를 이 차동 증폭회 로(40)의 역상 입력단자(Vin)로 하는 제2 차동 증폭 MOS트랜지스터(M1b)의 소스와, 흡입 정전류원(Is) 사이에, 제2 소스 임피던스용 다이오드화 트랜지스터 블록(41b)을 접속하고, 제2 차동 증폭 MOS트랜지스터(M1b)의 드레인과 정전원(Vdd) 사이에 제2 부하용 다이오드화 트랜지스터 블록(42b)을 접속하고, 제1 부하용 다이오드화 트랜지스터 블록(42a)의 제1 차동 증폭 MOS트랜지스터(M1a)의 (드레인) 접속단을 이 차동 증폭회로(40)의 역상 출력단자(Von)로 하고, 제2 부하용 다이오드화 트랜지스터 블록(42b)의 제2 차동 증폭 MOS트랜지스터(M1b)의 (드레인) 접속단을 이 차동 증폭회로(40)의 정상 출력단자(Vop)로 하여 구성되어 있다.

제1 및 제2 소스 임피던스용 다이오드화 트랜지스터 블록(41a 및 41b)은 각각, 게이트와 드레인을 접속하여 드레인과 소스 사이를 다이오드로 만드는 다이오드화 트랜지스터를 유한개(0개 포함)만큼 직/병렬접속하여 구성된다. 도5의 예에서, 제1 및 제2 소스 임피던스용 다이오드화 트랜지스터 블록(41a 및 41b)은 각각, 1개의 다이오드화된 MOS트랜지스터(Msa, Msb)로 구성되어 있다.

제1 및 제2 부하용 다이오드화 트랜지스터 블록(42a 및 42b)은 각각, 게이트와 드레인을 접속하여 드레인과 소스 사이를 다이오드로 만드는 다이오드화 트랜지스터를 유한개만큼 직/병렬접속하여 구성된다. 도5의 예에서, 제1 및 제2 부하용 다이오드화 트랜지스터 블록(42a 및 42b)은 각각, 4개의 다이오드화된 MOS트랜지스터(ML1a∼ML4a, ML1b∼ML4b)가 직렬로 접속되어 구성되어 있다.

(D-2) 제4 실시형태의 동작

도5에서, 차동 증폭회로(40)의 입력단자(Vip 및 Vin)가, 제1 및 제2 차동 증폭 MOS트랜지스터(M1a 및 M1b)의 게이트이므로, 입력단자(Vip, Vin)에는 전류가 흐르지 않는다.

제1 및 제2 소스 임피던스용 다이오드화 트랜지스터 블록(41a 및 41b)에는, 입력단자(Vip와 Vin) 사이에 공급되는 차동 입력 전압에 따라 전류가 흐르지만, 제1 및 제2 소스 임피던스용 다이오드화 트랜지스터 블록(41a 및 41b)의 접속점이 흡입 정전류원(Is)에 접속되어 있기 때문에, 이 접속점(흡입 정전류원(Is) 접속단자)의 전위가 적절히 변화해, 제1 및 제2 소스 임피던스용 다이오드화 트랜지스터 블록(41a 및 41b)에 흐르는 전류의 합이, 항상 흡입 정전류원(Is)이 흘려보내는 정전류값(Is)과 같아지도록 동작한다.

즉, 제1 소스 임피던스용 다이오드화 트랜지스터 블록(41a)에 흐르는 전류가 증가한(감소한) 만큼, 제2 소스 임피던스용 다이오드화 트랜지스터 블록(41b)에 흐르는 전류가 감소하는(증가하는) 동작이 되어, 이들 제1 및 제2 소스 임피던스용 다이오드화 트랜지스터 블록(41a 및 41b)에는, 입력단자(Vip 및 Vin)의 차동 전압에 따른 차동 전류가 흐른다.

제1 부하용 다이오드화 트랜지스터 블록(42a)에는 제1 소스 임피던스용 다이오드화 트랜지스터 블록(41a)의 전류와 같은 전류가 흐르고, 제2 부하용 다이오드화 트랜지스터 블록(42b)에는 제2 소스 임피던스용 다이오드화 트랜지스터 블록(41b)의 전류와 같은 전류가 흘러, 정상 출력단자(Vop)와 역상 출력단자(Von) 사이에 차동 출력전압이 발생한다.

상기 차동 증폭회로(40)의 제1 및 제2 차동 증폭 MOS트랜지스터(M1a 및 M1b)의 동작 바이어스 전류는, 입력 직류 바이어스 전원(Vidc)에 관계없이, 이들 MOS트랜지스터(M1a 및 M1b)의 동작 바이어스 전류의 합이, 흡입 정전류원(Is)이 흘려보내는 정전류값(Is)이 된다.

상기 차동 증폭회로(40)의 후단(後段)쪽 부하저항이 무한대일 경우의 차동 전압 이득 A는, 제1 실시형태의 소스 접지 증폭회로(30)와 마찬가지로 생각할 수 있어, 제1 및 제2 차동 증폭 MOS트랜지스터(M1a 및 M1b)의 소스 임피던스를 각각, RM1sa 및 RM1sb로 하고, 제1 및 제2 소스 임피던스용 다이오드화 트랜지스터 블록(41a, 41b) 내의 다이오드화 트랜지스터 1개당 임피던스를 RMsa, RMsb로 하고, 제1 및 제2 소스 임피던스용 다이오드화 트랜지스터 블록(41a, 41b) 내의 트랜지스터 직렬접속 개수를 ma, mb로 하고, 제1 및 제2 부하용 다이오드화 트랜지스터 블록(42a, 42b) 내의 다이오드화 트랜지스터 1개당 임피던스를 RMLa, RMLb로 하고, 제1 및 제2 부하용 다이오드화 트랜지스터 블록(42a, 42b) 내의 트랜지스터 직렬접속 개수를 na, nb로 하면, 식(13)으로 나타낼 수 있다. 단, 식(13)은, RM1sa=RM1sb=RM1s처럼 제1 및 제2 차동 증폭 MOS트랜지스터(M1a 및 M1b)가 동일한 구성이며, RMsa=RMsb=Rms, ma=mb=m처럼 제1 및 제2 소스 임피던스용 다이오드화 트랜지스터 블록(41a 및 41b)이 동일한 구성이며, RMLa=RMLb=RML, na=nb=n처럼 제1 및 제2 부하용 다이오드화 트랜지스터 블록(42a 및 42b)이 동일한 구성인 경우를 나타내고 있다.

A=RML×n/(RM1s+RMs×m) …(13)

제1 실시형태의 경우와 마찬가지로, 상기 차동 증폭회로(40)를 구성하는 MOS트랜지스터의 형상을 일치시키면, RML=RM1s≒RMs가 되므로, 식(13)은 식(14)처럼 변형할 수 있고, n〉(1+m)일 때, 전압 증폭동작이 된다.

A≒n/(1+m) …(14)

제1 실시형태의 경우와 마찬가지로, 제1 및 제2 증폭 MOS트랜지스터(M1a 및 M1b)의 제1 및 제2 소스 임피던스(RM1sa 및 RM1sb)는, 제1 및 제2 증폭 MOS트랜지스터(M1a 및 M1b)의 게이트 폭을 Ws1, 게이트 길이를 Ls1으로 하고, 새로운 비례상수 K를 대입하면, 식(15)로 나타낼 수 있다.

RM1s≒(K/√I)×√(Ls1/Ws1) …(15)

게이트와 드레인을 접속하여 다이오드로 만들면, 식(15)에서 산출되는 값이 다이오드 임피던스가 된다.

마찬가지로, 제1 및 제2 소스 임피던스용 다이오드화 트랜지스터 블록(41a, 41b) 내의 트랜지스터(Msa 및 Msb)의 다이오드 임피던스 RMs는, 트랜지스터(Ms)의 게이트 폭을 Ws, 게이트 길이를 Ls로 하면, 식(16)으로 나타낼 수 있고, 제1 및 제2 부하용 다이오드화 트랜지스터 블록(42a, 42b) 내의 트랜지스터(ML1a∼ML4a 및 ML1b∼ML4b)의 다이오드 임피던스 RML는, 이들 트랜지스터(ML1a∼ML4a 및 ML1b∼ML4b)의 게이트 폭을 WL, 게이트 길이를 LL로 하면, 식(17)로 나타낼 수 있다.

RMs≒(K/√I)×√(Ls/Ws) …(16)

RML≒(K/√I)×√(LL/WL) …(17)

식(15)∼식(17)의 결과를 식(13)에 대입하면, (K/√(I))항이 없어져, 식(18) 을 얻을 수 있으며, 이득 A는, 각 MOS트랜지스터의 역치전압(Vt)이나 바이어스 전류의 영향을 받지 않고, 각 MOS트랜지스터의 게이트 사이즈와 개수의 비가 됨을 알 수 있다.

A=n×√(LL/WL)/(√(Ls1/Ws1)+m×√(Ls/Ws)) …(18)

연산 증폭기(Op Amp)를 사용한 역상 출력앰프의 경우, 게인 결정용 부궤환 저항이 증폭회로로서의 입력 임피던스를 저하시키지만, 제4 실시형태의 차동 증폭회로(40)에서는, 입력 임피던스가 MOS트랜지스터의 게이트 입력 임피던스이므로, 증폭회로로서의 입력 임피던스를 고임피던스로 유지할 수 있다.

각 MOS트랜지스터를 포화동작으로 간주할 수 있는 동작 범위 내에서는, 제1 실시형태와 마찬가지로, 항상, 식(13)∼식(18)이 성립하므로 선형성이 확보되어 파형 일그러짐을 일으키지 않는다.

이득이, 각 MOS트랜지스터의 역치전압(Vt)이나 바이어스 전류의 영향을 받지 않고, 각 MOS트랜지스터의 게이트 사이즈와 개수만의 함수가 되므로, 상기 차동 증폭회로(40)는, 도6의 모식도처럼, 전원라인 사이에 다단으로 병렬접속되어, 전원라인 전류와 전원라인 저항에 의한 전압 강하에 의해, 전원단자에서 먼 증폭회로(40)의 전원전압이 저하해 전원전류가 줄어도, 다단으로 이루어진 모든 차동 증폭회로(40)의 똑같은 전압 이득을 얻을 수 있다.

전원라인 사이에 다단으로 병렬접속된 경우에 있어, 전원전압이 저하해 전원전류가 줄어도, 똑같은 전압 이득을 얻을 수 있는 점은, 제1∼제3 실시형태의 소스 접지 증폭회로(30, 30A, 30B)에 있어서도 마찬가지이지만(식(9) 참조), 제4 실시형 태의 경우, 차동 증폭동작에 의한 직류 바이어스의 영향을 배제할 수 있어, 한층, 똑같은 전압 이득을 달성할 수 있다.

위에서 설명한 바와 같이, 표시용 기판의 검사에 사용하는 센서기판에서는, 도6에 나타나 있듯이, 증폭회로를, 다수, 동일한 전원라인 사이에 병렬로 접속할 것을 요하고 있다.

제4 실시형태의 차동 증폭회로(40)에서, 제1 및 제2 차동 증폭 MOS트랜지스터의 동작전류는, 입력 직류 바이어스 전원(VidC)의 전압에 관계없이 상기 흡입 정전류원(Is)에 의해 결정되므로, 트랜지스터의 역치전압(Vt)이 변동해도, 제1 및 제2 증폭 MOS트랜지스터(M1 및 M2)의 동작전류 I가 변동하지 않아, 고(高) 게인과 동작전류의 고(高) 안정의 양립이 용이해진다.

또한, 도6에 나타나 있듯이, 전원라인 사이에 증폭회로가 다단으로 병렬접속된 경우, 제1∼제3 실시형태의 소스 접지 증폭회로(30, 30A, 30B)에서는, 출력진폭이 커지면, 회로전류의 리플이 커져, 그대로 정전원(Vdd) 및 직류 소스 바이어스 전원(Vidc)의 전원전류의 리플(전원라인 노이즈로 이어짐)이 될 우려가 있으나, 제4 실시형태의 차동 증폭회로(40)에서는, 정상 부하전류와 역상 부하전류에 의해 상쇄되어, 전원전류 리플이 작아져 전원라인 노이즈의 발생이 작아진다.

위에서 설명한 센서기판에 적용할 경우는, 상기 정상 또는 역상 입력단자(Vip 또는 Vin) 중 어느 하나에, 미소 용량 결합 센서로부터 교류신호만이 수신되므로, 정입력 직류 바이어스 전원(Vidc)에서 고저항(예를 들어, MOS저항)을 통해 교류신호가 수신되는 정상 또는 역상 입력단자에 직류 바이어스를 공급하여, 교류 신호가 수신되지 않는 쪽의 입력단자는, 직접, 정입력 직류 바이어스 전원(Vidc)에 접속해 동작시킨다(예를 들어, 뒤에서 설명하는 도28∼도31 등의 형식을 적용).

(D-3) 제4 실시형태의 효과

제4 실시형태의 차동 증폭회로(40)에 따르면, 이하의 효과 (a)∼(k)를 가져올 수 있고, 그 결과, 제4 실시형태의 센서기판 및 검사장치에 따르면, 종래보다 한층 고정밀도의 검사를 실행할 수 있다.

(a) 이득이 각 MOS트랜지스터의 역치전압(Vt)이나 바이어스 전류의 영향을 받지 않고, 각 MOS트랜지스터의 게이트 사이즈와 트랜지스터 개수의 비에 의해 결정되는 차동 증폭회로를 실현할 수 있다.

예를 들어, 불과 25 cm를 조금 넘는 길이에 7168개 병렬로 설치하는, 센서기판상에 형성되는 센서회로 내의 증폭회로에, 제4 실시형태의 차동 증폭회로를 적용한 경우, 동일한 IC화 공정으로 차동 증폭회로를 생성해도, 센서기판상의 위치에 따라, MOS트랜지스터의 역치전압(Vt)이 약간 다를 우려가 있다. 그러나, 이득이, 각 MOS트랜지스터의 역치전압(Vt)들의 영향을 받지 않으므로, 병렬로 설치된 센싱용 증폭회로의 이득을 맞추는 것이 가능해진다.

(b) 연산 증폭기를 사용한 역상 출력앰프의 경우, 게인 결정용 부궤환 저항이 증폭회로로서의 입력 임피던스를 저하시키지만, 제4 실시형태의 증폭회로에서는, 입력 임피던스가 MOS트랜지스터의 게이트 입력 임피던스이므로, 증폭회로로서의 입력 임피던스를 고임피던스로 유지할 수 있다.

(c) 다이오드 임피던스를 사용하고 있지만, 각 MOS트랜지스터가 포화동작으로 간주할 수 있는 동작 범위에서는 선형성이 확보되어 파형 일그러짐을 일으키지 않는다.

(d) 부하용과 소스 임피던스용 MOS트랜지스터의 구조를 일치시키면, 저주파에서 고주파까지, 부하 임피던스와 소스쪽 임피던스의 비가 변화하지 않아, 저주파에서 고주파까지, 평탄한 게인 특성을 얻을 수 있다.

(e) 연산 증폭기 회로와 같은 출력에서 입력으로의 루프 부궤환 회로가 불필요하므로, 발진의 우려가 없다.

(f) 출력에서 입력으로의 루프 부궤환 회로가 불필요하므로, 입력부의 바이어스 전압과, 출력부의 바이어스 전압을, 자유로운 값으로 설정할 수 있다.

(g) N형(또는 P형) 단일 타입의 MOS트랜지스터로 구성할 수 있고, 저항소자를 사용하지 않는 회로이므로, IC화된 경우에, P형(또는 N형) 중 어느 하나의 트랜지스터 생성공정과 저항 생성공정이 불필요해져, 제조비용의 절감화와 단납기(短納期)화를 꾀할 수 있다.

(h) 트랜지스터에 비해 큰 면적을 필요로 하는 저항소자를 사용하고 있지 않으므로, IC화된 경우에, 종래의 저항소자를 사용한 증폭회로에 비해 소면적화(소형화)가 가능하다.

(i) 제1 및 제2 차동 증폭 MOS트랜지스터의 동작전류 I가, 입력 직류 바이어스 전원(Vidc)의 전압에 관계없이, 흡입 정전류원(Is)에 의해 결정되므로, 트랜지스터의 역치전압(Vt)의 변동에 영향을 받지 않아, 고(高) 게인과 동작전류의 고 (高) 안정의 양립이 용이해진다.

(j) 정상 부하전류와 역상 부하전류에 의해 상쇄되어, 전원전류 리플이 작아져 전원라인 노이즈의 발생이 작아진다.

(k) 상기 차동 증폭회로를 전원라인 사이에 다단으로 병렬접속하여, 전원단자에서 먼 차동 증폭회로의 전원전압이, 전원라인 전류와 전원라인 저항에 의해 저하해도, 각 단(段)의 차동 증폭회로 모두 안정적인 전압 이득을 얻을 수 있다.

(E) 제5 실시형태

이어서, 본 발명에 따른 센서기판 및 검사장치의 제5 실시형태를, 도면을 참조하면서 설명한다. 제5 실시형태는, 센서회로(8) 내의 증폭회로만이 앞서 설명한 실시형태와 다르므로, 이하에서는, 제5 실시형태에서의 증폭회로를 설명한다. 제5 실시형태의 증폭회로도 차동 증폭회로이다.

도7은, 제5 실시형태에 따른 차동 증폭회로의 구성을 나타낸 회로도로, 앞서 설명한 도면과 동일 및 대응 부분에는 동일 및 대응 부호를 달아 나타내고 있다.

제5 실시형태에 따른 차동 증폭회로(40A)는, 제4 실시형태에 따른 차동 증폭회로(40)에 대하여, 이하와 같은 차이점 및 공통점을 갖는다.

도7에서, 제5 실시형태에 따른 소스 접지 증폭회로(40A)는, 제4 실시형태의 차동 증폭회로(40)에서의 제1 및 제2 증폭 MOS트랜지스터(M1a 및 M1b)의 각 드레인과 이 차동 증폭회로의 정(正)출력단자 및 부(負)출력단자(Vop 및 Von)와의 접속, 및, 제1 및 제2 부하용 다이오드화 트랜지스터 블록(42a, 42b)과의 접속을 해제하 고, 정전원(Vdd)에 코먼단자를 접속하는 P채널의 제1 및 제2 전류 미러회로(43a 및 43b)를 부가하여, 제1 전류 미러회로(43a)의 입력에 제1 증폭 MOS트랜지스터(M1a)의 드레인을 접속하고, 제1 전류 미러회로(43a)의 출력과 제2 부전원(Vee1) 사이에 제2 부하용 다이오드화 트랜지스터 블록(42b)을 접속하여, 제2 부하용 다이오드화 트랜지스터 블록(42b)의 제1 전류 미러회로(43a)의 출력 접속단을 이 차동 증폭회로(40A)의 정출력단자(Vop)로 하도록, 제2 전류 미러회로(43b)의 입력에 제2 증폭 MOS트랜지스터(M1b)의 드레인을 접속하고, 제2 전류 미러회로(43b)의 출력과 제2 부전원(Vee1) 사이에 제1 부하용 다이오드화 트랜지스터 블록(42a)을 접속하여, 제1 부하용 다이오드화 트랜지스터 블록(42a)의 제2 전류 미러회로(43b)의 출력 접속단을 이 차동 증폭회로(40A)의 부출력단자(Von)로 하도록 구성되어 있다.

상기로부터 명백히 알 수 있듯이, 제5 실시형태에 따른 차동 증폭회로(40A)와 제4 실시형태의 차동 증폭회로(40)의 관계는, 제2 실시형태에 따른 소스 접지 증폭회로(30A)와 제1 실시형태의 소스 접지 증폭회로(30)의 관계와 동일하고, 제2 실시형태에 따른 소스 접지 증폭회로(30A) 및 제4 실시형태의 차동 증폭회로(40)의 설명으로 동작을 이해할 수 있으므로, 그 동작 설명은 생략한다.

단, 제5 실시형태에 따른 차동 증폭회로(40A)의 이득에 관하여, 간단히 보충한다. 제5 실시형태에 따른 차동 증폭회로(40A)에서는, 제1 및 제2 전류 미러회로(43a 및 43b)에 의해 전류 증폭이 가능하여, 전류 배율을 k로 하면, RML은 1/√k가 되고, 전류 배율 k에 의해, 이득 A는 √k배가 되어, 위에서 설명한 식(18)이 아니라, 식(19)가 성립하지만, 식(18)의 경우와 마찬가지로, 이득 A는, 각 MOS트랜지 스터의 역치전압(Vt)이나 바이어스 전류의 영향을 받지 않고, 각 MOS트랜지스터의 게이트 사이즈와 개수의 비에 따른다.

A=√k×n×√(LL/WL)/(√(Ls1/Ws1)+m×√(Ls/Ws)) …(19)

제5 실시형태에 의해서도, 제4 실시형태와 동일한 효과를 가져올 수 있다.

(F) 제6 실시형태

이어서, 본 발명에 따른 센서기판 및 검사장치의 제6 실시형태를, 도면을 참조하면서 설명한다. 제6 실시형태는, 센서회로(8) 내의 증폭회로만이 앞서 설명한 실시형태와 다르므로, 이하에서는, 제6 실시형태에서의 증폭회로를 설명한다.

도8은, 제6 실시형태에 따른 증폭회로의 구성을 나타낸 회로도로, 앞서 설명한 도면과 동일 및 대응 부분에는 동일 및 대응 부호를 달아 나타내고 있다.

도8에서, 제6 실시형태의 증폭회로는, 차동 증폭회로(40B)에, 소스 팔로우회로(44)를 부가한 것이다. 또한, 제4 실시형태의 차동 증폭회로(40)나 제5 실시형태의 차동 증폭회로(40A)에 소스 팔로우회로(44)를 부가하게 해도 된다.

제6 실시형태의 차동 증폭회로(40B)는, 제4 실시형태의 차동 증폭회로(40)에 대하여, 이하와 같은 차이점 및 공통점이 있다.

제6 실시형태의 차동 증폭회로(40B)는, 제4 실시형태의 차동 증폭회로(40)에서의 제1 및 제2 증폭 MOS트랜지스터(M1a 및 M1b)의 드레인과 역상 출력단자(Von) 및 정상 출력단자(Vop)의 접속을 해제하여, 역상 출력단자(Von)를 제1 캐스코드 MOS트랜지스터(M2a)의 드레인에 접속하고, 제1 캐스코드 MOS트랜지스터(M2a)의 게 이트를 캐스코드 게이트 바이어스 전원(Vb)에 접속하고, 제1 캐스코드 MOS트랜지스터(M2a)의 소스를 제1 증폭 MOS트랜지스터(M1a)의 드레인에 접속하고, 정상 출력단자(Vop)를 제2 캐스코드 MOS트랜지스터(M2b)의 드레인에 접속하고, 제2 캐스코드 MOS트랜지스터(M2b)의 게이트를 캐스코드 게이트 바이어스 전원(Vb)에 접속하고, 제2 캐스코드 MOS트랜지스터(M2b)의 소스를 제2 증폭 MOS트랜지스터(M1b)의 드레인에 접속하고, 제1 및 제2 증폭 MOS트랜지스터(M1a 및 M1b)의 소스 사이에 고역 보상용량(Cp)을 접속하고, 역상 출력단자(Von)와 정상 출력단자(Vop) 사이에 고역 커트용량(CL)을 접속하도록 구성되어 있다.

또한, 고역 보상이 불필요한 경우에는 고역 보상용량(Cp)을 생략하게 해도 되며, 고역 커트가 불필요한 경우에는 고역 커트용량(CL)을 생략하게 해도 된다. 위에서 설명한 제4 실시형태의 차동 증폭회로(40)나 제5 실시형태의 차동 증폭회로(40A)에 대해, 고역 보상용량(Cp)이나 고역 커트용량(CL)을 부가하게 해도 된다.

고역 보상용량(Cp)은, 위에서 설명한 접속점의 위치를 대신해, 제1 및 제2 소스 임피던스용 다이오드화 트랜지스터 블록(41a 및 41b) 내의 어느 하나의 다이오드화 트랜지스터의 단자 사이에 접속하게 해도 되고, 마찬가지로, 고역 커트용량(CL)도, 제1 및 제2 부하용 다이오드화 트랜지스터 블록(42a 및 42b) 내의 어느 하나의 다이오드화 트랜지스터의 단자 사이에 접속하게 해도 된다. 용량의 접속 위치 및 용량값에 따라, 고역 보상 특성, 및 고역 커트 특성이 변화한다.

고역 보상용량(Cp)이나 고역 커트용량(CL)의 기능은, 위에서 설명한 제4 실시형태의 기능과 동일하다.

차동 증폭회로에 있어서도, 정출력(Vop)단자와 부출력(Von)단자에, 소스 팔로우회로나 정류회로를 부가할 수 있으며, 도8은, 소스 팔로우회로(44)를 접속한 예를 나타내고 있다.

차동 증폭회로(40B)의 정상 출력단자(Vop)에 소스 팔로우회로(44)의 정상 입력단자(Vip1)가 접속되어 있고, 차동 증폭회로(40B)의 역상 출력단자(Von)에 소스 팔로우회로(44)의 역상 입력단자(Vin1)가 접속되어 있다.

소스 팔로우회로(44)는, 정상용(正相用) 및 역상용(負相用)의 2개의 소스 팔로우회로를 갖고 있다.

소스 팔로우회로(44)는, 이 소스 팔로우회로(44)의 정상 입력단자(Vip1) 및 역상 입력단자(Vin1) 중 어느 하나에 게이트를 접속하는 소스 팔로우 MOS트랜지스터(M3b, M3a)의 드레인을 제2 정전원(Vdd1)에 접속하고, 소스 팔로우 MOS트랜지스터(M3b, M3a)의 소스와 그랜드 사이에 소스 팔로우 부하 정전류원(Ida, Idb)을 접속하여, 소스 팔로우 MOS트랜지스터(M3b)의 소스를 소스 팔로우회로(44)의 정상 출력(Vop1)으로 하고, 소스 팔로우 MOS트랜지스터(M3a)의 소스를 소스 팔로우회로(44)의 역상 출력(Von1)으로 하도록 구성되어 있다. 또한, 제3 실시형태와 마찬가지로, 소스 팔로우 부하 정전류원(Ida, Idb)에 각각, 전압 유지용량을 병렬로 접속하게 해도 된다.

제6 실시형태의 소스 팔로우회로(44)도, 제3 실시형태의 소스 팔로우·정류회로(34)와 마찬가지로, 고입력 임피던스, 저출력 임피던스의 전압 버퍼회로로서 동작하고, 또한, 직류 전위를 변경(shift)시키는 레벨 시프트회로 기능을 갖는다.

제6 실시형태에 따르면, 차동 증폭동작면에 관해서는, 제4 실시형태와 동일한 효과를 가져올 수 있고, 고역 보상용량(Cp)이나 고역 커트용량(CL)의 기능이나 소스 팔로우회로(44)의 기능면에 관해서는, 제3 실시형태와 동일한 효과를 가져올 수 있다.

(G) 제7 실시형태

이어서, 본 발명에 따른 센서기판 및 검사장치의 제7 실시형태를, 도면을 참조하면서 설명한다. 제7 실시형태는, 센서회로(8) 내의 증폭회로만이 앞서 설명한 실시형태와 다르므로, 이하에서는, 제7 실시형태에서의 증폭회로를 설명한다.

(G-1) 제7 실시형태의 구성

도9는, 제7 실시형태에 따른 증폭회로의 구성을 나타낸 회로도로, 앞서 설명한 도면과 동일 및 대응 부분에는 동일 및 대응 부호를 달아 나타내고 있다.

도9에서, 제7 실시형태의 증폭회로(50)는, 차동 증폭부(52) 및 흡입 정전류원(53)을 갖는 차동 증폭회로(51)에, 소스 팔로우회로(44)를 부가한 것이다.

이하에서는, 소스 팔로우회로(44)에 대한 설명은 생략하고, 차동 증폭회로(51)에 관해 설명한다.

차동 증폭회로(51)는, 차동 증폭부(52), 흡입 정전류원(53), 및, 전원 레벨 시프트 다이오드화 트랜지스터(MLs)를 갖는다. 차동 증폭부(52)는, 차동 증폭회로 구성에서, 흡입 정전류원(53)을 제외한 부분이 해당한다. 제7 실시형태의 흡입 정 전류원(53) 및 전원 레벨 시프트 다이오드화 트랜지스터(MLs)는, 소스 팔로우회로(44) 내의 MOS트랜지스터(M3a, M3b)를 포함하는 증폭회로(50) 내의 트랜지스터의 역치전압(Vt)의 변동에 대한 출력 직류 바이어스 전압 보상의 기능을 갖는다.

차동 증폭부(52)는, 게이트를 상기 차동 증폭회로(51)의 정상 입력단자(Vip)로 하는 제1 차동 증폭 MOS트랜지스터(M1a)의 소스와 흡입 정전류원 단자(Is) 사이에 제1 부궤환용 소스저항(Rsa)을 접속하고, 제1 차동 증폭 MOS트랜지스터(M1a)의 드레인과 정전원단자(Vd) 사이에 제1 부하저항(RLa)을 접속하고, 게이트를 상기 차동 증폭회로(50)의 역상 입력단자(Vin)로 하는 제2 차동 증폭 MOS트랜지스터(M1b)의 소스와 흡입 정전류원 단자(Is) 사이에 제2 부궤환용 소스저항(Rsb)을 접속하고, 제2 차동 증폭 MOS트랜지스터(M1b)의 드레인과 정전원단자(Vd) 사이에 제2 부하저항(RLb)을 접속하여, 제1 부하저항(RLa)의 제1 차동 증폭 MOS트랜지스터(M1a)의 (드레인) 접속단을 상기 차동 증폭회로(50)의 역상 출력단자(Von)로 하고, 제2 부하저항(RLb)의 제2 차동 증폭 MOS트랜지스터(M1b)의 (드레인) 접속단을 상기 차동 증폭회로(51)의 정상 출력단자(Vop)로 하고 있다.

또한, 정전원(Vdd)과 차동 증폭부(52)의 정전원단자(Vd) 사이에, 게이트와 드레인을 접속한 전원 레벨 시프트 다이오드화 MOS트랜지스터(MLs)를 순방향 바이어스가 되도록 접속하고 있다.

흡입 정전류원(53)은, 차동 증폭부(52)의 흡입 정전류원 단자(Is)에 드레인을 접속하는 정전류원 출력 MOS트랜지스터(Mis)의 소스와 부전원(Vee) 사이에 정전류 설정저항(Rss)을 접속하고, 정전류원 출력 MOS트랜지스터(Mis)의 게이트와 정전 류원 레벨 시프트 MOS트랜지스터(Miss)의 소스를 정전류원 레벨 시프트 트랜지스터 바이어스 정전류원(Iss)에 접속하고, 정전류원 레벨 시프트 MOS트랜지스터(Miss)의 게이트에 정전류원 회로 게이트 바이어스 전원(Vb1)을 접속하고, 정전류원 레벨 시프트 MOS트랜지스터(Miss)의 드레인에 제3 정전원(Vdd2)을 접속하여 구성되어 있다.

(G-2) 제7 실시형태의 동작

제7 실시형태의 증폭회로에서의 차동 증폭동작 및 소스 팔로우회로 동작에 관해서는, 상기 설명으로 이해할 수 있으므로 설명을 생략한다.

정전원(Vdd)과 차동 증폭부(52)의 정전원단자(Vd) 사이에 접속되는 전원 레벨 시프트 다이오드화 MOS트랜지스터(MLs)의 순방향 바이어스 전압과, 차동 증폭부(52)의 흡입 정전류원 단자(Is)에 드레인을 접속하는 정전류원 출력 MOS트랜지스터(Mis)의 게이트와 소스 사이의 전압이 같아지도록 설정해 두고, 제1 및 제2 차동 증폭 MOS트랜지스터(M1a 및 M1b)의 각 드레인과 정전원단자(Vd) 사이에 접속되는 제1 및 제2 부하저항(RLa 및 RLb)의 무(無)신호시 단자간 전압과, 정전류원 출력 MOS트랜지스터(Mis)의 소스와 부전원(Vee) 사이에 정전류 설정저항(Rss)의 단자 간 전압이 같아지도록 설정해 둔다.

구체적으로, 전원 레벨 시프트 다이오드화 MOS트랜지스터(MLs)와 정전류원 출력 MOS트랜지스터(Mis)에는, 같은 전류가 흐르므로, 같은 게이트 폭, 같은 게이트 길이, 같은 역치전압(Vt)의 MOS트랜지스터로 하고, 제1 및 제2 부하저항(RLa 및 RLb)에는, 정전류 설정저항(Rss)에 흐르는 전류의 절반의 전류가 흐르므로, RLa=RLb=2×Rss로 한다.

위 설정에 의해, 정전원(Vdd)과 차동 증폭부(52)의 정출력 및 부출력단자(Vop 및 Von) 간 전위차와, 정전류원 레벨 시프트 MOS트랜지스터(Miss)의 소스 전위(Vb1o)와 부전원(Vee) 간 전위차가, 트랜지스터의 역치전압(Vt)의 변동에 관계없이, 식(20)에 나타나 있듯이, 항상 같아진다. 이하에서는, 식(20)의 관계를 '조건1'이라 칭하기로 한다.

Vdd-Vop=Vdd-Von=Vb1o-Vee …(20) (조건1)

더욱이, 정전류원 레벨 시프트 MOS트랜지스터(Miss), 및, 제1 및 제2 소스 팔로우 MOS트랜지스터(M3a 및 M3b)의 게이트 길이를 같게 설정하고, 제1 및 제2 소스 팔로우 MOS트랜지스터(M3a 및 M3b)와 정전류원 레벨 시프트 MOS트랜지스터(Miss)의 게이트 폭 비와, 제1 및 제2 소스 팔로우 부하 정전류원(Ida 및 Idb)의 출력전류(Ida 및 Idb)와 정전류원 레벨 시프트 트랜지스터 바이어스 정전류원(Iss)의 출력전류(Iss)의 전류비를 같게 설정하면, 식(21)에 나타나 있듯이, 제1 및 제2 소스 팔로우 MOS트랜지스터(M3a 및 M3b)의 게이트와 소스 사이의 전압과, 정전류원 레벨 시프트 MOS트랜지스터(Miss)의 게이트와 소스 사이의 전압이 같아진다.

Vip1-Vop1=Vin1-Von1=Vb1-Vb1o …(21)

Vip1=Vop, Vin1=Von이므로, 식(21)은 식(22)처럼 고쳐 쓸 수 있다. 이하에서는, 식(22)의 관계를 '조건2'라 칭하기로 한다.

Vop-Vop1=Von-Von1=Vb1-Vb1o …(22)(조건2)

위에서 설명한 식(20)과 식(22)의 각 변을, 각각 가산하면, 식(23)을 얻을 수 있고, Vo1=Vop1=Von1으로 하면, 식(23)은 식(24)처럼 변형할 수 있다.

Vdd-Vop1=Vdd-Von1=Vb1-Vee …(23)

Vo1=Vdd-Vb1+Vee …(24)

즉, 트랜지스터의 역치전압(Vt)의 변동에 관계없이, 정전원(Vdd)과 소스 팔로우회로(44)의 정출력 및 부출력단자(Vop1 및 Von1) 간 전위차를, 항상, 정전류원 회로 게이트 바이어스 전원(Vb1)과 부전원(Vee) 간 전위차와 같게 할 수 있다.

차동 증폭부(52)와 흡입 정전류원(53) 사이의 바이어스 전압 보상(조건1)과, 소스 팔로우회로(44) 내의 2개의 소스 팔로우회로의 레벨 시프트 전압에 대한 보상(조건2)은, 각각 독립적으로 할 수 있으므로, 차동 증폭부(52), 흡입 정전류원(53), 및, 소스 팔로우회로(44)의 MOS트랜지스터를 최적의 사이즈(성능)로 만들 수 있다.

제7 실시형태의 증폭회로를, 도6에 모식적으로 나타나 있듯이, 전원라인 사이에, 다수 병렬로 접속했을 때에는, 정전원(Vdd)의 정전원전류와 부전원(Vee)의 부전원전류가, 비례관계에 있어, 정전류원 회로 게이트 바이어스 전원(Vb1)에는 전원전류가 흐르지 않는다. 따라서, 정전류원 회로 게이트 바이어스 전원(Vb1)의 전원라인의 전압은, 어디서나 똑같다.

한편, 정전원(Vdd) 라인과 부전원(Vee) 라인에는, 각 전원전류가 흐르므로, 정전원 라인의 전압은 급전(給電) 부분에서 멀어짐에 따라, 전원라인 전류와 전원라인 저항의 전압 강하에 의해 전위가 저하해 가고, 또한, 부전원 라인의 전압은 급전 부분에서 멀어짐에 따라, 전원라인 전류와 전원라인 저항의 전압 강하에 의해 전위가 상승(전류의 방향이 정전원과 부전원에서 역방향)해 가므로, 정전원 라인의 단위길이의 저항과, 부전원 라인의 단위길이의 저항의 비와, 이들 정전원 및 부전원 라인에 흐르는 전류비가, 역비가 되도록 설정해 두면, 정전원 라인의 전압이 저하한 전압 ΔVdd와, 부전원 라인의 전압이 상승한 전압 ΔVee가 같아진다. 이 관계 ΔVdd=ΔVee를, 위에서 설명한 식(24)에 적용하면 식(25)를 얻을 수 있고, 급전 부분으로부터의 거리에 관계없이, 차동 증폭회로의 출력 바이어스(Vo1)가 일정해짐을, 즉, 트랜지스터의 역치전압(Vt)의 변동, 급전 부분으로부터의 거리에 관계없이, 차동 증폭회로의 출력 바이어스(Vo1)가 일정해짐을 알 수 있다.

Vo1=Vdd-ΔVdd-Vb1+Vee+ΔVee=Vdd-Vb1+Vee …(25)

(G-3) 제7 실시형태의 효과

제7 실시형태의 증폭회로(50)에 따르면, 이하의 효과 (a)∼(c)를 가져올 수 있고, 그 결과, 제7 실시형태의 센서기판 및 검사장치에 따르면, 종래보다 한층 고정밀도의 검사를 실행할 수 있다.

(a) MOS트랜지스터의 역치전압(Vt)이 변동해도, 무(無)입력시 정류출력 직류 바이어스 전압이 항상 일정한 차동 증폭회로를 얻을 수 있다.

(b) 전원라인 사이에 차동 증폭회로를 다단으로 병렬접속한 경우, 전원라인 전류와 전원라인 저항에 의한 전압 강하에 의해, 전원단자에서 먼 증폭회로의 전원전압이 저하하지만, 이 전원전압 저하에 대해, 무입력시 출력 직류 바이어스 전압 이 변동하지 않는 차동 증폭회로를 얻을 수 있다.

(c) MOS트랜지스터의 역치전압(Vt)의 변동에 대한, 차동 증폭부(52)와 흡입 정전류원(53) 사이의 바이어스 전압 보상(상기 조건1)과, 소스 팔로우회로(44) 내의 2개의 소스 팔로우회로의 레벨 시프트 전압에 대한 보상(상기 조건2)을 독립적으로 할 수 있으므로, 차동 증폭부(52), 흡입 정전류원(53) 및 소스 팔로우회로(44)의 MOS트랜지스터를, 최적의 사이즈(성능)로 만들 수 있다.

(H) 제8 실시형태

이어서, 본 발명에 따른 센서기판 및 검사장치의 제8 실시형태를, 도면을 참조하면서 설명한다. 제8 실시형태는, 센서회로(8) 내의 증폭회로만이 앞서 설명한 실시형태와 다르므로, 이하에서는, 제8 실시형태에서의 증폭회로를 설명한다.

도10은, 제8 실시형태에 따른 증폭회로의 구성을 나타낸 회로도로, 앞서 설명한 도면과 동일 및 대응 부분에는 동일 및 대응 부호를 달아 나타내고 있다.

제8 실시형태에 따른 증폭회로(50A)는, 제 7 실시형태의 증폭회로와 비교해, 이하와 같은 차이점 및 공통점을 갖는다.

제8 실시형태에 따른 증폭회로(50A)에서는, 제7 실시형태의 증폭회로(50)에서의 차동 증폭부(52)의 제1 부궤환용 소스저항(Rsa)을 제거하여, 제1 차동 증폭 MOS트랜지스터(M1a)의 소스를 제1 흡입 정전류원 단자(Isa)로 함과 동시에, 차동 증폭부(52)의 제2 부궤환용 소스저항(Rsb)을 제거하여, 제2 차동 증폭 MOS트랜지스터(M1b)의 소스를 제2 흡입 정전류원 단자(Isb)로 하고, 제1 및 제2 차동 증폭 MOS 트랜지스터(M1a 및 M1b)의 소스 사이에 소스저항(Rs)을 접속하여, 차동 증폭부(52A)를 구성하고 있다.

또한, 제8 실시형태에 따른 증폭회로(50A)에서는, 제7 실시형태의 증폭회로(50)에서의 정전류원 출력 MOS트랜지스터(Mis)와 정전류 설정저항(Rss)을 제거하여, 제1 흡입 정전류원 단자(Isa)에 드레인을 접속하는 제1 정전류원 출력 MOS트랜지스터(Misa)의 소스와 부전원(Vee) 사이에 제1 정전류 설정저항(Rssa)을 접속함과 동시에, 제2 흡입 정전류원 단자(Isb)에 드레인을 접속하는 제2 정전류원 출력 MOS트랜지스터(Misb)의 소스와 부전원(Vee) 사이에 제2 정전류 설정저항(Rssb)을 접속하고, 제1 및 제2 정전류원 출력 MOS트랜지스터(Misa 및 Misb)의 각 게이트와 정전류원 레벨 시프트 MOS트랜지스터(Miss)의 소스를 정전류원 레벨 시프트 트랜지스터 바이어스 정전류원(Iss)에 접속하여, 흡입 정전류원(53A)을 구성하고 있다.

제8 실시형태에 따른 증폭회로(50A)에서, 전원레벨 시프트 다이오드화 MOS트랜지스터(MLs)의 순방향 바이어스 전압과, 제1 및 제2 정전류원 출력 MOS트랜지스터(Misa 및 Misb)의 각 게이트와 소스 사이의 전압이 같아지도록 설정하고, 제1 및 제2 부하저항(RLa 및 RLb)의 무신호시 단자 간 전압과, 제1 및 제2 정전류 설정저항(Rssa 및 Rssb)의 단자간 전압이 같아지도록 설정해둔다.

구체적으로는, 전원 레벨 시프트 다이오드화 MOS트랜지스터(MLs)에 흐르는 전류의 절반의 전류가, 제1 및 제2 정전류원 출력 MOS트랜지스터(Misa 및 Misb)에 흐르므로, 전원 레벨 시프트 다이오드화 MOS트랜지스터(MLs)의 게이트 폭을, 제1 및 제2 정전류원 출력 MOS트랜지스터(Misa 및 Misb)의 게이트 폭의 2배로 설정해, 같은 게이트 길이, 같은 역치전압(Vt)의 MOS트랜지스터로 하고, 제1 및 제2 부하저항(RLa 및 RLb)과, 제1 및 제2 정전류 설정저항(Rssa 및 Rssb)에 같은 전류가 흐르도록 하여, RLa=RLb=Rssa=Rssb로 한다.

위 설정에 의해, 정전원(Vdd)과 차동 증폭부의 정출력 및 부출력단자(Vop 및 Von) 간 전위차와, 정전류원 레벨 시프트 MOS트랜지스터(Miss)의 소스 전위(Vb1o)와 부전원(Vee) 간 전위차가, 트랜지스터의 역치전압(Vt)의 변동에 관계없이, 항상 같아져, 위에서 설명한 조건1이 성립한다.

제8 실시형태에 따른 증폭회로(50A)도 제7 실시형태에 따른 증폭회로(50)와 마찬가지로 조건2는 성립한다.

위에서 설명한 조건1과 조건2가 동시에 성립하도록 하면, 제7 실시형태에 따른 증폭회로(50)와 마찬가지로, 정전원(Vdd)과 제1 및 제2 소스 팔로우회로의 정출력 및 부출력단자(Vop1 및 Von1) 간 전위차를, 트랜지스터의 역치전압(Vt)의 변동에 관계없이, 항상 정전류원 회로 게이트 바이어스 전원(Vb1)과 부전원(Vee) 간 전위차와 같게 할 수 있다.

제8 실시형태에 의해서도, 위에서 설명한 제7 실시형태와 동일한 효과를 가져올 수 있다.

(I) 제9 실시형태

이어서, 본 발명에 따른 센서기판 및 검사장치의 제9 실시형태를, 도면을 참조하면서 설명한다. 제9 실시형태는, 센서회로(8) 내의 증폭회로만이 앞서 설명한 실시형태와 다르므로, 이하에서는, 제9 실시형태에서의 증폭회로를 설명한다.

도11은, 제9 실시형태에 따른 증폭회로의 구성을 나타낸 회로도로, 앞서 설명한 도면과 동일 및 대응 부분에는 동일 및 대응 부호를 달아 나타내고 있다.

제9 실시형태에 따른 증폭회로(50B)는, 제7 실시형태의 증폭회로(50)와 비교해, 이하와 같은 차이점 및 공통점을 갖는다.

제9 실시형태에 따른 증폭회로(50B)에서는, 제7 실시형태의 증폭회로(50)에서의 정전류원 출력 MOS트랜지스터(Mis)와 정전류 설정저항(Rss)과 정전류원 레벨 시프트 트랜지스터 바이어스 정전류원(Iss)과, 소스 팔로우회로(44)의 제1 및 제2 소스 팔로우 부하 정전류원(Ida 및 Idb)을 제거하고 있다.

제9 실시형태에 따른 증폭회로(50B)에서는, 정전류원 레벨 시프트 MOS트랜지스터(Miss)의 소스에 제2 기준 정전류 설정저항(Rsss)의 한쪽 끝을 접속하고, 이 제2 기준 정전류 설정저항(Rsss)의 다른쪽 끝에, (1) 전류 미러회로의 입력단자가 되는 게이트 및 드레인을 접속하고, 부전원(Vee)에 이 전류 미러회로의 코먼단자가 되는 소스를 접속하는 정전류 설정 다이오드화 MOS트랜지스터(Mis1)와, (2) 차동 증폭부(53)의 흡입 정전류원 단자(Is)에 드레인을 접속하고, 게이트를 이 전류 미러회로의 입력단자에 접속하고, 소스를 이 전류 미러회로의 코먼단자에 접속하는 제1 전류 미러 전류 출력 MOS트랜지스터(Mm1)와, (3) 제1 소스 팔로우 MOS트랜지스터(M3a)의 소스에 드레인을 접속하고, 게이트를 이 전류 미러회로의 입력단자에 접속하고, 소스를 이 전류 미러회로의 코먼단자에 접속하는 제2 전류 미러 전류 출력 MOS트랜지스터(Mm2)와, (4) 제2 소스 팔로우 MOS트랜지스터(M3b)의 소스에 드레인 을 접속하고, 게이트를 이 전류 미러회로의 입력단자에 접속하고, 소스를 이 전류 미러회로의 코먼단자에 접속하는 제3 전류 미러 전류 출력 MOS트랜지스터(Mm3)를 접속하고 있다.

제9 실시형태에 따른 증폭회로(50B)에서, 전원 레벨 시프트 다이오드화 MOS트랜지스터(MLs)의 순방향 바이어스 전압과, 전류 미러회로의 정전류 설정 다이오드화 MOS트랜지스터(Mis1)의 순방향 바이어스 전압을 같게 설정하고, 제1 및 제2 부하저항(RLa 및 RLb)의 무신호시 단자간 전압과, 제2 기준 정전류 설정저항(Rsss)의 단자간 전압이 같아지도록 설정해둔다.

또는, 제1 및 제2 소스 팔로우 MOS트랜지스터(M3a 및 M3b)의 게이트와 소스 사이의 전압과, 전류 미러회로의 정전류 설정 다이오드화 MOS트랜지스터(Mis1)의 순방향 바이어스 전압을 같게 설정하고, 전원 레벨 시프트 다이오드화 MOS트랜지스터(MLs)의 순방향 바이어스 전압과, 정전류원 레벨 시프트 MOS트랜지스터(Miss)의 게이트와 소스 사이의 전압을 같게 설정하고, 제1 및 제2 부하저항(RLa 및 RLb)의 무신호시 단자간 전압과, 제2 기준 정전류 설정저항(Rsss)의 단자간 전압이 같아지도록 설정해둔다.

구체적으로는, 트랜지스터의 게이트 길이 및 역치전압(Vt)을 같게 하고, 게이트 폭은, 흘려보내는 전류값에 비례해 크게 하며, 저항값은, 흘려보내는 전류비의 역비로 한다.

위에 따라, 제7 실시형태에 따른 증폭회로(50)와 마찬가지로, 정전원(Vdd)과 소스 팔로우회로(44B)의 정출력 및 부출력단자(Vop1 및 Von1) 간 전위차를, 트랜지 스터의 역치전압(Vt)의 변동에 관계없이, 항상 정전류원 회로 게이트 바이어스 전원(Vb1)과 부전원(Vee) 간 전위차와 같게 할 수 있다.

(J) 제10 실시형태

이어서, 본 발명에 따른 센서기판 및 검사장치의 제10 실시형태를, 도면을 참조하면서 설명한다. 제10 실시형태는, 센서회로(8) 내의 증폭회로만이 앞서 설명한 실시형태와 다르므로, 이하에서는, 제10 실시형태에서의 증폭회로를 설명한다. 제10 실시형태의 증폭회로는, 전파(全波) 정류회로가 부가된 차동 증폭회로이다.

(J-1) 제10 실시형태의 구성

도12는, 제10 실시형태에 따른 증폭회로의 구성을 나타낸 회로도로, 앞서 설명한 도면과 동일 및 대응 부분에는 동일 및 대응 부호를 달아 나타내고 있다.

제10 실시형태에 따른 증폭회로(60)는, 제7 실시형태의 증폭회로(50)에서의 소스 팔로우회로(44)를, 전파 정류회로(61)로 치환한, 전파 정류회로가 부가된 차동 증폭회로이다. 즉, 차동 증폭부(52)의 정출력 및 부출력(Vop 및 Von)에 접속되는, 소스 팔로우회로(44)를, 제1 및 제2 입력단자(Vin1 및 Vip1)로부터 입력되는 전파 정류회로(61)로 치환한 것이다.

전파 정류회로(61)는, 소스 팔로우회로(44)의 제2 소스 팔로우 부하 정전류원(Idb)을 제거하고, 제1 및 제2 소스 팔로우 MOS트랜지스터(M3a 및 M3b)의 소스 사이를 접속하여 전파 정류 출력단자(Vo1)로 하고, 이 전파 정류 출력단자(Vo1)와 그랜드 사이에, 전압 유지용량(Ch)을 부가 접속한 것이다.

(J-2) 제10 실시형태의 동작

제10 실시형태에 따른 증폭회로(60)에서의, 차동 증폭회로 동작이나, MOS트랜지스터의 역치전압(Vt) 변동에 대한 (전파 정류출력(Vo1)의 무입력시) 직류 바이어스 전위의 보상 동작에 관해서는, 위에서 설명한 제7 실시형태의 증폭회로(50)와 동일하므로, 그 상세한 설명을 생략한다.

상기 제10 실시형태에서의 전파 정류회로(61)는, 제1 입력단자(Vin1)에 대응하는 소스 팔로우·정류회로(위에서 설명한 도4 참조)와, 제2 입력단자(Vip1)에 대응하는 소스 팔로우·정류회로를 융합한 것이다. 즉, 2개의 소스 팔로우·정류회로의 출력을 결합하고, 2개의 소스 팔로우 부하 정전류원(Ida 및 Idb)을 1개로 합쳐 다시 Ida로 하고, 마찬가지로, 2개의 전압 유지용량(Cha 및 Chb)을 1개로 합쳐 다시 전압 유지용량(Ch)으로 한 것으로, 2개의 입력전압(Vi1p와 Vi1n)의 높은 전위가 유효해져 낮은 전위 쪽이 무시되는 동작이 되며, 2개의 입력전압(Vi1p와 Vi1n)이 차동 신호이므로, 전파 정류 동작이 된다.

제7 실시형태와 마찬가지로, MOS트랜지스터의 역치전압(Vt)의 변동에 대한, 차동 증폭부(52)와 흡입 정전류원(53) 사이의 바이어스 전압 보상(상기 조건1)과, 전파 정류회로(61)의 소스 팔로우 MOS트랜지스터의 레벨 시프트 전압에 대한 보상(상기 조건2)을 독립적으로 할 수 있으므로, 차동 증폭부(52), 흡입 정전류원(53), 전파 정류회로(61)의 MOS트랜지스터를, 최적의 사이즈(성능)로 만들 수 있다.

또한, 도13에 모식적으로 나타나 있듯이, 전원라인 사이에, 제10 실시형태의 증폭회로(60)를 다단으로 병렬접속한 경우, 전원라인 전류와 전원라인 저항에 의한 전압 강하에 의해, 전원단자에서 먼 증폭회로(60)의 전원전압이 저하하지만, 제7 실시형태에서 설명한 것과 마찬가지로, 전원전압 저하에 대해 전파 정류출력(Vo1)의 무신호시 전류 바이어스 전위가 보상되어 변동하지 않는, 차동 증폭동작, 전파 정류 동작이 된다.

(J-3) 제10 실시형태의 효과

제10 실시형태의 증폭회로(60)에 따르면, 이하의 효과 (a)∼(c)를 가져올 수 있고, 그 결과, 제7 실시형태의 센서기판 및 검사장치에 따르면, 종래보다 한층 고정밀도의 검사를 실행할 수 있다.

(a) 차동 증폭회로(51)의 MOS트랜지스터의 역치전압(Vt)이 변동해도, 무입력시 정류출력 직류 바이어스 전압이 항상 일정한 차동 증폭동작에, 전파 정류 동작을 부가할 수 있다.

(b) 전원라인 사이에, 제10 실시형태의 증폭회로(60)를 다단으로 병렬접속한 경우, 전원라인 전류와 전원라인 저항에 의한 전압 강하에 의해, 전원단자에서 먼 증폭회로의 전원전압이 저하하지만, 전원전압 저하에 대해, 무입력시 출력 직류 바이어스 전압이 변동하지 않는 차동 증폭동작에, 전파 정류 동작을 부가할 수 있다.

(c) MOS트랜지스터의 역치전압(Vt)의 변동에 대한, 차동 증폭부(52)와 흡입 정전류원(53) 사이의 바이어스 전압 보상(상기 조건1)과, 전파 정류회로(61)의 소 스 팔로우 MOS트랜지스터의 레벨 시프트 전압에 대한 보상(상기 조건2)을 독립적으로 할 수 있으므로, 차동 증폭부(52), 흡입 정전류원(53), 전파 정류회로(61)의 MOS트랜지스터를 최적의 사이즈(성능)로 만들 수 있다.

(J-4) 제10 실시형태의 변형 실시형태

제10 실시형태의 증폭회로(60)는, 제7 실시형태의 증폭회로(50)에서의 소스 팔로우회로(44)를 전파 정류회로(61)로 치환한 것이지만, 제8 실시형태나 제9 실시형태의 증폭회로(50A, 50B)에서의 소스 팔로우회로(44, 44B)를 전파 정류회로로 치환하게 해도 된다.

상세한 설명은 생략하지만, 도14는, 제8 실시형태의 증폭회로(50A)에서의 소스 팔로우회로(44)를 전파 정류회로(61)로 치환한 것을 나타내고 있고, 도15는, 제9 실시형태의 증폭회로(50B)에서의 소스 팔로우회로(44B)를 전파 정류회로(61B)로 치환한 것을 나타내고 있다.

(K) 제11 실시형태

이어서, 본 발명에 따른 센서기판 및 검사장치의 제11 실시형태를, 도면을 참조하면서 설명한다. 제11 실시형태는, 센서회로(8) 내의 증폭회로만이 앞서 설명한 실시형태와 다르므로, 이하에서는, 제11 실시형태에서의 증폭회로를 설명한다. 제11 실시형태의 증폭회로는, 피크홀드 회로가 부가된 차동 증폭회로이다. 부가되는 피크홀드 회로는, 리셋 부착이다.

(K-1) 제11 실시형태의 구성

도16은, 제11 실시형태에 따른 증폭회로의 구성을 나타낸 회로도로, 앞서 설명한 도면과 동일 및 대응 부분에는 동일 및 대응 부호를 달아 나타내고 있다.

제11 실시형태에 따른 증폭회로(60C)는, 제7 실시형태의 증폭회로(50)에서의 소스 팔로우회로(44)를, 피크홀드 회로(62)로 치환한 피크홀드 회로가 부가된 차동 증폭회로이다. 즉, 차동 증폭부(52)의 정출력 및 부출력(Vop 및 Von)에 접속되는, 소스 팔로우회로(44)를, 제1 및 제2 입력단자(Vin1 및 Vip1)로부터 입력되는 피크홀드 회로(62)로 치환한 것이다.

제11 실시형태에 다른 증폭회로(60C)는, 제7 실시형태의 증폭회로(50)에서의 소스 팔로우회로(44)의 제1 및 제2 소스 팔로우 부하 정전류원(Ida 및 Idb)을 제거하고, 제1 및 제2 소스 팔로우 MOS트랜지스터(M3a 및 M3b)의 소스 사이를 접속하여 피크홀드 출력단자(Vo1)로 하고, 이 피크홀드 출력단자(Vo1)와 그랜드 사이에, 전압 유지용량(Ch)을 부가 접속함과 동시에, 스위치 구동 펄스 신호원(VpL)으로부터의 펄스 신호에 의해, 간헐적으로, 피크홀드 출력단자(Vo1)에 접속하는 전압 유지용량(Ch)의 단자를 피크홀드 리셋 바이어스 전원(Vb3)에 접속하는 스위치회로(Sw)와 이 스위치회로(Sw)의 전류를 제한하는 저항(Ro)의 직렬회로를 부가 접속하고 있다.

즉, 제11 실시형태에 따른 증폭회로(60C)에서는, 소스 팔로우 부하 정전류원(Ida)(도12 참조)이 흘려보내는 정전류(Ida)를 0(삭제)으로 하고, 대신에, 스위 치 구동 펄스 신호원(VpL)으로부터의 펄스 신호에 의해, 간헐적으로, 피크홀드 출력단자(Vo1)에 접속하는 전압 유지용량(Ch)의 단자를 피크홀드 리셋 바이어스 전원(Vb3)에 접속하는 스위치회로(Sw)를 설치하고 있다.

도16에 나타나 있는 리셋이 부착된 피크홀드 회로(62)는, 모식적으로 나타낸 것으로, 구체적인 회로는 도16에 나타나 있는 구성에 한정되지 않는다.

제11 실시형태에 따른 증폭회로(60C)에서는, 제1 및 제2 소스 팔로우 MOS트랜지스터(M3a 및 M3b)의 게이트와 소스 사이의 전압이, 거의 MOS트랜지스터의 역치전압(Vt)에서 정류 동작을 개시하므로, 정전류원 레벨 시프트 MOS트랜지스터(Miss)의 게이트와 소스 사이의 전압도, 거의 MOS트랜지스터의 역치전압(Vt)으로 할 필요가 있고, 정전류원 레벨 시프트 트랜지스터 바이어스 정전류원(Iss)의 출력전류(Iss)를 가능한 한 작은 전류로 하고, 또한, 정전류원 레벨 시프트 MOS트랜지스터(Miss)의 게이트 폭을 가능한 한 크게 한다.

(K-2) 제11 실시형태의 동작

제11 실시형태에 따른 증폭회로(60C)에서의, 차동 증폭회로 동작이나, MOS트랜지스터의 역치전압(Vt) 변동에 대한 (피크홀드 출력(Vo1)의 무입력시) 직류 바이어스 전위의 보상 동작에 관해서는, 위에서 설명한 제7 실시형태의 증폭회로(50)와 동일하므로, 그 상세한 설명을 생략한다.

상기 제11 실시형태는, 제7 실시형태의 증폭회로(50)에서의 소스 팔로우회로(44)를, 피크홀드 회로(62)로 치환하고 있으므로, 차동 증폭부(52)의 출력에 대 한 리셋이 부착된 피크홀드 동작을 실행한다. 스위치회로(Sw)가 오프(off)일 때, 차동 증폭부(52)의 출력(Vop 및 Von)의 피크를 홀드(피크를 검출)하고, 스위치회로(Sw)가 온(on)일 때, 피크 검출 출력을 피크홀드 리셋 바이어스 전원(Vb3)의 출력전압값으로 리셋한다. 또한, 저항(Ro)은, 스위치회로(Sw)가 온 상태가 됐을 때, 이 스위치회로(Sw)에 흐르는 리셋전류를 적정치로 제한하기 위한 것이다.

제7 실시형태와 마찬가지로, MOS트랜지스터의 역치전압(Vt)의 변동에 대한, 차동 증폭부(52)와 흡입 정전류원(53) 사이의 바이어스 전압 보상(상기 조건1)과, 피크홀드 회로(62)의 소스 팔로우 MOS트랜지스터의 레벨 시프트 전압에 대한 보상(상기 조건2)을 독립적으로 할 수 있으므로, 차동 증폭부(52), 흡입 정전류원(53), 피크홀드 회로(62)의 MOS트랜지스터를, 최적의 사이즈(성능)로 만들 수 있다.

또한, 위에서 설명한 도13에 모식적으로 나타나 있듯이, 전원라인 사이에, 제11 실시형태의 증폭회로(60C)를 다단으로 병렬접속한 경우, 전원라인 전류와 전원라인 저항에 의한 전압 강하에 의해, 전원단자에서 먼 증폭회로(60)의 전원전압이 저하하지만, 제3 실시형태에서 설명한 것과 마찬가지로, 전원전압 저하에 대해 피크홀드 출력(Vo1)의 무입력시 직류 바이어스 전위가 보상되어 변동하지 않는, 차동 증폭동작, 피크홀드 동작이 된다.

(K-3) 제11 실시형태의 효과

제11 실시형태의 증폭회로(60C)에 따르면, 이하의 효과 (a)∼(c)를 가져올 수 있고, 그 결과, 제11 실시형태의 센서기판 및 검사장치에 따르면, 종래보다 한 층 고정밀도의 검사를 실행할 수 있다.

(a) 차동 증폭회로(51)의 MOS트랜지스터의 역치전압(Vt)이 변동해도, 무입력시 피크홀드 출력의 직류 바이어스 전압이 항상 일정한 차동 증폭동작에, 피크홀드 동작을 부가할 수 있다.

(b) 전원라인 사이에, 제11 실시형태의 증폭회로(60C)를 다단으로 병렬접속한 경우, 전원라인 전류와 전원라인 저항에 의한 전압 강하에 의해, 전원단자에서 먼 증폭회로의 전원전압이 저하하지만, 전원전압 저하에 대해, 무입력시 출력 직류 바이어스 전압이 변동하지 않는 차동 증폭동작에, 피크홀드 동작을 부가할 수 있다.

(c) MOS트랜지스터의 역치전압(Vt)의 변동에 대한, 차동 증폭부(52)와 흡입 정전류원(53) 사이의 바이어스 전압 보상(상기 조건1)과, 피크홀드 회로(62)의 소스 팔로우 MOS트랜지스터의 레벨 시프트 전압에 대한 보상(상기 조건2)을 독립적으로 할 수 있으므로, 차동 증폭부(52), 흡입 정전류원(53), 피크홀드 회로(62)의 MOS트랜지스터를 최적의 사이즈(성능)로 만들 수 있다.

(K-4) 제11 실시형태의 변형 실시형태

제11 실시형태의 증폭회로(60C)는, 제7 실시형태의 증폭회로(50)에서의 소스 팔로우회로(44)를 피크홀드 회로(62)로 치환한 것으로, 도시하는 것은 생략하나, 제8 실시형태나 제9 실시형태의 증폭회로(50A, 50B)에서의 소스 팔로우회로(44, 44B)를 피크홀드 회로(62)로 치환하게 해도 된다.

(L) 제12 실시형태

이어서, 본 발명에 따른 센서기판 및 검사장치의 제12 실시형태를, 도면을 참조하면서 설명한다. 제12 실시형태는, 센서회로(8) 내의 증폭회로만이 앞서 설명한 실시형태와 다르므로, 이하에서는, 제12 실시형태에서의 증폭회로를 설명한다. 제12 실시형태에 따른 증폭회로는, 제7 실시형태에 따른 증폭회로의 저항을 다이오드화 트랜지스터 블록으로 치환한 것이다.

(L-1) 제12 실시형태의 구성

도17은, 제12 실시형태에 따른 증폭회로의 구성을 나타낸 회로도로, 앞서 설명한 도면과 동일 및 대응 부분에는 동일 및 대응 부호를 달아 나타내고 있다.

도17에서, 제12 실시형태의 증폭회로(70)는, 차동 증폭부(72) 및 흡입 정전류원(73)을 갖는 차동 증폭회로(71)에, 소스 팔로우회로(44)를 부가한 것이다.

이하에서는, 소스 팔로우회로(44)에 대한 설명은 생략하고, 차동 증폭회로(71)에 관하여 설명한다.

차동 증폭회로(71)는, 도9에 나타나 있는 제7 실시형태의 차동 증폭회로(51)와 마찬가지로, 차동 증폭부(72), 흡입 정전류원(73), 및, 전원 레벨 시프트 다이오드화 트랜지스터(MLs)를 갖는다.

차동 증폭부(72)는, 제7 실시형태의 차동 증폭부(52)에서의 제1 및 제2 부궤환용 소스저항(Rsa 및 Rsb)을, 게이트와 드레인을 접속하여 드레인과 소스 사이를 다이오드로 만드는 다이오드화 트랜지스터를 유한개(0개 포함)만큼 직/병렬접속하여 구성한 제1 및 제2 소스 임피던스용 다이오드화 트랜지스터 블록(41a 및 41b)로 치환함과 동시에, 제7 실시형태의 차동 증폭부(52)에서의 제1 및 제2 부하저항(RLa 및 RLb)을, 게이트와 드레인을 접속하여 드레인과 소스 사이를 다이오드로 만드는 다이오드화 트랜지스터를 유한개만큼 직/병렬접속하여 구성한 제1 및 제2 부하용 다이오드화 트랜지스터 블록(42a 및 42b)으로 치환한 것과 동일한 구성을 갖고 있다.

또한, 흡입 정전류원(73)은, 제7 실시형태의 흡입 정전류원(53)에서의 정전류 설정저항(Rss)을, 게이트와 드레인을 접속하여 드레인과 소스 사이를 다이오드로 만드는 다이오드화 트랜지스터를 유한개만큼 직/병렬접속하여 구성한 흡입 정전류 설정용 다이오드화 트랜지스터 블록(74)으로 치환한 것과 동일한 구성을 갖고 있다.

(L-2) 제12 실시형태의 동작

이하에서는, 제12 실시형태에 따른 증폭회로(70)의 특징적인 동작에 관하여 간단히 언급한다.

전압 이득은, 위에서 설명한 제4(∼제6) 실시형태와 마찬가지로, MOS트랜지스터의 게이트 사이즈와, 각 다이오드화 트랜지스터의 개수에 의해 결정되고, MOS트랜지스터의 역치전압(Vt)의 변동에 대해 변동하지 않으며, 또한, 제7(∼제9) 실시형태와 마찬가지로, 대응하는 소자 간의 전압 강하를 일치시킴으로써, 제7(∼제 9) 실시형태와 마찬가지로, MOS트랜지스터의 역치전압(Vt)이 변동해도, 무입력시 정류출력 직류 바이어스 전압이 항상 일정한 차동 증폭회로를 얻을 수 있다.

위 동작은, 제4(∼제6) 실시형태나 제7(∼제9) 실시형태와 마찬가지로, 전원라인 사이에 제12 실시형태에 따른 증폭회로(70)를 다단으로 병렬접속한 경우(도6 참조), 전원라인 전류와 전원라인 저항에 의한 전압 강하에 의해, 전원단자에서 먼 증폭회로의 전원전압이 저하하지만, 이 전원전압 저하에 대해, 전압 이득 및 무입력시 출력 직류 바이어스 전압이 변동하지 않는 증폭회로를 얻을 수 있어, 그 결과, 다단으로 이루어진 모든 증폭회로(70)에 똑같은 전압 이득을 얻을 수 있다.

(L-3) 제12 실시형태의 효과

제12 실시형태의 증폭회로(70)에 따르면, 이하의 효과 (a)∼(i)를 가져올 수 있고, 그 결과, 제12 실시형태의 센서기판 및 검사장치에 따르면, 종래보다 한층 고정밀도의 검사를 실행할 수 있다. 하기의 일부의 효과는, 앞서 설명한 실시형태에서 설명한 이유에 따라 가져올 수 있다.

(a) 이득이 각 MOS트랜지스터의 역치전압(Vt)이나 바이어스 전류의 영향을 받지 않고, 각 MOS트랜지스터의 게이트 사이즈와 트랜지스터 개수의 비에 의해 결정되는 차동 증폭동작을 실현할 수 있다.

(b) 연산 증폭기(Op Amp)를 사용한 역상 출력앰프의 경우, 게인 결정용 부궤환 저항이 증폭회로로서의 입력 임피던스를 저하시키지만, 상기 실시형태의 증폭회로에서는, 입력 임피던스가 MOS트랜지스터의 게이트 입력 임피던스이므로, 증폭회 로로서의 입력 임피던스를 고임피던스로 유지할 수 있다.

(c) 다이오드 임피던스를 사용하고 있지만, 각 MOS트랜지스터를 포화동작으로 간주할 수 있는 동작 범위에서는 선형성이 확보되어 파형 일그러짐을 일으키지 않는다.

(d) 부하용과 소스 임피던스용 MOS트랜지스터의 구조를 일치시키면, 저주파에서 고주파까지, 부하 임피던스와 소스쪽 임피던스의 비가 변화하지 않아, 저주파에서 고주파까지, 평탄한 게인 특성을 얻을 수 있다.

(e) 연산 증폭기 회로와 같은 출력에서 입력으로의 루프 부궤환 회로가 불필요하므로, 발진의 우려가 없다.

(f) 출력에서 입력으로의 루프 부궤환 회로가 불필요하므로, 입력부의 바이어스 전압과, 출력부의 바이어스 전압을, 자유로운 값으로 설정할 수 있다.

(g) N형(또는 P형) 단일 타입의 MOS트랜지스터로 구성할 수 있고, 저항소자를 사용하지 않는 회로이므로, IC화된 경우에, P형(또는 N형) 중 어느 하나의 트랜지스터 생성공정과 저항 생성공정이 불필요해져, 제조비용의 절감화와 단납기(短納期)화를 꾀할 수 있다.

(h) 제4(∼제6) 실시형태와 마찬가지로, 대응하는 소자 간의 전압 강하를 일치시킴으로써, MOS트랜지스터의 역치전압(Vt)이 변동해도, 무입력시 정류출력 직류 바이어스 전압이 항상 일정한 차동 증폭회로를 얻을 수 있다.

(i) 전원라인 사이에, 상기 실시형태의 증폭회로를 다단으로 병렬접속한 경우, 전원라인 전류와 전원라인 저항에 의한 전압 강하에 의해, 전원단자에서 먼 증 폭기의 전원전압이 저하하지만, 이 전원전압 저하에 대해, 전압 이득 및 무입력시 출력 직류 바이어스 전압이 변동하지 않는 증폭회로를 얻을 수 있다.

(L-4) 제12 실시형태의 변형 실시형태

도18은, 제12 실시형태의 증폭회로(70)를, 일부 변형한 증폭회로(70A)를 나타낸 회로도이다.

증폭회로(70A)는, 제12 실시형태의 증폭회로(70)에서, 정전원(Vdd)과 차동 증폭부(72)의 정전원단자(Vd) 사이에 접속하는 게이트와 드레인을 접속한 전원 레벨 시프트 다이오드화 MOS트랜지스터(MLs)를, 제1 및 제2 전원 레벨 시프트 다이오드화 MOS트랜지스터(MLsa 및 MLsb)로 나누고, 각각을 부하소자로서, 제1 및 제2 부하용 다이오드화 트랜지스터 블록(42a 및 42b)의 각각에 부가한 것이다.

상기 증폭회로(70A)에 의해서도, 제12 실시형태의 증폭회로(70)와 동일한 효과를 가져올 수 있다.

도19는, 제12 실시형태의 증폭회로(70)를, 일부 변형한 증폭회로(70B)를 나타낸 회로도이다.

증폭회로(70B)는, 증폭회로(70A)와 마찬가지로, 제12 실시형태의 증폭회로(70)에서의 전원 레벨 시프트 다이오드화 MOS트랜지스터(MLs)를, 제1 및 제2 전원 레벨 시프트 다이오드화 MOS트랜지스터(MLsa 및 MLsb)로 나누고 있다.

또한, 증폭회로(70B)는, 증폭회로(70A)에서, (1) 정전류원 출력 MOS트랜지스터(Mis)와, 다이오드화 트랜지스터(Mis1∼Mis3)를 유한개 직/병렬접속하여 구성한 흡입 정전류 설정용 다이오드화 트랜지스터 블록(74)과, 정전류원 레벨 시프트 트랜지스터 바이어스 정전류원(Iss)과, 소스 팔로우회로(44)의 제1 및 제2 소스 팔로우 부하 정전류원(Ida 및 Idb)를 제거하고, 대신에, (2) 정전류원 레벨 시프트 MOS트랜지스터(Miss)의 소스에, 게이트와 드레인을 접속하여 드레인과 소스 사이를 다이오드로 만드는 다이오드화 트랜지스터(Mis2∼Mis4)를 유한개 직/병렬접속하여 구성한 기준 정전류 설정용 다이오드화 트랜지스터 블록(75)의 한쪽 끝을 접속하고, (3) 기준 정전류 설정용 다이오드화 트랜지스터 블록(75)의 다른쪽 끝에, (3-1) 전류 미러회로의 입력단자가 되는 게이트 및 드레인을 접속하고 부전원(Vee)에 이 전류 미러회로의 코먼단자가 되는 소스를 접속하는 정전류 설정 다이오드화 MOS트랜지스터(Mis1)와, (3-2) 차동 증폭부(72A)의 흡입 정전류원 단자(Is)에 드레인을 접속하고 게이트를 이 전류 미러회로의 입력단자에 접속하고 소스를 이 전류 미러회로의 코먼단자에 접속하는 제1 전류 미러 전류 출력 MOS트랜지스터(Mm1)와, (3-3) 제1 소스 팔로우 MOS트랜지스터(M3a)의 소스에 드레인을 접속하고 게이트를 이 전류 미러회로의 입력단자에 접속하고 소스를 이 전류 미러회로의 코먼단자에 접속하는 제2 전류 미러 전류 출력 MOS트랜지스터(Mm2)와, (3-4) 제2 소스 팔로우 MOS트랜지스터(M3b)의 소스에 드레인을 접속하고 게이트를 이 전류 미러회로의 입력단자에 접속하고 소스를 이 전류 미러회로의 코먼단자에 접속하는 제3 전류 미러 전류 출력 MOS트랜지스터(Mm3)를 접속하여 구성되어 있다.

기준 정전류 설정용 다이오드화 트랜지스터 블록(75)은, 도11에 나타나 있는 제9 실시형태에서의 기준 정전류 설정저항(Rsss)에 대응하는 것이다.

따라서, 증폭회로(70B)에서의 흡입 정전류원(73B) 및 소스 팔로우회로(44B)의 작용 효과는, 제9 실시형태와 동일하다.

(M) 제13 실시형태

이어서, 본 발명에 따른 센서기판 및 검사장치의 제13 실시형태를, 도면을 참조하면서 설명한다. 제13 실시형태는, 센서회로(8) 내의 증폭회로만이 앞서 설명한 실시형태와 다르므로, 이하에서는, 제13 실시형태에서의 증폭회로를 설명한다.

도20은, 제13 실시형태에 따른 증폭회로의 구성을 나타낸 회로도로, 앞서 설명한 도면과 동일 및 대응 부분에는 동일 및 대응 부호를 달아 나타내고 있다.

제13 실시형태에 따른 증폭회로(80)는, 도18에 나타나 있는 제12 실시형태의 제1 변형 실시형태에서의 증폭회로(70A)의 소스 팔로우회로(44)를, 전파 정류회로(61)로 치환한 것이다.

전파 정류회로(61)는, 도12에 나타나 있는 제10 실시형태의 증폭회로(60)에서의 전파 정류회로(61)와 동일한 구성을 갖고, 동일한 작용 효과를 가져오는 것이다.

MOS트랜지스터의 역치전압(Vt)이 변동해도, 전압 이득 및 무입력시 정류출력 직류 바이어스 전압이 항상 일정해지는 동작은, 제12 실시형태나 그 변형 실시형태와 동일하고, 차동 증폭부(72A)의 정출력 및 부출력(Vop 및 Von)에 접속되는 소스 팔로우회로(44)를, 제1 및 제2 입력단자(Vin1 및 Vip1)에서 전파 정류회로(61)로 치환함으로써, 단순한 차동 증폭동작에서, 전파 정류회로가 부가된 차동 증폭회로 의 동작으로 변경한다.

제12 실시형태나 그 변형 실시형태와 마찬가지로, 전원라인 사이에 증폭회로를 다단으로 병렬접속한 경우(도13 참조), 전원라인 전류와 전원라인 저항에 의한 전압 강하에 의해, 전원단자에서 먼 증폭회로의 전원전압이 저하하지만, 이 전원전압 저하에 대해, 전압 이득 및 무입력시 출력 직류 바이어스 전압이 변동하지 않는, 전파 정류회로가 부가된 차동 증폭회로를 얻을 수 있다.

제13 실시형태에 따른 증폭회로(80)에 의해서도, 제12 실시형태와 동일한 효과를 가져올 수 있고, 또한, 출력을 전파 정류출력으로 할 수 있어, 그 결과, 제13 실시형태의 센서기판 및 검사장치에 따르면, 종래보다 한층 고정밀도의 검사를 실행할 수 있다.

제13 실시형태에 따른 증폭회로(80)는, 도18에 나타나 있는 제12 실시형태의 제1 변형 실시형태에서의 증폭회로(70A)의 소스 팔로우회로(44)를, 전파 정류회로(61)로 치환한 것이었지만, 다른 회로로 치환하게 해도 된다.

도21은, 제12 실시형태의 제2 변형 실시형태에서의 증폭회로(70B)에서의 소스 팔로우회로(44B)를 전파 정류회로(61B)로 치환한 증폭회로(80A)(제13 실시형태에 대한 제1 변형 실시형태)를 나타내고 있고, 도22는, 제12 실시형태의 제1 변형 실시형태에서의 증폭회로(70A)의 소스 팔로우회로(44)를, 리셋이 부착된 피크홀드 회로(62)로 치환한 증폭회로(80B)(제13 실시형태에 대한 제2 변형 실시형태)를 나타내고 있다.

도21에 나타나 있는 증폭회로(80A)나 도22에 나타나 있는 증폭회로(80B)의 동작이나 작용 효과에 관해서는, 앞서 설명한 실시형태의 설명으로 쉽게 이해할 수 있으므로, 그 설명은 생략한다.

(N) 기타 실시형태

상기 각 실시형태의 설명에서도, 각종 변형 실시형태에 관해 언급했지만, 하기 예시된 변형 실시형태를 더 들 수 있다.

(N-1) 차동 증폭회로에, 소스 팔로우회로, 전파 정류회로 또는 리셋이 부착된 피크홀드 회로 등의 부가회로를 부가하는 증폭회로는, 이하의 조건 등을 만족하면 되고, 앞서 설명한 실시형태나 그 변형 실시형태에 한정되는 것은 아니다.

부가회로를 부가하고 있는 증폭회로에서는, MOS트랜지스터의 역치전압(Vt), 및, 정전원 및 부전원전압(Vdd 및 Vee)의 변동에 대해, 위에서 설명한 식(23)∼식(25)가 항상 성립하도록 하는 것이 포인트이며, 그 전제는, 식(20) 및 식(22)에 나타나 있는 조건1 및 조건2가 성립하는 것이다. 이하에, 식(23)∼식(25), 식(20) 및 식(22)를 다시 게재한다.

Vdd-Vop1=Vdd-Von1=Vb1-Vee …(23)

Vo1=Vdd-Vb1+Vee …(24)

Vo1=Vdd-ΔVdd-Vb1+Vee+ΔVee

=Vdd-Vb1+Vee …(25)

Vdd-Vop=Vdd-Von=Vb1o-Vee …(20)(조건1)

Vop-Vop1=Von-Von1=Vb1-Vb1o …(22)(조건2)

위 조건1 및 조건2를 성립시키는 회로구성이면, 위에서 설명한 증폭회로의 실시형태나 그 변형 실시형태에 한정되지 않는다.

예를 들어, 도23에 나타나 있는 제14 실시형태의 증폭회로(90)처럼, 정전류원 레벨 시프트 트랜지스터 바이어스 정전류(Iss) 값과, 차동 증폭부의 흡입 정전류(Is) 값을 같은 값으로 하고, 정전류원 출력 MOS트랜지스터(Mis)의 역할을 정전류원 레벨 시프트 트랜지스터(Miss)에 겸하게 하는 구성으로 하면, 제1 및 제2 소스 팔로우 MOS트랜지스터(M3a 및 M3b)의 각 게이트와 소스 사이의 전압은, 정전류원 레벨 시프트 트랜지스터(Miss)의 게이트와 소스 사이의 전압이 아니라, 정전류 설정용 다이오드화 트랜지스터 블록(도23에서는 Mis1∼Mis4) 중 어느 하나의 다이오드 전압과 같고, 나머지 정전류 설정용 다이오드화 트랜지스터의 다이오드 전압과 정전류원 레벨 시프트 트랜지스터(Miss)의 게이트와 소스 사이의 전압의 합이, 부하용 다이오드화 트랜지스터 블록(도23에서는 MLsa∼ML3a, 또는, MLsb∼ML3b)의 다이오드 전압의 합과 같아지면 된다.

또한, 정전류원 레벨 시프트 트랜지스터(Miss)의 게이트와 소스 사이의 전압과, 제1 및 제2 소스 팔로우 MOS트랜지스터(M3a 및 M3b)의 각 게이트와 소스 사이의 전압이 같아지고, 정전류 설정용 다이오드화 트랜지스터 블록(도23에서는 Mis1∼Mis4)의 다이오드 전압의 합과, 부하용 다이오드화 트랜지스터 블록(도23에서는 MLsa∼ML3a, 또는, MLsb∼ML3b)의 다이오드 전압의 합이 같아지는 구성이어도 된다.

또 예를 들어, 도24에 나타나 있는 제15 실시형태의 증폭회로(91)처럼, 반대 로, 차동 증폭부로의 흡입 정전류(Is)의 생성회로의 정전류(Is)에서, 전류 미러회로를 사용하여, 정전류원 레벨 시프트 트랜지스터 바이어스 정전류(Iss)나, 제1 및 제2 소스 팔로우 MOS트랜지스터(M3a 및 M3b)의 소스 팔로우 부하 정전류(Ida 및 Idb)를 생성하게 해도 된다.

더욱이 또, 출력부가 소스 팔로우 출력회로 구성이 아니라, 전파 정류회로 구성이나, 리셋이 부착된 피크홀드 회로일 경우, 제1 및 제2 소스 팔로우 MOS트랜지스터(M3a 및 M3b)의 소스 팔로우 부하전류(Ida)가 미소(微小) 전류가 되므로, 정전류원 레벨 시프트 MOS트랜지스터(miss)의 정전류(Iss)도 미소 전류가 된다. 이와 같은 경우, 도25에 나타나 있는 제16 실시형태의 증폭회로(92)처럼, 차동 증폭부의 비교적 큰 흡입 정전류(Is)와, 미소 전류인 정전류원 레벨 시프트 MOS트랜지스터(miss)의 정전류(Iss)의 중간적인 제2 기준 정전류(Isss)를 생성하는 제2 기준 정전류 생성회로를 부가하고, 전류 미러회로를 사용하여, 이 제2 기준 정전류(Isss)에서, 차동 증폭부의 흡입 정전류(Is)와, 정전류원 레벨 시프트 MOS트랜지스터(Miss)의 정전류(Iss)와, 제1 및 제2 소스 팔로우 MOS트랜지스터(M3a 및 M3b)의 소스 팔로우 부하전류(Ida)를 생성하게 해도 된다.

도25에 나타나 있는 제16 실시형태의 증폭회로(92)의 구조는, 제4∼제9 실시형태와 같은 저항과 MOS트랜지스터가 혼재하는 경우에도 적용할 수 있어, 도26에는, 이를 적용한 제17 실시형태의 증폭회로(93)를 나타내고 있다. 증폭회로(93)에서는, 차동 증폭회로 흡입 정전류원 쪽의 제2 기준 정전류 설정저항(Rsss)의 전압 강하와 부하쪽 저항(RLa 및 RLb)의 전압 강하를 맞추고, 또한, 차동 증폭회로 흡입 정전류원쪽 정전류원 레벨 시프트 MOS트랜지스터(Miss)의 소스 전위(Vb1o)와 부전원(Vee) 사이에, 제2 정전류원 레벨 시프트 MOS트랜지스터(Misss)와 전류 미러 전류 기준 MOS트랜지스터(Mis1)와, 2개의 MOS트랜지스터가 접속되므로, 이에 맞춰, 부하쪽 전원 레벨 시프트 다이오드화 MOS트랜지스터도 MLs1과 MLs2와, 2개분의 MOS트랜지스터를 접속한다.

조건1 및 조건2 중에서, 대응하는 트랜지스터의 드레인과 소스 사이의 바이어스 전압도 맞추는 것이 바람직하다.

(N-2) 본 발명의 센서기판에 설치된 증폭회로에 신호를 공급하는 신호원도, 상기 각 실시형태의 신호원에 한정되는 것이 아니라, 아래에 예시된 신호원을 적용하게 해도 된다. 예를 들어, 위에서 설명한 센서기판상의 센서전극이 픽업한 신호를, 증폭회로에 공급시, 하기 등가회로를 나타내는 신호원으로부터의 신호로 간주할 수 있게 하여, 증폭회로에 공급하게 하면 된다.

도27에 나타나 있는 신호원은, 출력에 입력 바이어스 저항(Ri)이 접속된 입력 직류 바이어스 전원(Vidc)과, 출력에 입력 DC 디커플링 용량(Ci)이 접속된 입력 교류신호원(Vs)을, 그랜드와 신호원 출력(Vso) 사이에 병렬로 접속하는 구성의 신호원이다. 이들 저항(Ri) 및 용량(Ci)에서 고주파 통과 필터(High Pass Filter)가 구성되어 있다.

도28에 나타나 있는 신호원은, 도27에 나타나 있는 신호원의 출력을 정출력(Vspo)으로 하고, 입력 직류 바이어스 전원(Vidc)의 출력을 신호원의 부출력(Vsno)으로 한, 불평형형 차동 신호원이다.

도27 및 도28에 나타나 있는 신호원에서의 입력 바이어스 저항(Ri)은, 입력 바이어스 MOS저항이나 입력 바이어스 저항용 다이오드화 MOS트랜지스터로 해도 된다. 도29는, 도28에 나타나 있는 신호원의 입력 바이어스 저항(Ri)을, 입력 바이어스 MOS저항으로 치환한 것이다. 도30은, 도28에 나타나 있는 신호원의 입력 바이어스 저항(Ri)을, 입력 바이어스 저항용 다이오드화 MOS트랜지스터의 직렬회로로서 구성한 것이며, 도31은, 도28에 나타나 있는 신호원의 입력 바이어스 저항(Ri)을, 입력 바이어스 저항용 다이오드화 MOS트랜지스터의 병렬회로로서 구성한 것이다.

차동 증폭부를 갖는 상기 각 실시형태의 증폭회로는, 교류신호원이 편상(片相)신호인 불평형형 차동 신호원으로부터의 신호를 증폭하는 것을 나타내고 있지만, 교류신호원이 정상출력과 역상출력을 갖는 평형형 차동 신호원으로부터의 신호를 증폭하도록 적용해도 된다.

도32∼도36에는, 위에서 설명한 각종 불평형형 차동 신호원에 대응하는, 평형형 차동 신호원의 구성을 나타내고 있다.

(N-3) 상기 각 실시형태에서, 전류 미러회로로서 여러가지를 설명했지만, 다른 구성의 전류 미러회로를 적용해도 되는 것은 말할 것도 없다.

예를 들어, 도37에 나타나 있는 구성의 전류 미러회로를 적용해도 된다. 도37은, 정전류원 출력 MOS트랜지스터(Mis)의 소스와 부전원(Vee) 사이에, 드레인과 게이트를 접속해 다이오드화한 복수의 MOS트랜지스터(Mis1∼Mis3)(3개에 한정되지 않음)로 구성하는 정전류 설정용 다이오드화 트랜지스터 블록을 접속하여, 생성되는 정전류(Iss)를, 게이트와 드레인을 접속해 다이오드화한 전류 미러 전류 기준 트랜지스터(Mis1)에 흘려보내고, 이 전류 미러 전류 기준 트랜지스터(Mis1)의 게이트에 게이트를 접속하고 이 전류 미러 전류 기준 트랜지스터(Mis1)의 소스에 소스를 접속하여 드레인에서 정전류를 출력하는 전류 미러 전류 출력 MOS트랜지스터(Mm1∼Mm2)로 구성하는 전류 미러회로에, 캐스코드 접속 MOS트랜지스터(Mis2, Mm1a 및 Mm2a)를 더 부가한 전류 미러회로로서, 이들 구성에 한정되지는 않는다.

(N-4) 상기 각 실시형태는, 제1 및 제2 차동 증폭 MOS트랜지스터(M1a 및 M1b) 쪽으로부터 정전류를 끌어들이는 흡입 정전류원이 1개인 것을 나타내고 있지만, 도38에 나타나 있듯이, 2개의 정전류원을 갖는 것이어도 된다.

도38에서는, 종래의 제1 및 제2 부궤환용 소스저항(Rsa 및 Rsb)의 합의 값에 상당하는 소스저항(Rs)을, 제1 및 제2 차동 증폭 MOS트랜지스터(M1a 및 M1b)의 소스 사이에 접속하고, 단일 흡입 정전류원을 2개로 나눠, 각각, 종래의 정전류값(Is)의 절반의 흡입 정전류를 흘려보내는 제1 및 제2 흡입 정전류원(Isa 및 Isb)으로 하여, 제1 및 제2 차동 증폭 MOS트랜지스터(M1a 및 M1b)의 각각의 소스에 접속해 구성한 것이다.

도38에 나타나 있는 2단 적층구성을 적용한 경우라도, 위에서 설명한 조건1 및 조건2를 성립시킬 것을 요한다.

상기 각 실시형태에서 나타나 있는 흡입 정전류원을, 치환이 가능하면, 다른 실시형태에서 나타나 있는 흡입 정전류원으로 치환하게 해도 된다.

흡입 정전류원과 근사한 동작을 하는 회로로서, 제1 및 제2 부궤환용 소스저항(Rsa 및 Rsb)의 접속단과 부전원(Vee) 사이에 고(高)저항을 접속한 것이 있어, 이를 적용하게 해도 된다.

(N-5) 상기 각 실시형태의 증폭회로에서의 각종 전원은, 어느 하나가 0V(그랜드 접속)이어도 되며, 같은 전압인 경우에는, 1개의 전원을 공용하게 해도 된다.

(N-6) 상기 각 실시형태의 증폭회로에서의 각 MOS트랜지스터의 PN극성을 반대로 해도 되고, 전원전압 관계를 반대로 해도 똑같이 동작한다.

(N-7) 제1 및 제2 캐스코드 접속 트랜지스터(M2a 및 Msb)나 고역 보상용량(Cp)이나 고역 커트용량(CL)을 포함하지 않는 각종 실시형태의 구성에 대해, 제1 및 제2 캐스코드 접속 트랜지스터(M2a 및 Msb)나 고역 보상용량(Cp)이나 고역 커트용량(CL)을 부가하게 해도 된다.

(N-8) 정상출력 및 역상출력, 두 출력의 상기 각 실시형태의 증폭회로에 대해, Vop단자 또는 Von단자, 또는, Vop11단자 또는 Von1단자 중 어느 하나를 삭제하여 편상출력으로 하게 해도 된다. 테스터부(11)의 구성에 따라, 적절한 편상출력으로 하면 된다.

이처럼 편상출력이 된 경우, 불필요해진 쪽의 요소, 예를 들어, 제1 또는 제2 부하용 다이오드화 트랜지스터 블록이나, 소스 팔로우회로 내의 2개의 소스 팔로우회로 부분 중 어느 한쪽 등을 생략하게 해도 된다.

편상출력화하면, 회로 소자수가 감소하여, IC화된 경우에 칩 면적을 축소할 수 있다.

(N-9) 상기 각 실시형태에서의 전파 정류회로, 또는, 리셋이 부착된 피크홀드 회로의 제1 및 제2 소스 팔로우 MOS트랜지스터(M3a 및 M3b) 중 어느 하나를 생 략하여, 반파(半波) 정류회로, 또는, 리셋이 부착된 반파 피크홀드 회로를 부가한 증폭회로로 하게 해도 된다.

(N-10) 위에서 설명한 것 이외에도, 조합이 가능하면, 상기 각 실시형태의 기술 사상을 조합시켜 적용해도 된다.

(N-11) 상기 각 실시형태에서는, 트랜지스터로서, MOS형 전계효과 트랜지스터(FET)를 이용한 것을 나타냈지만, MES형이나 MIS형의 전계효과 트랜지스터 등, 다른 유니폴러 트랜지스터를 이용하게 해도 된다.

(N-12) 상기 설명에서는, 본 발명의 센서기판을, 표시용 기판의 검사에 사용하는 경우를 설명했으나, 전극이 매트릭스 형태로 배열되어, 1열씩 구동할 수 있는 기판이라면, 검사대상 기판은 표시용 기판에만 한정되는 것은 아니다.

도1은 제1 실시형태에 따른 소스 접지 증폭회로의 구성을 나타낸 회로도이다.

도2는 제1 실시형태에 따른 소스 접지 증폭회로를 다단으로 접속한 경우를 나타낸 블록도이다.

도3은 제2 실시형태에 따른 소스 접지 증폭회로의 구성을 나타낸 회로도이다.

도4는 제3 실시형태에 따른 증폭회로의 구성을 나타낸 회로도이다.

도5는 제4 실시형태에 따른 차동 증폭회로의 구성을 나타낸 회로도이다.

도6은 제4 실시형태의 차동 증폭회로를 다단으로 접속한 경우를 나타낸 블록도이다.

도7은 제5 실시형태에 따른 차동 증폭회로의 구성을 나타낸 회로도이다.

도8은 제6 실시형태에 따른 증폭회로의 구성을 나타낸 회로도이다.

도9는 제7 실시형태에 따른 증폭회로의 구성을 나타낸 회로도이다.

도10은 제8 실시형태에 따른 증폭회로의 구성을 나타낸 회로도이다.

도11은 제9 실시형태에 따른 증폭회로의 구성을 나타낸 회로도이다.

도12는 제10 실시형태에 따른 증폭회로의 구성을 나타낸 회로도이다.

도13은 제10 실시형태의 증폭회로를 다단으로 접속한 경우를 나타낸 블록도이다.

도14는 제10 실시형태의 제1 변형 실시형태에 따른 증폭회로의 구성을 나타 낸 회로도이다.

도15는 제10 실시형태의 제2 변형 실시형태에 따른 증폭회로의 구성을 나타낸 회로도이다.

도16은 제11 실시형태에 따른 증폭회로의 구성을 나타낸 회로도이다.

도17은 제12 실시형태에 따른 증폭회로의 구성을 나타낸 회로도이다.

도18은 제12 실시형태의 제1 변형 실시형태에 따른 증폭회로의 구성을 나타낸 회로도이다.

도19는 제12 실시형태의 제2 변형 실시형태에 따른 증폭회로의 구성을 나타낸 회로도이다.

도20은 제13 실시형태에 따른 증폭회로의 구성을 나타낸 회로도이다.

도21은 제13 실시형태의 제1 변형 실시형태에 따른 증폭회로의 구성을 나타낸 회로도이다.

도22는 제13 실시형태의 제2 변형 실시형태에 따른 증폭회로의 구성을 나타낸 회로도이다.

도23은 제14 실시형태에 따른 증폭회로의 구성을 나타낸 회로도이다.

도24는 제15 실시형태에 따른 증폭회로의 구성을 나타낸 회로도이다.

도25는 제16 실시형태에 따른 증폭회로의 구성을 나타낸 회로도이다.

도26은 제17 실시형태에 따른 증폭회로의 구성을 나타낸 회로도이다.

도27은 신호원의 다른 제1 구성을 나타낸 회로도이다.

도28은 신호원의 다른 제2 구성을 나타낸 회로도이다.

도29는 신호원의 다른 제3 구성을 나타낸 회로도이다.

도30은 신호원의 다른 제4 구성을 나타낸 회로도이다.

도31은 신호원의 다른 제5 구성을 나타낸 회로도이다.

도32는 신호원의 다른 제6 구성을 나타낸 회로도이다.

도33은 신호원의 다른 제7 구성을 나타낸 회로도이다.

도34는 신호원의 다른 제8 구성을 나타낸 회로도이다.

도35는 신호원의 다른 제9 구성을 나타낸 회로도이다.

도36은 신호원의 다른 제10 구성을 나타낸 회로도이다.

도37은 전류 미러회로의 다른 구성을 나타낸 회로도이다.

도38은 흡입 정전류원의 다른 구성을 나타낸 회로도이다.

도39는 표시용 기판의 설명도이다.

도40은 센서기판을 이용하는 검사장치의 개요구성을 나타낸 블록도이다.

도41은 센서기판의 센서전극을 갖는 면을 나타낸 개략 평면도이다.

도42는 종래의 소스 접지 증폭회로의 구성을 나타낸 회로도이다.

*도면의 주요 부호에 대한 설명*

M1, M1a, M1b: 증폭 MOS트랜지스터

M2a, M2b: 캐스코드(cascode) 접속 트랜지스터

M3, M3a, M3b: 소스 팔로우(source follow) MOS트랜지스터

MLs, MLs1, MLs2: 전원 레벨 시프트 다이오드화 트랜지스터

Mis, Misa, Misb: 정전류원 출력 MOS트랜지스터

Mis1: 정전류(定電流) 설정 다이오드화 MOS트랜지스터

Miss: 정전류원 레벨 시프트 MOS트랜지스터

Mm1∼Mm3: 전류 미러 전류 출력 MOS트랜지스터

Cp: 고역 보상용량 CL: 고역 커트용량

Ch: 전압 유지용량 RLa, RLb: 부하저항

Rs, Rsa, Rsb: 부궤환(負歸還, negative feedback)용 소스저항

Rss, Rssa, Rssb: 정전류 설정저항 Rsss: 제2 기준 정전류 설정저항

Iss: 정전류원 레벨 시프트 트랜지스터 바이어스 정전류원

Ida, Idb: 소스 팔로우 부하 정전류원

VpL: 스위치 구동 펄스 신호원 Sw: 스위치회로

1: 표시용 기판 2: 화소전극

6: 센서기판 7: 센서전극

8: 센서회로 12: 검사장치

22: 신호원 25: 차동 신호원

30, 30A, 30B: 소스 접지 증폭회로

31, 41a, 41b: 소스 임피던스용 다이오드화 트랜지스터 블록

32, 42a, 42b: 부하용 다이오드화 트랜지스터 블록

33, 43a, 43b: 전류 미러회로 34: 소스 팔로우·정류회로

40, 51, 51A, 51B: 차동 증폭회로 44, 44B: 소스 팔로우회로

50, 50A, 50B, 60, 60A, 60B, 60C, 70, 70A, 70B, 80A, 80B, 80C, 90∼93: 증폭회로

52, 52A, 72, 72A: 차동 증폭부

Is, 53, 53A, 53B, 73, 73B: 흡입 정전류원

61, 61B: 전파(全波) 정류회로

62: 리셋이 부착된 피크홀드(peak hold) 회로

74: 흡입 정전류 설정용 다이오드화 트랜지스터 블록

75: 기준 정전류 설정용 다이오드화 트랜지스터 블록

Claims (36)

1. 검사대상 전극이 매트릭스 형태로 배열되어 있어 1열씩 구동 가능한 검사대상 기판에 접촉하지 않고 전자결합 가능하게 대향하는 센서기판으로서, 정렬되어 있는 센서전극과, 각 센서전극의 포착신호를 적어도 증폭하는, 각 센서전극에 대응해 있는 센서회로를 갖는 센서기판에 있어서,

   상기 각 센서회로 내에 설치되는 증폭회로가 각각,

   게이트를 이 증폭회로의 입력단자로 하는 증폭 유니폴러 트랜지스터;

   게이트와 드레인을 접속하여 드레인과 소스 사이를 다이오드로 만드는 다이오드화 유니폴러 트랜지스터를 유한개만큼 직/병렬접속하여 구성된, 상기 증폭 유니폴러 트랜지스터의 소스 쪽에 접속되는 부궤환(負歸還, negative feedback) 소스 임피던스용 다이오드화 트랜지스터 블록;

   게이트와 드레인을 접속하여 드레인과 소스 사이를 다이오드로 만드는 다이오드화 유니폴러 트랜지스터를 유한개만큼 직/병렬접속하여 구성된, 상기 증폭 유니폴러 트랜지스터의 드레인 쪽에 접속되는 부하용 다이오드화 트랜지스터 블록; 및

   상기 부하용 다이오드화 트랜지스터 블록의, 상기 증폭 유니폴러 트랜지스터의 드레인쪽 끝에 접속된 전압 출력단자;

   를 갖추고,

   상기 증폭 유니폴러 트랜지스터의 소스 임피던스와 상기 부궤환 소스 임피던스용 다이오드화 트랜지스터 블록의 임피던스의 합의 임피던스와, 상기 부하용 다이오드화 트랜지스터 블록의 임피던스의 비에 의해 전압 이득이 결정되는 구성으로 한 것을 특징으로 하는 센서기판.
2. 검사대상 전극이 매트릭스 형태로 배열되어 있어 1열씩 구동 가능한 검사대상 기판에 접촉하지 않고 전자결합 가능하게 대향하는 센서기판으로서, 정렬되어 있는 센서전극과, 각 센서전극의 포착신호를 적어도 증폭하는, 각 센서전극에 대응해 있는 센서회로를 갖는 센서기판에 있어서,

   상기 각 센서회로 내에 설치되는 증폭회로가 각각,

   게이트를 이 증폭회로의 입력단자로 하는 증폭 유니폴러 트랜지스터;

   게이트와 드레인을 접속하여 드레인과 소스 사이를 다이오드로 만드는 다이오드화 유니폴러 트랜지스터를 유한개만큼 직/병렬접속하여 구성된, 상기 증폭 유니폴러 트랜지스터의 드레인 쪽에 접속되는 부하용 다이오드화 트랜지스터 블록; 및

   상기 부하용 다이오드화 트랜지스터 블록의, 상기 증폭 유니폴러 트랜지스터의 드레인쪽 끝에 접속된 전압 출력단자;

   를 갖추고,

   상기 증폭 유니폴러 트랜지스터의 소스 임피던스와 상기 부하용 다이오드화 트랜지스터 블록의 임피던스의 비에 의해 전압 이득이 결정되는 구성으로 한 것을 특징으로 하는 센서기판.
3. 제1항에 있어서, 상기 증폭 유니폴러 트랜지스터의 소스와, 정(正)전원 또는 부(負)전원 중 어느 하나인 제1의 제2 극성(極性) 전원 사이에, 상기 부궤환 소스 임피던스용 다이오드화 트랜지스터 블록을 접속하고,

   상기 증폭 유니폴러 트랜지스터의 드레인과, 정전원 또는 부전원 중 다른 하나인 제1의 제1 극성 전원 사이에, 상기 부하용 다이오드화 트랜지스터 블록을 접속하여,

   상기 부하용 다이오드화 트랜지스터 블록의, 상기 증폭 유니폴러 트랜지스터의 드레인 접속단(端)을 상기 증폭회로의 전압 출력단자로 하고 있는 것을 특징으로 하는 센서기판.
4. 제2항에 있어서, 상기 증폭 유니폴러 트랜지스터의 드레인과, 정전원 또는 부전원 중 다른 하나인 제1의 제1 극성 전원 사이에, 상기 부하용 다이오드화 트랜지스터 블록을 접속하여,

   상기 부하용 다이오드화 트랜지스터 블록의, 상기 증폭 유니폴러 트랜지스터의 드레인 접속단(端)을 상기 증폭회로의 전압 출력단자로 하고 있는 것을 특징으로 하는 센서기판.
5. 제1항 또는 제2항에 있어서, 코먼(common)단자를, 정전원 또는 부전원 중 어느 하나인 제1의 제1 극성 전원에 접속하는 전류 미러회로를 갖고,

   상기 전류 미러회로의 입력에 상기 증폭 유니폴러 트랜지스터의 드레인을 접속하고,

   상기 전류 미러회로의 출력과, 정전원 또는 부전원 중 다른 하나인 제2의 제2 극성 전원 사이에, 상기 부하용 다이오드화 트랜지스터 블록을 접속하여,

   상기 부하용 다이오드화 트랜지스터 블록의 상기 전류 미러회로 접속단을, 상기 증폭회로의 전압 출력단자로 하고 있는 것을 특징으로 하는 센서기판.
6. 제1항 또는 제2항에 있어서, 캐스코드(cascode) 게이트 바이어스 전원에 게이트를 접속하는 캐스코드 접속 유니폴러 트랜지스터를 갖고,

   상기 캐스코드 접속 유니폴러 트랜지스터의 드레인에 상기 전압 출력단자를 접속하고, 상기 캐스코드 접속 유니폴러 트랜지스터의 소스를 상기 증폭 유니폴러 트랜지스터의 드레인에 접속하고 있는 것을 특징으로 하는 센서기판.
7. 제1항에 있어서, 상기 부궤환 소스 임피던스용 다이오드화 트랜지스터 블록 내의 어느 하나의 다이오드화 트랜지스터의 단자와 그랜드 사이에 고역 보상용량(용량 0을 포함)을 접속하고,

   상기 부하용 다이오드화 트랜지스터 블록 내의 어느 하나의 다이오드화 트랜지스터의 단자와 그랜드 사이에 고역 커트용량(용량 0을 포함)을 접속하고 있는 것을 특징으로 하는 센서기판.
8. 제1항 또는 제2항에 있어서, 상기 전압 출력단자에, 소스 팔로우(source follow)회로 및 정류회로로서 기능하는 소스 팔로우·정류회로를 접속하고 있는 것을 특징으로 하는 센서기판.
9. 제1항 또는 제2항에 있어서, 상기 전압 출력단자에, 리셋이 부착된 피크홀드(peak hold) 회로를 접속하고 있는 것을 특징으로 하는 센서기판.
10. 검사대상 전극이 매트릭스 형태로 배열되어 있어 1열씩 구동 가능한 검사대상 기판에 접촉하지 않고 전자결합 가능하게 대향하는 센서기판으로서, 정렬되어 있는 센서전극과, 각 센서전극의 포착신호를 적어도 증폭하는, 각 센서전극에 대응해 있는 센서회로를 갖는 센서기판에 있어서,

    상기 각 센서회로 내에 설치되는 증폭회로가 각각,

    한쪽 게이트를 이 증폭회로의 정상(正相, positive phase sequence) 입력단자로 함과 동시에, 다른쪽 게이트를 이 증폭회로의 역상(負相, negative phase sequence) 입력단자로 하는 제1 및 제2 차동 증폭 유니폴러 트랜지스터;

    상기 제1 및 제2 차동 증폭 유니폴러 트랜지스터의 소스 전류의 합을 정전류(定電流)로 하는 흡입 정전류원;

    게이트와 드레인을 접속하여 드레인과 소스 사이를 다이오드로 만드는 다이오드화 트랜지스터를 유한개만큼 직/병렬접속하여 구성된, 상기 제1 및 제2 차동 증폭 유니폴러 트랜지스터의 소스 쪽에 접속되는 제1 및 제2 부궤환 소스 임피던스용 다이오드화 트랜지스터 블록;

    게이트와 드레인을 접속하여 드레인과 소스 사이를 다이오드로 만드는 다이오드화 트랜지스터를 유한개만큼 직/병렬접속하여 구성된, 상기 제1 및 제2 차동 증폭 유니폴러 트랜지스터의 드레인 쪽에 접속되는 제1 및 제2 부하용 다이오드화 트랜지스터 블록; 및

    상기 제1 및 제2 부하용 다이오드화 트랜지스터 블록의 상기 제1 및 제2 차동 증폭 유니폴러 트랜지스터의 드레인쪽 끝의 한쪽인 정상 출력단자 및 다른쪽인 역상 출력단자;

    를 갖추고,

    상기 제1 및 제2 차동 증폭 유니폴러 트랜지스터의 각 소스 임피던스와 상기 제1 및 제2 부궤환 소스 임피던스용 다이오드화 트랜지스터 블록의 각 임피던스의 각 합의 임피던스와, 상기 제1 및 제2 부하용 다이오드화 트랜지스터 블록의 각 임피던스의 비에 의해 전압 이득이 결정되는 구성으로 한 것을 특징으로 하는 센서기판.
11. 검사대상 전극이 매트릭스 형태로 배열되어 있어 1열씩 구동 가능한 검사대상 기판에 접촉하지 않고 전자결합 가능하게 대향하는 센서기판으로서, 정렬되어 있는 센서전극과, 각 센서전극의 포착신호를 적어도 증폭하는, 각 센서전극에 대응해 있는 센서회로를 갖는 센서기판에 있어서,

    상기 각 센서회로 내에 설치되는 증폭회로가 각각,

    한쪽 게이트를 이 증폭회로의 정상(正相, positive phase sequence) 입력단자로 함과 동시에, 다른쪽 게이트를 이 증폭회로의 역상(負相, negative phase sequence) 입력단자로 하는 제1 및 제2 차동 증폭 유니폴러 트랜지스터;

    상기 제1 및 제2 차동 증폭 유니폴러 트랜지스터의 소스 전류의 합을 정전류(定電流)로 하는 흡입 정전류원;

    게이트와 드레인을 접속하여 드레인과 소스 사이를 다이오드로 만드는 다이오드화 트랜지스터를 유한개만큼 직/병렬접속하여 구성된, 상기 제1 및 제2 차동 증폭 유니폴러 트랜지스터의 드레인 쪽에 접속되는 제1 및 제2 부하용 다이오드화 트랜지스터 블록; 및

    상기 제1 및 제2 부하용 다이오드화 트랜지스터 블록의 상기 제1 및 제2 차동 증폭 유니폴러 트랜지스터의 드레인쪽 끝의 한쪽인 정상 출력단자 및 다른쪽인 역상 출력단자;

    를 갖추고,

    상기 제1 및 제2 차동 증폭 유니폴러 트랜지스터의 각 소스 임피던스와 상기 제1 및 제2 부하용 다이오드화 트랜지스터 블록의 각 임피던스의 비에 의해 전압 이득이 결정되는 구성으로 한 것을 특징으로 하는 센서기판.
12. 제10항에 있어서, 게이트를 상기 증폭회로의 정상 입력단자로 하는 상기 제1 차동 증폭 유니폴러 트랜지스터의 소스와 상기 흡입 정전류원 사이에 상기 제1 부궤환 소스 임피던스용 다이오드화 트랜지스터 블록을 접속하고,

    상기 제1 차동 증폭 유니폴러 트랜지스터의 드레인과 정전원 또는 부전원 중 어느 하나인 제1의 제1 극성 전원 사이에 상기 제1 부하용 다이오드화 트랜지스터 블록을 접속하고,

    게이트를 상기 증폭회로의 역상 입력단자로 하는 상기 제2 차동 증폭 유니폴러 트랜지스터의 소스와 상기 흡입 정전류원 사이에 상기 제2 부궤환 소스 임피던스용 다이오드화 트랜지스터 블록을 접속하고,

    상기 제2 차동 증폭 유니폴러 트랜지스터의 드레인과 상기 제1의 제1 극성 전원 사이에 상기 제2 부하용 다이오드화 트랜지스터 블록을 접속하고 있는 것을 특징으로 하는 센서기판.
13. 제11항에 있어서, 상기 제1 차동 증폭 유니폴러 트랜지스터의 드레인과 정전원 또는 부전원 중 어느 하나인 제1의 제1 극성 전원 사이에 상기 제1 부하용 다이오드화 트랜지스터 블록을 접속하고,

    게이트를 상기 증폭회로의 역상 입력단자로 하는 상기 제2 차동 증폭 유니폴러 트랜지스터의 소스와 상기 흡입 정전류원 사이에 상기 제2 부궤환 소스 임피던스용 다이오드화 트랜지스터 블록을 접속하고,

    상기 제2 차동 증폭 유니폴러 트랜지스터의 드레인과 상기 제1의 제1 극성 전원 사이에 상기 제2 부하용 다이오드화 트랜지스터 블록을 접속하고 있는 것을 특징으로 하는 센서기판.
14. 제10항 또는 제11항에 있어서, 상기 제1의 제1 극성 전원에 코먼단자를 접속하는 제1 및 제2 전류 미러회로를 갖고,

    상기 제1 전류 미러회로의 입력에 상기 증폭 유니폴러 트랜지스터의 드레인을 접속하고,

    상기 제1 전류 미러회로의 출력과, 정전원 또는 부전원 중 다른 하나인 제2의 제2 극성 전원 사이에, 상기 제2 부하용 다이오드화 트랜지스터 블록을 접속하여,

    상기 제2 부하용 다이오드화 트랜지스터 블록의, 상기 제1 전류 미러회로와의 접속단을 정상 출력단자로 하고,

    상기 제2 전류 미러회로의 입력에 상기 제2 증폭 유니폴러 트랜지스터의 드레인을 접속하고,

    상기 제2 전류 미러회로의 출력과 상기 제2의 제2 극성 전원 사이에, 상기 제1 부하용 다이오드화 트랜지스터 블록을 접속하여,

    상기 제1 부하용 다이오드화 트랜지스터 블록의, 상기 제2 전류 미러회로와의 접속단을 역상 출력단자로 하고 있는 것을 특징으로 하는 센서기판.
15. 제10항 또는 제11항에 있어서, 캐스코드 게이트 바이어스 전원에 게이트를 접속하는 제1 및 제2 캐스코드 유니폴러 트랜지스터를 갖고,

    상기 제1 캐스코드 유니폴러 트랜지스터의 드레인에 역상 출력단자를 접속하고,

    상기 제1 캐스코드 유니폴러 트랜지스터의 소스에 상기 제1 증폭 유니폴러 트랜지스터의 드레인을 접속하고,

    상기 제2 캐스코드 유니폴러 트랜지스터의 드레인에 정상 출력단자를 접속하고,

    상기 제2 캐스코드 유니폴러 트랜지스터의 소스에 상기 제2 증폭 유니폴러 트랜지스터의 드레인을 접속하고 있는 것을 특징으로 하는 센서기판.
16. 제10항에 있어서, 상기 제1 부궤환 소스 임피던스용 다이오드화 트랜지스터 블록 내의 어느 하나의 다이오드화 트랜지스터의 단자와 상기 제2 부궤환 소스 임피던스용 다이오드화 트랜지스터 블록 내의 어느 하나의 다이오드화 트랜지스터의 단자 사이에 고역 보상용량(용량 0을 포함)을 접속하고,

    상기 제1 부하용 다이오드화 트랜지스터 블록 내의 어느 하나의 다이오드화 트랜지스터의 단자와 상기 제2 부하용 다이오드화 트랜지스터 블록 내의 어느 하나의 다이오드화 트랜지스터의 단자 사이에 고역 커트용량(용량 0을 포함)을 접속하고 있는 것을 특징으로 하는 센서기판.
17. 검사대상 전극이 매트릭스 형태로 배열되어 있어 1열씩 구동 가능한 검사대상 기판에 접촉하지 않고 전자결합 가능하게 대향하는 센서기판으로서, 정렬되어 있는 센서전극과, 각 센서전극의 포착신호를 적어도 증폭하는, 각 센서전극에 대응해 있는 센서회로를 갖는 센서기판에 있어서,

    상기 각 센서회로 내에 설치되는 증폭회로가 각각,

    한쪽 게이트를 이 증폭회로의 정상 입력단자로 함과 동시에, 다른쪽 게이트를 이 증폭회로의 역상 입력단자로 하는 제1 및 제2 차동 증폭 유니폴러 트랜지스터와, 상기 제1 및 제2 차동 증폭 유니폴러 트랜지스터의 소스 쪽에 접속하는 제1 및 제2 부궤환용 소스저항과, 상기 제1 및 제2 차동 증폭 유니폴러 트랜지스터의 드레인 쪽에 접속하는 제1 및 제2 부하저항과, 상기 제1 및 제2 부하저항의, 상기 제1 및 제2 차동 증폭 유니폴러 트랜지스터의 드레인쪽 끝의 한쪽인 정상 출력단자 및 다른쪽인 역상 출력단자를 갖는 차동 증폭부;

    상기 정상 출력단자 및 상기 역상 출력단자 각각에 게이트가 접속된 제1 및 제2 소스 팔로우 유니폴러 트랜지스터를 갖는 제1 및 제2 소스 팔로우회로로 이루어지는 부가회로;

    상기 제1 및 제2 차동 증폭 유니폴러 트랜지스터의 소스 전류의 합을 정전류로 하는 흡입 정전류원; 및

    상기 차동 증폭부로의 전원 레벨을 변경(shift)시키는 전원 레벨 시프트 다이오드화 트랜지스터;

    를 갖추고,

    상기 차동 증폭부, 및, 상기 부가회로 내의 유니폴러 트랜지스터의 역치전압(threshold voltage)의 변동에 대한 출력 직류 바이어스 전압 보상의 기능을, 상기 흡입 정전류원 및 상기 전원 레벨 시프트 다이오드화 트랜지스터에 부가시키고 있는 것을 특징으로 하는 센서기판.
18. 제17항에 있어서, 게이트를 상기 증폭회로의 정상 입력단자로 하는 상기 제1 차동 증폭 유니폴러 트랜지스터의 소스와 흡입 정전류원 단자 사이에, 상기 제1 부궤환용 소스저항을 접속하고,

    상기 제1 차동 증폭 유니폴러 트랜지스터의 드레인과 제1의 제1 극성 전원 사이에, 상기 제1 부하저항을 접속하고,

    게이트를 상기 증폭회로의 역상 입력단자로 하는 상기 제2 차동 증폭 유니폴러 트랜지스터의 소스와 흡입 정전류원 단자 사이에, 상기 제2 부궤환용 소스저항을 접속하고, 상기 제2 차동 증폭 유니폴러 트랜지스터의 드레인과 상기 제1 극성 전원 사이에, 상기 제2 부하저항을 접속하여,

    상기 제1 부하저항의, 상기 제1 차동 증폭 유니폴러 트랜지스터의 드레인 접속단을 상기 차동 증폭부의 역상 출력단자로 하고,

    상기 제2 부하저항의, 상기 제2 차동 증폭 유니폴러 트랜지스터의 드레인 접속단을 상기 차동 증폭부의 정상 출력단자로 하고,

    드레인을 제2의 제1 극성 전원에 접속하는 상기 제1 소스 팔로우 유니폴러 트랜지스터의 게이트를, 상기 차동 증폭부의 역상 출력단자에 접속하고,

    상기 부가회로의 제1 출력단자가 되는 상기 제1 소스 팔로우 유니폴러 트랜지스터의 소스에, 상기 부가회로의 요소인 제1 소스 팔로우 부하 정전류원을 접속하고, 드레인을 상기 제2의 제1 극성 전원에 접속하는 상기 제2 소스 팔로우 유니폴러 트랜지스터의 게이트를, 상기 차동 증폭부의 정상 출력단자에 접속하고,

    상기 부가회로의 제2 출력단자가 되는 상기 제2 소스 팔로우 유니폴러 트랜지스터의 소스에, 상기 부가회로의 요소인 제2 소스 팔로우 부하 정전류원을 접속하고,

    상기 제1의 제1 극성 전원과 상기 차동 증폭부에서의 상기 제1의 제1 극성 전원 쪽의 전원단자 사이에, 게이트와 드레인을 접속한 전원 레벨 시프트 다이오드화 유니폴러 트랜지스터를 순방향 바이어스가 되도록 접속하고,

    상기 흡입 정전류원은, 정전류원 출력 유니폴러 트랜지스터, 정전류 설정저항, 정전류원 레벨 시프트 유니폴러 트랜지스터 및 정전류원 레벨 시프트 트랜지스터 바이어스 정전류원을 갖고,

    상기 차동 증폭부의 흡입 정전류원 단자에 드레인을 접속하는 상기 정전류원 출력 유니폴러 트랜지스터의 소스와 제1의 제2 극성 전원 사이에 상기 정전류 설정저항을 접속하고, 상기 정전류원 출력 유니폴러 트랜지스터의 게이트와 상기 정전류원 레벨 시프트 유니폴러 트랜지스터의 소스를 상기 정전류원 레벨 시프트 트랜지스터 바이어스 정전류원에 접속하고,

    상기 정전류원 레벨 시프트 유니폴러 트랜지스터의 게이트에 정전류원 회로 게이트 바이어스 전원을 접속하고,

    상기 정전류원 레벨 시프트 유니폴러 트랜지스터의 드레인에 제3의 제1 극성 전원을 접속하고 있는 것을 특징으로 하는 센서기판.
19. 제18항에 있어서, 상기 제1 및 제2 부궤환용 소스저항을 대신해, 게이트와 드레인을 접속하여 드레인과 소스 사이를 다이오드로 만드는 다이오드화 트랜지스터를 유한개만큼 직/병렬접속하여 구성된 제1 및 제2 부궤환 소스 임피던스용 다이오드화 트랜지스터 블록을 적용하고,

    상기 제1 및 제2 부하저항을 대신해, 게이트와 드레인을 접속하여 드레인과 소스 사이를 다이오드로 만드는 다이오드화 트랜지스터를 유한개만큼 직/병렬접속하여 구성된 제1 및 제2 부하용 다이오드화 트랜지스터 블록을 적용하고,

    상기 각 정전류 설정저항을 대신해, 게이트와 드레인을 접속하여 드레인과 소스 사이를 다이오드로 만드는 다이오드화 트랜지스터를 유한개만큼 직/병렬접속하여 구성된 흡입 정전류 설정용 다이오드화 트랜지스터 블록을 적용한 것을 특징으로 하는 센서기판.
20. 제19항에 있어서, 상기 전원 레벨 시프트 다이오드화 유니폴러 트랜지스터를, 제1 및 제2 전원 레벨 시프트 다이오드화 유니폴러 트랜지스터로 나눠, 각각을 부하소자로서, 상기 제1 및 제2 부하 임피던스용 다이오드화 트랜지스터 블록의 각각에 접속한 것을 특징으로 하는 센서기판.
21. 제19항에 있어서, 상기 제2 소스 팔로우회로의 제2 소스 팔로우 부하 정전류원을 제거하고,

    상기 제1 및 제2 소스 팔로우 유니폴러 트랜지스터의 소스 사이를 접속하여 전파(全波) 정류 출력단자로 하고, 상기 전파 정류 출력단자와 그랜드 사이에 전압 유지용량을 접속하여,

    상기 부가회로를 전파 정류회로로 하고 있는 것을 특징으로 하는 센서기판.
22. 제19항에 있어서, 상기 제1 및 제2 소스 팔로우회로의 제1 및 제2 소스 팔로우 부하 정전류원을 제거하고,

    상기 제1 및 제2 소스 팔로우 유니폴러 트랜지스터의 소스 사이를 접속하여 피크홀드 출력단자로 하고, 상기 피크홀드 출력단자와 그랜드 사이에 전압 유지용량을 접속함과 동시에,

    스위치 구동 펄스 신호원의 구동에 따라, 상기 피크홀드 출력단자를 간헐적으로 피크홀드 리셋 바이어스 전압에 접속하는 스위치를 갖고,

    상기 부가회로를 리셋이 부착된 피크홀드 회로로 하고 있는 것을 특징으로 하는 센서기판.
23. 제17항에 있어서, 상기 차동 증폭부는, 상기 제1 및 제2 부궤환용 소스저항을 대신해, 상기 제1 및 제2 차동 증폭 유니폴러 트랜지스터의 소스 사이에 접속되어 있는 소스저항을 가짐과 동시에, 상기 제1 및 제2 차동 증폭 유니폴러 트랜지스터의 소스를 제1 및 제2 흡입 정전류원 단자로 하고 있으며,

    상기 흡입 정전류원은, 제1 및 제2 정전류원 출력 유니폴러 트랜지스터, 제1 및 제2 정전류 설정저항, 정전류원 레벨 시프트 유니폴러 트랜지스터 및 정전류원 레벨 시프트 트랜지스터 바이어스 정전류원을 갖고,

    상기 제1 흡입 정전류원 단자에 드레인을 접속하는 상기 제1 정전류원 출력 유니폴러 트랜지스터의 소스와 제1의 제2 극성 전원 사이에 상기 제1 정전류 설정저항을 접속하고,

    상기 제2 흡입 정전류원 단자에 드레인을 접속하는 상기 제2 정전류원 출력 유니폴러 트랜지스터의 소스와 상기 제1의 제2 극성 전원 사이에 제2 정전류 설정저항을 접속하고,

    상기 제1 및 제2 정전류원 출력 유니폴러 트랜지스터의 각 게이트와 상기 정전류원 레벨 시프트 유니폴러 트랜지스터의 소스를 상기 정전류원 레벨 시프트 트랜지스터 바이어스 정전류원에 접속하고 있는 것을 특징으로 하는 센서기판.
24. 제17항에 있어서, 상기 흡입 정전류원은, 정전류원 레벨 시프트 유니폴러 트랜지스터, 제2 기준 정전류 설정저항, 정전류 설정 다이오드화 유니폴러 트랜지스터 및 제1 전류 미러 전류 출력 유니폴러 트랜지스터를 갖고,

    상기 부가회로는, 상기 제1 및 제2 소스 팔로우 유니폴러 트랜지스터, 및, 제2 및 제3 전류 미러 전류 출력 유니폴러 트랜지스터를 갖고,

    상기 정전류원 레벨 시프트 유니폴러 트랜지스터의 소스에 상기 제2 기준 정전류 설정저항의 한쪽 끝을 접속하고,

    상기 제2 기준 정전류 설정저항의 다른쪽 끝에, 전류 미러회로의 입력단자가 되는 상기 정전류 설정 다이오드화 유니폴러 트랜지스터의 게이트 및 드레인을 접속함과 동시에, 제1의 제2 극성 전원에, 상기 전류 미러회로의 코먼단자가 되는 상기 정전류 설정 다이오드화 유니폴러 트랜지스터의 소스를 접속하고,

    상기 차동 증폭부의 흡입 정전류원 단자에 상기 제1 전류 미러 전류 출력 유니폴러 트랜지스터의 드레인을 접속하고, 상기 제1 전류 미러 전류 출력 유니폴러 트랜지스터의 게이트를 상기 전류 미러회로의 입력단자에 접속하고, 상기 제1 전류 미러 전류 출력 유니폴러 트랜지스터의 소스를 상기 전류 미러회로의 코먼단자에 접속하고,

    상기 제1 소스 팔로우 유니폴러 트랜지스터의 소스에 상기 제2 전류 미러 전류 출력 유니폴러 트랜지스터의 드레인을 접속하고, 상기 제2 전류 미러 전류 출력 유니폴러 트랜지스터의 게이트를 상기 전류 미러회로의 입력단자에 접속하고, 상기 제2 전류 미러 전류 출력 유니폴러 트랜지스터의 소스를 상기 전류 미러회로의 코먼단자에 접속하고,

    상기 제2 소스 팔로우 유니폴러 트랜지스터의 소스에 상기 제3 전류 미러 전류 출력 유니폴러 트랜지스터의 드레인을 접속하고, 상기 제3 전류 미러 전류 출력 유니폴러 트랜지스터의 게이트를 상기 전류 미러회로의 입력단자에 접속하고, 상기 제3 전류 미러 전류 출력 유니폴러 트랜지스터의 소스를 상기 전류 미러회로의 코먼단자에 접속하고 있는 것을 특징으로 하는 센서기판.
25. 제24항에 있어서, 상기 제3 전류 미러 전류 출력 유니폴러 트랜지스터를 제거하고,

    상기 제1 및 제2 소스 팔로우 유니폴러 트랜지스터의 소스 사이를 접속하여 전파 정류 출력단자로 하고, 상기 전파 정류 출력단자와 그랜드 사이에 전압 유지용량을 접속하여,

    상기 부가회로를 전파 정류회로로 하고 있는 것을 특징으로 하는 센서기판.
26. 제24항에 있어서, 상기 제2 및 제3 전류 미러 전류 출력 유니폴러 트랜지스터를 제거하고,

    상기 제1 및 제2 소스 팔로우 유니폴러 트랜지스터의 소스 사이를 접속하여 피크홀드 출력단자로 하고, 상기 피크홀드 출력단자와 그랜드 사이에 전압 유지용량을 접속함과 동시에,

    스위치 구동 펄스 신호원의 구동에 따라, 상기 피크홀드 출력단자를 간헐적으로 피크홀드 리셋 바이어스 전압에 접속하는 스위치를 갖고,

    상기 부가회로를 리셋이 부착된 피크홀드 회로로 하고 있는 것을 특징으로 하는 센서기판.
27. 제24항에 있어서, 상기 제1 및 제2 부궤환용 소스저항을 대신해, 게이트와 드레인을 접속하여 드레인과 소스 사이를 다이오드로 만드는 다이오드화 트랜지스터를 유한개만큼 직/병렬접속하여 구성된 제1 및 제2 부궤환 소스 임피던스용 다이오드화 트랜지스터 블록을 적용하고,

    상기 제1 및 제2 부하저항을 대신해, 게이트와 드레인을 접속하여 드레인과 소스 사이를 다이오드로 만드는 다이오드화 트랜지스터를 유한개만큼 직/병렬접속하여 구성된 제1 및 제2 부하용 다이오드화 트랜지스터 블록을 적용하고,

    상기 제2 기준 정전류 설정저항을 대신해, 게이트와 드레인을 접속하여 드레인과 소스 사이를 다이오드로 만드는 다이오드화 트랜지스터를 유한개만큼 직/병렬접속하여 구성된 기준 정전류 설정용 다이오드화 트랜지스터 블록을 적용한 것을 특징으로 하는 센서기판.
28. 제27항에 있어서, 상기 전원 레벨 시프트 다이오드화 유니폴러 트랜지스터를, 제1 및 제2 전원 레벨 시프트 다이오드화 유니폴러 트랜지스터로 나눠, 각각을 부하소자로서, 상기 제1 및 제2 부하 임피던스용 다이오드화 트랜지스터 블록의 각각에 접속한 것을 특징으로 하는 센서기판.
29. 제27항에 있어서, 상기 제3 전류 미러 전류 출력 유니폴러 트랜지스터를 제거하고,

    상기 제1 및 제2 소스 팔로우 유니폴러 트랜지스터의 소스 사이를 접속하여 전파 정류 출력단자로 하고, 상기 전파 정류 출력단자와 그랜드 사이에 전압 유지용량을 접속하여,

    상기 부가회로를 전파 정류회로로 하고 있는 것을 특징으로 하는 센서기판.
30. 제27항에 있어서, 상기 제2 및 제3 전류 미러 전류 출력 유니폴러 트랜지스터를 제거하고,

    상기 제1 및 제2 소스 팔로우 유니폴러 트랜지스터의 소스 사이를 접속하여 피크홀드 출력단자로 하고, 상기 피크홀드 출력단자와 그랜드 사이에 전압 유지용량을 접속함과 동시에,

    스위치 구동 펄스 신호원의 구동에 따라, 상기 피크홀드 출력단자를 간헐적으로 피크홀드 리셋 바이어스 전압에 접속하는 스위치를 갖고,

    상기 부가회로를 리셋이 부착된 피크홀드 회로로 하고 있는 것을 특징으로 하는 센서기판.
31. 제17항에 있어서, 제1 및 제2 소스 팔로우회로를 갖는 상기 부가회로를 대신해, 상기 차동 증폭부의 정상 출력단자 및 역상 출력단자 각각에 제1 및 제2 입력단자가 접속되어 있는 전파 정류회로로 이루어지는 부가회로를 적용한 것을 특징으로 하는 센서기판.
32. 제17항에 있어서, 제1 및 제2 소스 팔로우회로를 갖는 상기 부가회로를 대신해, 상기 차동 증폭부의 정상 출력단자 및 역상 출력단자 각각에 제1 및 제2 입력단자가 접속되어 있는 리셋이 부착된 피크홀드 회로로 이루어지는 부가회로를 적용한 것을 특징으로 하는 센서기판.
33. 제17항에 있어서, 상기 제2 소스 팔로우회로의 제2 소스 팔로우 부하 정전류원을 제거하고,

    상기 제1 및 제2 소스 팔로우 유니폴러 트랜지스터의 소스 사이를 접속하여 전파 정류 출력단자로 하고, 상기 전파 정류 출력단자와 그랜드 사이에 전압 유지용량을 접속하여,

    상기 부가회로를 전파 정류회로로 하고 있는 것을 특징으로 하는 센서기판.
34. 제17항에 있어서, 상기 제1 및 제2 소스 팔로우회로의 제1 및 제2 소스 팔로우 부하 정전류원을 제거하고,

    상기 제1 및 제2 소스 팔로우 유니폴러 트랜지스터의 소스 사이를 접속하여 피크홀드 출력단자로 하고, 상기 피크홀드 출력단자와 그랜드 사이에 전압 유지용량을 접속함과 동시에,

    스위치 구동 펄스 신호원의 구동에 따라, 상기 피크홀드 출력단자를 간헐적으로 피크홀드 리셋 바이어스 전압에 접속하는 스위치를 갖고,

    상기 부가회로를 리셋이 부착된 피크홀드 회로로 하고 있는 것을 특징으로 하는 센서기판.
35. 제17항에 있어서, 상기 제1 및 제2 부궤환용 소스저항 및 상기 제1 및 제2 부하저항의 일부 또는 모두를 대신해, 각각의 기능에 대응하는, 게이트와 드레인을 접속하여 드레인과 소스 사이를 다이오드로 만드는 다이오드화 트랜지스터를 유한개만큼 직/병렬접속하여 구성된 다이오드화 트랜지스터 블록을 적용한 것을 특징으로 하는 센서기판.
36. 정렬되어 있는 센서전극과, 각 센서전극의 포착신호를 적어도 증폭하는, 각 센서전극에 대응해 있는 센서회로를 갖는 센서기판을, 검사대상 전극이 매트릭스 형태로 배열되어 있어 1열씩 구동 가능한 검사대상 기판에 대해, 접촉하지 않고 전자결합 가능하게 대향시키고, 상기 검사대상 기판의 임의의 열의 검사대상 전극과, 상기 센서기판상의 센서전극을 전자결합시켜 상기 검사대상 기판을 검사하는 검사장치에 있어서,

    상기 센서기판으로서, 제1항, 제2항, 제10항, 제11항 및 제17항 중 어느 한 항에 기재된 것을 적용한 것을 특징으로 하는 검사장치.

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