KR101062260B1 - 집적 회로 조립체 - Google Patents
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Abstract
집적 회로 조립에서는, 우수하다고 알려진 다이(KGD)가 기판 상에 조립된다. 상호 연결 소자들은 기판에 부착된 다이 상의 패드를 트레이스들에 또는 그외 기판 상의 전기 도선에 또는 기판에 부착된 다른 다이 상의 패드에 전기적으로 접속된다. 기판은 다이의 패드들을 노출하는 하나 이상의 개구를 가질 수 있다. 조립체는 하나 이상의 다이를 포함할 수 있다.
기판, 제1 개구, 제1 다이 접촉부, 제1 다이, 제1 트레이스, 집적 회로 조립체
Description
본 발명은 집적 회로에 관한 것이며, 보다 구체적으로, 기판상의 공지된 양호한 다이를 사용하는 집적 회로 조립체에 관한 것이다.
집적 회로는 리즈-오버-칩(LOC: leads-over-chip) 리드 프레임에 기계적 부착되고 전기적 결합된 반도체 다이를 포함할 수 있다. 다이 및 리드 프레임은 일반적으로 이송 성형된 플라스틱 패키지, 세라믹 패키지 또는 금속 패키지 내에 동봉된다. 패키징된 다이 대신에, 공지된 양호한 다이(KGD's: Known Good Dice)를 사용함으로써 제조 효율이 달성될 수 있으며 비용이 감소될 수 있다. KGD's는 시험 및/또는 번인이 행해진 패키징 되지 않은 다이이며, 일반적으로 다른 상응하는 패키징된 다이와 동일한 품질 및 신뢰도를 갖는 것으로 간주된다.
성능이 향상되고 제조 비용이 최소화된 집적 회로 조립체 및 공지된 양호한 다이를 이용하는 상기 조립체를 제작하는 방법이 요구된다.
일반적으로, 기판상의 공지된 양호한 다이(KGD)를 사용하는 향상된 집적 회로 조립체가 제공된다. 상호 연결 요소는 다이상의 패드를 트레이스 또는 다른 전기 전도체 또는 다른 다이상의 패드에 전기적으로 접속한다.
도1은 본 발명의 일 실시예에 따른 집적 회로 조립체(10)의 평면도이다.
도2는 선(2-2)을 따라 화살표 방향으로 본 도1의 집적 회로 조립체(10)의 측단면도이다.
도3은 도1의 집적 회로 조립체(10)의 다른 실시예의 측단면도이다.
도4는 본 발명의 다른 실시예에 따른 집적 회로 조립체(40)의 평면도이다.
도5는 선(5-5)을 따라 화살표 방향으로 본 도4의 집적 회로 조립체(40)의 측단면도이다.
도6은 본 발명의 다른 실시예에 따른 집적 회로 조립체(47)의 평면도이다.
도7은 선(7-7)을 따라 화살표 방향으로 본 도6의 집적 회로 조립체(47)의 측단면도이다.
도8은 도6의 집적 회로 조립체(47)의 저면도이다.
도9는 본 발명의 다른 실시예에 따른 집적 회로 조립체(76)의 측단면도이다.
도10은 본 발명의 다른 실시예에 따른 집적 회로 조립체(82)의 측단면도이다.
도11은 본 발명의 다른 실시예에 따른 집적 회로 조립체(95)의 평면도이다.
도12는 본 발명의 다른 실시예에 따른 집적 회로 조립체(105)의 평면도이다.
도13은 선(13-13)을 따라 화살표 방향으로 본 도12의 집적 회로 조립체(105)의 측단면도이다.
도14는 본 발명의 다른 실시예에 따른 집적 회로 조립체(113)의 측단면도이다.
도15 내지 도20은 본 발명의 다른 실시예에 따른 집적 회로 조립체의 측단면도이다.
도21은 전도성 트레이스 및 전도성 트레이스의 임피던스를 제어하는 상호 연결 요소로부터 절연된 전도성 평면, 및 상호 연결 요소의 추가를 도시하는 도면이다.
도22는 상호 연결된 집적 회로의 다른 유형을 포함하는 시스템의 조립체의 평면도이다.
도23은 도22의 조립체의 측면도이다.
도24는 하나의 집적 회로로부터 다른 집적 회로로 직접 상호 연결이 이루어진 조립체의 평면도이다.
도25는 도24의 조립체의 측단면도이다.
도26은 다이 상의 단자로부터 기판으로 상호 연결부가 접착된 본 발명의 일 실시예의 평면도이다.
도27은 도26의 조립체의 측단면도이다.
본 발명의 원리를 이해하는데 도움을 주기 위해 도면을 참고로 실시예를 설명할 것이며, 설명을 목적으로 특정 용어가 사용될 것이다. 그렇지만, 이는 본 발명의 범위는 제한하고자 함이 아니며, 개시된 장치의 변형 또는 변경, 그리고 본 발명의 다른 적용은 당업자라면 알 수 있을 것이다.
도1 및 도2를 참고하여 보면, 본 발명의 일 실시예를 따라 직접 회로 조립체(10)가 도시되었다. 조립체(10)는 일반적으로 기판(11), 양호하게 미리 테스트된 양호한 다이(KGD) 12-15인 복수의 다이, 복수의 접착 와이어(18)등의 상호 연결체를 포함한다. 기판(19)은 인쇄 회로판, 세라믹, 플라스틱, 가요성 회로 등을 포함하지만 이것들에 한정되지 않는 다이 어셈블리에 적합한 기판은 어느 것이라도 가능하다. 기판(19)은 모든 직접 회로를 기판에 최종으로 조립한 후 또는 그 전에 기판을 얇게 하기 위해 연마 또는 폴리싱될 수 있다. 다양한 조합으로 트레이스(21)는 기판(19)에 접속된 일 이상의 KGD에 데이터, 어드레스, 콘트롤 등의 신호와, 접지, 전력 등을 공급하기 위한 버스를 형성한다. 기판(19)은 많은 위치에서 트레이스(19)를 차단하는 복수개의 이격된 개구(23 내지 26)를 형성한다. 개구의 크기 및 형상은 다양할 수 있으며, 기판에 의해 그 주연부에 인접하여 완전히 둘러싸이거나 부분적으로만 둘러싸이거나 그 주변에 형성될 수 있다. 그러므로 트레이스(21) 중 일부는 도시된 바와 같이 개구(23 내지 26)의 인접한 세트들 사이로 연장되며, 중앙 트레이스(27)라고 지칭된다. 트레이스 그룹[예, 개구(24, 25) 사이에서 동작하는 5개의 트레이스 그룹 또는 개구(23)로부터 외향으로 동작하는 5개의 트레이스 그룹)은 나란히, 대체로 평행하게 그리고 동일한 길이로 동작한다. 모서리 보강재(28)는 기판(19)의 여유분에 접속 또는 인가되어 강도를 제공한다. 도1의 실시예에서, 모서리 보강재(28)는 도시된 바와 같이 기판(19) 외주를 둘러쌓는 한 쌍의 정합 금속 스트립(상하 하나씩)을 포함한다. 트레이스(21) 중 일부는 그 모서리에서 기판(19)의 외향으로 연장되어 레벨이 높은 회로에 외측 접속을 위한 커넥터(29)를 형성한다. 기판(19)의 모서리에서 외향으로 연장되는 트레이스는 모서리 트레이스(30)라고 지칭된다. 모서리 트레이스(30)는 보강재(28)를 통해 연장된다. 보강재(28)는 히트 싱크 역할을 하도록 크기 설정 및 구성될 수 있다. 로드, 플레이트, 페리미터 프레임(완전 또는 부분) 등을 포함하는 크기, 형상 또는 조합일 수 있다. 기판(19)이 얇으면(예, 가요성 회로 재료 같은 가요성 막), 보강재(28)는 다이의 무게로부터 편향되는 다른 가요성 막 기판이 대략 평평한 구성을 유지하도록 돕는다. 그러나 전술된 바와 같이, 가요성은 기판의 한 예시일 뿐이다. 좀더 강성이 있는 기판이 사용되면(예, 인쇄 회로판 재료), 보강재는 필요 없다.
본원에 참조로 합체된 미국 특허 제6,214,641 B1호 및 제6,219,908 B1호에 개시된 바와 같이, 종래의 양호한 다이(KGD)는 테스트를 거쳤거나 번인(burn-in)된 패키징 되지 않은(unpackaged) 다이를 의미하며 다른 등가의 패키징된(packaged) 다이와 동일한 품질 및 안정성을 갖는 것으로 여겨진다. 이러한 KGD는 기판에 고정되어 컴퓨터, 통신 장치, 자동차, 시계, 가전 제품 및 다양한 기타 전자 장치에 사용되는 멀티 칩 모듈을 생성할 수 있다. 도1의 조립체(10)에서 각각의 KGD(12-15)는 일 이상의 전기 다이 접촉부 또는 다이 패드(31)를 포함한다. 각각의 다이 패드(31)는 그 KGD에 대해서 전기 접속점(예, 접지, 전력 및 신호 접속) 역할을 한다. 다이 패드는 특정 다이의 설계에 대해 적절하다면 어떤 형태나 개수라도 상관없다. KGD(12-15)는 다이 패드(31)가 대응하는 개구(23 내지 26)에 배치되도록, 즉 기판(19)의 상부면으로부터 개구를 통해 접근 가능하도록 기판(19)의 바닥측(32)(도2 참조)에 고정된다. KGD(12-15)는 접착제(33) 등의 표준의 적절한 임의의 수단으로 기판(19)에 고정된다. 표준 접착 기술을 이용하여, 와이어(18)가 트레이스(21)로부터 다이 패드(31)에 접착되거나 하나의 트레이스 단부(36)로부터 다른 트레이스 단부(37)에 접착되어 개구(24)를 가로질러 넘는다. 개구(23 내지 26) 근방에서 각각의 트레이스 단부(즉, 36, 37)는 확장되어 와이어 접착을 용이하게 하며, 와이어는 양호하게 이러한 트레이스 단부에서 접착된다. 그러나 일 이상의 와이어(18)는 필요할 경우 트레이스를 따라 아무 지점에서나 접착되던지 특정 전기 구조를 형성할 수 있다.
도3은 보강재(39) (및 열 싱크)가 본 실시예에서 가요성 회로인 기판(19)의 다이 측, 바닥에 가해지고, 가요성 회로가 보다 높은 레벨 회로에 연결되도록 대안적인 연결면을 제공하기 위한 이것의 외부 에지(34)에 그 자체 또는 작은 삽입된 기판(미도시)으로 연장되고 감기는, 대안적인 실시예를 도시한 것이다.
도4 및 도5를 참조하면, 기판(19)에 장착된 두 개의 트레이스(21 및 41) 층이 있는 대안적인 실시예에 따른 집적 회로 조립체(40)를 도시하고 있다. 트레이스(41) 경로는 전기적으로 트레이스 '21'과 '41'가 서로 분리된 절연층(42) 내에 매설된다. 트레이스(21)의 상부층은 도1의 실시예에서와 같이 종방향으로 연장되지만, 트레이스(41)의 하부층은 측방향 또는 트레이스(21)에 사실상 직교하는 방향으로 연장된다. 트레이스(41)의 외부 단부는 커넥터(43)를 형성하도록 기판(19) 및 기판(19) 일부의 상부를 따르는 그리고, 그 상부 상의 보강재(44) 외측으로 연장된다. 비아(46)들은 기판(19)을 통해 연장되어, 상부 종방향 트레이스(21)와 하부 횡방향 트레이스(41) 사이를 연결한다. 이런 종방향 및 횡방향 수평 트레이스 및 수직 비아들은 기판(19)의 임의의 부분에 제공되어, 복잡한 다층 회로 형상을 생성한다. 예를 들면, 연속적인 종방향 트레이스는 기판(19) 내의 개구부(23 내지 26)의 상 및/또는 하의 일층에서 진행될 수 있고, 수직 비아들은 종방향 트레이스에서 개구부 사이의 표면 구역으로 다른 층을 경유하여 비아로부터 다이 패드까지 와이어를 접착시킨다. 횡방향 트레이스는 종방향 트레이스(21)에 사실상 직교되게 진행되도록 기술된다. 그러나 제2 하부 트레이스(41)는 상부 트레이스(21)로부터 90도 이외로 연장되고 서로 이격되게 평행하지 않다. 제2 트레이스층(및 가능하다면 제3 및 제4 트레이스층 등)은 제1 상부 트레이스층으로부터 단순히 서로 이격되게 독립적이어야 한다.
도6 내지 도8을 참조하면, 대안적인 실시예에 따른 집적 회로 조립체(47)는 기판(48)이 다층으로 도시되어 있다. 버스 트레이스(49)(도7 및 도6의 환영에 도시된 것)는 기판(48) 내에 매설되고, 유사 트레이스(21)는 개구부(50 내지 53)에 의해 파단된다. 주요 트레이스(49)의 단부 각각은 개구부(50 내지 53) 중 하나로 연장되어 접착 팁(55)을 형성한다. 일 단부(56)에서, 트레이스(49)는 기판(48)의 일부 꼭대기 외측으로 연장되어, 더욱 높은 레벨 회로로 연결하기 위해 커넥터(57)를 형성한다. 집적 회로 조립체(10)로서, 와이어(64)는 접착 팁(55)으로부터 기판(48)의 하측에 장착된 KGD(60 내지 63)의 다이 패드(58)로, 또는 하나의 접착 팁(55)으로부터 다른 접착 팁(55)으로 접착될 수 있다. 조립체(47)는 기판(48)의 길이 상부 상의, 그리고 길이를 따라 연장되는 그라운드 및 파워 플레인 트레이스(66 및 67) 각각이 더 제공된다. 그라운드 및 파워 트레이스(66 및 67)는 각 수평 트레이스(49)와 각각 연결되는 [그라운드 트레이스(66)에 대해 '69'로 표시된 바와 같이] 비아에 의해 기판(48) 내로 연결되어, 수평으로 매설된 그라운드 및 파워 트 레이스[오직 도시된 그라운드 트레이스(70)]를 형성한다. 기판(48)의 단부(56)에서, 그라운드 및 파워 트레이스는 기판(48)의 외측으로 연장되어, 더욱 높은 레벨 회로에 연결하기 위해 그라운드 및 파워 커넥터(72 및 73)를 형성한다.
버스의 터미널 단부에서 또는 그 근처에서의 (임의의 형태의) 선택적인 레지스터는 신호 편향을 방지하거나 감소시킬 수 있도록 제공된다. 레지스터는 접착된 와이어 또는 다른 상호 연결 소자에 의해 트레이스에 연결될 수도 있다. 레지스터는 그라운드에 선택적으로 연결될 수도 있다. 또한, 와이어, 트레이스, 실드, 막 또는 다른 것도 조립체 내의 트레이스 또는 다른 도전체 사이의 전기적 또는 다른 신호 방해를 방지하거나 줄이기 위해 트레이 사이 또는 그 주위에 위치될 수도 있다.
대안적인 실시예들은 그라운드 및 파워 플레인 트레이스(66 및 67)가 기판(48) 내로 (69에서 처럼) 위치시키고, 그 후에 단부(56)에서 그라운드 및 파워 커넥터(72 및 73)를 형성하고, 기판(48)의 외측 및 기판 중에 직접 선회되고 그라운드 또는 파워 트레이스(70 또는 71) 없도록 고려된 것이다.
대안적인 실시예들은 그라운드 및 파워가 그라운드 및 파워 트레이스(70 및 71)에 의해 홀로 제공되어 에지 커넥터(71 및 72)에서 종료되고, 그라운드 또는 파워 플레인 트레이스(66 및 67)는 제공되지 않도록 고려된 것이다.
접지판 및 전원판 트레이스(66, 67)가 매설된 접지 및/또는 전원 트레이스(70, 71)의 존재 여부와 관계없이 버스 트레이스(도1의 트레이스(21)과 동일)로 대체되는 다른 실시예가 고려된다.
전원, 접지, 또는 신호를 원하는 대로 제공하기 위해 이에 결합된 와이어를 이용하여 연결될 수 있는 버스 트레이스가 기판(48; 도1의 트레이스(21)와 동일 그리고 다른 형상)의 외부면(들)에 제공되는 다른 실시예가 고려된다. 이러한 표면 장착된 버스 트레이스는 임의의 매설된 트레이스 또는 본 명세서에서 설명된 표면 평면을 대신하여 또는 추가로 제공될 수 있다.
도9를 참조하면, 도9에는 KGD(77 내지 80)가 기판(81)의 양 측면에 장착되는, 집적회로 조립체(76)의 다른 실시예가 도시되어 있다.
도10을 참조하면, 도10에는 도1 및 도2의 조립체(10)에서와 같이, 버스 트레이스(83)가 기판(84)에 표면 장착되는, 집적회로 조립체(82)의 다른 실시예가 도시되어 있다. KGD(86 내지 89)는 기판(84)의 대향면 상에 표면 장착되고, 이러한 KGD 중 적어도 하나는 표면 장착된 트레이스(83)의 상부에 직접 장착된다. 트레이스 상에 장착된 KGD(87, 89)를 수납하기 위해서, 트레이스(83)의 일부는 도시된 바와 같은 대응 개구(91, 92)로 연장하여, 와이어(93)가 이에 결합되도록 한다. 다르게는, 멀티레벨 트레이스가 도4 및 도5의 집적회로 조립체(40)에 대하여 설명된 바와 같이 사용될 수 있다. 예를 들면, 연속성 횡방향 트레이스는 기판의 개구 위쪽 및/또는 아래쪽에 있는 한 층에서 진행될 수 있고, 횡방향 트레이스로부터 개구 사이의 영역으로 연장하는 종방향 트레이스는 다른 층에서 진행될 수 있으며, 결합 와이어가 종방향 트레이스로부터 다이 패드로 결합될 수 있다. 이러한 트레이스 배열체는 기판의 일측면 또는 양측면에 제공될 수 있다.
도11을 참조하면, 도11에는 복수개의 에지 트레이스(96)가 외측 개구로부터 외향하여 연장하여 기판을 따라 중점 주위를 감싸며, 측면 에지부를 따라 외향 연장하여 측면 에지 커넥터(97)를 형성하는, 집적회로 조립체(95)의 다른 실시예가 도시되어 있다.
도1 내지 도11에 개시된 다양한 태양의 실시예들이 특정하게 개시되지 않은 조합으로 결합되는 실시예들이 고려된다. 예를 들면, 제한되지 않으면서, 도11의 실시예는 기판의 상부면 및 하부면에 장착된 KGD를 포함 및/또는 둘 이상의 다른 트레이스 층을 포함할 수 있다. 다양한 형태의 보강재, 커버 및/또는 다른 적절한 보호 재료(가령 본 명세서에서 참고문헌으로 인용된 미국 특허 제6,214,641호에 공지된 비전도성 그로브 상부면(66))가 기판, KGD, 트레이스, 와이어 등을 강화하고 보호하기 위해서 기판의 주위 및/또는 기판에 적용된다. KGD, 와이어 및 관련 구성요소를 지지하기 위하여 기판이 임의의 적절한 재료를 포함하고, 저항 취급과 마모 및 파열이 고려되는 실시예가 고려된다. 이러한 재료는 플렉스, 실리콘, 세라믹, 에폭시, 폴리아미드, 테프론, 플루오로폴리머, 그리고 다른 유기 및 유전 재료를 포함하지만, 이에 제한되지는 않는다.
도12 및 도13을 참조하면, 트레이스(106)가 버스처럼 기능하도록 배선된 집적회로 조립체(105)의 예시적인 구조가 도시되어 있다. 즉, 버스는 와이어(109)를 이용하여 각 트레이스 단부(예를 들면 107)를 다이 패드(108)에 연결한 다음 다른 와이어(109)를 이용하여 다음의 트레이스 단부(예를 들면 110)에 연결하여 형성된다.
도14를 참조하면, 도14에는 트레이스가 버스처럼 기능하도록 배선된 회로 조립체(105)와 같은 집적회로 조립체(113)의 다른 실시예를 도시하고 있다. 각각의 인접한 쌍의 개구(예를 들어 114 및 115)들 사이에서, 기판(117)의 상부에 있는 트레이스(116)는 바이어(118)에 의해 막(117)의 하부에 있는 트레이스(119)와 연결된다. KGD는 막(117)의 상부 및 하부에 교번하는 방식으로 장착되고, KGD(123)의 다이 패드(120)는 도시된 바와 같이, 와이어(121), 상부 트레이스(116), 바이어(118), 하부 트레이스(119) 및 다른 와이어(121)를 거쳐서 인접한 KGD(124)의 다이 패드(120)와 연결된다. 모든 KGD(123 내지 126)는 본질적으로 공통 버스를 따라 이런 방법으로 배선될 수 있다. 다르게는, 상호연결 바이어(118)를 갖춘 교번하는 트레이스 구조(예를 들면, 116 및 119)는 임의의 원하는 방법, 예를 들면 연속성 버스 또는 다른 방법으로 KGD에 연결될 수 있다. 접지판이 도7의 접지 트레이스(70)와 유사하게 기판의 상부면 및 하부면 사이에서 기판(19) 내에 매설되는 다른 실시예가 고려된다. 이러한 접지판은 비아 및 트레이스의 임피던스를 제어하기 위해 사용될 수 있다. 이러한 접지판은 임의의 원하는 형상으로 제조될 수 있다. 예를 들면, 접지판은 도6의 트레이스(49)보다 좁게, 또는 기판(19)의 전체 폭보다 넓게, 또는 그 사이에서 임의의 폭 및 형상으로 제조될 수 있다. 이러한 접지판은 일 이상의 비아(118)가 연장하여 관통하는 절연 개구를 포함한다. 일 이상의 트레이스가 이러한 접지판에 접속될 수 있다.
도15를 참조하면, 측방향 연장 트레이스(134)가 연장하는 기판(19) 내에 매립되고 비아(136)에 의해 트레이스(135)의 종방향 연장된 상부층과 필요에 따라 연결되는 점을 제외하고 도5의 회로 조립체(40)와 유사한 집적 회로 조립체(132)의 다른 실시예가 도시되어 있다.
본 명세서에 기재된 실시예들은 트레이스를 다이 패드 또는 다른 트레이스에 연결하도록 상호 연결체로서 와이어[예를 들어, 도1의 와이어(18)]를 포함하였다. 본 명세서에 이용된 바와 같이, 상호 연결체는 하나의 전기 다이 접촉부 또는 트레이스와 또 다른 전기 다이 접촉부 또는 트레이스 사이의 전기적 접속을 제공하기에 적절한 임의의 장치, 재료 또는 요소를 포함한다. 다른 상호 연결체 및 그들의 적용 방법으로는 제한 없이 예를 들어 전도성 폴리머, 접착제 또는 에폭시를 리소그래피식으로 적층하고, 마스킹 스크린 또는 분배기를 이용하는 것이 고려된다. 또한, 다른 실시예는 도16 및 도17에 도시된다. 도16에 도시된 회로 조립체(139)에서, 스트립 트레이스(140)는 초음파 접합을 이용하여 하나의 트레이스(141)로부터 다른 트레이스(142)로 인가된다. 도17에서, 스트립 트레이스(140)는 하나의 트레이스(141)로부터, 다이 패드(143)로 아래로, 그리고 다시 대향하는 인접한 트레이스(142)로 인가된다.
도18 내지 도20에는 스트립 트레이스(148)가 기판(149)의 길이를 따라 다양한 개구(151, 152) 위에 직접 놓인 다른 회로 조립체(147)가 도시된다. 그 후, 스트립 트레이스(148)는 본 명세서에 설명되는 와이어 접합 및 다른 방법을 포함하는 임의의 적절한 방법을 이용하여 필요하다면 하부 다이 패드(153)에 접합된다. 스트립 트레이스(148)를 다이 패드(153)에 연결하는 다른 방식으로는 예를 들어, 스트립 트레이스(148)(도20)의 인가 시에, 또는 (도18에 도시된 바와 같은) 스트립 트레이스(148)의 인가 후에 전도성 볼(154)(도19)을 인가하거나 범프(155)를 최초로 형성하고, 그 후 연결 범프(155)(도20) 내로 다이 패드 위치에서 스트립 트레이스(148)를 변형하는 것이 고려된다. 또한, 범프 또는 볼은 트레이스로의 연결을 원하는 경우에 다이 패드(153)에 (양호하게는 다이를 기판에 부착하기 전에) 직접 형성될 수 있다.
도21은 제1 절연 재료(160)가 상호 연결부 요소(140) 및 트레이스(141) 위에 적층되는 도17의 구조를 도시한다. 전도성 층(162)은 제1 절연 재료(160) 위에 적층되며, 제2 절연 재료(164)는 전도성 층 위에 적층된다. 전도성 층(162)은 상호 연결부 요소(140) 및 트레이스(141)의 임피던스를 제어하기 위해 전압원에 연결되거나 접지될 수 있다. 또한, 전도성 층(162)은 접지하도록 연결될 수 없거나, 전압원은 간단하게 차폐 트레이스(141), 상호 연결부 요소(140) 및 다이(123)일 수 있다. 사실, 층들(160, 162, 164)은 조립체 구조의 일부 또는 모두를 둘러쌀 수 있다. 또 다른 경우, 전도성 층(162)은 기판(117)에 부착된 금속 케이싱일 수 있다. 이러한 경우, 층(164)은 생략될 수 있으며, 층(160)은 공기일 수 있다. 물론, 유사한 층들(160, 162, 164)은 본 명세서에 기재된 실시예 중 하나에 적용될 수 있다.
도22 및 도23은 마이크로프로세서(202)가 땜납 볼(218)에 의해 트레이스(210, 212)에 연결되는 실시예를 도시한다. 4개의 메모리 다이(204)는 도22 및 도23에 도시된 바와 같이 상호 연결부 요소(214)와 트레이스(210)에 의해 마이크로프로세서(202)에 연결된다. 물론, 도22 및 도23은 상이한 유형의 다이들이 전자 시스템을 형성하도록 조립되는 시스템의 일예를 도시한다. 무선 주파수 다이, 아날로그 다이, 논리 다이 또는 임의의 다른 형태의 다이는 이러한 시스템을 형성하도 록 조립되고 상호 연결될 수 있다.
도24 및 도25는 다이(304)가 기판(306)의 표면에 부착되는 실시예를 도시한다. 트레이스(310)는 연결 에지(320)로부터 다이(304) 옆의 공간으로 연장한다. 상호 연결부 요소(314)는 다이(304) 상의 단자(316)를 트레이스(310)에 연결한다. 또한, 몇몇의 상호 연결부 요소(320)는 하나의 다이(304) 상의 단자(316)를 다른 다이 상의 단자(316)에 직접 연결한다.
도26 및 도27은 기판(406) 내의 개구(408) 사이의 트레이스(410)가 기판의 하부[즉, 다이(404)가 부착되는 측부]에 배치되는 다른 실시예를 도시한다. 상호 연결부 요소(414)는 도26 및 도27에 도시된 바와 같이 기판(406)을 통해 트레이스(410)로 지나가는 비아(420)에 다이(404) 상의 단자(416)를 연결한다.
본 발명이 도면 및 상기 설명에서 상세히 도시되고 설명되었지만, 예시된 바와 같이 고려되는 것이며, 특징이 제한되지 않으며, 양호한 실시예만이 도시되고 설명된 것이며 본 발명의 기술 사상 내에 있는 모든 변경 및 변형이 보호되도록 소망되는 것으로 이해된다.
Claims (45)
- 복수개의 전기 전도성 트레이스와 복수개의 개구를 포함하는 기판;상기 기판에 부착되고, 다이의 입력 또는 출력 터미널이 상기 개구에 배치되는 복수개의 다이;복수개의 전기 전도성 접착된 와이어로서, 각 와이어가 그 와이어의 제1 단부에서 하나의 트레이스에 접착되고 그 와이어의 제2 단부에서 하나의 다이의 터미널에 접착되는 것인 복수개의 전기 전도성 접착된 와이어를 포함하고,하나 이상의 와이어의 제1 그룹과 하나 이상의 트레이스가 서로 연결되어, 두 개 이상의 다이의 터미널들을 전기적으로 연결하는 제1 전기적 상호 연결부를 형성하고,하나 이상의 와이어의 제2 그룹과 하나 이상의 트레이스가 연결되어, 두 개 이상의 다이의 터미널을 전기적으로 연결하는 제2 전기적 상호 연결부를 형성하며,하나 이상의 와이어의 추가적인 그룹들과 하나 이상의 트레이스가 연결되어 각각의 추가적인 그룹이 두 개 이상의 다이의 터미널을 전기적으로 연결하는 추가적인 전기적 상호 연결부를 형성하며, 상기 제1 전기적 상호 연결부, 상기 제2 전기적 상호 연결부, 및 상기 추가적 상호 연결부들은 하나 이상의 다이를 상호 연결하는 데이터 버스 구조를 구성하는 것인 집적 회로 조립체.
- 제1항에 있어서, 상기 접착된 와이어는 상기 트레이스와 다이 사이의 상호 연결부에 맞도록 맞춤 위치되는 집적 회로 조립체.
- 제1항에 있어서, 상기 와이어는 상기 트레이스로부터 구조적으로 구별되는 것인 집적 회로 조립체.
- 복수의 다이용 집적 회로 조립체이며,기판과,상기 기판 내의 제1 개구와,상기 기판 내의 제2 개구와,상기 제1 개구 내에 위치된 제1 입력 또는 출력 다이 접촉부를 가지며 상기 기판에 부착된 제1 다이와,상기 제2 개구 내에 위치된 제2 입력 또는 출력 다이 접촉부를 가지며 상기 기판에 부착된 제2 다이와,상기 기판에 부착된 제1 전기 전도성 트레이스로서, 상기 제1 개구는 상기 제1 전도성 트레이스와 상기 제2 개구 사이에 배치되는 것인 제1 전기 전도성 트레이스와,상기 제1 트레이스와 상기 제1 다이 접촉부를 전기적으로 연결하는 제1 전기 전도성 상호 연결체와,상기 제1 트레이스와 상기 제2 다이 접촉부를 전기적으로 연결하고, 상기 제1 개구 위에 적어도 부분적으로 배치되는 제2 전기 전도성 상호 연결체를 포함하고,상기 제1 트레이스, 상기 제1 상호 연결체, 및 상기 제2 상호 연결체는 각각 서로 구조적으로 구별되는 것인 집적 회로 조립체.
- 제4항에 있어서,상기 제1 다이는 상기 제1 개구 내에 각각 위치되는 복수의 상기 제1 다이 접촉부를 포함하며,상기 제2 다이는 상기 제2 개구 내에 각각 위치되는 복수의 상기 제2 다이 접촉부를 포함하며,상기 기판에 부착된 복수의 상기 제1 트레이스와,상기 제1 트레이스들 중 하나와 상기 제1 다이 접촉부들 중 하나를 각각 접속하는 복수의 상기 제1 상호 연결체와,상기 제1 트레이스들 중 하나와 상기 제2 다이 접촉부들 중 하나를 각각 접속하는 복수의 상기 제2 상호 연결체를 더 포함하는 집적 회로 조립체.
- 제5항에 있어서, 상기 복수의 제1 트레이스는 각각 평행인 집적 회로 조립체.
- 제5항에 있어서, 상기 복수의 제1 트레이스는 각각 길이가 같은 집적 회로 조립체.
- 제5항에 있어서, 상기 복수의 제1 트레이스는 각각 같은 임피던스를 갖는 집적 회로 조립체.
- 제4항에 있어서,상기 기판에 부착된 제3 다이와,상기 제3 다이를 상기 제1 다이 접촉부와 상기 제2 다이 접촉부와 상기 제1 트레이스 중 적어도 하나에 전기적으로 접속하기 위한 수단을 더 포함하는 집적 회로 조립체.
- 제9항에 있어서,상기 제1 다이, 상기 제2 다이 및 상기 제3 다이 중 적어도 하나는 상기 제1 다이, 상기 제2 다이 및 상기 제3 다이 중 나머지들의 집적 회로와 다른 집적 회로를 포함하는 집적 회로 조립체.
- 제9항에 있어서, 상기 제1 다이와 상기 제2 다이는 디지털 메모리 회로를 포함하며, 상기 제3 다이는 마이크로프로세서 회로를 포함하는 집적 회로 조립체.
- 제4항에 있어서, 상기 제1 다이는 상기 제2 다이의 집적 회로와 다른 집적 회로를 포함하는 집적 회로 조립체.
- 제4항에 있어서, 상기 제1 다이는 디지털 메모리 회로를 포함하며 상기 제2 다이는 마이크로프로세서 회로를 포함하는 집적 회로 조립체.
- 제4항에 있어서, 상기 제1 트레이스는 상기 기판 안에 매설되며 상기 기판으로부터 상기 제1 개구로 돌출하는 집적 회로 조립체.
- 제4항에 있어서, 상기 제1 다이와 제2 다이는 상기 기판의 반대쪽 측면 상의 상기 기판에 부착되는 집적 회로 조립체.
- 제4항에 있어서, 상기 제1 상호 연결체는 와이어를 포함하고, 상기 와이어의 제1 단부는 상기 제1 트레이스에 접착되고 상기 와이어의 제2 단부는 상기 제1 다이 접촉부에 접착되는 집적 회로 조립체.
- 제16항에 있어서, 상기 제2 상호 연결체는 제2 와이어를 포함하고, 상기 제2 와이어의 제1 단부는 상기 제1 트레이스에 접착되고 상기 제2 와이어의 제2 단부는 상기 제2 다이 접촉부에 접착되는 집적 회로 조립체.
- 제4항에 있어서, 상기 기판은 얇고, 가요성인 기판 막을 포함하는 집적 회로 조립체.
- 제4항에 있어서, 상기 제1 트레이스, 상기 제1 상호 연결체 및 상기 제2 상호 연결체를 전기적으로 차폐하기 위한 수단을 더 포함하는 집적 회로 조립체.
- 제4항에 있어서, 상기 제1 트레이스, 상기 제1 상호 연결체 및 상기 제2 상호 연결체의 임피던스를 제어하기 위한 수단을 더 포함하는 집적 회로 조립체.
- 제4항에 있어서, 상기 제1 다이와 상기 제2 다이는 패키징되지 않은 집적 회로 조립체.
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Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/317,661 | 2002-12-12 | ||
US10/317,661 US7550842B2 (en) | 2002-12-12 | 2002-12-12 | Integrated circuit assembly |
PCT/US2003/039537 WO2004055895A1 (en) | 2002-12-12 | 2003-12-12 | Integrated circuit assembly |
Publications (2)
Publication Number | Publication Date |
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KR20050085561A KR20050085561A (ko) | 2005-08-29 |
KR101062260B1 true KR101062260B1 (ko) | 2011-09-06 |
Family
ID=32506187
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1020057010632A KR101062260B1 (ko) | 2002-12-12 | 2003-12-12 | 집적 회로 조립체 |
Country Status (8)
Country | Link |
---|---|
US (1) | US7550842B2 (ko) |
EP (1) | EP1573815A1 (ko) |
JP (1) | JP4452627B2 (ko) |
KR (1) | KR101062260B1 (ko) |
CN (1) | CN100530640C (ko) |
AU (1) | AU2003299608A1 (ko) |
TW (1) | TWI339435B (ko) |
WO (1) | WO2004055895A1 (ko) |
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-
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- 2002-12-12 US US10/317,661 patent/US7550842B2/en not_active Expired - Fee Related
-
2003
- 2003-12-12 AU AU2003299608A patent/AU2003299608A1/en not_active Abandoned
- 2003-12-12 KR KR1020057010632A patent/KR101062260B1/ko not_active IP Right Cessation
- 2003-12-12 TW TW92135250A patent/TWI339435B/zh not_active IP Right Cessation
- 2003-12-12 EP EP03799897A patent/EP1573815A1/en not_active Withdrawn
- 2003-12-12 JP JP2004560802A patent/JP4452627B2/ja not_active Expired - Fee Related
- 2003-12-12 CN CNB2003801092161A patent/CN100530640C/zh not_active Expired - Fee Related
- 2003-12-12 WO PCT/US2003/039537 patent/WO2004055895A1/en active Application Filing
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Publication number | Publication date |
---|---|
EP1573815A1 (en) | 2005-09-14 |
WO2004055895A1 (en) | 2004-07-01 |
JP2006510224A (ja) | 2006-03-23 |
AU2003299608A1 (en) | 2004-07-09 |
CN1742372A (zh) | 2006-03-01 |
JP4452627B2 (ja) | 2010-04-21 |
TWI339435B (en) | 2011-03-21 |
US20040113250A1 (en) | 2004-06-17 |
CN100530640C (zh) | 2009-08-19 |
KR20050085561A (ko) | 2005-08-29 |
TW200425462A (en) | 2004-11-16 |
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