KR101058724B1 - 장애 시 안전 차동 증폭기 회로 - Google Patents

Abstract

장애 시 안전 조건이 검출되고 신호화되는 주파수 한계보다 낮은 주파수와 결합된 누락되거나 또는 너무 낮은 차동 신호들을 검출하는 차동 입력 장애 시 안전 회로가 개시되어 있다. 장애 시 안전 회로로부터의 출력 신호는 차동 입력 신호의 무효 표현인 주어진 상태에서 유지된다. 주파수 검출기, 한계 주파수 롤 오프를 갖는 상보적 오프세팅 보조 증폭기들이 장애 시 안전 조건을 검출하기 위해 사용된다. 또한 장애 시 안전 회로가 활성이 되기 전에 얼마간의 시간 동안 장애 시 안전 조건이 존재하도록 요구하는 지연 회로가 사용된다. 초기화 회로는 적당한 파워 업 조건들을 확보하고, 여기서 그 회로는 장애 시 안전 조건을 검출하도록 인에이블되고 신호의 이전 상태에 관계 없이 신뢰할 수 있는 장애 시 안전을 보증한다.

장애 시 안전(failsafe), 차동 증폭기, 히스테리시스

Description

장애 시 안전 차동 증폭기 회로{FAILSAFE DIFFERENTIAL AMPLIFIER CIRCUIT}

본 발명은 논리 차동 증폭기 회로에 관한 것으로, 특히 장애 시 안전 회로(fail-safe circuitry)를 통합한 그러한 수신기들에 관한 것이다.

장애 시 안전 차동 증폭기들 및 수신기들은 입력 측에 비결정적(indeterminant) 또는 무효(invalid) 입력 신호가 존재할 때 알려진 출력을 제공한다. 무효 입력 신호는 일반적으로 입력들이 부동 상태(floating)이거나 3-상태(three-stated), 또는 단락될 때 생긴다. 그러나 부분 단락이나 개방이 무효 입력 신호를 초래할 수도 있다. 그러한 무효 입력 신호들에도 불구하고 수신기들은 통상적으로 발진(oscillate)하거나, 노이즈를 스위치 온(switch on noise)하거나 또는 비결정적 상태가 될 것이다.

종래의 해법들은 차동 수신기의 입력 측에 dc 오프셋을 제공함으로써 입력들을 알려진 조건으로 바이어스하기 위하여 차동 수신기의 입력 측에 바이어스 저항들을 제공하였다. 그러나, 그러한 오프셋은 복귀 전류들을 불균형하게 하고, 출력을 일그러뜨리고 어쩌면 입력 신호 진폭을 로드(load)하고 저감할 수 있다. 다른 해법들은 수신기 출력을 어떤 알려진 상태로 구동하는 로직으로 수신기의 입력들을 Vcc로 바이어스하였다.

또 다른 해법은 텍사스 인스트루먼츠사의 차동 수신기, 부품 번호 SN65LVDT32B, 및 몇몇 다른 유사한 디바이스들에서 발견된다. 이 디바이스의 회로는 수신기 입력들을 공유하는 2개의 액티브 회로 고 임피던스 비교기들을 제공한다. 이들 비교기들은 하나의 비교기는 +80 밀리볼트 임계치를 제공하고 다른 비교기는 -80 밀리볼트 임계치를 제공함으로써 윈도(window)를 제공한다. 장애 시 안전 타이버(fail-safe timer)가 비교기 출력들과 "and 연산되고"(anded) 만일 차동 입력이 타이머 기간의 말미에서 +/-80 밀리볼트 윈도 내에 있으면, 출력은 알려진 장애 시 안전 하이 상태로 구동된다. 이 회로의 한 가지 제한은 시간 기간을 시작하기 위해 장애 시 안전 타이머가 스위칭되어야 한다는 점이다. 만일 수신기에의 입력이 유효하지만, 이를테면 +80 밀리볼트 차동보다 크지만, 그 후 무효 상태, 이를테면 +10 밀리볼트 차동으로 되돌아가면, 수신기 출력이 스위칭할 수 없으므로 타이머가 시작되지 않을 수 있다.

또 다른 장애 시 안전 디바이스는 맥심(Maxim)사에 의해 제조된 부품 번호 MAX9153/4이다. 이 디바이스는 중계기(repeater)로서 라벨링되어 있으나, 사실상 차동 증폭기 또는 수신기 회로이다. 이 회로는 다이오드 스파이크 억압기를 갖고 있고 전송선이 단락되거나, 또는 차동 신호들이 저레벨(100 밀리볼트 미만) 감쇠된 상태에서 파워 업될 때 동작하지 않을 수 있다. 고 주파수 동작도 손상을 입을 수 있다.

본 발명의 목적은 다음 중 어느 하나에 해당될 경우 수신기의 출력을 알려진 상태로 가져가는 액티브 장애 시 안전 회로(active failsafe circuit)를 제공하는 것이다.

1. 입력 차동 신호가 정의된 임계치 아래로 감쇠한다.

2. 입력 차동 신호가 0 볼트로 폭락한다(케이블 단락, 라인 단락, 와이어 단락 등).

3. 입력 차동 신호가 미구동된 미지의 상태 또는 부동 상태의 입력으로 된다(케이블 개방, 디바이스가 시스템에 접속되지 않는 등).

본 발명의 다른 목적은 입력 신호를 로드하거나 열화시키거나 또는 밸런스, 또는 수신기의 입력 또는 출력의 동적 범위 또는 품질을 열화시키지 않는 액티브 장애 시 안전 회로 수신기를 제공하는 것이다. 또 다른 목적은 전체 입력 공통 모드 범위에 걸쳐서 동작하고 공통 모드 노이즈, dc 바이어스 및/또는 시스템 그라운드 오프셋에 직면하여 알려진 출력 상태를 확보하는 장애 시 안전 수신기를 제공하는 것이다. 본 발명의 또 다른 목적은 수신기의 고주파수 성능에 악영향을 미치지 않는 것이다.

숙련된 당업자라면, 이하의 상세한 설명이 예시적인 실시예들, 도면들, 및 사용 방법들을 참조하면서 진행되겠지만, 본 발명은 이들 실시예들 및 사용 방법들에 제한되도록 의도되어 있지 않음을 알 것이다. 오히려, 본 발명은 범위가 넓고 첨부된 청구항들에서 제시된 대로만 정의되도록 의도되어 있다.

<발명의 개요>

전술한 목적들은 오프셋 전압에 대한 입력 차동(Vid) 신호의 진폭을 측정하고, 또한 Vid의 주파수 성분이 주파수 한계보다 작은지를 측정하는 오프셋 보조 증 폭기들을 이용하는 차동 증폭기/수신기용 장애 시 안전 회로에서 충족된다. 별도의 주파수 검출기가 Vid의 주파수를 측정하고, 논리 회로가 보조 증폭기들 및 주파수 검출기로부터의 신호들을 수용한다. 만일 Vid의 진폭이 오프셋 전압보다 작고 주파수가 한계보다 작으면 장애 시 안전 조건이 존재하고 출력은 Vid 신호를 따르지 않는 주어진 상태로 강제화된다. 만일 진폭이 오프셋 전압보다 크거나 주파수가 주파수 한계보다 크면, 장애 시 안전 회로는 비활성이고 출력은 Vid를 따른다. 바람직한 실시예에서 시간 지연 및 초기화 회로가 구현된다. 바람직한 실시예에서 스타트업 회로, 메모리 소자 및 지연 소자 및 몇몇 논리 소자들이 제어용으로 사용된다.

도 1은 전형적인 차동 수신기에 대한 입출력 히스테리시스도이다.

도 2는 본 발명의 바람직한 실시예에 대한 진리표 및 논리 흐름도이다.

도 3은 본 발명의 일 실시예를 예시하는 개략/블록도이다.

도 4, 5 및 6은 도 3에 도시된 모듈들의 개략 블록도이다.

도 7-15는 상기 개략 블록도에서 도시된 신호의 시간 논리도이다.

도 1은 실질적으로 모든 차동 신호 수신기에서 발견되는 기본적인 히스테리시스 곡선을 도시한다. 수평축은 양으로 진행하는 차동 신호(positive going differential signal), Vid를 나타내고, 수직축은 0에서 +Vcc까지의 출력 신호를 나타낸다. 100에서 시작한 음의 차동 신호는 Vid+ 임계치에 도달할 때까지 증가하고 거기서 출력은 하이가 된다. 그 후 Vid는 출력이 여전히 하이인 상태에서 음으로 진행하고(102) Vid- 임계치에 도달하면 출력은 로우가 된다. Vid+와 Vid- 간의 차이는 회로 내에 구축된 히스테리시스(104)이다. 히스테리시스에 대한 필요는 증폭기의 차동 입력 감도 때문이다. 히스테리시스가 없으면 증폭기는 신호가 입력 감도 범위 내에 있는지 그 신호의 상태를 정확히 결정할 수 없다. 또한 만일 신호가 이 미정의 영역(undefined region)에 남아 있으면 증폭기가 불안정하게 되어 발진할 가능성이 있다. 미정의 영역을 더 증가시키기 위해 설계에 의해 부가적인 히스테리시스를 부가할 수 있다. 또한 신호가 양이든 음이든 이 미정의 영역 밖에 있을 때만 상태들을 스위칭하여 발진의 가능성을 제거하는 증폭기를 설계할 수도 있다.

본 발명의 접근법은 입력 신호 진폭 및 주파수를 연속적으로 모니터하는 것이다. 저주파수 케이스 및 DC 케이스는 아래에서 설명하는 바와 같이 구별된다.

도 2 흐름도는 본 발명을 구현하는 회로의 초기화(190)와 함께 시작한다. 후술되는 바와 같이, 차동 입력 전압, Vid의 크기 및 주파수가 측정된다. 만일 그 크기가 100 mV보다 크고 주파수가 200 MHz보다 작으면, 장애 시 안전 회로가 그것을 검출하여 제어 신호(en_in)를 인에이블 상태로 유지하고 따라서 차동 수신기로부터의 정상 출력이 제공된다. 이 상태는 진리표 내의 제1 행(200')에 상당한다.

주파수가 200 MHz보다 작지만 Vid가 100 mV보다 크면 장애 시 안전 회로가 그것을 검출하여 제어 신호(en-in)을 인에이블 상태로 유지하고 따라서 차동 수신기로부터의 정상 출력이 제공된다(202). 이 상태에서 후술되는 바와 같이 "xor"이 토글(toggle)할 것이다. 이것은 진리표의 제2 열(202')에 도시되어 있다.

만일 주파수가 200 MHz보다 크고 Vid가 50 mV보다 작으면 진리표의 제3 열(204')에서와 같은 상태가 추정된다. 여기서 "AND" 신호는 후술되는 바와 같이 참이고 장애 시 안전(failsafe)은 디스에이블된다(204). 장애 시 안전 회로는 그것을 검출하여 제어 신호(en_in)를 인에이블 상태로 유지하고 다시 차동 수신기로부터의 정상 출력이 제공된다.

그러나, Vid가 50 mV보다 작고 주파수가 200 MHz보다 작으면, "AND"는 토글할 것이다. 장애 시 안전 회로는 그것을 검출하고 지연 후에 제어 신호(en_in)가 디스에이블된다. 이 상태에서 차동 수신기의 출력은 진리표의 제4 열(206')에 도시된 바와 같이 무효하다(206).

도 3은 본 발명의 바람직한 실시예의 회로 개략/블록도이다. INP와 INM 사이에 입력 차동 신호가 나타나고 전송선 임피던스를 매칭하기 위해 종단 저항(termination resistor)(300)이 제공될 수 있다. 전류 요건에 의해 설정된 설계 사양을 충족시키고 장애 시 안전 조건들 중 하나를 만족시키기 위해 높은 값을 갖는 높은 값 저항 회로망(302)이 제공된다. 보다 구체적으로, 장애 시 안전은 개방되고 미구동된 입력들 동안에 동작한다. 저항 회로망(302)은 전원 전압 V1과 그라운드 복귀(ground return) 사이에 배치된다. 차동 입력 신호는 LVDS - 고속 자동 증폭기(304)의 입력 접속부들에 접속된다. VMID는 개방되고 미구동된 조건들 하에서 전원 전압 V1의 1/2과 같은 공칭 값으로 설정된 바이어스 출력이고, 다른 경우에는 이 노드는 수신기의 그라운드에 대하여 입력 차동 신호의 공통 모드 전압을 제공한다.

LVDS 수신기는 이 기술 분야에서 일반적인 레일 투 레일 입력 공통 범위를 갖는 고속, 고이득, 차동 증폭기이다. 대부분의 그러한 증폭기들 또는 수신기들은 DC로부터 1 GHz까지 약 10 mV 감도를 갖는다.

이 예에서, 장애 시 안전 기능은 차동 입력 신호를 공급하는 드라이버들이 턴 오프되거나 3-상태이거나, 입력 케이블이 손상되어 단락 또는 개방을 일으키거나, 사실상 아무런 입력 신호도 없고 LVDS 수신기가 노이즈를 스위치 온하거나 발진하는 다른 그러한 조건일 때 활성이 될 것이다. 장애 시 안전 조건은 또한 입력 신호가 수신기 입력들에 도달하기 전에 입력 신호의 다양한 전압 레벨 감쇄로 인해 임계치 한계, 이 경우 50 mV로 떨어질 경우에도 존재한다. 만일 구동 회로 INP 또는 INM에의 접속이 없다면 종단 저항(300)(50 내지 100 옴 정도)은 효과적으로 INP와 INM 사이에 단락 회로를 일으킬 것이고, 이것은 입력들을 단락시키는 것과 같은 장애 조건에 상당한다.

저항 회로망(302)은 3개의 신호 IN+, IN-, 및 VMID를 제공하고, 이것들은 "신호 손실"(loss of signal) 검출기(306)에서 처리된다. IN+ 및 IN-는 VMID가 공통 모드 값을 부여하는 동안 각각 입력 신호 INP 및 INM과 동일하다. 여기서 공통 모드는 보조 증폭기들 상의 네트 차동 신호(net differential signal)를 반으로 줄이도록 추출된다. 즉, INP-INM 대신에 이제 보조 증폭기 A1의 입력에서 INP-VMID를 갖게 될 것이다. 이렇게 함으로써 A1 및 A2 상의 총 빌트 인 오프셋 전압(total built in offset voltage)의 요건을 반으로 줄일 수 있다. 즉, A1 및 A2는 단지 25 mV 입력 오프셋만 가지면 된다. 빌트 인 오프셋은 대역폭에 영향을 주기 때문에, 이렇게 함으로써 대역폭을 효과적으로 2배로 한다. 다른 구성에서는, 직접 INP 및 INM을 A1 및 A2에 가져감으로써, Vmid의 필요를 제거할 수 있다. 또한 입력 신호로부터 공통 모드 값을 추출하는 다른 방법들이 있을 수 있고 저항 회로망은 그것을 하는 방법에 대한 일례일 뿐이다. 또 다른 예는 공통 모드 피드백 회로일 수 있고 이 업계의 사람들은 여기에서 리스트되지 않은 보다 많은 그러한 기법들을 알고 있다. 요점은 공통 모드 입력 전압을 부여할 수 있는 회로를 갖는 것이다. 2개의 부가적인 모듈, 주파수 검출기(308) 및 장애 시 안전 결정 로직 및 컨트롤(Fail Safe Decision Logic ana Control)(310)에 대하여 아래에서 논의한다. 이들 모듈들의 출력은 장애 시 안전 기능이 활성인 때 로우가 되는 en_in 신호(312)이다. 로우 en_in 신호는 AND 게이트(314)를 통하여, LVDS(304)로부터의 출력에 관계 없이, OUT 신호가 로우가 되도록 강제화한다. 정상 조건에서 en_in 신호는 하이이고 OUT 신호는 LVDS의 출력을 따르고, 이 LVDS의 출력은 입력 차동 전압 Vid를 따른다.

도 4는 신호 손실 검출기(306)의 개략도이다. 각각의 오프셋된 보조 증폭기들 A1 및 A2 내의 50 mV 전원들은 각각의 보조 증폭기 내의 빌트 인 전압 오프셋(built in voltage offset)(입력 Vid에 대하여 각각의 경우 50 mV)를 나타내고, 이것은 Vid와 동일한 차동 INP-INM에 의해 극복되어야 하고, 그렇지 않을 경우 후술하는 바와 같이 주파수가 200 MHz보다 큰 경우 외에는 장애 시 안전 상태(fail safe state)가 존재한다. 이 개략도로부터 명백히 알 수 있듯이, 이 모듈은 입력을 모니터하여 입력 신호의 진폭의 손실 또는 주파수의 증가를 감시한다.

개략도로부터 알 수 있듯이, 오프셋들은 반대 방향으로 배열된다. 만일 신호의 손실이 있으면, 이를테면 입력 Vid가 저주파수에서 +50mV로부터 -50mV로 스위칭하면, xor 출력은 스위칭하지 않을 것이다. 이 경우 INP는 결코 50 mV 오프셋을 극복할 만큼 충분히 높아지지 않기 때문에 op1은 로우가 될 것이고, op2는 하이가 될 것이다. 여기서 xor 출력은 여전히 하이 상태일 것이다. xor이 하이일 경우 입력 전압 신호가 50 mV 임계치 미만이기 때문에 장애 시 안전 조건이 존재할 수 있다.

도 2로부터의 조건들을 다시 말하여, 만일 xor가 하이가 되면 장애 시 안전 조건이 존재할 수 있지만, 만일 Vid가 +/-100 mV이거나 또는 주파수가 200 MHz보다 크면 장애 시 안전 조건이 없을 것이다. 장애 시 안전 조건은 Vid가 +/-50 mv보다 작고 주파수가 200 MHz보다 작은 경우에만 활성일 것이다. 아래에서 논하는 바와 같이, 장애 시 안전은 xor가 하이이고 AND 신호가 토글할 때 일어날 것이다.

도 2에서 INP-INM 또는 Vid는, A1 및 A2가 비 장애 시 안전 조건(non-fail safe condition)으로서 응답하게 하기 위하여 오프셋보다 높아야 한다.

200 MHz보다 작은 주파수, +/-50 mv의 Vid 구형파에서, INP가 VMID보다 높은 25 mV보다 작으면, op1은 로우일 것이고, INM이 VMID보다 낮은 25 mV보다 작으면, op2는 하이일 것이다. 이 경우 출력 "xor"은 하이일 것이고 장애 시 안전 조건이 존재할 수 있다. 주파수에 관계 없이(후술하는 바와 같이 에지 레이트에 대해서는 제외하고), Vid가 +/-100 mv의 구형파이고, INP는 VMID보다 높은 25 mV보다 크고 INM은 VMID보다 낮은 25 mV보다 크면, op1 및 op2는 토클할 것이고 따라서 "xor"이 토클하겠지만, 장애 시 안전 회로는 결코 활성이 되지 않을 것이다.

저역 통과 필터 회로망들(308 및 310)이 오프셋된 보조 증폭기들의 입력 아암들(input arms)에 도시되어 있다. 이것들은 보조 증폭기들 각각의 주파수 롤 오프 특성(frequency roll off characteristics)을 나타내고, VID가 200 MHz보다 크면, Al 및 A2는 신호를 통과시키지 않을 것이다. 만일 Vid가 100 mv 또는 50 mv이면, xor는 하이이겠지만 OUT은 후술하는 바와 같이 여전히 Vid를 따를 것이다. 당업자라면 롤 오프가 50 mV로부터 100 mV로의 계단 함수일 수 없다는 것을 알 수 있다. 따라서, 양호한 입력은 100 mV보다 커야 하고 불량한 입력은 50 mV보다 작아야 한다는 것을 보증하는 것은 쉽다. 중간의 어떤 것도 유효 입력 신호로서 보증될 수 없다.

도 5는 LVDS 증폭기(304)로부터의 OP(502) 및 신호 손실 검출기(306)로부터의 xor(504)를 입력으로서 수신하는 주파수 검출기 로직이다. 예시된 바와 같이 이 회로는 개념적으로 OP 신호를 받아서 AND 신호를 출력하는 스위치드 커패시터(switched capacitor)이다. AND 신호는 저주파수 또는 고주파수 입력 신호를 나타내고, 200 MHz가 서로를 구별하는 주파수이다. 저주파수와 DC간의 구별은 장애 시 안전 결정 로직 및 컨트롤(310)에서 결정된다. OP 신호는 Vid에 대응하여 토글한다. 그 신호는 스위치들(506 및 508)을 접속 및 분리하여 전류원(510)이 커패시터(512)를 충전 및 방전할 수 있게 한다. 변화율은 전류원의 값들, 커패시터 값 및 입력 신호의 주파수의 함수이다. 만일 xor가 하이이고 입력 신호가 200 MHz보다 작은 주파수에서 약 50 mv이면, AND 게이트는 토글할 것이다. 게이트(516)는 NAND 게이트이고 여기서 AND 신호는 TIME(514)과 xor이 모두 하이일 때만 로우가 될 것이고, TIME(514) 또는 xor(504) 중 어느 하나 또는 양쪽 모두가 로우일 때 AND는 하이가 될 것이다. Vref 및 회로 파라미터들은 커패시터 상의 SW 신호가 Vref 트리거 포인트에 도달하도록 허용한다. 이 토글링 TIME(514) 신호는 OUT 신호가 유효하지 않은 경우에 장애 시 안전(Fail Safe)의 비활성화를 초래할 것이다.

주파수가 200 MHz보다 크고 Vid가 +/-50 mv인 경우에 회로 파라미터는 SW 신호가 Vref 스위칭 임계치에 도달하지 못하게 할 것이고 AND 신호는 토글하지 않을 것이다. 이것은 장애 시 안전 조건을 활성화시키지 않을 것이다. 주파수가 200 MHz보다 크고 Vid가 +/-100 mv인 경우에, Vref 임계치에는 도달되지 않겠지만 xor 신호는 토글할 것이고, AND 신호는 무시되어 장애 시 안전이 활성화되지 않는다.

도 6은 교차 결합 RS 게이트들(604 및 606)을 세트하는 - 신호 S가 하이가 되는 - 펄스 발생기(602)를 포함한다. 이것은 수신기가 막 인에이블되었을 때 RS 플립플롭에게 요구된 초기화를 제공한다. 3개의 인버터(608)는, EN, 및 하이 상태로 남아 있는 초기화 신호가 하이가 될 때 EN이 3개의 인버터(608)를 통과하는 시간 동안 enpu가 로우가 되도록 지연을 일으키고 그 시간이 지나면 enpu는 하이로 되돌아간다. 초기화 후에, 회로는 장애 시 안전 조건을 검출하도록 세트된다. 검출될 때 RS 플롭은 리셋되고 S는 로우가 된다. 지연 회로(608)는 시간 지연(608)만큼 임의의 장애 시 안전 결정을 지연시킨다. 만일 장애 시 안전 조건이 발생하면, 시간 지연(608) 동안 그것이 존재하지 않으면 그것은 리셋될 수 있다.

도 7은 신호 OP, LVDS(304)의 출력 및 50 mv보다 큰 어떤 값의 오프셋을 나타내는 A1(op1) 및 A2(op2)의 출력들을 도시한다. 도 8, 9, 10, 11, 12, 13, 14 및 15는 회로의 각종 상태 및 논리 신호들을 도시한다. 도 9 및 10은 장애 시 안전 조건을 도시한다. 도 8은 100 mv의 Vid, 500 MHz의 주파수, op1 하이, op2 로우, OUT이 Vid를 따르는 경우를 도시한다. 도 9는 50 mv의 Vid, 100 MHz의 주파수, op1 하이, op2 로우, OUT이 하이로 유지되는 경우 - 장애 시 안전 상태를 도시한다. 도 10은 Vid가 반대 방향으로부터 오는 것을 제외하고 도 9와 동일한 조건들을 도시한다. 도 11은 100 mv의 Vid, 100 MHz의 주파수, op1 및 op2가 토글하고, OUT이 Vid를 따르는 경우를 도시한다. 도 12는 50 mv의 Vid, 500 MHz의 주파수, op1가 하이, op2가 로우, OUT이 Vid를 따르는 경우를 도시한다.

도 13은 입력 전압 에지 레이트의 종속성을 도시한다. 여기서 상승 및 하강 시간들은 1/BW(대역폭)보다 작다. 도시된 바와 같이 이 함수는 50nS와 같다. 도 14 역시 에지 레이트 종속성을 도시하지만, 여기서는 글리치들(glitches)이 LSD(신호 손실 검출기)의 1/BW를 초과하는 상승/하강 시간을 갖는다. 여기에서 op1 및 op2 및 OUT의 스위치 포인트들을 주목한다. OUT은 대략 Vid가 0일 때 스위칭한다. 반면에 op1 및 op2는 오프셋 값들에서 스위칭한다. en_in 내의 글리치는 OUT의 로우 상태가 본 발명의 글리치 기간 동안의 장애 시 안전 동작에 기인함을 나타낸다. 글리치는 T2-T1이 1/BW보다 크기 때문에 발생한다. 그래서, 신호 손실 검출기의 BW와 같도록 설계되어 있는 장애 시 안전 결정 로직은 입력되는 신호에 응답하기 시작한다. 도 15는 400 ns의 Vid의 에지 레이트에서 글리치들을 도시한다.

도 13, 14, 및 15에 도시된 바와 같이, Vid의 에지 전이 레이트(edge transition rate)는 장애 시 안전 회로에 영향을 미친다. 도 4의 증폭기 A1 및 A2의 대역폭은 Vid 신호의 에지 시간들에 의존한다. 만일 에지들이 A1 및 A2의 대역폭분의 1(one over the bandwidth)보다 느리게 되면, 글리치들이 발생할 것이다. 바람직한 대역폭은 200 MHz이므로, 50 nsec보다 느린 상승 시간은 이들 글리치를 초래할 것이다.

본 발명은 실질적으로 모든 컴퓨팅 시스템들에서 공통으로 발견되는 차동 신호들에 대한 데이터 라인 수신기로서 유리하게 사용될 수 있다. 그 시스템들은 적어도 통신, 디스플레이, 컴퓨터화된 기기, 데이터 수집, 및 분산 시스템들에서의 것들을 포함할 것이다.

또한, 도 3의 바람직한 실시예는 도 2에 도시된 논리 기능들을 나타내는 회로이다. 도 2의 논리는, 측정된 입력 신호에 응답하여 적당한 논리 상태들을 생성하도록 컴퓨터를 이용하는 것을 포함하여, 여러 다른 회로들에서 구현될 수 있다. 그러한 회로 및 시스템 설계들은 이 기술 분야에서 잘 알려져 있다.

상술한 실시예들은 여기에서 예로서 제시되어 있으며 그에 대한 다수의 변형 및 대안예들이 가능하다는 것을 이해해야 할 것이다. 따라서, 본 발명은 오직 이하에 첨부된 청구항들에서 제시되어 있는 바와 같이 정의되는 것으로 넓게 보아야 할 것이다.

Claims (8)

1. 장애 시 안전 차동 수신기 회로(fail safe differential receiver circuit)로서, 장애 시 안전 조건은 차동 신호의 진폭의 손실을 포함하고, 그 신호 주파수는 미리 정해진 한계보다 낮으며, 상기 회로는,

   차동 증폭기와;

   2개의 상보적 보조 차동 증폭기 - 각각의 보조 증폭기는 상보적 오프셋 전압들 세트를 하나의 오프셋 값으로 통합하고,

   입력 차동 신호는 상기 차동 증폭기 및 상기 2개의 보조 증폭기들의 차동 입력들에 접속됨 - 와;

   상기 입력 차동 신호가 주파수 한계보다 작은 경우를 검출하는 주파수 검출기와;

   상기 주파수 검출기 및 상기 2개의 보조 증폭기들로부터의 입력들을 수신하는 논리 회로 - 상기 논리 회로는, 상기 차동 신호의 진폭이 상기 오프셋 값보다 작고 그 주파수가 상기 주파수 한계보다 작을 경우, 상기 논리 회로의 장애 시 안전 조건이 활성화되는 것으로 결정함 -

   를 포함하는 장애 시 안전 차동 수신기 회로.
2. 제1항에 있어서, 상기 장애 시 안전 조건 신호를 지연시키도록 구성된 시간 지연부(time delay)를 더 포함하는 장애 시 안전 차동 수신기 회로.
3. 제1항에 있어서, 상기 장애 시 안전 차동 수신기 회로가 동작할 수 있게 하는 초기화 회로를 더 포함하는 장애 시 안전 차동 수신기 회로.
4. 제1항에 있어서, 상기 보조 증폭기들은 상기 신호 주파수 한계에서 주파수 롤 오프(frequency roll off)를 갖는 장애 시 안전 차동 수신기 회로.
5. 컴퓨터 통신 시스템, 디스플레이, 컴퓨터화된 기기, 데이터 수집 및 분산 시스템으로 이루어진 그룹으로부터 선택된 컴퓨팅 시스템으로서,

   제1항에 기재된 적어도 하나의 장애 시 안전 차동 수신기 회로를 포함하는 컴퓨팅 시스템.
6. 장애 시 안전 차동 수신기 회로로서 - 상기 장애 시 안전은 미리 정해진 임계치에 대하여 입력 차동 신호의 주파수 및 진폭의 손실로서 정의됨 - ,

   상기 회로는,

   입력 차동 신호의 진폭 및 주파수를 측정하기 위한 회로 수단; 및

   상기 측정된 진폭 및 주파수에 응답하여, 논리 기능들을 구현하기 위한 컴퓨터 시스템 수단

   을 포함하며,

   상기 논리 기능들은,

   상기 입력 차동 신호의 진폭을 미리 정해진 진폭 임계치와 비교하고,

   상기 입력 차동 신호의 주파수를 미리 정해진 주파수 임계치와 비교하고,

   상기 입력 차동 신호의 진폭이 상기 진폭 임계치보다 작고, 또한 상기 주파수가 상기 주파수 임계치보다 작은 경우에는, 장애 시 안전 조건을 어서트(asserting)하는 것을 논리적으로 결정하는 것을 포함하는 장애 시 안전 차동 수신기 회로.
7. 차동 수신기 회로에서 장애 시 안전 조건을 결정하는 방법으로서 - 상기 장애 시 안전은 미리 정해진 임계치에 대하여 입력 차동 신호의 주파수 및 진폭의 손실로서 정의됨 - ,

   상기 입력 차동 신호의 진폭 및 주파수를 측정하는 단계;

   상기 입력 차동 신호의 진폭을 미리 정해진 진폭 임계치와 비교하는 단계;

   상기 입력 차동 신호의 주파수를 미리 정해진 주파수 임계치와 비교하는 단계;

   상기 입력 차동 신호의 진폭이 상기 진폭 임계치보다 작고, 또한 상기 주파수가 상기 주파수 임계치보다 작은 경우에는, 장애 시 안전 조건을 어서트(asserting)하는 것을 논리적으로 결정하는 단계

   를 포함하는 방법.
8. 차동 수신기 회로에서 장애 시 안전 조건을 결정하는 방법으로서 - 상기 장애 시 안전은 미리 정해진 임계치에 대하여 입력 차동 신호의 주파수 및 진폭의 손실로서 정의됨 - ,

   상기 입력 차동 신호의 진폭을 미리 정해진 진폭 임계치와 비교하는 단계;

   상기 입력 차동 신호의 주파수를 미리 정해진 주파수 임계치와 비교하는 단계;

   상기 차동 신호의 진폭이 상기 진폭 임계치보다 작고, 또한 상기 주파수가 상기 주파수 임계치보다 작은 경우에는, 장애 시 안전 조건을 어서트(asserting)하는 단계

   를 포함하는 방법.

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