KR101056422B1 - 고효율 발광 다이오드 - Google Patents

Abstract

본 발명은 낮은 순방향 전압에서도 광효율이 좋으며 전류를 분산시킬 수 있도록 p형 및 n형의 콘택 금속 전극의 구조를 핑거(finger) 타입으로 하여 최대한의 광 방출이 가능하면서 활성층에서 고른 온도 분포가 이루어지도록 한 발광 다이오드에 관한 것이다. 본 발명에 따른 n형 질화물 반도체층과 p형 질화물 반도체층 사이에 활성층을 갖는 사각 모양의 발광 다이오드는, 상기 n형 질화물 반도체층의 일부 가장자리에서 상기 n형 질화물 반도체층과 전기적으로 연결되는 n형 콘택 금속 전극을 형성하고, 상기 n형 질화물 반도체층의 상기 일부 가장자리를 제외한 상기 p형 질화물 반도체층 위에 투명 도전막을 형성한 후, 상기 투명 도전막 위의 일부 영역에 p형 콘택 금속 전극을 형성하며, 상기 n형 콘택 금속 전극은 상기 n형 질화물 반도체층의 장방향으로 일단에 위치한 제1 본딩 영역을 중심으로 좌우 대칭의 핑거 형태로 상기 n형 질화물 반도체층의 좌우 가장자리를 따라 일정 폭과 소정 길이로 연장되고, 상기 p형 콘택 금속 전극은 상기 제1 본딩 영역의 반대쪽에 상기 장방향으로 타단에 위치한 제2 본딩 영역의 안쪽 네크에서 단일 핑거 형태로 상기 제1 본딩 영역의 중심을 향하여 일정 폭과 소정 길이로 연장된 것을 특징으로 한다.

LED, p형 콘택 금속 전극 핑거, n형 콘택 금속 전극 핑거, EBL, MQW

Description

고효율 발광 다이오드{High Efficiency Light Emitting Diode}

본 발명은 발광 다이오드(Light Emission Diode: LED)에 관한 것으로서, 특히, 낮은 순방향 전압에서도 광효율이 좋으며 전류를 분산시킬 수 있도록 p형 및 n형의 콘택 금속 전극의 구조를 핑거(finger) 타입으로 하여 최대한의 광 방출이 가능하면서 활성층에서 고른 온도 분포가 이루어지도록 한 발광 다이오드에 관한 것이다.

발광 다이오드는 p형 반도체층과 n형 반도체층 사이에 활성층을 접합한 구조로서, 순방향 전압을 인가하면 활성층에서 여기된 전자가 재결합하면서 빛을 방출하는 원리로 동작한다.

이와 같은 발광 다이오드는 자동차 계기판, 미등, 키보드, 신호등이나 LCD 백라이트 등과 같은 각종 전자 기기의 발광 램프로서 이용되고 있다.

그러나, 일반적인 발광 다이오드는 활성층에서 고휘도의 광을 방출할 때 많은 열을 수반한다. 발광 다이오드에서의 열 발생은 광효율을 저하시키며 수명을 단 축시키므로, 최대의 광효율과 최적의 열 발산이 가능한 발광다이오드 구조가 요구되고 있다.

따라서, 본 발명은 상술한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은, 낮은 순방향 전압에서도 광효율이 좋으며 전류를 분산시킬 수 있도록 p형 및 n형의 콘택 금속 전극의 구조를 핑거(finger) 타입으로 하여 최대한의 광 방출이 가능하면서 활성층에서 고른 온도 분포가 이루어지도록 한 발광 다이오드를 제공하는 데 있다.

먼저, 본 발명의 특징을 요약하면, 상기와 같은 본 발명의 목적을 달성하기 위한 본 발명의 일면에 따른 발광 다이오드는, n형 질화물 반도체층과 p형 질화물 반도체층 사이에 활성층을 갖는 사각 모양의 발광 다이오드에 있어서, 상기 n형 질화물 반도체층의 일부 가장자리에서 상기 n형 질화물 반도체층과 전기적으로 연결되는 n형 콘택 금속 전극을 형성하고, 상기 n형 질화물 반도체층의 상기 일부 가장자리를 제외한 상기 p형 질화물 반도체층 위에 투명 도전막을 형성한 후, 상기 투명 도전막 위의 일부 영역에 p형 콘택 금속 전극을 형성하며, 상기 n형 콘택 금속 전극은 상기 n형 질화물 반도체층의 장방향으로 일단에 위치한 제1 본딩 영역을 중심으로 좌우 대칭의 핑거 형태로 상기 n형 질화물 반도체층의 좌우 가장자리를 따라 일정 폭과 소정 길이로 연장되고, 상기 p형 콘택 금속 전극은 상기 제1 본딩 영 역의 반대쪽에 상기 장방향으로 타단에 위치한 제2 본딩 영역의 안쪽 네크(neck)에서 단일 핑거 형태로 상기 제1 본딩 영역의 중심을 향하여 일정 폭과 소정 길이로 연장된 것을 특징으로 한다.

상기 p형 콘택 금속 전극의 상기 단일 핑거는 상기 장방향 길이의 3/4 이내의 길이일 수 있다.

상기 n형 콘택 금속 전극의 상기 좌우 대칭의 핑거는 상기 네크로부터 상기 장방향으로 반대쪽 상기 n형 질화물 반도체층의 단부까지 길이 이내일 수 있다.

상기 n형 콘택 금속 전극의 상기 좌우 대칭의 핑거는 상기 네크로부터 상기 장방향으로 반대쪽 상기 n형 질화물 반도체층의 단부까지 길이의 3/4일 수 있다.

상기 발광 다이오드는, 장방향으로 700 마이크로미터 및 단방향으로 350 마이크로미터 이하의 사각 모양이고, 상기 n형 콘택 금속 전극의 상기 좌우 대칭의 핑거는 폭 1 내지 30 마이크로미터 이내 및 길이 5 내지 600 마이크로미터 이내이며, 상기 p형 콘택 금속 전극의 상기 단일 핑거는 폭 1 내지 30 마이크로미터 이내 및 길이 5 내지 500 마이크로미터 이내일 수 있다.

상기 n형 질화물 반도체층은 Si 도핑한 GaN 층이고, 상기 p형 질화물 반도체층은 Mg 도핑한 GaN 층이며, 상기 활성층은 GaN 배리어층과 In_xGa_{1 -x}N(0<x<1) 우물층을 포함한다.

상기 배리어층 또는 상기 우물층은 Si, O, S, C, Ge,　Zn, Cd, Mg 중 적어도 어느 하나로 도핑될 수 있다.

본 발명에 따른 발광 다이오드에 따르면, p형 및 n형의 콘택 금속 전극의 구조를 핑거(finger) 타입으로 하여, 낮은 순방향 전압에서도 우수한 광효율을 얻을 수 있으며, 최대한의 광 방출이 가능한 구조로서 활성층에서 고른 온도 분포가 이루어져 안정적인 동작을 보장할 수 있다.

이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하지만, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 일실시예에 따른 발광 다이오드의 단면도를 설명하기 위한 도면이다.

도 1을 참조하면, 본 발명의 일실시예에 따른 발광 다이오드는, Si 도핑한 GaN 층(2 마이크로미터 정도)인 n형 질화물 반도체층(20), GaN 배리어층(7.5 나노미터 정도)과 In_{0 .15}Ga_{0 .85}N 우물층(2.5 나노미터 정도)을 수회(5회 정도) 반복하여 MQW(multi quantum well) 구조로 형성한 활성층(30), Al_{0 .12}Ga_{0 .88}N 층(20 나노미터 정도)인 전자 차단층(EBL: electron blocking layer)(40), 및 Mg 도핑(Mg 도펀트 농도 약 5*10¹⁹ 정도)한 GaN 층(100 나노미터 정도)인 p형 질화물 반도체층(50)을 차례로 적층한 구조를 갖는다. 활성층(30)의 InGaN 우물층과 GaN 배리어층은 모두 1*10¹⁹ 정도의 Si 도펀트 농도로 도핑될 수 있다. 전자 차단층(40)도 Mg 도펀트 농도 약 5*10¹⁹ 정도로 도핑될 수 있다.

여기서, 활성층(30)을 구성하는 우물층은 In_{0 .15}Ga_{0 .85}N층인 예를 들었으나, 이에 한정되는 것은 아니며, In_xGa_{1 -x}N(0<x<1)과 같이, In과 Ga의 비율을 다르게 할 수도 있으며, 또한, 전자 차단층(40)은 Al_{0 .12}Ga_{0 .88}N 층인 예를 들었으나, 이에 한정되는 것은 아니며, Al_xGa_{1 - x}N (0<x<1)와 같이, Al과 Ga의 비율을 다르게 할 수도 있다. 또한, 활성층(30)을 구성하는 배리어층 또는 우물층은 위와 같은 Si이외에도 Si, O, S, C, Ge,　Zn, Cd, Mg 중 적어도 어느 하나로 도핑될 수 있다.

도 2와 같이, n형 질화물 반도체층(20)의 일부 가장자리를 따라 650나노미터 정도의 깊이로 식각한 후, n형 질화물 반도체층(20)의 일부 가장자리에서 n형 질화물 반도체층(20)과 전기적으로 연결되는 n형 콘택 금속 전극(22)이 110 나노미터 정도의 두께로 형성된다. n형 콘택 금속 전극(22)은 Ni, Au, 또는 이들의 합금으로 이루어질 수 있다.

n형 질화물 반도체층(20)의 위와 같이 n형 콘택 금속 전극(22)이 형성되는 일부 가장자리를 제외한 p형 질화물 반도체층(50) 위에는 투명 도전막(ITO: In Tin Oxide)이 형성된다. 투명 도전막(52) 위의 일부 영역에는 p형 콘택 금속 전극(54)이 110 나노미터 정도의 두께로 형성된다. p형 콘택 금속 전극(54)은 Ni, Au, 또는 이들의 합금으로 이루어질 수 있다.

도 2는 본 발명의 일실시예에 따른 발광 다이오드의 평면도를 설명하기 위한 도면이다.

본 발명의 일실시예에 따른 발광 다이오드는 위에서 볼 때(top view), 사각 모양일 수 있으며, 위에서 기술한 바와 같이, n형 질화물 반도체층(20)의 일부 가장자리에서 n형 질화물 반도체층(20)과 전기적으로 연결되는 n형 콘택 금속 전극(22)을 형성하고, n형 질화물 반도체층(20)의 상기 일부 가장자리를 제외한 p형 질화물 반도체층(50) 위에 투명 도전막(52)을 형성한 후, 투명 도전막(52) 위의 일부 영역에 p형 콘택 금속 전극(54)을 형성한 구조를 갖는다. 도 2와 같이, 본 발명의 일실시예에 따른 발광 다이오드는 장방향으로 700 마이크로미터(L) 및 단방향으로 350 마이크로미터(W)인 직사각형 모양으로 제조될 수 있고, 경우에 따라서는 위와 같은 장방향 길이 및 단방향 길이의 비율을 유지하면서 그 이하 또는 그 이상의 장방향 길이 및 단방향 길이를 갖도록 제조될 수 있다.

좀더 구체적으로, n형 콘택 금속 전극(22)은 n형 질화물 반도체층(20)의 장방향으로 일단에 위치한 제1 본딩 영역을 중심으로 좌우 대칭의 핑거(finger) 형태로 n형 질화물 반도체층(20)의 좌우 가장자리를 따라 일정 폭(예를 들어, 폭 1 내지 30 마이크로미터 이내)과 소정 길이(예를 들어, 5 내지 600 마이크로미터 이내)로 연장될 수 있다. 또한, p형 콘택 금속 전극(54)은 제1 본딩 영역의 반대쪽에 장방향으로 타단에 위치한 제2 본딩 영역의 안쪽 네크(neck)에서 단일 핑거 형태로 제1 본딩 영역의 중심을 향하여 일정 폭(예를 들어, 1 내지 30 마이크로미터 이내)과 소정 길이(예를 들어, 5 내지 500 마이크로미터 이내)로 연장될 수 있다.

특히, p형 콘택 금속 전극(54)의 단일 핑거의 길이(F1)는 도 2와 같이 장방향 길이(L)의 1/2 정도가 적당하지만, 대체로 3/4 이내이면 충분히 우수한 특성을 얻을 수 있다.

또한, n형 콘택 금속 전극(22)의 위와 같은 좌우 대칭의 핑거는 p형 콘택 금속 전극(54)의 네크로부터 장방향으로 반대쪽 n형 질화물 반도체층(20)의 단부까지 길이(F2) 이내일 수 있다. 도 2는, n형 콘택 금속 전극(22)의 위와 같은 좌우 대칭의 핑거의 길이를 (3/4)*F2로 한 경우를 예시한 것이며, 도 3은 해당 길이를 F2로 한 경우를 예시하며, 도 4는 (1/2)*F2로 한 경우를 예시한다.

특히, 도 2와 같이, n형 콘택 금속 전극(22)의 좌우 대칭의 핑거의 길이를 (3/4)*F2로 한 경우에, 도 5 내지 도 9와 같이 우수한 발광 다이오드 특성을 나타내므로, 이를 선택하는 것이 바람직하다.

본 발명의 일실시예에 따른 발광 다이오드는, n형 콘택 금속 전극(22)과 p형 콘택 금속 전극(54)의 해당 본딩 영역을 소정 리드 프레임(lead frame)의 해당 리드 전극과 연결시켜서, 순방향 전압 3.2V 정도를 인가함으로써, 활성층(30)에서 여기되는 전자에 의하여 빛을 방출할 수 있다. 전자 차단층(40)은 활성층(30)에서 여기되는 전자가 p형 콘택 금속 전극(54) 쪽으로 빠져나가지 않도록 하여 많은 전자가 활성층(30)에 머무르도록 하여 광효율을 증가시킬 수 있다. 또한, 활성층(30)은 GaN 배리어층-InGaN 우물층-GaN 배리어층-InGaN 우물층..-GaN 배리어층와 같이, GaN 배리어층들(예를 들어, 6회) 사이에 InGaN 우물층들(예를 들어, 5회) 이 샌드위치 형태로 위치하도록 반복 형성하여, GaN 배리어층 보다 상대적으로 낮은 밴드 갭(band gap)을 가지는InGaN 우물층에 의하여 형성되는 우물(well)에 여기 전자를 가두어 광효율을 더욱 증가시킬 수 있다.

도 5는 도 2의 구조에 대한 활성층(30) 온도 분포를 설명하기 위한 시뮬레이션 결과이다.

도 2와 같은 본 발명의 일실시예에 따른 발광 다이오드를 순방향 전압 3.2V 정도에서 동작시킨 후에 대한 온도 분포의 시뮬레이션 결과, 고온 영역(510)이 p형 콘택 금속 전극(54)의 단일 핑거의 끝부분을 중심으로 상하 좌우로 대칭적으로 분포함을 볼 수 있으며, 이 경우에 중심부 최대 온도(301.37K)와 가장자리의 최소 온도(300.31K)의 차이는 1.0K 정도에 불과함을 알 수 있었다.

도 6은 도 2의 구조에 대한 활성층(30) 전류 분포를 설명하기 위한 시뮬레이션 결과이다.

도 2와 같은 본 발명의 일실시예에 따른 발광 다이오드를 순방향 전압 3.2V 정도에서 동작시킨 후에 대한 전류 분포의 시뮬레이션 결과, 고전류 밀도 영역(610)이 p형 콘택 금속 전극(54)의 단일 핑거의 끝부분을 중심으로 그 주변에 골고루 분포함을 볼 수 있으며, 이 경우에 중심부 최대 전류 밀도(22.68A/cm²)와 가장자리의 최소 전류 밀도(4.09A/cm²)의 차이는 20A/cm² 이내에 불과함을 알 수 있었다.

도 7은 도 2의 구조에 대한 활성층(30) 광 방출 전력 분포를 설명하기 위한 시뮬레이션 결과이다.

도 2와 같은 본 발명의 일실시예에 따른 발광 다이오드를 순방향 전압 3.2V 정도에서 동작시킨 후에 대한 광 출력 전력 분포의 시뮬레이션 결과, 고전력 밀도 영역(710)이 p형 콘택 금속 전극(54)의 단일 핑거의 끝부분을 중심으로 넓은 영역에 골고루 분포함을 볼 수 있으며, 이 경우에 중심부 최대 전력 밀도(25.75W/cm²)와 가장자리의 최소 전력 밀도(5.12W/cm²)의 차이는 20W/cm² 정도로 나타났다.

도 8은 도 2의 구조에 대한 n형 콘택 금속 전극(22)의 전류 분포를 설명하기 위한 시뮬레이션 결과이다.

도 2와 같은 본 발명의 일실시예에 따른 발광 다이오드를 순방향 전압 3.2V 정도에서 동작시킨 후에 대한 전류 분포의 시뮬레이션 결과, n형 콘택 금속 전극(22)의 좌우 대칭의 핑거에서 전류가 골고루 분포하여, 그 좌우 대칭의 핑거 끝에서 전류 밀도가 도 3이나 도 4의 구조에 비하여 우수함을 확인하였다. 특히, 도 2의 구조에서 n형 콘택 금속 전극(22)의 좌우 대칭의 핑거 끝(810)에서 전류 밀도는 도 3의 구조에 비하여 45% 감소함을 확인하였다.

도 9는 도 2의 구조에 대한 p형 콘택 금속 전극(54)의 전류 분포를 설명하기 위한 시뮬레이션 결과이다.

도 2와 같은 본 발명의 일실시예에 따른 발광 다이오드를 순방향 전압 3.2V 정도에서 동작시킨 후에 대한 전류 분포의 시뮬레이션 결과, p형 콘택 금속 전극(54)의 네크 아래의 단일 핑거에서 전류가 골고루 분포하여, 평균적인 전류 밀도 영역(910)이 도 3이나 도 4의 구조에 비하여 넓게 분포함을 확인하였다.

이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

도 1은 본 발명의 일실시예에 따른 발광 다이오드의 단면도를 설명하기 위한 도면이다.

도 2는 본 발명의 일실시예에 따른 발광 다이오드의 평면도를 설명하기 위한 도면이다.

도 3은 도 2에서 n형 콘택 금속 전극의 다른 길이를 설명하기 위한 도면이다.

도 4는 도 2에서 n형 콘택 금속 전극의 또 다른 길이를 설명하기 위한 도면이다.

도 5는 도 2의 구조에 대한 활성층 온도 분포를 설명하기 위한 시뮬레이션 결과이다.

도 6은 도 2의 구조에 대한 활성층 전류 분포를 설명하기 위한 시뮬레이션 결과이다.

도 7은 도 2의 구조에 대한 활성층 광 방출 전력 분포를 설명하기 위한 시뮬레이션 결과이다.

도 8은 도 2의 구조에 대한 n형 콘택 금속 전극의 전류 분포를 설명하기 위한 시뮬레이션 결과이다.

도 9는 도 2의 구조에 대한 p형 콘택 금속 전극의 전류 분포를 설명하기 위한 시뮬레이션 결과이다.

Claims (7)

1. n형 질화물 반도체층과 p형 질화물 반도체층 사이에 활성층을 갖는 사각 모양의 발광 다이오드에 있어서,

   상기 n형 질화물 반도체층의 일부 가장자리에서 상기 n형 질화물 반도체층과 전기적으로 연결되는 n형 콘택 금속 전극을 형성하고,

   상기 n형 질화물 반도체층의 상기 일부 가장자리를 제외한 상기 p형 질화물 반도체층 위에 투명 도전막을 형성한 후, 상기 투명 도전막 위의 일부 영역에 p형 콘택 금속 전극을 형성하며,

   상기 n형 콘택 금속 전극은 상기 n형 질화물 반도체층의 장방향으로 일단에 위치한 제1 본딩 영역을 중심으로 좌우 대칭의 핑거 형태로 상기 n형 질화물 반도체층의 좌우 가장자리를 따라 연장되고,

   상기 p형 콘택 금속 전극은 상기 제1 본딩 영역의 반대쪽에 상기 장방향으로 타단에 위치한 제2 본딩 영역의 안쪽 네크에서 단일 핑거 형태로 상기 제1 본딩 영역의 중심을 향하여 연장되며, 상기 p형 콘택 금속 전극의 상기 단일 핑거는 상기 장방향 길이의 3/4 이하의 길이인 것을 특징으로 하는 발광 다이오드.
2. 삭제
3. 삭제
4. n형 질화물 반도체층과 p형 질화물 반도체층 사이에 활성층을 갖는 사각 모양의 발광 다이오드에 있어서,

   상기 n형 질화물 반도체층의 일부 가장자리에서 상기 n형 질화물 반도체층과 전기적으로 연결되는 n형 콘택 금속 전극을 형성하고,

   상기 n형 질화물 반도체층의 상기 일부 가장자리를 제외한 상기 p형 질화물 반도체층 위에 투명 도전막을 형성한 후, 상기 투명 도전막 위의 일부 영역에 p형 콘택 금속 전극을 형성하며,

   상기 n형 콘택 금속 전극은 상기 n형 질화물 반도체층의 장방향으로 일단에 위치한 제1 본딩 영역을 중심으로 좌우 대칭의 핑거 형태로 상기 n형 질화물 반도체층의 좌우 가장자리를 따라 연장되고,

   상기 p형 콘택 금속 전극은 상기 제1 본딩 영역의 반대쪽에 상기 장방향으로 타단에 위치한 제2 본딩 영역의 안쪽 네크에서 단일 핑거 형태로 상기 제1 본딩 영역의 중심을 향하여 연장되며,

   상기 n형 콘택 금속 전극의 상기 좌우 대칭의 핑거는 상기 네크로부터 상기 장방향으로 반대쪽 상기 n형 질화물 반도체층의 단부까지 길이의 3/4 이하의 길이인 것을 특징으로 하는 발광 다이오드.
5. 제1항 또는 제4항에 있어서, 상기 발광 다이오드는,

   장방향으로 700 마이크로미터 및 단방향으로 350 마이크로미터 이하의 사각 모양이고,

   상기 n형 콘택 금속 전극의 상기 좌우 대칭의 핑거는 폭 1 내지 30 마이크로미터 이내이며,

   상기 p형 콘택 금속 전극의 상기 단일 핑거는 폭 1 내지 30 마이크로미터 이내인 것을 특징으로 하는 발광 다이오드.
6. 제1항 또는 제4항에 있어서,

   상기 n형 질화물 반도체층은 Si 도핑한 GaN 층이고, 상기 p형 질화물 반도체층은 Mg 도핑한 GaN 층이며,

   상기 활성층은 GaN 배리어층과 In_xGa_1-xN(0<x<1) 우물층을 포함하는 것을 특징으로 하는 발광 다이오드.
7. 제6항에 있어서,

   상기 배리어층 또는 상기 우물층은 Si, O, S, C, Ge,　Zn, Cd, Mg 중 적어도 어느 하나로 도핑된 것을 특징으로 하는 발광 다이오드.

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