KR101053711B1 - 인터리빙 방식의 메모리를 프로그래밍하고 검증하는 방법, 디바이스 및 시스템 - Google Patents

인터리빙 방식의 메모리를 프로그래밍하고 검증하는 방법, 디바이스 및 시스템 Download PDF

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Abstract

인터리빙 방식의 메모리 프로그래밍 및 검증 방법, 디바이스 및 시스템이 메모리 셀들의 제1 메모리 뱅크 및 제2 메모리 뱅크를 포함하는 메모리 어레이를 포함한다. 메모리 디바이스는, 상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크 각각에서의 반복적인 프로그래밍 동작 및 검증 동작을 이용하여, 제1 데이터를 상기 제1 메모리 뱅크에, 그리고 제2 데이터를 상기 제2 메모리 뱅크에 동시에 프로그래밍하도록 구성된 제어기를 더 포함하고, 상기 제2 메모리 뱅크에서의 프로그래밍 동작 및 검증 동작은 상기 제1 메모리 뱅크에서의 프로그래밍 동작 및 검증 동작으로부터 오프셋된다.
Figure R1020097014901
메모리 뱅크, 메모리 어레이, 프로그래밍 동작, 검증 동작, 제어기

Description

인터리빙 방식의 메모리를 프로그래밍하고 검증하는 방법, 디바이스 및 시스템{INTERLEAVED MEMORY PROGRAM AND VERIFY METHOD, DEVICE AND SYSTEM}

우선권 주장

본 출원은, 발명의 명칭이 "인터리빙 방식의 메모리를 프로그래밍하고 검증하는 방법, 디바이스 및 시스템(INTERLEAVED MEMORY PROGRAM AND VERIFY METHOD, DEVICE AND SYSTEM)"이고, 출원일이 2006년 12월 20일인 미국특허출원번호 제11/642,334호의 이익을 주장한다.

기술분야

본 발명은, 다양한 실시예들에서, 일반적으로는, 반도체 디바이스들의 분야에 관한 것이며, 보다 구체적으로는, 비휘발성 메모리들의 프로그래밍에 관한 것이다.

비휘발성 또는 플래시 메모리가 EEPROM(electrically erasable programmable read-only memory) 타입이며, 데이터의 비휘발성 저장용으로 이용된다. 플래시 메모리는, 컴퓨터 시스템들, 카메라들, 셀룰러 전화들 및 비휘발성 메모리를 필요로 하는 그 밖의 디바이스들 등의 휴대용 전자 제품들에서 실행 코드들 및 데이터를 저장하는데에 점점 더 많이 사용되고 있다.

종래의 플래시 메모리는 메모리 셀들의 행들 및 열들을 갖는 메모리 어레이를 포함한다. 각각의 메모리 셀들은 제어 게이트 및 부동 게이트를 갖는 전계 효과 트랜지스터(field-effect transistor)로서 제조된다. 부동 게이트는 전하를 보유할 수 있으며, 기판에 포함된 소스 및 드레인 영역들로부터 박형 산화물 층(thin oxide layer)에 의해 분리된다. 각각의 메모리 셀들은 산화물 층을 통해 드레인 영역으로부터 전자들을 부동 게이트 상에 주입함으로써 전기적으로 프로그래밍(충전)될 수 있다. 전하는 삭제 동작 동안에 산화물 층을 통해 소스에 전자들을 터널링함으로써 부동 게이트로부터 제거될 수 있다. 따라서, 메모리 셀 내의 데이터는 부동 게이트 상의 전자의 존재 유무에 의해 결정된다.

종래에는, 어레이의 행의 각각의 메모리 셀의 제어 게이트는 공통 전압(워드 라인 전압)을 갖는 라인(워드 라인이라고 함)에 접속되며, 어레이의 열의 각각의 메모리 셀의 드레인 영역은 공통 전압(비트 라인 전압)을 갖는 라인(비트 라인이라고 함)에 접속된다. 플래시 메모리들은 현재 1.3 내지 5 볼트의 범위의 통상의 동작 전압(Vcc)를 갖고 있다. 그러나, 플래시 메모리의 프로그래밍 및 삭제 동작들에는 보통 고전압(또는 프로그래밍 전압)이 요구된다. 이러한 고전압은 종종 8볼트 이상이다. 프로그래밍 동작 중에, 예를 들어, 워드 라인을 통해 제어 게이트에 고전압을 인가함으로써 부동 게이트 상에 전자들이 주입될 수 있으며, 비트 라인은 논리 "0"로 프로그래밍될 메모리 셀들에 대해서는 약 Vcc- 임계 전압(Vt)로 설정되고, 비트 라인은 논리 "1"로 프로그래밍될 메모리 셀들에 대해서는 접지로 설정된다.

어레이의 행의 프로그램 동안에, 모든 메모리 셀들이 초기의 프로그래밍을 수락하거나 유지하는 것은 아니라는 것이 공지되어 있다. 행 내의 메모리 셀들이 적절하게 프로그래밍되었는지를 판정하기 위해, 검증 프로세스가 셀들을 판독하고, 그 메모리 셀들로부터의 판독 값들을 예상된 값들 또는 최초에 프로그래밍된 값들과 비교한다. 하나 이상의 메모리 셀들이 적절하게 프로그래밍되지 않았다면, 그 프로그래밍 단계 및 검증 단계는 증분적으로 증가된 프로그래밍 값들로 반복적으로 수행된다.

플래시 메모리들이 그 밖의 메모리 기술들에 비해 다양한 이점들을 제공하지만, 연속적인 프로그램 및 검증 사이클들은 데이터를 저장하는 프로그래밍 프로세스가 길어진다는 바람직하지 못한 결과를 초래한다. 따라서, 플래시 메모리 어레이들과 연관된 전체 프로그래밍 레이턴시를 감소시키는 방법 및 시스템이 필요하게 된다.

본 발명의 특징 뿐만 아니라 본 발명의 다양한 실시예들도 이하의 본 발명의 상세한 설명, 첨부 청구범위 및 수개의 도면들을 참조함으로써 보다 명확하게 이해될 수 있다.

도 1은, 본 발명의 일 실시예에 따른 비휘발성 메모리 디바이스를 포함하는 메모리 시스템의 블록도이다.

도 2는, 본 발명의 일 실시예에 따른 메모리 디바이스의 일부의 블록도이다.

도 3은, 복수의 메모리 뱅크에서의 프로그래밍 및 검증 동작들에 대한 타이밍차트를 도시한다.

도 4는, 본 발명의 또 다른 실시예에 따른 메모리 디바이스의 일부의 블록도이다.

도 5는, 본 발명의 다른 실시예에 따른 메모리 디바이스의 일부의 블록도이다.

도 6은, 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 전자 시스템의 시스템 도면이다.

이하의 상세한 설명에서, 본 명세서의 일부를 형성하며, 본 발명이 실시될 수 있는 특정 실시예들을 실례로서 도시하는 첨부 도면들을 참조한다. 이러한 실시예들은, 당업자들이 본 발명을 실시할 수 있도록 충분히 상세히 기술되며, 다른 실시예들이 이용될 수도 있고, 본 발명의 사상 및 범주를 벗어나지 않고 구조적, 논리적 및 전기적인 변경들이 가능하다는 것이 이해될 수 있을 것이다.

비휘발성 메모리 디바이스들은 그에 저장될 데이터를 수신한다. 데이터의 저장 또는 기입은 복수의 프로그램 및 검증 사이클을 필요로 할 수 있다. 본 발명의 다양한 실시예들에 따라서, 메모리 셀들의 어레이가 동작가능한 메모리의 뱅크들로 분할된다. 다양한 메모리 뱅크들은 다양한 메모리 셀들의 뱅크들에서 동시에 실행중인 프로그램 및 검증 사이클들을 수용하는 인터리빙 방식으로 프로그래밍되고 검증된다.

인터리빙 방식의 메모리 프로그래밍 및 검증 방법, 디바이스들 및 시스템이 본 명세서에 개시된다. 본 발명의 일 실시에에서, 메모리 디바이스가 적어도 메모리 셀들의 제1 메모리 뱅크 및 제2 메모리 뱅크를 포함하는 메모리 어레이를 포함한다. 제1 데이터를 제1 및 제2 메모리 뱅크들 중 하나에 프로그래밍하고, 제2 데이터를 상기 제1 및 제2 메모리 뱅크들 중 나머지 하나에서 검증하는 것을 동시에 행함으로써, 제1 및 제2 데이터를 메모리 어레이에 프로그래밍하도록 제어기가 구성된다.

본 발명의 다른 실시예에서, 비휘발성 메모리가 개시되며, 제1 메모리 뱅크 및 제2 메모리 뱅크와 제어기를 포함한다. 제어기는, 상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크 각각에서의 프로그래밍 동작 및 검증 동작을 이용하여, 제1 데이터를 상기 제1 메모리 뱅크에, 그리고 제2 데이터를 상기 제2 메모리 뱅크에 동시에 프로그래밍하도록 구성된다. 상기 제2 메모리 뱅크에서의 프로그래밍 동작 및 검증 동작은, 상기 제1 메모리 뱅크에서의 프로그래밍 동작 및 검증 동작으로부터 오프셋된다.

본 발명의 다른 실시예가 메모리 디바이스에 결합된 메모리 제어기를 포함하는 메모리 시스템을 제공한다. 메모리 디바이스는 제1 메모리 뱅크 및 제2 메모리 뱅크를 포함하고, 상기 제어기는 상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크 각각에서의 반복적인 프로그래밍 동작 및 검증 동작을 이용하여, 제1 데이터를 상기 제1 메모리 뱅크에, 그리고 제2 데이터를 상기 제2 메모리 뱅크에 동시에 프로그래밍한다. 상기 제2 메모리 뱅크에서의 프로그래밍 동작 및 검증 동작은, 상기 제1 메모리 뱅크에서의 프로그래밍 동작 및 검증 동작으로부터 오프셋된다.

본 발명의 다른 실시예에서, 전자 시스템이 적어도 하나의 입력/출력 디바이스 및 메모리 디바이스를 포함한다. 메모리 디바이스는, 제1 메모리 뱅크와 제2 메모리 뱅크, 및 상기 제1 메모리 뱅크와 상기 제2 메모리 뱅크 각각에서의 반복적인 프로그래밍 동작 및 검증 동작을 이용하여, 제1 데이터를 상기 제1 메모리 뱅크에, 그리고 제2 데이터를 상기 제2 메모리 뱅크에 동시에 프로그래밍하도록 구성된 제어기를 포함한다. 상기 제2 메모리 뱅크에서의 프로그래밍 동작 및 검증 동작은, 상기 제1 메모리 뱅크에서의 프로그래밍 동작 및 검증 동작으로부터 오프셋된다.

본 발명의 다른 실시예에서, 비휘발성 메모리 어레이를 프로그래밍하는 방법이 개시되며, 비휘발성 메모리 어레이의 제1 메모리 뱅크에서 제1 데이터를 반복적으로 프로그래밍하고 검증하는 단계를 포함한다. 본 방법은, 상기 제1 메모리 뱅크에서 반복적으로 프로그래밍하고 검증하는 단계로부터 오프셋된 비휘발성 메모리 어레이의 제2 메모리 뱅크에서 제2 데이터를 동시에 반복적으로 프로그래밍하고 검증하는 단계를 더 포함한다.

본 발명의 또 다른 실시예에서, 데이터를 메모리 어레이에 기입하는 방법이 제공되며, 제1 데이터를 상기 메모리 어레이의 제1 메모리 뱅크의 제1 감지 증폭기에 저장하는 단계, 및 제2 데이터를 상기 메모리 어레이의 제2 메모리 뱅크의 제2 감지 증폭기에 저장하는 단계를 포함한다. 본 방법은, 상기 제1 데이터를 상기 제1 메모리 뱅크에, 그리고 상기 제2 데이터를 상기 제2 메모리 뱅크에 동시에 교대 로 프로그래밍하고 검증하는 단계를 더 포함한다.

휘발성 메모리들, 플래시 메모리들 및 그 밖의 비휘발성 메모리 타입들의 많은 내부 동작들은, 그 메모리가 데이터 비교를 수행해야 함을 요구한다. 연속하는 프로그래밍 단계를 필요로 하는 임의의 에러들을 찾아내기 위하여, 메모리 어레이로부터 판독된 데이터를 메모리 어레이 내에 기입될 것으로 예상되었던 데이터와 비교하는 상황에서, 통상적으로, "검증"이라고도 알려져 있는 이러한 데이터 비교가 수행된다.

현대의 메모리 디바이스들의 높은 데이터 저장 밀도에 의해, 구체적으로는 비휘발성 메모리 디바이스들에서, 메모리 어레이의 각각의 행/페이지가 16 킬로비트의 개별 데이터 값들을 각각 가지며, 각각의 메모리 어레이가 복수 기가비트의 데이터 저장용량을 포함하는 것은 드문 것이 아니다. 이러한 점점 커지는 데이터 사이즈는 일반적인 메모리 동작에서 데이터의 연속 판독 및 비교를 못하게 한다.

설명한 바와 같이, 메모리 어레이의 페이지/행의 프로그래밍 동작에 있어서, 데이터가 어레이에 프로그래밍된 후에, 데이터가 검증될 수 있도록 통상적으로는 메모리 어레이로부터 즉시 다시 판독한다. 이러한 검증 동작시에, 메모리 어레이에 프로그래밍된 데이터는, 통상적으로 임의의 에러들을 발견하고 적절하게 프로그래밍되었음을 보장하기 위해 래치에 여전히 유지되어 있는, 원본 데이터와 비교된다. 에러가 발견되면, 증가된 프로그래밍 전압으로 프로그래밍 동작을 다시 수행한 다음, 그 후에 검증 프로세스를 수행한다. 이러한 반복적인 프로세스는, 페이지 또는 블록 중 어느 하나가 결함이 있는 것으로 태그되어 데이터가 다른 위치로 이동하기 전에, 고정 횟수의 사이클 동안 계속될 것이다. 몇몇 경우에서, 프로그래밍 동작에서의 검증은 실패하지만 ECC 코드를 이용하여 정정될 수 있는 에러들을 갖는 데이터라면, 위치가 액세스되는 경우에 에러를 정정하도록 의존된 비휘발성 메모리 및 ECC 코드의 원래 위치에 유지하도록 허용됨을 유의한다.

도 1은, 본 발명의 일 실시예에 따른, 제어기(102) 및 비휘발성 메모리 디바이스(100)를 포함하는 메모리 시스템(128)의 간소화된 도면을 도시한다. 제어기(102)는 메모리 콘트롤러 등의 종래의 프로세싱 디바이스로서 구성될 수 있다. 비휘발성 메모리 디바이스(100)는 NOR 아키텍처 플래시 메모리 디바이스 또는 NAND 아키텍처 플래시 메모리 디바이스로서 구성될 수 있다. 비휘발성 메모리 디바이스(100)는, 또한 폴리머 메모리, FeRAM, OUM, MRAM, 분자 메모리, 및 탄소 나노튜브 메모리 뿐만 아니라 당업자들에게 공지되어 있는 다른 것들을 포함하는 다른 기술 및 아키텍처 타입의 다른 비휘발성 메모리 어레이들(112)로 구성될 수도 있지만, 이에 제한되는 것은 아니다.

비휘발성 메모리 디바이스(100)는, 메모리 판독 및 기입 액세스들을 허용하기 위해 제어기(102)에 각각 결합된 어드레스 인터페이스(104), 제어 인터페이스(106) 및 데이터 인터페이스(108)를 포함하는 인터페이스(130)를 더 포함한다. 결합된 어드레스/데이터 버스 구성들 뿐만 아니라 당업자들에게 공지되어 있는 그 밖의 구성들 등의 다른 메모리 인터페이스들(130)이 마찬가지로 구성될 수 있음을 유의해야 한다. 본 발명의 일 실시예에서, 인터페이스(130)는 SDRAM 또는 DDR-SDRAM 인터페이스 등의 동기식 메모리 인터페이스이다. 비휘발성 메모리 디바이 스(100)는, 내부 동작을 지시하도록 구성되고, 구체적으로는 메모리 어레이(112)의 다양한 뱅크들의 인터리빙 방식의 프로그래밍 및 검증 프로세스를 관리하도록 구성된 내부 메모리 콘트롤러(110)를 더 포함한다. 비휘발성 메모리 어레이(112)는 메모리 뱅크들(116)의 시퀀스를 포함한다. 메모리 액세스 어드레스들은 비휘발성 메모리 디바이스(100)의 어드레스 인터페이스(104) 상으로 수신되어 행 및 열 어드레스 부분들로 분할된다. 본 명세서에 기술된 다양한 실시예들은 메모리 셀들의 2개의 개별 뱅크들을 설명하고 있지만, 그 밖의 복수의 메모리 뱅크들이 또한 본 발명의 범주 내에서 고려된다.

제어기(110)에 의해 제어된 프로그래밍 및 검증 프로세스 동안에, 행 디코드 회로(120)는 행 페이지를 선택하고, 열 디코드 회로(124)는 기입 감지 증폭기들(122)을 선택한다. 기입될 데이터 값들은 내부 데이터 버스를 통해 I/O 버퍼(126)로부터 열 디코드 회로(124)에 의해 선택된 데이터 캐시(134) 및 기입 감지 증폭기(122)에 결합된다. 이어서, 데이터는 메모리 어레이(112)의 선택된 비휘발성 메모리 셀들(도시되지 않음)에 기입된다. 이어서, 기입된 셀들은, 선택된 메모리 셀들에 정확한 값들이 프로그래밍되었음을 검증하기 위해 그 셀들이 판독될 수 있도록, 행 및 열 디코드 회로들(120, 124) 및 감지 증폭기(122)에 의해 재선택된다.

보다 구체적으로는, 메모리 어레이에서, 각각의 메모리 셀들은 제어 게이트 및 부동 게이트를 갖는 전계 효과 트랜지스터(field-effect transistor)로서 제조된다. 부동 게이트는 전하를 유지할 수 있으며, 얇은 산화물 층에 의해 기판에 포 함된 소스 및 드레인 영역들로부터 분리된다. 각각의 메모리 셀들은 그 산화물 층을 통해 드레인 영역으로부터 부동 게이트 상에 전자들을 주입함으로써 전기적으로 프로그래밍(충전)될 수 있다. 전하는 삭제 동작 동안 산화물 층을 통해 소스에 전자들을 터널링함으로써 부동 게이트로부터 제거될 수 있다. 따라서, 메모리 셀 내의 데이터는 부동 게이트 상의 전하의 존재 또는 부재에 의해 결정된다.

프로그래밍 동작 동안, 어레이의 행의 각각의 메모리 셀의 제어 게이트는 공통 전압(워드 라인 전압)을 갖는 라인(워드 라인이라고 함)에 접속되고, 어레이의 행의 각각의 메모리 셀의 드레인 영역은 공통 전압(비트 라인 전압)을 갖는 라인(비트 라인이라고 함)에 접속된다. 플래시 메모리들은 약 1.3 내지 5 볼트 범위 내의 통상의 동작 전압(Vcc)을 가질 수 있다. 그러나, 고전압 전하 펌프(114)로부터의 고전압(또는 프로그래밍 전압)은 보통 플래시 메모리에서의 프로그래밍 및 삭제 동작에 요구된다. 고전압은 대개는 8 볼트 이상이다. 프로그래밍 동작 동안, 전자들은, 예컨대, 워드 라인을 통해 제어 게이트에 고전압을 인가함으로써 부동 게이트 상에 주입될 수 있으며, 비트 라인은, 논리 "0"으로 프로그래밍될 메모리 셀들에 대해서는 약 Vcc- 임계 전압(Vt)으로 설정되고, 논리 "1"로 프로그래밍될 메모리 셀들에 대해서는 접지로 설정된다. 부동 게이트로부터 전하를 부가하거나 제거하는 그 밖의 메카니즘들이 또한 공지되어 있다.

검증 동작 동안, 행 어드레스는 선택된 메모리 뱅크에 걸쳐서 메모리 셀들의 행/페이지(도시되지 않음)를 선택하고 활성화하는 행 디코드 회로(120)에 의해 래칭되고 디코딩된다. 플래시 메모리 셀의 제어 게이트(워드 라인 전압)에서의 전압 은, 예컨대, 고전압 전하 펌프(114)를 사용하여, 삭제된 셀의 임계 전압(Vt) 또는 그보다 약간 높은 전압의, 프로그램-검증 또는 판독 전압으로 펌핑업된다(pumped-up). 워드 라인 전압이 프로그램-검증 전압에 도달하면, 프로그램-검증이 수행되어, 메모리 셀이 프로그래밍되는지를 판정한다. 이는 통상 셀의 전류를 감지하는 것을 수반한다.

메모리 셀들의 선택된 행의 출력에서 인코딩된 비트 값들은, 로컬 비트라인(도시되지 않음) 및 글로벌 비트라인(도시되지 않음)에 결합되고, 메모리 뱅크와 연관된 감지 증폭기들(122)에 의해 검출된다. 예를 들어, 셀 전류가 기준값 이상이면, 셀의 Vt는 프로그래밍된 셀의 Vt 이하임을 나타내고, 그 셀은 프로그래밍되지 않는다. 셀 전류가 기준값 이하이면, 셀의 Vt는 삭제된 셀의 Vt 이상임을 나타내고, 그 셀은 프로그래밍된다.

셀이 프로그래밍되지 않으면, 그 프로세스는 반복적인 프로그래밍 사이클 또는 또 한번의 프로그래밍 사이클에 들어가며, 전하 펌프는 워드 라인 전압을 프로그램-검증 전압으로부터 프로그래밍 전압으로 펌핑하고, 또 다른 전하 펌프는 드레인 영역에서의 전압(비트 라인 전압)을 대략 0으로부터 셀의 프로그래밍을 개시하는 워드 라인 전압의 대략 절반까지 펌핑한다.

본 발명의 일 실시예에서, 비휘발성 메모리 디바이스(100)는 래치(118)와 감지 증폭기들(122) 사이에 결합된 데이터 비교기(132)를 포함하여, 검증 프로세스 동안 래치(118)에 유지된 메모리의 페이지에 프로그래밍될 데이터와 감지 증폭기(122)에 의해 판정된 감지 데이터 또는 판독 데이터 간의 데이터 비교를 허용한 다. 본 발명의 다양한 실시예들에서, 데이터 비교기(132)는 감지 증폭기들(122)에 집적된다.

데이터 비교기(132)는 도 1의 메모리 디바이스(100)의 메모리 어레이(112)의 페이지/행의 프로그래밍 동작 동안 이용된다. 상술된 바와 같이, 데이터가 메모리 어레이(112)에 프로그래밍된 후에, 데이터는 그 후에 감지 증폭기(122)에 의해 어레이(112)로부터 판독되므로 데이터가 검증될 수 있다. 이러한 검증 동작에서, 어레이(112)에 프로그래밍된 데이터는, 임의의 에러들을 발견하고 데이터가 적절하게 프로그래밍되었음을 보장하기 위해 래치(118)에 여전히 유지되어 있는 원본 데이터와 비교된다.

비휘발성 메모리 디바이스들의 그 밖의 아키텍처들, 시스템들, 외부 인터페이스들, 및/또는 글로벌/로컬 제어 버스들 및 신호 라인들을 갖는 복수의 메모리 디바이스들 등의 비휘발성 메모리 디바이스(들)에 메모리 콘트롤러/호스트를 결합하는 구성들이 가능하며, 당업자들에 의해 명백해질 것임을 이해해야 한다.

도 2는, 본 발명의 일 실시예에 따른, 메모리 디바이스의 일부의 블록도이다. 본 실시예는 2개의 메모리 뱅크들, 즉 메모리 뱅크 A(116A) 및 메모리 뱅크 B(116B)로 분할된 메모리 어레이(112)를 도시한다. 본 실시예의 프로그래밍 동작 및 검증 동작 동안, 메모리 뱅크 A(116A)로 프로그래밍하기 위해 I/O 버퍼(126)에서 데이터(예를 들어, 데이터 A1)가 수신된다. 데이터 A1은, 이전에 개시된 임의의 프로그래밍 동작 및 검증 동작이 종결할 때, 메모리 뱅크 A(116A)로 프로그래밍하는 이용성을 용이하게 하기 위해 데이터 캐시 A(134A)로 버퍼링된다. 또한, 데 이터 A1을 데이터 캐시 A(134A)에 버퍼링하는 것은 후속 데이터(예를 들어, 데이터 B1)를 수신하기 위해 I/O 버퍼(126)를 방출하는 것이다.

전술한 바와 같이, 메모리 셀들을 프로그래밍하는 것은 프로그래밍 동작과 검증 동작을 복수회 반복하는 것을 수반한다. 메모리 뱅크 A(116A)에서의 초기 프로그래밍 동작 전에, 데이터 캐시 A(134A)로부터의 데이터 A1이 감지 증폭기(122A)의 래치 A(118A)로 전달된다. 래치(118A)로부터 메모리 뱅크 A(116A)로 데이터 A1을 프로그래밍하기 위한 초기 프로그래밍 동작은 도 1을 참조하여 상술한 프로그래밍 조건들에 따라 발생한다. 그 후에, 초기 검증 동작은 메모리 뱅크 A(116A)로부터 감지 증폭기 A(122A)에 의해 감지 데이터 A1'을 판독하고, 데이터 비교기 A(132A)에서, 감지 데이터 A1'을 래치 A(118A)에 저장된 데이터 A1과 비교한다. 데이터 A1이 메모리 어레이 A(116A)에 성공적으로 프로그래밍되었다면, 추가의 프로그래밍 동작 및 검증 동작의 반복은 불필요하다. 그 결과로서, 타이밍 위치지정자(timing placeholder)들로서 NOP(no-operation) 커맨드들을 수행하여 메모리 뱅크 B(116B)의 프로그래밍 동작 및 검증 동작과의 오프셋 동기화를 유지할 수 있다.

메모리 뱅크 A(116A)에서의 초기 검증 동작과 동시에, 래치 B(118B)로부터 메모리 뱅크 B(116B)로 데이터 B1을 프로그래밍하기 위한 초기 프로그래밍 동작이 발생한다. 메모리 뱅크 B(116B)에서의 초기 프로그래밍 동작 전에, 데이터 캐시 B(134B)로부터 데이터 B1이 감지 증폭기(122B)의 래치 B(118B)로 전달된다. 그 다음에 래치(118B)로부터 메모리 뱅크 B(116B)로 데이터 B1을 프로그래밍하기 위한 초기 프로그래밍 동작이 도 1을 참조하여 상술된 프로그래밍 조건들에 따라 발생한 다. 그 후에, 초기 검증 동작은 메모리 뱅크 B(116B)로부터 감지 증폭기 B(122B)에 의해 감지 데이터 B1'를 판독하고, 데이터 비교기 B(132B)에서, 감지 데이터 B1'를 래치 B(118B)에 저장된 데이터 B1과 비교한다. 데이터 B1이 메모리 어레이 B(116B)에 성공적으로 프로그래밍되었다면, 추가의 프로그래밍 동작 및 검증 동작의 반복은 불필요하다. 그 결과로서, 타이밍 위치지정자들로서 NOP(no-operation) 커맨드들을 수행하여 메모리 뱅크 A(116A)의 프로그래밍 동작 및 검증 동작과의 오프셋 동기화를 유지할 수 있다.

메모리 뱅크 A(116A) 및 메모리 뱅크 B(116B)에서의 프로그래밍 동작 및 검증 동작은 메모리 뱅크 A(116A)와 메모리 뱅크 B(116B) 사이에서 동시에 교대하는 프로그래밍 동작과 검증 동작을 계속한다. 뱅크들 사이에서 프로그래밍 동작을 교대로 하는 것은, 다수의 메모리 뱅크들에서 동시에 반복적인 프로그래밍 동작 및 검증 동작을 가능하게 함으로써, 복수의 데이터로 메모리 어레이를 프로그래밍하는데 필요한 프로그래밍 및 검증 사이클들의 전체 횟수를 감소시킨다. 또한, 메모리 뱅크들 사이에서 프로그래밍 동작을 교대로 하는 것은 프로그래밍 동작 동안 고전압 전하 펌프(114)가 요구하는 전력 수요를 분배시킨다.

도 3은 복수의 메모리 뱅크에서의 프로그래밍 동작 및 검증 동작의 타이밍도를 도시한다. 도 3에서, 타이밍 시퀀스(200)는, 개별적인 메모리 뱅크(예를 들어, 메모리 뱅크 X)가, 다른 메모리 뱅크(예를 들어, 메모리 뱅크 Y)가 그 후에 반복적으로 프로그래밍되고 검증되기(사이클 7-12) 전에 반복적으로 프로그래밍되고 검증되는(사이클 1-6), 넌-인터리빙 방식의(non-interleaved) 종래의 순차적인 프로그 래밍 및 검증 동작을 도시한다.

본 발명의 실시예에 따르면, 도 3의 타이밍 시퀀스(210)는 본 발명의 실시예에 따른 인터리빙 방식의 프로그래밍 동작 및 검증 동작의 타이밍도를 도시한다. 타이밍 시퀀스(210)는 복수의 메모리 뱅크(예를 들어, 메모리 뱅크 A 및 메모리 뱅크 B)에 대한 인터리빙 방식의 프로그래밍 동작 및 검증 동작을 도시한다. 도시된 바와 같이, 데이터 A1은 사이클 1-6 동안 메모리 뱅크 A에서 반복적으로 프로그래밍되고 검증되는 한편, 데이터 B1은 메모리 뱅크 A에서의 프로그래밍 동작 및 검증 동작으로부터 오프셋된 사이클 2-7 동안 메모리 뱅크 B에서 반복적으로 프로그래밍되고 검증된다. 그 후에, 데이터 A2는 사이클 7-12 동안 메모리 뱅크 A에서 반복적으로 프로그래밍되고 검증되는 한편, 데이터 B2는 메모리 뱅크 A에서의 프로그래밍 동작 및 검증 동작으로부터 오프셋된 사이클 8-13 동안 메모리 뱅크 B에서 반복적으로 프로그래밍되고 검증된다. 이와 같이 동시에 프로그래밍 동작 및 검증 동작을 교대하는 것은 원하는 양의 데이터가 메모리 어레이(112)(도 1)에 프로그래밍될 때까지 계속될 수 있다. 각각의 데이터에 대한 초기 프로그래밍 동작은 데이터를 각각의 감지 증폭기 래치(118)로 초기에 래치하기 위한 래치 단계(예를 들어, 데이터 A1에 대해서는 사이클 1, 데이터 B1에 대해서는 사이클 2, 데이터 A2에 대해서는 사이클 7, 데이터 B2에 대해서는 사이클 8 등)를 포함한다는 점을 유의해야 한다.

종래의 타이밍 시퀀스(200)와 본 발명의 하나 이상의 실시예들에 따른 타이밍 시퀀스(210)를 비교하여 보면, 예를 들어 타이밍 시퀀스(200)에 따른 종래의 순 차적인 프로그래밍 동작 및 검증 동작을 사용하여 10페이지의 데이터를 프로그래밍하는 것은 60회의 대표적 사이클을 요구하는 반면, 본 발명의 다양한 실시예들의 타이밍 시퀀스(210)에 따른 교대하는 동시적인 프로그래밍 동작 및 검증 동작은 단지 31회의 대표적 사이클만을 이용하여 동일한 10페이지의 프로그래밍을 달성한다. 이러한 개선은 본질적으로 프로그래밍 및 검증 대역폭의 더블링(doubling)을 예시한다. 프로그래밍 시간(PGM)이 대략적으로 검증 시간(VER)과 동일한 것으로 가정하면, 프로그래밍 및 검증 대역폭은 본질적으로 2배가 된다. 프로그래밍 시간(PGM)이 검증 시간의 2배 구간이라고 가정하더라도, 프로그래밍 및 검증 대역폭 이득은 종래의 프로그래밍 및 검증 대역폭의 (PGM+VER)/PGM=3/2 배이다.

도 4는, 본 발명의 다른 실시예에 따른, 메모리 디바이스의 일부의 블록도이다. 본 실시예는 2개의 메모리 뱅크들, 즉 초기 프로그래밍 동작 동안 감지 증폭기들(122A, 122B)의 각각의 래치들(118A, 118B)의 각각을 로딩하기 위해 공유 데이터 캐시(134C)를 이용하는 메모리 뱅크 A(116A) 및 메모리 뱅크 B(116B)로 분할된 메모리 어레이(112)를 예시한다. 데이터 캐시는 구현을 위하여 집적 회로 상에 상당한 양의 영역을 요구한다는 것이 알려져 있다. 공유 데이터 캐시(134C)를 포함하는 아키텍처를 이용하는 것이 전체적인 프로그래밍 및 검증 대역폭을 감소시키는 결과를 가져오는 한편, 오프셋 사이클들(offsetting cycles)에서 I/O 버퍼(126)로부터 상이한 메모리 뱅크에 대한 데이터(예를 들어, 데이터 A1, 데이터 B1 등)의 래칭은 전체적인 영향을 부분적으로 감춘다.

본 실시예의 프로그래밍 동작 및 검증 동작 중에, 메모리 뱅크 A(116A)로 프 로그래밍하기 위해 I/O 버퍼(126)에서 데이터(예를 들어, 데이터 A1)가 수신된다. 데이터 A1은 이전에 개시된 임의의 프로그래밍 동작 및 검증 동작이 종결할 때 메모리 뱅크 A(116A)로 프로그래밍하는 이용성을 용이하게 하기 위해 공유 데이터 캐시(134C)로 버퍼링된다. 공유 데이터 캐시(134C)의 데이터 A1을 버퍼링하는 것은 후속 데이터(예를 들어, 데이터 B1)를 수신하기 위하여 I/O 버퍼(126)에 방출하는 것이지만, 후속 데이터를 저장하기 위한 그 밖의 데이터 캐시가 없기 때문에 병목이 발생한다. 따라서, 공유 데이터 캐시(134C)는 데이터(예를 들어, 데이터 B1)가 I/O 버퍼(126)로부터 전달되기 전에 감지 증폭기 래치(118A)로 비워내야 한다.

전술한 바와 같이, 메모리 셀들의 프로그래밍은 프로그래밍 동작 및 검증 동작의 반복을 수반한다. 메모리 뱅크 A(116A)에서의 초기 프로그래밍 동작 전에, 공유 데이터 캐시(134C)로부터의 데이터 A1은 감지 증폭기(122A)의 래치 A(118A)로 전달된다. 초기 프로그래밍 동작은 도 1을 참조하여 상술한 프로그래밍 조건들에 따라 래치(118A)로부터 메모리 뱅크 A(116A)로 데이터 A1을 프로그램하기 위해 발생한다. 그 후에, 초기 검증 동작은 메모리 뱅크 A(116A)로부터 감지 증폭기 A(122A)에 의해 감지 데이터 A1'를 판독하고, 데이터 비교기 A(132A)에서 데이터 A1'를 래치 A(118A)에 저장된 데이터 A1과 비교한다. 데이터 A1이 메모리 어레이 A(116A)에 성공적으로 프로그래밍되었다면, 추가의 프로그래밍 동작 및 검증 동작의 반복은 불필요하다. 그 결과로서, 타이밍 위치지정자들로서 NOP(no-operation) 커맨드들을 수행하여 메모리 뱅크 B(116B)의 프로그래밍 동작 및 검증 동작과의 오프셋 동기화를 유지할 수 있다.

메모리 뱅크 A(116A)에서의 초기 검증 동작과 동시에, 래치 B(118B)로부터 메모리 뱅크 B(116B)로 데이터 B1을 프로그램하기 위한 초기 프로그래밍 동작이 발생한다. 메모리 뱅크 B(116B)에서의 초기 프로그래밍 동작 전에, 공유 데이터 캐시(134C)로부터의 데이터 B1이 감지 증폭기(122B)의 래치 B(118B)로 전달된다. 그 다음에 래치(118B)로부터 메모리 뱅크 B(116B)로 데이터 B1을 프로그래밍하기 위한 초기 프로그래밍 동작이 도 1을 참조하여 상술된 프로그래밍 조건들에 따라 발생한다. 그 후에, 초기 검증 동작은 메모리 뱅크 B(116B)로부터 감지 증폭기 B(122B)에 의해 감지 데이터 B1'를 판독하고, 데이터 비교기 B(132B)에서, 감지 데이터 B1'를 래치 B(118B)에 저장된 데이터 B1과 비교한다. 데이터 B1이 메모리 어레이 B(116B)에 성공적으로 프로그래밍되었다면, 추가의 프로그래밍 및 검증의 반복은 불필요하다. 그 결과로서, 타이밍 위치지정자들로서 NOP(no-operation) 커맨드들을 수행하여 메모리 뱅크 A(116A)의 프로그래밍 동작 및 검증 동작과의 오프셋 동기화를 유지할 수 있다. 메모리 뱅크 A(116A) 및 메모리 뱅크 B(116B)에서의 프로그래밍 동작 및 검증 동작은 메모리 뱅크 A(116A)와 메모리 뱅크 B(116B) 사이에서 동시에 교대로 프로그래밍 동작 및 검증 동작을 계속한다.

도 5는, 본 발명의 추가의 실시예에 따른, 메모리 디바이스의 일부의 블록도이다. 본 실시예는 2개의 메모리 뱅크들, 즉 메모리 뱅크 A(116A) 및 메모리 뱅크 B(116B)로 분할된 메모리 어레이(112)를 도시한다. 본 실시예에 있어서, 메모리 디바이스는 초기 프로그래밍 동작 동안, 데이터 캐시를 이용하지 않고 데이터를 I/O 버퍼(126)로부터 직접적으로 감지 증폭기(122A, 122B)의 각각의 래치들(118A, 118B) 각각에 직접 로드한다. 데이터 캐시가 구현을 위해서 집적 회로 상에 상당한 양의 영역을 요구한다는 것은 알려져 있다. 따라서, 데이터 캐시를 포함하지 않는 아키텍처는 다수의 뱅크의 프로그래밍 및 검증 아키텍처가 집적 회로의 구현을 위해 보다 적은 영역을 요구하게 하는 결과를 가져온다. 그러한 아키텍처는 전체적인 프로그래밍 및 검증 대역폭을 감소시킬 수 있지만, 사이클들을 오프셋할 시에 I/O 버퍼(126)로부터의 상이한 메모리 뱅크들에 대한 데이터(예를 들어, 데이터 A1, 데이터 B1 등)의 래칭은 전체적인 영향을 부분적으로 감춘다.

본 실시예의 프로그래밍 동작 및 검증 동작 동안, 메모리 뱅크 A(116A)에의 프로그래밍을 위해 I/O 버퍼(126)에 데이터(예를 들어, 데이터 A1)가 수신된다. 메모리 뱅크 A(116A)의 반복적인 프로그래밍 동작 및 검증 동작의 개시를 위해 데이터 A1이 감지 증폭기(122A)의 래치(118A)로 직접적으로 전달된다. 전술한 바와 같이, 메모리 셀들의 프로그래밍은 반복적인 프로그래밍 동작 및 검증 동작을 수반한다. 초기 프로그래밍 동작은 도 1을 참조하여 상술한 프로그래밍 조건들에 따라 래치(118A)로부터 메모리 뱅크 A(116A)로 데이터 A1을 프로그램하도록 발생한다. 그 후에, 초기 검증 동작은 감지 증폭기 A(122A)에 의해 감지 데이터 A1'를 메모리 뱅크 A(116A)로부터 판독하고, 데이터 비교기 A(132A)에서 감지 데이터 A1'를 래치 A(118A)에 저장된 데이터 A1과 비교한다. 데이터 A1이 메모리 어레이 A(116A)에 성공적으로 프로그래밍되었다면, 추가의 프로그래밍 동작 및 검증 동작의 반복은 불필요하다. 그 결과로서, 타이밍 위치지정자들로서 NOP(no-operation) 커맨드들을 수행하여 메모리 뱅크 B(116B)의 프로그래밍 동작 및 검증 동작과의 오프셋 동 기화를 유지할 수 있다.

메모리 뱅크 A(116A)에서의 초기 검증 동작과 동시에, 래치 B(118B)로부터 메모리 뱅크 B(116B)로 데이터 B1을 프로그램하기 위한 초기 프로그래밍 동작이 발생한다. 메모리 뱅크 B(116B)에서의 초기 프로그래밍 동작 전에, I/O 버퍼(126)로부터의 데이터 B1이 감지 증폭기(122B)의 래치 B(118B)로 전달된다. 그 다음에 래치(118B)로부터 메모리 뱅크 B(116B)로 데이터 B1을 프로그래밍하기 위한 초기 프로그래밍 동작이 도 1을 참조하여 상술된 프로그래밍 조건들에 따라 발생한다. 그 후에, 초기 검증 동작은 감지 증폭기 B(122B)에 의해 감지 데이터 B1'를 메모리 뱅크 B(116B)로부터 판독하고, 데이터 비교기 B(132B)에서, 감지 데이터 B1'를 래치 B(118B)에 저장된 데이터 B1과 비교한다. 데이터 B1이 메모리 어레이 B(116B)에 성공적으로 프로그래밍되었다면, 추가의 프로그래밍 동작 및 검증 동작의 반복은 불필요하다. 그 결과로서, 타이밍 위치지정자들로서 NOP(no-operation) 커맨드들을 수행하여 메모리 뱅크 A(116A)의 프로그래밍 동작 및 검증 동작과의 오프셋 동기화를 유지할 수 있다. 메모리 뱅크 A(116A) 및 메모리 뱅크 B(116B)에서의 프로그래밍 동작 및 검증 동작은 메모리 뱅크 A(116A)와 메모리 뱅크 B(116B) 사이에서 교대로 동시에 프로그래밍 동작 및 검증 동작을 계속한다.

도 6은, 본 발명의 일 실시예에 따른, 메모리 시스템을 포함하는 전자 시스템의 시스템도이다. 전자 시스템(300)은, 제어기(102) 및 메모리 디바이스(100)와 마찬가지인, 도 1에 도시된 메모리 시스템(128)을 포함한다. 메모리 디바이스(100)를 이용할 수 있는 전자 시스템들의 예들로는, 컴퓨터 시스템들과, 셀룰러 전화기, 개인용 디지탈 정보 단말기(personal digital assistant), MP3 플레이어, 디지털 카메라 등과 같은 오디오 및 비디오 시스템들을 포함하지만, 이에 제한되는 것은 아니다. 전자 시스템(300)은 버스(304)를 통해 다양한 디바이스들과 통신하는 CPU(central processing unit)(302)를 포함한다. 버스(304)에 접속된 디바이스들의 일부는 입력/출력(I/O) 디바이스(306) 및 메모리 시스템(128)을 예시적으로 포함하는 전자 시스템(300)으로의 및 전자 시스템(300)으로부터의 통신을 제공한다.

전술한 프로세스들 및 디바이스들은 본 발명에 따라 이용되고 제조될 수 있는 다수의 방법들 및 디바이스들 중에서 예시적인 방법 및 디바이스를 설명한다. 전술한 기재 및 도면들은 본 발명의 중요한 특징 및 이점들을 제공하는 실시예들을 예시한다. 그러나, 본 발명이 전술하여 예시한 실시예들에 엄밀히 제한되는 것을 의도하는 것은 아니다.

본 발명은 특정 실시예들을 참조하여 도시되고 기술되었지만, 본 발명이 속하는 기술 분야의 당업자들에게는, 본 명세서에는 구체적으로 기술되고 도시되지 않은 명백한 다양한 추가들, 삭제들 및 변경들은 첨부하는 특허청구범위에 의해 포함되는 발명의 범주 내에 있는 것으로 간주된다.

Claims (26)

  1. 메모리 셀들의 제1 메모리 뱅크 및 제2 메모리 뱅크를 포함하는 메모리 어레이; 및
    제1 데이터를 상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크 중 하나에 프로그래밍하고, 제2 데이터를 상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크 중 다른 하나에서 검증하는 것을 동시에 행함으로써, 제1 데이터 및 제2 데이터를 상기 메모리 어레이에 프로그래밍하도록 구성된 제어기
    를 포함하는 메모리 디바이스.
  2. 제1항에 있어서,
    각각의 상기 제1 메모리 뱅크 및 제2 메모리 뱅크에 프로그래밍하기 위해 상기 제1 데이터 및 제2 데이터를 수신하도록 구성된 I/O 버퍼를 더 포함하는 메모리 디바이스.
  3. 제2항에 있어서,
    상기 제1 메모리 뱅크가 그 안에 상기 제1 데이터를 프로그래밍할 준비가 될때까지 상기 제1 데이터를 상기 I/O 버퍼로부터 캐싱하도록 구성되고, 그 후에, 상기 제2 메모리 뱅크가 그 안에 상기 제2 데이터를 프로그래밍할 준비가 될 때까지 상기 제2 데이터를 상기 I/O 버퍼로부터 캐싱하도록 더 구성된 공유 데이터 캐 시(shared data cache)를 더 포함하는 메모리 디바이스.
  4. 제2항에 있어서,
    상기 제1 메모리 뱅크가 그 안에 상기 제1 데이터를 프로그래밍할 준비가 될 때까지 상기 제1 데이터를 상기 I/O 버퍼로부터 캐싱하도록 구성된 제1 데이터 캐시; 및
    상기 제2 메모리 뱅크가 그 안에 상기 제2 데이터를 프로그래밍할 준비가 될 때까지 상기 제2 데이터를 상기 I/O 버퍼로부터 캐싱하도록 구성된 제2 데이터 캐시를 더 포함하는 메모리 디바이스.
  5. 제1항에 있어서,
    상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크와 각각 동작적으로 결합된 제1 감지 증폭기 및 제2 감지 증폭기를 더 포함하며, 상기 제1 감지 증폭기 및 상기 제2 감지 증폭기 각각은, 상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크에서의 반복적인 프로그래밍 및 검증 동작들 동안 상기 제1 데이터 및 상기 제2 데이터를 각각 저장하기 위한 래치(latch)를 포함하는 메모리 디바이스.
  6. 제5항에 있어서,
    상기 검증 동작 동안, 상기 제1 감지 증폭기 및 상기 제2 감지 증폭기에 의해 감지된 제1 감지 데이터 및 제2 감지 데이터로 상기 제1 데이터 및 상기 제2 데 이터를 각각 검증하도록 구성된 제1 비교기 및 제2 비교기를 더 포함하는 메모리 디바이스.
  7. 제6항에 있어서,
    상기 제어기는, 각각의 상기 제1 데이터 및 상기 제2 데이터가 상기 제1 감지 데이터 및 상기 제2 감지 데이터와 일치하지 않을 경우, 후속 프로그래밍 동작 및 검증 동작을 상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크 중 적어도 하나에서 반복적으로 수행하도록 더 구성된 메모리 디바이스.
  8. 제5항에 있어서,
    상기 제1 감지 증폭기 및 상기 제2 감지 증폭기는, 상기 제1 데이터 및 상기 제2 데이터를 상기 메모리 디바이스의 외부 인터페이스로부터 직접적으로 래칭하도록 더 구성된 메모리 디바이스.
  9. 제5항에 있어서,
    공유 데이터 캐시를 더 포함하고, 상기 제1 감지 증폭기 및 상기 제2 감지 증폭기는 상기 제1 데이터 및 상기 제2 데이터를 상기 공유 데이터 캐시로부터 래칭하도록 더 구성된 메모리 디바이스.
  10. 제5항에 있어서,
    제1 데이터 캐시 및 제2 데이터 캐시를 더 포함하고, 상기 제1 감지 증폭기 및 상기 제2 감지 증폭기는 상기 제1 데이터 및 상기 제2 데이터를 상기 제1 데이터 캐시 및 상기 제2 데이터 캐시로부터 각각 래칭하도록 더 구성된 메모리 디바이스.
  11. 제1 메모리 뱅크 및 제2 메모리 뱅크; 및
    상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크 각각에서의 반복적인 프로그래밍 동작 및 검증 동작을 이용하여, 제1 데이터를 상기 제1 메모리 뱅크에, 그리고 제2 데이터를 상기 제2 메모리 뱅크에 동시에 프로그래밍하도록 구성된 제어기 - 상기 제2 메모리 뱅크에서의 상기 프로그래밍 동작 및 상기 검증 동작은 상기 제1 메모리 뱅크에서의 상기 프로그래밍 동작 및 상기 검증 동작으로부터 오프셋됨 -
    를 포함하는 비휘발성 메모리 디바이스.
  12. 제11항에 있어서,
    상기 제1 메모리 뱅크의 상기 프로그래밍 동작 및 상기 검증 동작의 개시까지 상기 비휘발성 메모리 디바이스의 외부 인터페이스로부터 수신된 상기 제1 데이터를 캐싱하도록 구성되고, 상기 제2 메모리 뱅크의 상기 프로그래밍 동작 및 상기 검증 동작의 개시까지 상기 비휘발성 메모리 디바이스의 외부 인터페이스로부터 수신된 상기 제2 데이터를 캐싱하도록 더 구성된 공유 데이터 캐시를 더 포함하는 비휘발성 메모리 디바이스.
  13. 제11항에 있어서,
    상기 제1 메모리 뱅크의 상기 프로그래밍 동작 및 상기 검증 동작의 개시까지 상기 비휘발성 메모리 디바이스의 외부 인터페이스로부터 수신된 상기 제1 데이터를 캐싱하도록 구성된 제1 데이터 캐시, 및 상기 제2 메모리 뱅크의 상기 프로그래밍 동작 및 상기 검증 동작의 개시까지 상기 비휘발성 메모리 디바이스의 외부 인터페이스로부터 수신된 상기 제2 데이터를 캐싱하도록 구성된 제2 데이터 캐시를 더 포함하는 비휘발성 메모리 디바이스.
  14. 제11항에 있어서,
    상기 제어기는 감지된 제1 감지 데이터 및 제2 감지 데이터 중 각각의 감지 데이터가 상기 제1 데이터 및 상기 제2 데이터 중 각각의 데이터와 각각 일치하는 경우, 상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크 중 하나의 상기 반복적인 프로그래밍 동작 및 검증 동작을 종료하도록 더 구성되는 비휘발성 메모리 디바이스.
  15. 메모리 제어기; 및
    상기 메모리 제어기에 결합된 메모리 디바이스 - 상기 메모리 디바이스는, 제1 메모리 뱅크와 제2 메모리 뱅크, 및 상기 제1 메모리 뱅크와 상기 제2 메모리 뱅크 각각에서의 반복적인 프로그래밍 동작 및 검증 동작을 이용하여, 제1 데이터를 상기 제1 메모리 뱅크에, 그리고 제2 데이터를 상기 제2 메모리 뱅크에 동시에 프로그래밍하도록 구성된 제어기를 포함하고, 상기 제2 메모리 뱅크에서의 상기 프로그래밍 동작 및 상기 검증 동작은 상기 제1 메모리 뱅크에서의 상기 프로그래밍 동작 및 상기 검증 동작으로부터 오프셋됨 -
    를 포함하는 메모리 시스템.
  16. 적어도 하나의 입력/출력 디바이스; 및
    제1 메모리 뱅크와 제2 메모리 뱅크, 및 상기 제1 메모리 뱅크와 상기 제2 메모리 뱅크 각각에서의 반복적인 프로그래밍 동작 및 검증 동작을 이용하여, 제1 데이터를 상기 제1 메모리 뱅크에, 그리고 제2 데이터를 상기 제2 메모리 뱅크에 동시에 프로그래밍하도록 구성된 제어기를 포함하는 메모리 디바이스 - 상기 제2 메모리 뱅크에서의 상기 프로그래밍 동작 및 상기 검증 동작은 상기 제1 메모리 뱅크에서의 상기 프로그래밍 동작 및 상기 검증 동작으로부터 오프셋됨 -
    를 포함하는 전자 시스템.
  17. 비휘발성 메모리 어레이를 프로그래밍하는 방법으로서,
    상기 비휘발성 메모리 어레이의 제1 메모리 뱅크에서 제1 데이터를 반복적으로 프로그래밍하고 검증하는 단계; 및
    동시에, 상기 제1 메모리 뱅크에서 반복적으로 프로그래밍하고 검증하는 단계로부터 오프셋된 상기 비휘발성 메모리 어레이의 제2 메모리 뱅크에서 제2 데이터를 반복적으로 프로그래밍하고 검증하는 단계
    를 포함하는, 비휘발성 메모리 어레이의 프로그래밍 방법.
  18. 제17항에 있어서,
    상기 제1 데이터를 반복적으로 프로그래밍하고 검증하는 단계의 개시까지 상기 제1 데이터를 캐싱하도록 구성되고, 동시에 상기 제2 데이터를 반복적으로 프로그래밍하고 검증하는 단계의 개시까지 상기 제2 데이터를 캐싱하도록 더 구성된 공유 캐시에 상기 제1 데이터 및 상기 제2 데이터를 캐싱하는 단계를 더 포함하는, 비휘발성 메모리 어레이의 프로그래밍 방법.
  19. 제17항에 있어서,
    상기 제1 데이터를 반복적으로 프로그래밍하고 검증하는 단계의 개시까지 상기 제1 데이터를 캐싱하도록 구성된 제1 데이터 캐시에 캐싱하는 단계; 및
    동시에, 상기 제2 데이터를 반복적으로 프로그래밍하고 검증하는 단계의 개시까지 상기 제2 데이터를 캐싱하도록 구성된 제2 데이터 캐시에 캐싱하는 단계를 더 포함하는, 비휘발성 메모리 어레이의 프로그래밍 방법.
  20. 제17항에 있어서,
    감지된 제1 감지 데이터 및 제2 감지 데이터 중 각각의 감지 데이터가 상기 제1 데이터 및 상기 제2 데이터 중 각각의 데이터와 각각 일치하는 경우, 상기 제1 데이터 및 상기 제2 데이터 중 하나를 반복적으로 프로그래밍하고 검증하는 단계를 종료하는 단계를 더 포함하는, 비휘발성 메모리 어레이의 프로그래밍 방법.
  21. 제17항에 있어서,
    제1 데이터 및 제2 데이터를 검증하는 단계는, 제1 감지 데이터 및 제2 감지 데이터를 감지하는 단계, 및 상기 제1 감지 데이터 및 상기 제2 감지 데이터를 상기 제1 데이터 및 상기 제2 데이터와 일치시키기 위해 각각 비교하는 단계를 포함하는, 비휘발성 메모리 어레이의 프로그래밍 방법.
  22. 데이터를 메모리 어레이에 기입하는 방법으로서,
    상기 메모리 어레이의 제1 메모리 뱅크의 제1 감지 증폭기들에 제1 데이터를 저장하는 단계;
    상기 메모리 어레이의 제2 메모리 뱅크의 제2 감지 증폭기들에 제2 데이터를 저장하는 단계; 및
    상기 제1 메모리 뱅크에서 상기 제1 데이터를, 그리고 상기 제2 메모리 뱅크에서 상기 제2 데이터를 동시에 교대로 프로그래밍하고 검증하는 단계
    를 포함하는 데이터 기입 방법.
  23. 제22항에 있어서,
    상기 제1 메모리 뱅크에서 상기 제1 데이터를 동시에 교대로 프로그래밍하고 검증하는 단계의 개시까지 상기 제1 데이터를 캐싱하고, 상기 제2 메모리 뱅크에서 상기 제2 데이터를 동시에 교대로 프로그래밍하고 검증하는 단계의 개시까지 상기 제2 데이터를 캐싱하도록 구성된 공유 캐시에 상기 제1 데이터를 캐싱하는 단계를 더 포함하는 데이터 기입 방법.
  24. 제22항에 있어서,
    상기 제1 메모리 뱅크에서 상기 제1 데이터를 동시에 교대로 프로그래밍하고 검증하는 단계의 개시까지 상기 제1 데이터를 캐싱하도록 구성된 제1 데이터 캐시에 캐싱하는 단계; 및
    상기 제2 메모리 뱅크에서 상기 제2 데이터를 동시에 교대로 프로그래밍하고 검증하는 단계의 개시까지 상기 제2 데이터를 캐싱하도록 구성된 제2 데이터 캐시에 캐싱하는 단계를 더 포함하는 데이터 기입 방법.
  25. 제22항에 있어서,
    감지된 제1 감지 데이터 및 제2 감지 데이터 중 하나가 상기 제1 데이터 및 제2 데이터 중 각각의 데이터와 각각 일치하는 경우, 상기 제1 데이터 및 상기 제2 데이터 중 하나를 동시에 교대로 프로그래밍하고 검증하는 것을 종료하는 단계를 더 포함하는 데이터 기입 방법.
  26. 제22항에 있어서,
    상기 제1 데이터 및 제2 데이터를 검증하는 단계는, 제1 감지 데이터 및 제2 감지 데이터를 각각 감지하는 단계, 및 상기 제1 감지 데이터 및 상기 제2 감지 데이터를 상기 제1 데이터 및 상기 제2 데이터와 일치시키기 위해 각각 비교하는 단계를 포함하는 데이터 기입 방법.
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