KR101043054B1 - 폴리머 메모리 셀의 형성을 위한 전도성 폴리머의 자기 정렬 - Google Patents

폴리머 메모리 셀의 형성을 위한 전도성 폴리머의 자기 정렬 Download PDF

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Abstract

본 발명은 메모리 셀로 이용될 수 있는 선택적 전도성 유기 반도체(예를 들어 폴리머) 디바이스를 제공한다. 전도성 폴리머(22)를 포함하는 폴리머 용액은 전도성 전극(26)에 대해 자기 정렬(self-assemble)한다. 상기 프로세스는 최단 전도 경로가 달성될 수 있도록 자기 정렬될 수 있다. 본 방법은 전도성 표면(26) 상에 전도성 폴리머(23)의 농축된 용액을 증착하고, 열과 선택적으로 진공을 부가하며, 전도성 폴리머(22)가 유기 반도체 내로 자기 정렬되도록 하는 것을 포함한다. 유기 반도체는 전극들 사이에 패시브 디바이스와 함께 유기 반도체를 사용하면서 2 이상의 전극을 구비한 구조를 형성함으로써 단일 및 다중-셀 메모리 디바이스 내에서 사용될 수 있다. 격벽 소자가 이전에 형성된 셀과 연관되어, 또는 상기 셀의 최상부 상의 부가적인 메모리 셀의 프로그래밍 및 적층을 용이하게 하기 위해 상기 메모리 디바이스와 함께 집적될 수 있다.

Description

폴리머 메모리 셀의 형성을 위한 전도성 폴리머의 자기 정렬{SELF ASSEMBLY OF CONDUCTING POLYMER FOR FORMATION OF POLYMER MEMORY CELL}
본 발명은 일반적으로 유기 메모리 디바이스에 관한 것으로, 특히 자기 정렬되는 유기 반도체(self assembing organic semiconductor)를 포함하는 유기 메모리 디바이스에 관한 것이다.
컴퓨터의 전자 디바이스의 크기, 용도 및 복잡성은 계속 증가하고 있다. 컴퓨터는 지속적으로 더 강력해지고, 새롭고 개선된 전자 디바이스(예를 들어 디지털 오디오 플레이어, 비디오 플레이어)가 계속 개발되고 있다. 부가적으로, 디지털 미디어(예를 들어 디지털 오디오, 비디오, 이미지 등)의 사용 및 발달은 이러한 디바이스의 개발을 더 촉진해왔다. 이러한 발달과 개발은 컴퓨터 및 전자 디바이스에서 저장되고 유지될 필요가 있는 정보의 양을 크게 증가시켜왔다.
메모리 디바이스는 일반적으로 메모리 셀 어레이를 포함한다. 각각의 메모리 셀의 정보가 액세스되거나 "판독", "기록" 및 "소거"될 수 있다. 메모리 셀은 정보를 "오프" 또는 "온" 상태로 유지하고(예를 들어, 2개의 상태로 제한됨), 이는 또한 "0" 및 "1"로도 지칭된다. 통상적으로, 메모리 디바이스는 특정 개수의 바이트(들)(예를 들어 바이트 당 8개의 메모리 셀)을 검색하기 위해 어드레스 지정된다. 휘발성 메모리 디바이스에 대해, 메모리 셀은 각자의 상태를 유지하기 위해 주기적으로 "리프레쉬(refreshed)"되어야 한다. 이러한 메모리 디바이스는 통상적으로 다양한 기능을 수행하고 상기 2개의 상태를 스위칭하고 유지할 수 있는 반도체 디바이스로부터 제조된다. 상기 디바이스는 종종 결정성 실리콘 디바이스와 같은 무기 고체-상태 기술에 따라 제조된다. 메모리 디바이스에 사용된 일반적인 반도체 디바이스는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)이다.
정보 저장에 대한 증대되는 요구 때문에, 메모리 디바이스 개발자와 제조자는 메모리 디바이스의 저장 용량을 계속 증가(예를 들어 다이 또는 칩당 저장 용량의 증가)시키려 하고 있다. 우표 크기의 실리콘 조각은 수천만개의 트랜지스터를 포함할 수 있고, 각각의 트랜지스터는 수백 나노미터만큼 작다. 그러나 실리콘-기반 디바이스는 자신의 기본적인 물리적 크기 한계치에 접근하고 있다. 일반적으로, 무기 고체-상태 디바이스는 고비용 및 데이터 저장 밀도 손실을 야기하는 복잡한 구조라는 단점이 있다. 무기 반도체 재료에 기반한 휘발성 반도체 메모리는 저장된 정보를 유지하기 위해 계속하여 전류가 공급되어야 하며 그 결과 열이 발생하며 고전력이 소모된다. 비-휘발성 반도체 디바이스는 감소된 데이터율, 상대적으로 높은 전력 소모, 그리고 높은 복잡도(complexity)를 갖는다.
나아가, 무기 고체-상태 디바이스의 크기가 감소되고 집적도가 증가함에 따라, 정렬 허용치(alignment tolerance)에 대한 민감도가 증가하고 이는 제조를 현저히 더 어렵게 한다. 작은 최소 크기인 피쳐(feature)의 형성이, 상기 최소 크기가 동작 회로(working circuits)의 제조를 위해 사용될 수 있음을 의미하지는 않는다. 작은 최소 크기보다 훨씬 더 작은, 예를 들어 최소 크기의 1/4인 정렬 허용치를 갖는 것이 필요하다.
무기 고체-상태 디바이스를 스케일링(scaling)하는 것은 도펀트 확산 길이에 따른 문제를 증가시킨다. 치수가 감소됨에 따라, 실리콘에서의 도펀트 확산 길이는 프로세스 설계에 어려움을 부과한다. 이와 관련하여, 도펀트 이동도를 감소시키고 고온에 처한 시간을 감소시키기 위한 많은 조정(accommodation)이 만들어졌다. 그러나 이러한 조정이 무한히 계속될 수 있을 것이라는 것은 명확하지 않다. 나아가, (역방향-바이어스에서) 반도체 접합(junction)에 따라 전압을 인가하는 것은 접합 주위에 공핍 영역(depletion region)을 생성한다. 공핍 영역의 폭은 반도체의 도핑 레벨에 의존한다. 만일 공핍 영역이 확산하여 다른 공핍 영역과 접촉한다면, 펀치-쓰루(punch-through) 또는 제어되지 않는 전류 흐름이 발생할 것이다.
도핑 레벨이 높을수록 펀치-쓰루를 방지하기 위해 요구되는 분리(separation)를 최소화하는 경향이 있다. 그러나 만일 단위 거리당 전압 변화가 크다면, 단위 거리당 큰 전압 변화가 전계의 크기가 커진다는 것을 의미한다는 점에서 추가적인 어려움이 발생한다. 이러한 가파른(sharp) 그래디언트(gradient)를 횡단하는 전자는 최소 전도대 에너지보다 상당히 더 높은 에너지 레벨까지 가속될 수 있다. 이러한 전자는 열 전자(hot electron)로 알려져 있고, 절연체를 통과하기에 충분한 에너지를 포함할 수 있고, 이는 반도체 디바이스의 결정적인 악화를 초래한다.
스케일링과 집적은 모놀리식(monolithic) 반도체 기판에서의 절연을 더 요구한다. 특히, 각자에 대한 디바이스의 측면 절연은 몇몇 상황에서 더 어렵다. 다른 어려움은 누설 전류 스케일링이다. 또 다른 어려움은 기판 내의 캐리어; 수십 마이크론 이상 확산할 수 있고 저장된 전하를 중성화할 수 있는 자유 캐리어의 확산에 의해 야기된다. 따라서, 추가적인 디바이스 축소와 밀도 증대는 무기 메모리 디바이스에 대해서는 제한될 수 있다. 나아가, 이러한 무기 비-휘발성 메모리 디바이스에서의 성능 증대 요구를 만족시키면서 디바이스를 축소시키는 것은 매우 어렵고, 특히 저 비용을 유지시키는 것은 더욱 어렵다.
다음은 본 발명의 일부 실시예에 대한 기본적인 이해를 제공하기 위한 본 발명의 개요이다. 본 개요는 본 발명의 중요한 구성요소를 식별하거나 본 발명의 범위를 설정하기 위해 의도된 것이 아니다. 이의 유일한 목적은 나중에 제공되는 더 상세한 설명에 앞서서 본 발명의 일부 개념을 간략화된 형태로 제공하는 것이다.
본 발명은 자기 정렬 전도성 폴리머(self-assembling conducting polymer)를 포함하는 폴리머 용액(solution)을 사용하여 형성된 반도체 재료를 구비한 유기 메모리 디바이스를 제조하는 시스템 및 방법에 관한 것이다. 유기 메모리 디바이스가 제공되는바, 상기 유기 메모리 디바이스는, 상기 유기 메모리 디바이스와 관련된(associated) 유기 반도체 재료 내에 정보를 저장할 수 있다. 이러한 메모리 디바이스는 유기 반도체 재료와 패시브층(passive layer)을 샌드위칭하는 2개의 전극을 포함하고, 여기서 상기 유기 반도체는 상기 패시브층에 인접하여 위치될 수 있다.
유기 메모리 디바이스는, 전도성 폴리머와 유기 용매(organic solvent)를 포함하는 농축된 폴리머 용액(concentrated polymer solution)을, 전도성 전극에 도포된 패시브층 및/또는 상기 전도성 전극 위의 개구 내에 증착함으로써 형성될 수 있다. 상기 전도성 폴리머는 일 말단(one end)에서의 극성 그룹(polar group)이 전도성 전극 및/또는 상기 전도성 전극 상의 패시브 층과 인접하도록, 그리고 비-극성 체인(non-polar chain)이 전도성 전극으로부터 멀리 연장되도록 배향(orient)된다. 그 후에 폴리머 용액으로부터 유기 용매를 기화시키기 위해 열이 가해질 수 있고, 이는 상기 전도성 폴리머를 최단 전도성 경로(shortest conductive path)를 가지고 자기 정렬하게 한다. 부가적으로, 유기 메모리 디바이스는 진공에 놓일 수 있고, 이 동안 전도성 폴리머는 유기 용매가 제거될 수 있는 제어된 환경을 제공하기 위해 자기 정렬한다.
격벽 소자(partitioning component)가, 프로그래밍을 용이하게 하고/용이하게 하거나 전압/전류-제어 절연 장벽(isolation barrier)을 형성하기 위하여 유기 메모리 구조와 함께 통합될 수 있다. 격벽 디바이스는 박막 다이오드 또는 박막 트랜지스터와 같은 디바이스, 및 전압/전류-제어 장벽을 형성하기 위해 사용될 수 있는 다른 소자를 포함한다. 메모리 셀은 격벽 소자에 임계 전압(예를 들어 순방향(forward) 다이오드 전압, 역방향(reverse) 제너 항복 전압(Zener breakdown voltage))을 인가함으로써, 그리고 적층된 메모리 구조 내에 기초 패시브 및 전도성 층에 전압을 인가함으로써 활성화될 수 있고, 여기에서 비트들은 선택된 부분 또는 메모리 구조 내에서 0, 1 또는 다른 상태로 저장될 수 있다.
유기 메모리 구조는 수직 배열로 형성될 수 있고, 여기에서 전술한 격벽 소자는 유사하게 구성된 다수의 메모리 구조 또는 셀의 적층을 용이하게 하기 위해 2개 이상의 유기 메모리 구조들 사이에 형성되거나 만들어진다. 또한, 복수의 수직으로 배열된 스택들이 병렬로 형성될 수 있으며, 따라서 복수의 수직으로 배열된 메모리 셀 층들을 구비한, 각각의 셀들에 고속 병렬 액세스를 제공하는 고-밀도 메모리 디바이스의 제조를 용이하게 한다. 이런 방식으로, 메모리 디바이스 활용도, 밀도 및 패킹은 실질적으로 개선될 수 있다.
메모리 구조 및 연관된 메모리 셀은 전하(예를 들어 전자, 정공)의 이동을 용이하게 하는 유기 전도체를 이용하는 다중-셀 유기 메모리 디바이스를 제공하기 위해 사용될 수 있다. 본 발명은, 무기 메모리 디바이스들에 비해 작은 크기, 다수의 정보 비트들을 저장하는 성능, 짧은 저항/임피던스 스위칭 시간, 낮은 동작 전압, 저 비용, 높은 신뢰성, 긴 수명(수천/수백만 사이클), 3차원 패킹 가능성, 연관된 저온 처리, 가벼운 중량, 높은 밀도/집적도, 및 확대된 메모리 저장(memory retention), 중 적어도 하나 이상의 특징을 구비한 유기 메모리 디바이스를 제공한다.
전술한 목적 및 관련된 목적을 달성하기 위해, 본 발명은 이후에 완전히 기술되고 청구범위에서 특정하게 지적된 특징을 포함한다. 다음의 설명 및 첨부된 도면은 본 발명의 특정한 예시적인 실시예 및 실행을 상세히 설명한다. 그러나 이는 본 발명의 원리가 사용될 수 있는 다양한 방법들 중 일부만을 나타낸다. 본 발명의 다른 목적, 장점 및 신규한 특징은 도면과 함께 고려될 때 본 발명의 다른 상세한 설명으로부터 명백하게 될 것이다.
도 1은 본 발명의 실시예에 따른 유기 반도체를 형성하기 위해 사용된 전도성 폴리머를 도시한다.
도 2는 본 발명의 실시예에 따른 유기 반도체 및 예시적인 유기 메모리 디바 이스를 도시한다.
도 3은 본 발명의 실시예에 따른 예시적인 극성 폴리머 체인 및 극성 폴리머를 도시한다.
도 4는 본 발명의 실시예에 따른 기본적인 유기 메모리 층을 도시하는 다이아그램이다.
도 5는 본 발명의 실시예에 따른 기본적인 격벽 소자 층을 도시하는 다이아그램이다.
도 6은 본 발명의 실시예에 따른 극성 폴리머 메모리 디바이스를 제조하는 프로세스의 일부를 도시하는 플로우 다이어그램 및 연관된 구조이다.
도 7은 본 발명의 실시예에 따른 극성 폴리머 메모리 구조에 대해 도 6에 도시된 프로세스의 연속을 도시하는 플로우 다이어그램 및 연관된 구조이다.
도 8은 본 발명의 실시예에 따른 극성 폴리머 메모리 구조에 대해 도 7에 도시된 프로세스의 연속을 도시하는 플로우 다이어그램 및 연관된 구조이다.
도 9는 본 발명의 실시예에 따른 적층(layered) 유기 메모리 디바이스의 일부의 단면도이다.
도 10은 본 발명의 실시예에 따른 적층 메모리 디바이스를 도시하는 다이어그램이다.
도 11은 본 발명의 실시예에 따른 다중-층 메모리 구조의 필라 접근법(pillar approach)을 도시한다.
도 12는 본 발명의 실시예에 따른 다중-층 메모리 구조에 대한 필라 접근법 을 도시한다.
도 13은 본 발명의 실시예에 따른 유기 메모리 디바이스의 3D 다이아그램이다.
도 14는 본 발명의 실시예에 따른 유기 메모리 디바이스에 사용될 수 있는 패시브 층의 블록 다이아그램이다.
도 15는 본 발명의 실시예에 따른 CVD 프로세스에 의해 형성된 유기 폴리머 층을 도시하는 블록 다이아그램이다.
도 16는 본 발명의 실시예에 따른 CVD 프로세스에 의해 형성된 다른 유기 폴리머 층을 도시하는 블록 다이아그램이다.
도 17은 본 발명의 실시예에 따른 CVD 프로세스에 의해 형성된 또 다른 유기 폴리머 층의 블록 다이아그램이다.
본 발명은 비-휘발성 메모리로서 동작할 수 있는 유기 메모리 디바이스를 제공한다. 유기 메모리 디바이스는 적어도 하나의 전극에 관련된 패시브 층을 구비한 2개 이상의 전극들, 및 상기 전극들과 상기 연관된 패시브 층과의 사이에 형성된 유기 반도체 층을 가지고 형성될 수 있고, 여기에서 상기 유기 반도체 층은 경도성(rigidity)과 전도성을 제공하기 위해 바람직하게는 공액(conjugated) 비-극성 체인을 갖는 전도성 폴리머 용액 및 유기 용매로부터 형성된다. 예시적인 전도성 폴리머가 도 1의 참조번호 10으로 도시되어 있다. 상기 폴리머 체인은 반응 사이트(예를 들어 말단)(12) 및 비-극성 체인(14)을 포함한다. 반응 사이트 또는 반응성 말단(reaction end)의 예는 극성 그룹, 래디칼(radical) 및 이온 그룹을 포함한다. 반응성 말단(12)은 수소와 산소, 황 및/또는 질소를 포함할 수 있고, 적어도 알코올 그룹, 산 그룹, 황산 그룹, 에스테르 그룹, 이온/반이온 및/또는 공액 결합(conjugated bond)을 갖는 그룹을 포함하는 그룹들을 포함할 수 있다. 비-극성 체인(14)은 크게 탄소와 수소이다. (16)에서, 알코올 반응성 말단(18)과 비-극성 말단(20)을 갖는 예시적인 전도성 폴리머가 도시되어 있다.
참조번호 22에는 폴리머 용액의 일부가 도시되어 있으며, 전도성 폴리머(23)가 랜덤하게 배향되어 있는 것이 도시된다. 참조번호 24에서, 폴리머 용액의 일부가 전극(26) 위에 그리고 개구(28) 내에 증착된다. 전도성 폴리머(22)는 반응성 말단(12)이 전극(26)(또는 패시브 층)을 향해 배향되고, 비-극성 체인(14)이 전극(26)에서 멀리 떨어진 라멜라(lamella) 배열로 실질적으로 직각 방식으로 배향되도록 정렬한다.
용액 내의 전도성 폴리머(22)의 농도가 자기 정렬을 용이하게 하기에 적당한 농도로 존재하도록 용매의 기화를 용이하게 하기 위해 열이 가해질 수 있다. 참조번호 30에서, 유기 반도체(32)가 개구(28) 내에, 그리고 전극(26) 위에 형성된다.
이제 도 2를 참조하면, 유기 반도체(100)가 본 발명의 실시예에 따라 도시된다. 유기 반도체(100)는 비-극성 체인(110)과 반응성 말단(120)을 포함한다. 반응성 말단(120)에 대한 비-극성 말단(110)의 방향(예를 들어 상부 및 하부(top and bottom))은 표시된 것에 한정되지는 않는다. 도시된 구조가 상부의 반응성 말단(120) 및 하부의 비-극성 말단(예를 들어 180도 회전) 및 다른 방향에서의 말단들로 존재할 수 있다는 것이 이해될 것이다. 이하 설명되는 바와 같이, 반응성 말단(120)에 대한 비 극성 말단(110)의 방향을 결정하는 다양한 인자가 존재한다.
유의해야 할 것은, 유기 반도체(100)가 2개의 영역-비-극성 체인(110)과 반응성 말단(120)-으로 분할된 것으로 도시되어 있지만, 비-극성 체인(110)은 극성 성분을 가질 수 있고 반응성 말단(130)이 비-극성(예를 들어 전기적으로 중성) 성분을 가질 수 있다고 이해되어야 한다는 것이다. 나아가, 유기 반도체(100)의 폴리머의 비-극성 체인과 반응성 말단의 이러한 인터리빙(interleaving)은 바람직할 수 있다. 나아가, 유기 반도체(100)의 비-극성 체인(110)과 반응성 말단(120) 모두가 예를 들어 사이드 그룹(side group)들의 정렬과 열 소산(dissipation)과 전도성과 같은 특성을 변화시키기 위해 다른 요소, 체인 등을 포함할 수 있다.
전술한 바와 같이, 유기 메모리 디바이스는 메모리 셀을 형성하는 전극들 사이에 전도성 매체를 구비한 2개 이상의 전극들을 가지고 형성될 수 있다. 전도성 매체는 유기 반도체를 형성하도록 배향 및 자기 정렬되는 전도성 폴리머를 포함한다. 도 2는 추가적으로 본 발명의 실시예에 따른 메모리 디바이스의 예를 도시한다. 유기 메모리 디바이스(200)는 유기 반도체(100)에 동작가능하게 결합된 제1 전극(210)을 포함한다. 유기 반도체(100)는 상기 제 1 전극(210)과 제2 전극(230) 사이의 선택적으로 전도성인 중간체(intermediate)일 수 있다. 통상적으로, 제 1 전극(210) 및/또는 제 2 전극(230)은, 유기 반도체(100)에 접촉하는 제 2 전극(230) 및/또는 제 1 전극(210)의 표면 상에 증착된 패시브 재료(도시되지 않음)를 포함할 수 있다. 제 1 전극(210)과 제 2 전극(230)에 걸쳐 전위(potential)를 인가하는 것은 제 1 전극(210)으로부터 유기 반도체(100)를 통해 제 2 전극(230)까지의 전류 흐름을 유발한다.
전술한 바와 같이, 유기 반도체(100)가 도포된 전도성 표면에 따라 유기 반도체(100)가 형성되는 동안에, 유기 반도체(100)의 반응성 말단(120)과 비-극성 체인(110)이 각각 배향된다. 예를 들어, 만일 폴리머 용액(도시되지 않음)이 유기 반도체(100)의 형성 동안 제 1 전극(210)의 표면에 도포된다면, 일반적으로 반응성 말단(120)이 제 1 전극(210)의 전도성 표면을 향해 배향될 것이고, 비-극성 체인(110)은 제 1 전극(210) 표면으로부터 멀어지도록 배향될 것이다.
유기 반도체(100)가 제 1 전극(210)이 아니라 오히려 제 2 전극(230)의 표면 상에 형성될 수 있다는 것이 이해되어야 한다. 즉, 반응성 말단(120)이 제 2 전극(230)의 전도성 표면을 향해 배향될 수 있고 비-극성 체인(110)이 제 2 전극(230) 표면으로부터 멀어지도록 배향될 수 있다.
본 발명의 실시예에 따른 예시적인 유기 전도성 폴리머와 예시적인 전도성 폴리머 결합이 도 3에 도시되어 있다. 유기 전도성 폴리머(300)는 반응성 말단(310)과 비-극성 체인(R)(320)을 포함하고, 여기에서 R은 유기 모이어티(organic moiety)이다. 유기 전도성 폴리머(330)는 반응성 말단(340)과 비-극성 체인(350)(R)을 포함하고, 역시 R은 유기 모이어티이다. R은 바람직하게는 공액(예를 들어 탄소들 사이의 단일 및 이중 결합) 유기 모이어티이고, 이는 경도성과 전도성을 제공한다. 유기 전도성 폴리머(300) 및/또는 유기 전도성 폴리머(330)는 본 발명의 실시예에서 사용될 수 있다. 그러나 본 발명은 상기 예에 의해 제한되지 않고 다른 유기 전도성 폴리머 체인을 이용할 수도 있다.
일반적으로, 폴리머 용액이 확보되며, 여기에서 전도성 폴리머의 농도는 상기 폴리머 용액의 증착 및 전극 상에서의 자기 정렬을 용이하게 해주는 적절한 농도로 존재한다. 유기 전도성 폴리머의 예는 전도성 폴리머(300 및 330)를 포함한다. 폴리머 용액은 기판 상에 증착될 수 있으며 여기서 상기 폴리머 용액은 다마신 구조(damascene structure)의 채널들을 충전(fill)한다. 그 후에 전도성 폴리머의 반응성 말단은 전도성 전극 표면에 부착되며 이에 따라 배향된다. 반응성 말단과 전도성 전극 사이에 결합들(bonds)이 형성될 것이다. 예를 들어, 참조번호 360에서, 300 또는 330과 같은 전도성 폴리머와 구리(Cu) 전극 사이의 통상적인 결합이 도시되는데, 여기에서 R은 통상적으로 공액 유기 모이어티이고 n은 0 내지 약 1백만까지의 정수이다. 용매가 폴리머 용액에서 제거됨에 따라, 전도성 폴리머가 자기 정렬된다.
도 4를 참조하면, 기본적인 유기 메모리 구조가 본 발명의 실시예에 따라 도시되어 있다. 유기 메모리 셀(400)은 통상적으로 다수의 적층 부분을 포함한다. 이러한 부분은 바텀 전극(410), 정보를 저장하는 유기 재료(418), 유기 반도체 재료(418)로의 액세스를 용이하게 하는 패시브 층(414), 및 바텀 전극(410)에 따라 유기 반도체 재료(418)를 프로그래밍, 소거 및/또는 액세스하도록 동작하는 탑 전극(422)을 포함한다. 다양한 재료로부터 만들어질 수 있는 유기 메모리 셀(400)이 이하 더 상세히 설명된다.
도 5는 유기 메모리 셀(400)과 같은 메모리 셀에서 사용될 수 있는 유기 격벽 소자(예를 들어 박막 다이오드, TFD)를 도시한다. 일실시예에서, 유기 격벽 소자는 순방향으로 바이어싱됨으로써 한 방향에서의 프로그래밍 및/또는 액세스를 용이하게 하기 위해 사용된다. 역방향에서, 반대 방향에서의 유기 메모리 디바이스에 대한 프로그래밍/액세스를 용이하게 하기 위해 항복 바이어스 전압(breakdown bias voltage)이 인가될 수 있다.
유기 격막 소자는 또한 다수의 적층 부분을 포함하도록 도시될 수 있다. 도시된 바와 같이, TFD(530)는 캐소드 전극(532), 유기 재료(536)(예를 들어, 폴리머 막), 및 애노드 전극(540)을 포함한다. 따라서, 캐소드 전극(532)에 대해 애노드 전극(540)에 순방향 또는 양의 바이어스 전압을 인가하는 것은 순방향인 전류 흐름을 야기한다. 역방향 바이어스 전압에서, 만일 역방향 바이어스 전압이 TFD(530)의 역방향 항복 임계치 이상까지 증가되지 않는다면, 전류 흐름은 통상적으로 최소화된다. 따라서, TFD(530)에 인가된 순방향 및 역방향 전압을 제어함으로써, 프로그래밍과 액세스가 연관된 유기 메모리 구조에 제공될 수 있고, 한편 또 다른 예에서, TFD(530)는 절연/분리를 제공한다.
알 수 있는 바와 같이, 각각의 격벽 소자는 다양한 재료 및/또는 프로세스에 따라 형성될 수 있고, 여기에서 다양한 임계 전압(예를 들어 0.7v 순방향 임계 전압, -3.2v 역방향 임계 전압, 3 단자 스위칭 디바이스의 요소를 제어하기 위해 인가되는 적당한 전압)이 격벽 소자를 순방향 및 역방향에서 도통시키기 위해 이용될 수 있다.
다양한 예시적인 층이 유기 메모리 구조(400)와 TFD(530)에 도시되어 있지만, 다른 층들도 본 발명에 따라 형성되고/형성되거나 제공될 수 있다고 이해되어야 한다. 예를 들어, 이러한 층들은 층간 유전체(inter layer dielectrics, ILD), 장벽 층, 코팅, 및/또는 이하 더 상세히 기술되는 대안적인 층 및/또는 요소를 포함하는 본 발명에 따라 메모리 구조 및/또는 격벽 소자를 형성하기 위해 작용하는 층들/다른 요소들의 조합을 포함할 수 있다.
도 6 내지 도 9는 본 발명에 따라 단일 셀 및 다중-셀 메모리 제조를 용이하게 하기 위한 디바이스 및 연관된 방법론(methodology)을 도시한다. 설명의 간략성을 위해, 상기 방법론은 동작 시리즈로서 도시되고 기술될 수 있지만, 본 발명에 따른 일부 동작은 본 명세서에 도시되고 설명된 것과 상이한 동작과 함께, 그리고/또는 상이한 순서로 발생할 수 있기 때문에, 본 발명은 이러한 동작 순서에 제한되지 않는다고 이해되어야 한다. 예를 들어 당업자는 대안적으로 방법론이 상태 다이어그램과 같은 상호 연관된 상태 또는 이벤트 시리즈로서 표현될 수 있다는 것을 이해할 수 있을 것이다. 나아가, 모든 도시된 동작들이 본 발명에 따른 방법론을 실행하기 위해 요구되는 것은 아니다.
이제 도 6을 참조하면, 다이아그램(600)은 본 발명에 따른 전도성 폴리머를 구비한 메모리 디바이스(610)를 제조하는 프로세스의 일부를 도시한다. 프로세스(600) 및 연관된 구조(610)의 설명에 앞서서, 예시적인 재료 및 프로세스 단계가 설명될 것이다. 그러나 본 발명은 이에 제한되지는 않는다고 이해되어야 한다. 따라서, 이하 더 상세히 기술될 다수의 대안적인 재료 및/또는 화합물이 본 발명에 따라 사용될 수 있다.
단계(614)를 참조하면, 연관된 장벽을 구비한 구리 비트 라인, 워드 라인 또는 하부 전극이 공지된 단일 또는 이중 다마신 프로세스에 따라 형성된다. 하부 전극(또는 워드 라인 또는 비트 라인)은 장벽(618) 내에서 구조(610)의 (616)에 도시되어 있다. 이들 둘 다는 ILD 층(620) 내에 형성된다. 장벽(618)은 구리 또는 다른 전도성 재료의 다른 층(도시되지 않음)으로의 확산을 감소시키기 위해 사용된다. 예를 들어, 장벽(618)은 확산 장벽(diffusion barrier)으로서 형성될 수 있다. 이용될 수 있는 이러한 장벽 재료는 예를 들어 코발트, 크롬, 니켈, 팔라듐, 탄탈륨, 질화 탄탈륨 실리콘, 티타늄, 질화 티타늄, 질화 실리콘, 질화 텅스텐 및 질화 텅스텐 실리콘이다.
단계(624)에서, 비아 또는 다른 형태의 개구(634)가 하부 전극(616) 위에서, ILD 층(638) 내에 형성된다. 비아(634)는 예를 들어 리소그래피 식각 기술 및/또는 ILD 층(638)의 일부를 제거하기 위한 다른 프로세스에 따라 형성될 수 있다. 단계(640)에서, 비아(634)의 모두 또는 일부가 유기 재료 증착으로써 충전되고, 여기에서 유기 전도성 폴리머의 용액(예를 들어, 폴리머 체인(300 및 330)) 및 유기 용매가 증착된다.
비아(634)에서 전도성 폴리머의 반응성 말단이 하부 전극(616)에 부착된다. 반응성 말단이 하부 전극(616) 근처에 자신을 위치시키기 때문에, 비-극성 말단은 하부 전극(616)에서 멀리 위치된다. 예를 들어, 아래에 놓인 비트 라인이 실질적으로 구리인 경우에, 결합은 CU-O-C-R이 구리 비트라인과 HO-C-R 극성 폴리머 사이에 형성되도록, 예를 들어 (HO-C-R에서 유래한) HO-C-인 반응성 말단 사이에 형성될 것이다.
전도성 폴리머의 자기 정렬은 폴리머 용액이 증착되고 있을 때 일어나기 시작할 수 있다. 설명한 바와 같이, 메모리 디바이스(610)는 통상적으로 진공 챔버(642)에 위치되고, 여기에서 용매는 제어된 환경에서 제거될 수 있다. 또한, 폴리머 용액으로부터 용매를 기화시키기 위해 열(644)이 가해질 수 있다. 열(644)은 바텀 층을 향해 가해지는 것으로 도시되어 있다. 열이, 예를 들어 오븐에서, 전체 시스템(610) 주위에 균일하게 가해질 수 있다는 것이 이해될 것이다. 나아가, 열이 비-균일하게, 대칭적으로, 비-대칭적으로, 그리고/또는 본 발명에 따른 임의의 다양한 방법으로 가해질 수 있다. 폴리머 용액의 용매가 기화됨에 따라, 폴리머 용액 내의 전도성 폴리머 농도가 증가하고, 이는 자기 정렬을 촉진한다. 자기 정렬의 완료시에, 유기 반도체(648)가 형성된다.
도 7은 본 발명의 실시예에 따라 도 6에 도시된 프로세스의 계속되는 것을 도시한다. 단계(650)에서, 예를 들어 Cu2-xSy와 같은 패시브 층이 유기 반도체(648) 아래에 형성될 수 있다. 패시브 층은 구조(610)의 (652)에 도시되어 있다. 단계(656)에서, 연관된 장벽을 구비한 전극(660)이 단일 또는 이중 다마신 프로세스에 따라 패시브 층(652) 상에 형성된다.
도 8은 본 발명의 실시예에 따라 메모리 디바이스 구조(610)에 대한 대안적인 구조를 도시한다. 제 1 대안적인 메모리 디바이스(810)는 프로세스(600)를 계속하고, 여기에서 TFD(674)는 탑 전극(660) 상에 형성된다. 전술한 바와 같이, TFD(674)와 같은 TFD는 메모리 디바이스의 프로그래밍 및/또는 적층을 용이하게 하기 위해 사용될 수 있다. 필요하다면, 부가적인 층이 증착될 수 있다. 예를 들어, 하드 마스크, 레지스트 및 반사 방지 코팅이 사용될 수 있다.
제 2의 대안적인 메모리 디바이스(820)에서, 유기 반도체(648)가 형성되기 전에 패시브 층(652)이 비트 라인(616) 상에 형성된다. 후속적으로, 유기 반도체(648)가 전술한 바와 같이 증착된다. 즉, 전도성 폴리머 용액이 증착되고, 여기서 전도성 폴리머의 자기 정렬을 용이하게 하도록 용액으로부터 용매를 기화시키기 위해 열이 가해진다. 그 후에, TFD(674)가 유기 반도체(648) 상에 집적되고, 탑 전극(660)이 유기 반도체(648) 상에 형성된다. 상기 예들은 본 발명의 범위를 제한하지 않고, 자기 정렬 극성 폴리머를 사용하여 메모리 셀이 만들어질 수 있는 다양한 구성을 제공하는 것으로 이해되어야 한다. 부가적인 구조 또는 더 적은 구조를 포함하는, 임의의 공지된 구성이 사용될 수 있다.
이제 도 9를 참조하면, 예시적인 적층 메모리가 본 발명의 실시예에 따라 다른 유사하게 적응된 메모리 스택(도시되지 않음)에 따라 적층 및/또는 배열될 수 있는 단일 셀 메모리 디바이스의 단면도로써 도시되어 있다. 메모리 디바이스(900)는 층(914 및 916)과 같은 다양한 유전체 층을 포함할 수 있고, 여기에서 상기 층은 또한 층간 유전체(ILD)로 언급된다. 이러한 층(914 및 916)은 예를 들어 반도체 재료 및/또는 실질적으로 유전체 성질을 갖는 임의 형태 재료일 수 있다. 층(916) 내에서, 하부 전극(920)은 후속 층(928)으로의 하부 전극(920)의 확산을 완화시키는 연관된 장벽층(924)을 가지고서 형성된다. 하부 전극(920) 상에, 패시브 층(930)이 형성된다. 하부 전극(920) 및 연관된 패시브 층(또는 층들)(930)은 본 명세서에 기술된 메모리 디바이스(900)에 대해 공통 활성화 또는 액세스 요소로서 작용한다.
패시브 층(930)이 형성된 후에, 유전체 층(914)이 층(916) 상에 부가되고, 여기에서 유기 반도체 재료(934)(예를 들어 전도성 폴리머)가 그 후에 층(914) 내에 형성된다. 전도성 전극(944)이 유기 반도체 재료(934) 상에 형성되고(탑 전극과 유기 반도체 재료 사이의 장벽층이 포함될 수 있다), 이에 따라 메모리 셀이 유기 재료(934)의 수직부(Y+ 및 Y- 방향)에 형성된다. 따라서, 만일 적당한 전압이 전극(944)과 전극(920) 사이에 인가되면, 저장 상태(예를 들어, 1, 0, 다른 임피던스 상태)가 유기 재료(934)에 형성된 메모리 셀에 저장(또는 메모리 셀로부터 판독)될 수 있다.
다수의 메모리 디바이스(900)는 집적 회로(IC) 메모리 디바이스(예를 들어 비-휘발성 메모리 IC로 제조되는 1Mbit, 2Mbit, 8Mbit 저장 셀들, 등)에 따라 제조될 수 있다. 부가하여, 층(928)의 958로 도시된 바와 같은 공통-워드 라인이 본 발명에 따른 다수의 다중-셀 구조를 저장, 소거, 판독 및 기록(예를 들어 8/16 바이트/워드 소거, 판독, 기록)하기 위해 제공될 수 있다. 메모리 디바이스(900)는 수직 배열 또는 칼럼 내의 다른 적응된 메모리 디바이스에 따라 적층될 수 있고, 이에 따라 또한 이하 상세히 기술되는 다른 적층이 유사하게 만들어질 수 있다는 것이 이해되어야 한다.
메모리 디바이스(900)는 본 발명에 따른 적층을 용이하게 하기 위해 도 10을 참조하여 이하 더 상세히 기술되는 접근방법을 통한 다마신을 도시한다. 대안적으로, 도 11에 따른 필라(pillared) 또는 적층 접근방식이 제공될 수 있고, 여기에서 각각의 층은 본질적으로 아래로부터 위로 하여 적층되거나 제조되고, 후속하여 본 발명에 따라 수직 메모리 구조 또는 칼럼을 형성하기 위해 식각된다. 전술한 바와 같이, 각각의 격벽 소자는 미리 형성된 수직 구조 또는 칼럼 상에 적층된 후속 메모리 디바이스 사이를 분리시키도록 제공된다.
도 10은 본 발명의 실시예에 따른 적층 메모리 디바이스(1000)를 도시하는 다이아그램이다. 적층 메모리 디바이스(1000)는 2개의 수직 칼럼(1010 및 1014)을 도시하고, 여기에서 각각의 칼럼은 2개의 유기 메모리 셀 층을 포함한다. 적층 메모리 디바이스(1000)는 2개의 칼럼 및 층이 도시되어 있지만, 다수의 이러함 칼럼 및/또는 층이 제공될 수 있다는 점에서 본질적으로 예시적인 것(또한 층의 수는 칼럼의 수와 매칭될 필요는 없다)으로 이해되어야 한다. 도 10에 도시된 것의 대안적인 재료(이하 더 상세히 기술됨)가 적층 메모리 디바이스(1000)를 형성하기 위해 사용될 수 있다는 것이 추가로 이해되어야 한다.
다음의 설명은 수직 칼럼(1010)에 관한 것이고 유사하게 수직 칼럼(1014)에 응용될 수 있다. 수직 칼럼(1014)은 패시브 Cu2-xSy 층(1024)이 형성된 구리 라인(1020)(예를 들어 글로벌 액세스 라인)을 포함한다(여기에서 상기 구리는 비-화학량론(non-stoichimetric) 산화 상태:1.8≤x≤2.0이다). 자기 정렬 전도성 폴리머 층(1028)은 유기 폴리머 층(1028)을 형성하기 위해 증착되고, 그 후에 탑 전극(1032)이 형성된다. 그 후에 후속 메모리 층이 만들어지기 전에 박막 다이오드(1036)(TFD)가 탑 전극(1032) 상에 형성된다(TFD는 전술한 바와 같이 다수의 층일 수 있다). TFD(1036)가 형성된 후에, 구리 라인(1040), 패시브 층(1042), 폴리머 층(1046)(예를 들어, 극성 폴리머), 및 탑 전극(1048)을 구비한 다른 메모리 구조가 만들어지고, 여기에서 후속 TFD(1050) 및 구리층(1052)이 그 후에 형성된다. 유사하게 (1014)에서의 수직 칼럼이 소자(1060 내지 1080)로부터 만들어진다.
도 11은 본 발명의 실시예에 따른 대안적인 적층 메모리 디바이스(1100)를 도시한다. 이전의 메모리 디바이스(300)와 유사하게, 적층 메모리 디바이스(1100)는 2개의 수직 칼럼(1110 및 1114)을 도시하고, 여기에서 각각의 칼럼은 2개의 유기 메모리 셀 층을 포함한다. 전술한 바와 같이, 적층 메모리 디바이스(1100)는 또한 2개의 칼럼 및 층이 도시되어 있지만, 다수의 이러한 칼럼 및/또는 층이 제공될 수 있다는 점에서 본질적으로 예시적인 것(또한 층의 수는 칼럼의 수와 매칭될 필요는 없다)으로 이해되어야 한다. 또한, 이하 상세히 기술되는 바와 같이, 도 11에 도시된 것의 대안적인 재료가 적층 메모리 디바이스(1100)를 형성하기 위해 사용될 수 있다고 이해되어야 한다.
적층 메모리 디바이스(1100)는 도 12를 참조하여 이하 상세히 기술되는 바와 같이 다중 층을 만든 후에 상기 층으로부터 필라 칼럼을 식각하는 기술을 사용하는 필라 접근방법에 따라 만들어질 수 있다. 다음의 설명은 수직 칼럼(1110)에 관한 것이고 수직 칼럼(1114)에 유사하게 응용될 수 있다. 수직 칼럼(1114)은 패시브 Cu2-xSy 층(1124)이 형성된 구리 라인(1120)(예를 들어 글로벌 액세스 라인)을 포함한다. 유기 반도체 층(1128) 및 탑 전극(1132)이 패시브 층(1124) 상에 형성되고, 여기에서 그 후에 박막 다이오드(1136)(TFD)가 탑 전극(1132) 상에 형성된다. TFD(1136)가 형성된 후에, 구리 라인(1140), 패시브 층(1142), 폴리머 층(1146), 및 탑 전극(1148)을 구비한 다른 메모리 구조가 만들어지고, 여기에서 후속 TFD(1150) 및 구리층(1152)이 그 후에 형성된다. 유사하게 (1114)에서의 수직 칼럼이 소자(1160 내지 1180)로부터 만들어진다.
유의해야 할 것은, 메모리 디바이스(1100)로 설명된 필라 접근방법은 이전의 층들로부터 후속하여 식각되는 수직 칼럼(예를 들어 칼럼(1110 및 1114))의 형성 이전에 다수의 층들(예를 들어, 구리, 패시브, 폴리머, 전극, TFD 등)의 형성을 포함할 수 있다는 것이다. 대안적으로, 층들의 서브세트(예를 들어, 구리, 패시브, 폴리머, 전극, TFD, 구리, 패시브, 폴리머 전극 TFD... 등)가 형성될 수 있고, 여기에서 수직 칼럼은 그 후에 서브세트로 형성되고, 그 후에 다른 층들 서브세트가 기존 수직 칼럼 상에 형성되고, 이에 의해 다른 수직 칼럼이 그 후에 후속 적층 서브세트로 형성될 수 있다. 알 수 있는 바와 같이, 본 발명에 따라 사용된 프로세스는 메모리 디바이스 밀도를 증가시키기 위해 반복될 수 있다.
도 12는 본 발명의 실시예에 따른 대안적인 메모리 구조(1200)를 도시한다. 도 12에 도시된 프로세스의 설명을 참조하기 이전에, 유의해야 할 것은, 예시적인 재료 및 프로세스 단계가 설명될 것이라는 것이다. 그러나 본 발명은 이에 제한되지는 않는다고 이해되어야 한다. 따라서, 이하 상세히 설명되는 바와 같이 본 발명에 따라 사용될 수 있는 다수의 대안적인 재료 및/또는 화합물이 설명될 것이다.
(1200)에서, (예를 들어, 전술한 바와 같은) 전도성 폴리머(1210)가 (1214)에서 이미 설명된 Cu2S에 노출된 구리 비트 라인(1212) 상으로 스피닝되고(spun), 여기에서 상기 층(1210 내지 1214)은 집합적으로 대략 300Å 내지 5000Å의 두께를 갖는다. 그 후에 탑 전극(1216)이 폴리머(1210)에 증착된다. 박막 다이오드 층(1218)이 그 후에 탑 전극(1216) 상에 증착된다. 또한 그 위에 반사방지 코팅(ARC)(도시되지 않음)이 상기 집합적 스택의 반사도를 개선하기 위해 증착될 수 있다. 유의해야 할 것은, 단일 스택이 (1200)에 도시되어 있지만, 그 위에 후속 스택들이 또한 각각의 수직 필라 또는 칼럼의 식각의 시도 이전에 형성될 수 있다는 것이다. 대안적으로, 스택(1200)은 이하 설명되는 바에 따라 형성된 수직 칼럼 또는 필라를 구비할 수 있고, 여기에서 후속 스택이 수직 필라 또는 메모리 구조의 후속 식각 등에 의해 형성된다.
(1220)에서, 레지스트가 스피닝 온되고(spun on) 적당한 파장에 노출된다. 그 후에 상기 레지스트는 성장되고 노출된 부분은 제거된다. (1224)에서, 상기 스택은 그 후에 ARC(이용된 경우), TFD(1218), 탑 전극(1216) 및 프로그램가능한 폴리머(1210)를 제거하기 위해 대략 3 내지 4단계의 식각을 이용하여 식각된다. 상기 식각은 상기 레지스트가 폴리머 식각 동안 제거되도록 설계될 수 있다. 따라서, 통상적으로 애쉬(ash) 프로세스가 필요치 않다. 만일 더 두꺼운 레지스트가 필요하다면, 식각 프로세스는 ARC가 O2+CHF3 식각을 사용하여 식각되도록 분할될(segmented) 수 있다. 그 후에 웨이퍼는 건식 식각 프로세스를 이용하여 레지스트가 제거된다(resist striped). 그 후에 TFD, 탑 전극 및 폴리머를 식각하기 위한 식각이 계속된다. 폴리머 식각은 예를 들어 O2/N2 식각 및 N2/H2 식각일 수 있다.
(1230)에서, 그 후에 유전체가 증착되어 비아와 워드 라인의 높이 더하기 메모리 셀들 사이를 (그 합보다 더 크게) 충전한다. 유전체는 고속 증착 유전체 증착이 후속되는 저속 증착률 컨포멀(conformal) 유전체를 포함하는 2-부분 프로세스일 수 있다. 증착은 예를 들어 CVD 또는 스핀-온(spin-on)일 수 있다. (1240)에서, 유전체는 TFD(1218)의 표면까지 평탄화되고, 여기에서 그 후에 워드 라인(1242)이 형성된다. 필요하다면, 상기 프로세스는 본 발명에 따른 다수의 적층 메모리 셀을 생성하기 위해 반복될 수 있다.
도 13 내지 도 17은 본 발명의 실시예에 따라 사용될 수 있는 대안적인 재료 및 프로세스를 도시한다. 따라서, 전극, 전도성 재료, 패시브 층, 유기 재료/층 및 이들을 제조하기 위한 프로세스와 같이 이전에 설명된 구성요소들이 본 발명의 대안적인 실시예에 따라 이제 더 상세히 설명될 것이다.
도 13을 참조하면, 본 발명의 실시예에 따른 유기 메모리 디바이스(1300)의 3-D(3차원) 다이아그램이 도시되어 있다. 메모리 디바이스는 제 1 전극(1304), 자기 정렬 유기 반도체 층(1306), 패시브 층(1308) 및 제 2 전극(1310)을 포함한다. 상기 다이아그램은 또한 제 1 전극(1304) 및 제 2 전극(1310)에 연결되어 이들 전극(1304 및 1310)에 전압을 인가하는 전압원(1302)을 도시한다. 설명의 목적을 위해, 단일 제 1 전극이 설명된다. 그러나 제 1 전극(1304)과 유사한 특성을 갖는 다수의 전극이 전술한 바와 같이 다중-셀 유기 메모리에 제공될 수 있다고 이해되어야 한다.
제 1 전극(1304)(또는 다수의 제 1 전극) 및 제 2 전극(1310)은 구리, 구리 합금 또는 은 합금과 같은 전도성 재료로 이루어진다. 다른 재료는 알루미늄, 크롬, 게르마늄, 금, 마그네슘, 망간, 인듐, 철, 니켈, 팔라듐, 플래티늄, 티타늄, 질화 티타늄, 텅스텐, 아연, 이들의 합금, 인듐-주석 산화물, 폴리실리콘, 도핑된 비정질 실리콘, 실리콘화 금속 등일 수 있다. 전도성 재료에 대해 이용될 수 있는 예시적인 합금은 구리-은 합금, 구리-아연 합금을 포함한다. 다른 재료는 Hastelloy(상표명), Kovar(상표명), 불변강(Invar), Monel(상표명), Inconel(상표명), 황동(brass), 스테인레스 스틸, 마그네슘-은 합금 및 다양한 다른 합금일 수 있다.
제 1 전극(1304) 및 제 2 전극(1310)의 두께는 실행 및 만들어지는 메모리 디바이스에 따라 다를 수 있다. 그러나 이러한 예시적인 두께 범위는 대략 0.01μm 이상과 대략 10μm 이하, 약 0.05μm 이상과 약 5μm 이하 및/또는 약 0.1μm 이상과 약 1μm 이하를 포함한다.
유기 층(1306) 및 패시브 층(1308)은 집합적으로 선택적인 전도성 매체 또는 선택적인 전도성 층으로 언급된다. 상기 매체의 전도성(예를 들어 전도성, 비-전도성, 반도체성)은 전극(1304 및 1310)을 통해 매체에 다양한 전압을 인가함으로써 제어된 방식으로 변화될 수 있다.
유기 층(1306)은 공액 유기 재료로 이루어진다. 유기층이 폴리머이면, 공액 유기 폴리머의 폴리머 백본(backbone)은 (예를 들어, 내부에 실질적으로 수직이고, 전극(1304 및 1310)의 표면에 면하는) 전극(1304 및 1310) 사이의 길이방향으로 연장될 수 있다. 공액 유기 분자는 백본이 자신의 공액 성질(conjugated nature)을 유지하도록 선형이거나 분기될 수 있다. 이러한 공액 분자는 중첩된 π 오비탈을 가지며, 2 이상의 공명 구조를 추측 수 있는 것을 특징으로 한다. 공액 유기 재료의 공액 성질은 선택적인 전도성 매체의 제어가능한 전도성에 기여한다.
이러한 상황에서, 공액 유기 재료는 전하(홀 및/또는 전자)를 내주고 받아들일 수 있다. 일반적으로, 공액 유기 분자는 적어도 2개의 상대적으로 안정한 산화-환원(oxidation-reduction) 상태를 갖는다. 2개의 상대적으로 안정한 상태는 공액 유기 폴리머가 전하를 내주고 받아들일 수 있도록 하고 전도성 촉진 화합물(conductivity facilitating compound)과 전기적으로 상호반응하도록 한다.
유기 재료는 환식(cyclic) 또는 비환식(acyclic)일 수 있다. 유기 폴리머와 같은 일부 경우들에서, 상기 유기 재료는 형성 또는 증착 도중에 전극들 사이에서 자기 정렬한다. 공액 유기 폴리머들의 예는 폴리아세틸렌(polyacetylene); 폴리페닐아세틸렌(polyphenylacetylene); 폴리다이페닐아세틸렌(polydiphenylacetylene); 폴리아닐린(polyaniline); 폴리(p-페닐렌 비닐렌(p-phenylene vinylene)); 폴리디오펜(polythiophene); 폴리포르피린(polyporphyrin); 포르피린 매크로사이클(porphyrinic macrocycle), 디올 유도체 폴리포르피린(thiol derivatized polyporphyrin); 폴리페로센(polyferrocene), 폴리프탈로시얀(polyphthalocyanine)과 같은 폴리메탈로센(polymetallocene); 폴리비닐렌(polyvinylene); 폴리피롤(polypyrrole); 등 중에서 하나 이상을 포함한다. 부가적으로, 유기 재료의 성질(properties)은 특정한 폴리머에 대해 적당한 도펀트로 도핑함으로써 변화될 수 있다.
유기 층(1306)은 선택된 실행 및/또는 제조되는 메모리 디바이스에 따른 적당한 두께를 갖는다. 유기 폴리머 층(1306) 두께의 몇몇 적당한 예시적인 범위는 약 0.001μm 이상과 약 5μm 이하, 약 0.01μm 이상과 약 2.5μm 이하, 및 약 0.05μm 이상과 약 1μm 이하이다.
유기 층(1306)은 다수의 적당한 기술을 통해 형성될 수 있다. 이용될 수 있는 하나의 적당한 기술은 재료와 용매의 혼합물을 증착하고 나서 기판/전극으로부터 용매를 제거하는 것을 포함하는 스핀-온 기술이다. 다른 적당한 기술은 화학적 기상 증착(CVD)이다. CVD는 저압 화학적 기상 증착(LPCVD), 플라즈마 개선된 화학적 기상 증착(PECVD) 및 고밀도 화학적 기상 증착(HDCVD)을 포함한다. 하나 이상의 유기 분자의 말단을 전극/패시브 층에 부착시키기 위해 상기 말단을 기능화(functionalize)하는 것이 항상 필요한 것은 아니다. 상기 분자는 공액 유기 폴리머와 패시브층(1308) 사이에 형성된 화학적 결합을 가질 수 있다.
패시브 층(1308)은 선택적인 전도성 매체의 제어가능한 전도성에 기여하는 적어도 하나의 전도성 촉진 화합물을 포함한다. 전도성 촉진 화합물은 전하(홀 및/또는 전자)를 주고 받을 수 있다. 일반적으로, 전도성 촉진 화합물은 적어도 2개의 상대적으로 안정한 산화-환원 상태를 갖는다. 2개의 상대적으로 안정한 상태는 전도성 촉진 화합물이 전하를 주고 받을 수 있도록 하고 유기 층(1306)과 전기적으로 상호반응하도록 한다. 사용된 특정한 전도성 촉진 화합물은 2개의 상대적으로 안정한 상태가 층(1306)의 공액 유기 분자의 2개의 상대적으로 안정한 상태와 매칭되도록 선택된다.
패시브 층(1308)은 일부 예에서 유기 층(1306)을 형성할 때 촉매로서 작용할 수 있다. 이러한 상황에서, 공액 유기 분자의 백본은 처음에 패시브 층(1308)에 인접하여 형성될 수 있고, 패시브 층 표면에 실질적으로 직각이고 멀리에서 성장하거나(grow) 정렬될(assemble) 수 있다. 결과적으로, 공액 유기 분자의 백본은 2개의 전극을 횡단하는 방향으로 자기 정렬될 수 있다.
패시브 층(1308)을 구성할 수 있는 전도성 촉진 화합물의 예는 황화 구리(Cu2-xSy, CuS), 산화 구리(CuO, Cu2O), 산화 망간(MnO2), 이산화 티타늄(TiO2), 산화 인듐(I3O4), 황화 은(Ag2-xS2, AgS), 은-구리-황화물 화합물(AgyCu2-xS2), AgxSbySz, AgxASySbz, 황산 세륨(Ce(SO4)2), 황산 암모늄((NH4)2S2O8), 산화 철(Fe3O4), 리듐 화합물(LixTiS2, LixTiSe2, LixNbSe3, LixNb3Se3), 수소화 팔라듐(HxPd)(여기에서 x와 y는 원하는 특성을 생성하도록 선택된다) 등을 포함한다. 패시브 층(1308)은 산화 기술을 사용하여 성장되고, 가스상 반응을 통해 형성되고, 또는 전극들 사이에 증착될 수 있다.
패시브 층(1308)은 실행 및/또는 제조되는 메모리 디바이스에 근거하여 변화될 수 있는 적당한 두께를 갖는다. 패시브 층(1308)에 대한 적당한 두께의 예는 다음: 약 2 옹스트롬 이상과 약 0.1 μm 이하의 두께, 약 10 옹스트롬 이상과 약 0.01μm 이하의 두께, 및 약 50 옹스트롬 이상과 약 0.005μm 이하의 두께와 같다.
유기 메모리 디바이스의 동작을 용이하게 하기 위해, 유기 층(1306)은 패시 브 층(1308)보다 일반적으로 더 두껍다. 일 실시예에서, 유기 층의 두께는 패시브 층의 두께보다 약 0.1배 내지 약 500배 까지이다. 다른 적당한 비율이 본 발명에 따라 사용될 수 있다고 이해되어야 한다.
종래의 메모리 디바이스와 같이, 유기 메모리 디바이스는 2개의 상태, 전도(저 임피던스 또는 "온") 상태 또는 비-전도(고 임피던스 또는 "오프") 상태를 가질 수 있다. 그러나 종래의 메모리 디바이스와 달리, 유기 메모리 디바이스는 2개의 상태(예를 들어 오프 또는 온)로 제한되는 종래의 메모리 디바이스와 반대로, 다수의 상태를 가지고/유지할 수 있다. 유기 메모리 디바이스는 부가적인 상태를 식별하기 위해 전도도를 변화시키는 것을 사용할 수 있다. 예를 들어, 유기 메모리 디바이스는 매우 높은 전도 상태(매우 낮은 임피던스 상태), 높은 전도 상태(낮은 임피던스 상태), 전도 상태(중간 레벨의 임피던스 상태)와 같은 저 임피던스 상태, 및 비-전도 상태(높은 임피던스 상태)를 가질 수 있고, 이에 따라 단일 유기 메모리 셀에 다수의 정보 비트(예를 들어 n이 2 이상인 정보인 경우에 2n 상태를 제공하는 n개의 정보 비트들)를 저장할 수 있다.
통상적인 디바이스 동작 동안, 전자는 유기층이 n-형 도체인 경우 전압원(1302)에 의해 전극에 인가된 전압에 근거하여 제 2 전극(1310)으로부터 선택적인 전도성 매체를 통해 제 1 전극(1304)까지 흐른다. 대안적으로, 정공은 유기 층(1306)이 p-형 도체인 경우 제 1 전극(1304)으로부터 제 2 전극(1310)까지 흐르거나, 전자와 정공 모두가, 유기층이 패시브층(1308)과 제 2 전극(1310)과 매칭된 적당한 에너지 대역을 갖는 n과 p 형 모두일 수 있는 경우, 유기층에 흐른다. 이와 같이, 전류는 제 1 전극(1304)으로부터 선택적으로 전도성인 매체를 통해 제 2 전극(1310)까지 흐른다.
유기 메모리 디바이스를 특정 상태로 스위칭하는 것은 프로그래밍 또는 기록(writing)으로 지칭된다. 프로그래밍은 전극(1304 및 1310)을 통해 선택적인 전도성 매체에 특정한 전압(예를 들어, 0.9볼트, 0.2볼트, 0.1볼트 등)을 인가함으로써 달성된다. 임계 전압으로도 지칭되는 상기 특정 전압은 각각의 원하는 상태에 따라 다를 수 있고 일반적으로 정상 동작 동안 사용되는 전압보다 실질적으로 더 크다. 따라서, 통상적으로 각각의 필요한 상태(예를 들어, "오프", "온" 등)에 상응하는 별개의 임계 전압이 존재한다. 임계 전압은 유기 메모리 디바이스를 구성하는 재료의 특성, 다양한 층의 두께 등을 포함하는 다수의 인자에 따라 다를 수 있다. 전압원(1302)은 본 발명의 실시예에서 임계 전압을 인가하도록 제어가능하게 사용된다. 그러나 본 발명의 다른 실시예는 임계 전압을 인가하기 위해 다른 수단을 이용할 수 있다.
일반적으로 말해서, 임계값을 초과하는 인가 전계와 같은 외부 자극(stimuli)의 존재("온" 상태)는 인가 전압으로 하여금 유기 메모리 셀로/로부터 정보를 기록, 판독 또는 소거하도록 하는 반면; 임계값을 초과하는 외부 자극의 부존재("오프" 상태)는 인가 전압으로 하여금 유기 메모리 셀로/로부터 정보를 기록하거나 소거하지 못하도록 한다.
유기 메모리 디바이스로부터 정보를 판독하기 위해, 전압 또는 전계(예를 들어, 1 볼트, 0.5 볼트, 0.1볼트)가 전압원(1302)을 통해 인가된다. 그 후에, 메모리 디바이스가 처한 동작 상태(예를 들어, 고 임피던스, 매우 낮은 임피던스, 저 임피던스, 중간 임피던스 등)를 결정하는 임피던스 측정이 수행된다. 전술한 바와 같이, 임피던스는 예를 들어 이중 상태 디바이스에 대해 "온"(예를 들어 1) 또는 "오프"(예를 들어 0)와 관련되거나, 4중 상태 디바이스에 대해 "00", "01", "10", "11"과 관련된다. 상이한 상태 수는 상이한 이진 해석을 제공할 수 있다고 이해되어야 한다. 유기 메모리 디바이스에 기록된 정보를 소거하기 위해, 임계 전압을 초과하는 기록 신호의 극성과 반대되는 극성 또는 음 전압이 인가된다.
도 14는 본 발명의 실시예에 따라 패시브 층(1400)의 제조를 나타내는 블록 다이아그램이다. Cu2-xSy 층이 가스상 반응 동작에 의해 형성된다. 제 1 층(1406)은 구리를 포함하여 형성된다. 제 2 층(1404)은 제 1 층 상에 형성된다. 제 2 층은 Cu2-xSy(예를 들어, Cu2-xSy, CuS 또는 이들의 혼합물)을 포함하고, 20Å 이상의 두께를 갖는다. 제 3 층(1402)이 제 2 층(1404) 상에 형성된다. 제 3 층(1402)은 Cu2O, 및/또는 CuO를 포함하고 일반적으로 10 옹스트롬 이하의 두께를 갖는다. 본 발명의 대안적인 실시예는 본 발명에 따라 구성 및 두께에서 다양한 변형을 사용할 수 있다.
도 15는 본 발명의 실시예에 따라 화학적 기상 증착(CVD) 프로세스에 의해 형성된 유기 층(1500)을 도시하는 블록 다이아그램이다. 유기 층(1500)은 가스 상 반응 프로세스를 통해 형성된다. 통상적으로, 유기 층(1500)은 패시브 층 및 전극과 접촉하여 형성된다. 유기 층(1500)은 폴리머 폴리다이페닐아세틸렌(PPA)으로 구성된다. 이러한 폴리머 층은 도 14에 도시된 바와 같이 대략 65 내지 135 옹스트롬 두께를 갖도록 제조된다.
이제 도 16을 참조하면, 본 발명의 실시예에 따른 CVD 프로세스로부터 형성된 다른 유기 층(1600)을 도시하는 블록 다이어그램이 도시되어 있다. 다시 한번, 유기 층(1600)은 가스 상 반응 프로세스를 통해 형성된다. 유기 층(1600)은 패시브 층 및 전극과 접촉하여 형성된다. 유기 폴리머 층(1600)은 폴리머 폴리다이페넬아세틸렌(PPA)로 구성된다. 도 17을 참조하면, 본 발명의 실시예에 따라 스핀 코팅에 의해 형성된 다른 유기 층(1700)의 블록 다이아그램이 도시되어 있다. 유기 층(1700)은 가스 상 반응 프로세스 대신에 스핀 코팅 프로세스를 통해 형성된다. 유기 층(1700)은 패시브 층 및 전극과 접촉하여 형성된다. 유기 층(1700)은 실질적으로 PPA로 이루어지고 대략 1000Å의 두께를 갖는다. 도 14 내지 도 17에 설명된 층들의 다양한 대안 및 변형이 본 발명에 따라 사용될 수 있다고 이해되어야 한다.
이상에서 본 발명의 하나 이상의 실시예가 설명되었다. 물론, 본 발명을 설명할 목적에서 소자 또는 방법의 모든 인식가능한 조합을 설명하는 것은 가능하지 않고, 다만 당업자는 본 발명의 많은 추가적인 조합 및 치환이 가능하다는 것을 인식할 것이다. 따라서, 본 발명은 첨부된 청구범위의 사상 및 범위 내에 있는 모든 변경, 수정 및 변형을 포함하도록 의도되었다. 부가하여, 본 발명의 특정한 특징은 다수의 실행 중 단지 하나에 대해 개시되었을 수도 있지만, 이러한 특징은, 필요에 따라, 그리고 임의의 소정 또는 특정한 응용에 대해 바람직하다면, 다른 실행의 하나 이상의 특징과 조합될 수 있다.
본 발명의 방법은 일반적으로 반도체 메모리 디바이스 처리 분야에 사용되고, 특히 마이크로프로세스 제조 및 반도체 비-휘발성 메모리 디바이스 제조 중 적어도 하나의 분야에서 사용될 수 있다.

Claims (10)

  1. 유기 메모리 디바이스로서,
    정보를 저장하기 위한 자기 정렬된(self assembled) 유기 반도체 재료와;
    상기 유기 반도체 재료에 액세스하도록 상기 자기 정렬된 유기 반도체 재료를 샌드위칭(sandwitching)하는 2개의 금속 전극들과;
    상기 2개의 금속 전극들 중 적어도 하나와 상기 유기 반도체 재료 사이에 형성되어 상기 정보의 저장을 용이하게 하는 패시브층(passive layer)을 포함하여 구성되며,
    상기 자기 정렬된 유기 반도체 재료는 공액 유기 분자(conjugated organic molecule)를 포함하고, 상기 공액 유기 분자는,
    비 극성 체인(non polar chain)으로서의 유기 모이어티(organic moiety)와; 그리고
    극성 그룹들, 래디칼들(radicals) 또는 이온 그룹들을 포함하는 반응성 말단(reactive end)으로 구성되며, 상기 유기 분자는 하나의 금속 전극과 실질적으로 수직으로 정렬되는 것을 특징으로 하는 유기 메모리 디바이스.
  2. 제1 항에 있어서,
    다이오드, 박막 다이오드(TFD), 제너 다이오드, LED, 트랜지스터, 박막 트랜지스터(TFT), 실리콘 제어 정류기(SCR), 단일 접합 트랜지스터(UJT) 및 전계 효과 트랜지스터(FET) 중 적어도 하나를 더 포함하는 것을 특징으로 하는 유기 메모리 디바이스.
  3. 제1 항에 있어서,
    공통 기판 위에 형성된 복수의 유기 메모리 구조들로의 액세스를 용이하게 하기 위한 하나 이상의 글로벌 액세스 라인들(global access lines)을 더 포함하는 것을 특징으로 하는 유기 메모리 디바이스.
  4. 제1 항에 있어서,
    상기 패시브 층은 황화 구리(copper sulfide)를 포함하고, 상기 유기 반도체 재료는 폴리아세틸렌, 폴리페닐아세틸렌, 폴리다이페닐아세틸린, 폴리아닐린, 폴리(p-페닐렌 비닐렌), 폴리디오펜, 폴리포르피린, 포르피린 매크로사이클, 디올 유도체 폴리포르피린, 폴리메탈로센, 폴리페로센, 폴리프탈로시야닌, 폴리비닐렌, 및 폴리피롤로 구성된 그룹 중 적어도 하나를 포함하는 것을 특징으로 하는 유기 메모리 디바이스.
  5. 제1 항에 있어서,
    상기 금속 전극들은 알루미늄, 크롬, 구리, 게르마늄, 금, 마그네슘, 망간, 인듐, 철, 니켈, 팔라듐, 플래티늄, 은, 티타늄, 아연, 이들의 합금, 인듐-주석 산화물, 폴리실리콘, 도핑된 비정질 실리콘 및 금속 실리사이드로 이루어진 그룹 중 적어도 하나로부터 선택된 재료를 각각 독립적으로(independently) 포함하는 것을 특징으로 하는 유기 메모리 디바이스.
  6. 제1 항에 있어서,
    각각 상기 유기 반도체 재료와 상기 패시브 층을 구비한 다수의 저장 유닛들을 더 포함하는 것을 특징으로 하는 유기 메모리 디바이스.
  7. 제6 항에 있어서,
    상기 다수의 저장 유닛들은 더 높은 밀도의 메모리 집적 회로들을 용이하게 하기 위해 기판에 대해 수평 방향 및 수직 방향 중 적어도 하나의 방향으로 제조되는 것을 특징으로 하는 유기 메모리 디바이스.
  8. 제1 항에 있어서,
    상기 2개의 금속 전극들 중 적어도 하나는 다마신(damascene) 프로세스에 의해 형성되는 것을 특징으로 하는 유기 메모리 디바이스.
  9. 유기 메모리 디바이스를 처리하는 방법으로서,
    반도체 기판 재료에 채널을 형성하는 단계와;
    상기 채널에 전극을 형성하는 단계와;
    전도성 폴리머와 유기 용매(solvent)를 포함하는 폴리머 용액을 혼합하는 단계와, 상기 폴리머는 일 말단에 있는 극성 그룹, 및 비-극성 공액 체인(non-polar, conjugated chain)을 포함하며;
    상기 전극 상에 자기 정렬된 유기 반도체 층을 형성하기 위해 상기 채널에 상기 폴리머 용액을 증착하는 단계와, 상기 폴리머는, 상기 극성 그룹이 상기 전극에 인접하고 상기 비-극성 체인이 상기 전극으로부터 멀리 확장(extending away)되도록, 스스로 배향(orient)되며;
    상기 전극 상의 상기 전도성 폴리머의 자기 정렬(self-assembly)을 용이하게 하기에 적절한 농도까지 상기 폴리머 용액 내에 존재하는 상기 전도성 폴리머를 증가시키기 위하여 상기 폴리머 용액을 가열하는 단계와;
    상기 유기 용매의 제거를 용이하게 하기 위하여 상기 폴리머 용액을 진공상태(vacuum)에 배치시키는 단계를 포함하는 것을 특징으로 하는 유기 메모리 디바이스 처리 방법.
  10. 제9 항에 있어서,
    상기 폴리머 용액은 상기 용액의 상기 채널 내부로의 스피닝(spinning)을 용이하게 하는 전도성 폴리머 농도로 혼합되는 것을 특징으로 하는 유기 메모리 디바이스 처리 방법.
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