KR101039610B1 - 발광 소자 및 발광 소자 패키지 - Google Patents

발광 소자 및 발광 소자 패키지 Download PDF

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송준오
최광기
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Abstract

발광 소자는 제2 도전형 반도체층, 활성층, 및 제1 도전형 반도체층이 적층된 발광 구조물, 상기 발광 구조물 아래의 상기 제2 도전형 반도체층과 접하는 제2 전극층, 상기 제2 전극층, 상기 제2 도전형 반도체층, 상기 활성층을 관통하여 상기 제1 도전형 반도체층에 접하는 제1 전극층, 및 상기 제2 전극층, 상기 제2 도전형 반도체층과 상기 활성층 각각과 상기 제1 전극층 사이의 절연층을 포함하며, 상기 제1 도전형 반도체층과 접하는 상기 제1 전극층의 부분은 요철 패턴을 갖는다.

Description

발광 소자 및 발광 소자 패키지{A light emitting device and a light emitting device package}
본 발명은 발광 소자, 그 제조 방법, 및 발광 소자 패키지에 관한 것이다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다.
이러한 발광 다이오드는 백열등과 형광등 등의 기존 조명기구에 사용되는 수은(Hg)과 같은 환경 유해물질이 포함되어 있지 않아 우수한 친환경성을 가지며, 긴 수명, 저전력 소비특성 등과 같은 장점이 있기 때문에 기존의 광원들을 대체하고 있다.
실시예는 동작 전압 개선 및 신뢰성을 향상시킬 수 있는 발광 소자, 그 제조 방법 및 발광 소자 패키지를 제공한다.
실시예에 따른 발광 소자는 제2 도전형 반도체층, 활성층, 및 제1 도전형 반도체층을 포함하는 발광 구조물, 상기 발광 구조물 아래에 배치되는 제2 전극층, 상기 제2 도전형 반도체층, 및 상기 활성층을 관통하여 상기 제1 도전형 반도체층에 접촉하는 제1 전극층, 및 상기 제2 전극층과 상기 제1 전극층 사이, 상기 제2 도전형 반도체층과 상기 제1 전극층 사이, 상기 활성층과 상기 제1 전극층 사이에 배치되는 절연층을 포함하며, 상기 제1 도전형 반도체층과 접촉하는 상기 제1 전극층의 부분은 요철을 갖는다.
상기 발광 소자는 상기 제1 전극층 아래의 지지 기판을 더 포함하며, 상기 제1 전극층은 상기 제2 전극층, 상기 제2 도전형 반도체층, 상기 활성층을 관통하여 상기 제1 도전형 반도체층에 접촉하는 적어도 하나의 접촉 전극을 가지며, 상기 적어도 하나의 접촉 전극의 상면은 상기 요철을 가질 수 있다.
상기 제1 전극층은 상기 지지 기판과 상기 제2 전극층 사이에 배치되는 하부 전극층 및 상기 하부 전극층으로부터 분기하여 상기 제1 도전형 반도체층에 접촉하는 상기 적어도 하나의 접촉 전극을 포함할 수 있다.
상기 절연층은 상기 하부 전극층과 상기 제2 전극층 사이, 상기 접촉 접극의 측면과 상기 제2 전극층 사이, 상기 접촉 전극의 측면과 상기 제2 도전형 반도체층 사이, 및 상기 접촉 전극의 측면과 상기 활성층 사이에 배치될 수 있다. 상기 요철 은 단면이 2층 이상의 계단 구조를 가질 수 있다.
상기 제1 전극층은 상기 제2 전극층 상에 배치되고, 상기 제1 도전형 반도체층에 접촉하고 상기 발광 구조물과 오버랩되는 접촉부 및 상기 발광 구조물로부터 노출되는 노출부를 포함하며, 상기 접촉부의 상면은 요철을 가질 수 있다.
또한 상기 제1 전극층은 상기 제1 도전형 반도체층의 내부로 분기하며, 상면이 상기 제1 도전형 반도체층에 접하는 적어도 하나의 내부 접촉 전극을 가지며, 상기 내부 접촉 전극의 상면은 요철 패턴을 가질 수 있다.
상기 제1 전극층은 상기 제1 도전형 반도체층에 접촉하는 접촉부 및 상기 제1 도전형 반도체층으로부터 개방되는 노출부를 포함하며, 상기 접촉부는 상기 요철 을 가질 수 있다.
상기 발광 구조물은 상기 제2 전극층 상에 서로 일정 간격 이격하는 복수의 셀 영역들로 분할되며, 상기 제1 전극층은 상기 복수의 셀 영역들 각각의 제2 도전형 반도체층과 활성층을 관통하여 상기 제1 도전형 반도체층과 접촉하는 접촉부, 상기 제1 도전형 반도체층으로부터 노출되는 노출부를 포함하며, 상기 접촉부는 상기 요철을 가질 수 있다.
상기 제2 전극층의 일측 영역은 상기 발광 구조물로부터 개방되며, 상기 발광 소자는 상기 개방되는 제2 전극층의 일측 영역 상에 배치되는 제2 전극 패드를 더 포함할 수 있다. 또한 상기 제1 전극층의 일 측은 상기 발광 구조물로부터 개방되며, 상기 발광 소자는 상기 개방되는 제1 전극층의 일측 상에 배치되는 제1 전극 패드를 더 포함할 수 있다.
실시 예는 동작 전압 개선 및 신뢰성을 향상시킬 수 있다.
도 1은 실시예에 따른 발광 소자를 나타내는 단면도이다.
도 2는 다른 실시예에 따른 발광 소자를 나타낸다.
도 3은 다른 실시예에 따른 발광 소자를 나타낸다.
도 4는 도 1에 도시된 접촉 전극의 확대도를 나타낸다.
도 5는 다른 실시예에 따른 발광 소자를 나타낸다.
도 6은 다른 실시예에 따른 발광 소자를 나타낸다.
도 7은 다른 실시예에 따른 발광 소자를 나타낸다.
도 8은 다른 실시예에 따른 발광 소자의 단면도를 나타낸다.
도 9는 도 8에 도시된 발광 소자의 평면도를 나타낸다.
도 10은 다른 실시예에 따른 발광 소자의 단면도를 나타낸다.
도 11은 도 10에 도시된 발광 소자의 평면도를 나타낸다.
도 12는 다른 실시예에 따른 발광 소자를 나타내는 평면도이다.
도 13 내지 도 17은 실시예에 따른 발광 소자의 제조 방법을 나타낸다.
도 18 내지 도 19는 다른 실시 예에 따른 발광 소자의 제조 방법을 나타낸다.
도 20 내지 도 25는 다른 실시예에 따른 발광 소자의 제조 방법을 나타낸다.
도 26은 다른 실시예에 따른 발광 소자를 나타낸다.
도 27은 다른 실시예에 따른 발광 소자를 나타낸다.
도 28은 실시예에 따른 발광 소자 패키지를 나타낸다.
도 29는 실시예에 따른 발광 소자를 포함하는 조명 장치를 나타낸다.
이하, 실시예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다. 이하, 첨부된 도면을 참조하여 실시예에 따른 발광 소자, 그 제조 방법, 및 발광 소자 패키지에 대하여 설명한다.
도 1은 실시예에 따른 발광 소자(100)를 나타내는 단면도이다. 도 1을 참조하면, 발광 소자(100)는 제2 도전형 반도체층(132), 활성층(134), 및 제1 도전형 반도체층(136)이 적층된 발광 구조물(130)과; 제2 도전형 반도체층(132)과 접하도록 발광 구조물(130) 아래에 배치되는 제2 전극층(120)과; 제2 전극층(120), 제2 도전형 반도체층(132), 및 활성층(134)을 관통하여 제1 도전형 반도체층(136)에 접하는 제1 전극층(115)과; 제2 전극층(120), 제2 도전형 반도체층(132) 및 활성층 각각과 제1 전극층(115) 사이에 배치되는 절연층(140)과, 발광 구조물(130)의 측면에 배치되는 보호층(170)과; 발광 구조물(130)로부터 노출되는 제2 전극층(120) 상에 배치되는 제2 전극 패드(190)를 포함하며, 제1 도전형 반도체층(136)과 접하는 제1 전극층(115)의 부분은 요철 패턴(118)을 갖는다. 발광 소자(100)는 제1 전극층(115) 아래에 배치되는 지지 기판(110)을 더 포함할 수 있다.
발광 소자(100)는 복수의 화합물 반도체층 예컨대, 3족-5족 원소의 화합물 반도체층을 이용한 LED를 포함하며, LED는 청색, 녹색, 또는 적색 등과 같은 광을 방출하는 유색 LED이거나 UV LED일 수 있다. LED의 방출 광은 다양한 반도체를 이용하여 구현될 수 있으며, 이에 대해 한정하지는 않는다.
지지 기판(110)은 전도성 기판 또는 절연 기판일 수 있으며, 발광 구조물(130)을 지지한다. 예를 들어, 지지 기판(110)은 소정 두께를 갖는 베이스 기판(base substrate)로서 구리(Cu), 금(Au), 니켈(Ni), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예를 들어, Si, Ge, GaAs, ZnO, SiC), 및 전도성 시트 중 적어도 하나를 포함할 수 있다.
제1 전극층(115)은 지지 기판(110) 상에 형성된다. 제1 전극층(115)은 오믹층(ohmic layer), 반사층(reflective layer), 본딩층(bonding layer) 중 적어도 한 층을 포함할 수 있다. 제1 전극층(115)은 오믹 접촉을 위해 제2 도전형 반도체층(132)의 아래에 층 또는 복수의 패턴으로 형성될 수 있고, 반사 금속으로 오믹 접촉되거나 전도성 산화물을 이용하여 오믹 접촉될 수 있다.
제1 전극층(115)은 상기 금속과 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다.
또한 제1 전극층(115)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 이루어질 수 있다. 또한 제1 전극층(115)은 오믹 특성을 갖는 반사 전극 재료로 단층 또는 다층으로 형성될 수 있다. 제1 전극층(115)이 오믹 역할을 수행할 경우, 오믹층은 형성하지 않을 수 있다.
또한 제1 전극층(115)은 접합층을 포함할 수 있으며, 이때 접합층은 배리어 금속(barrier metal), 또는 본딩 금속, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다.
제2 전극층(120)은 제1 전극층(115) 상에 형성되며, 절연층(140)은 제2 전극층(120)과 제1 전극층(115) 사이에 형성되어 제1 전극층(115)과 제2 전극층(120)을 전기적으로 절연시킨다.
제2 전극층(120)은 오믹층/반사층/본딩층의 구조이거나, 오믹층/반사층의 적층 구조이거나, 반사층(오믹 포함)/본딩층의 구조일 수 있으나, 이에 대해 한정하지는 않는다. 예컨대, 제2 전극층(120)은 절연층(140) 상에 반사층(122) 및 오믹층(124)이 순차로 적층된 형태일 수 있다.
반사층(122)은 오믹층(124) 및 절연층(140) 사이에 배치되며, 50% 이상의 반사물질로 형성될 수 있다. 반사층(122)은 예컨대, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질 중에서 형성되거나, 상기 금속 물질과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투광성 전도성 물질을 이용하여 다층으로 형성할 수 있다. 또한 반사층(122)은 IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 적층할 수 있다. 또한 반사층(122)을 발광 구조물(예컨대, 제2 도전형 반도체층(132))과 오믹 접촉하는 물질로 형성할 경우, 오믹층(124)은 별도로 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
오믹층(124)은 발광 구조물(예컨대, 제2 도전형 반도체층(132))의 하면에 오믹 접촉되며, 층 또는 복수의 패턴으로 형성될 수 있다. 오믹층(124)은 투광성 전도층과 금속이 선택적으로 사용될 수 있으며, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 하나 이상을 이용하여 단층 또는 다층으로 구현할 수 있다. 오믹층(124)은 제2 도전형 반도체층(132)에 캐리어의 주입을 원활히 하기 위한 것으로, 반드시 형성되어야 하는 것은 아니다.
발광 구조물(130)은 제2 전극층(120) 상에 형성된다. 발광 구조물(130)은 제2 도전형 반도체층(132), 활성층(134), 및 제1 도전형 반도체층(136)이 순차로 적층된 형태일 수 있다.
제2 도전형 반도체층(132)은 오믹층(125)의 상부 면과 오믹 접촉하도록 오믹층(125) 상에 형성될 수 있다. 제2 도전형 반도체층(132)은 제2 도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 제2 도전형 도펀트는 Mg, Zn 등과 같은 P형 도펀트일 수 있다. 제2 도전형 반도체층(132)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
활성층(134)은 제2 도전형 반도체층(132) 상에 형성되며, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 활성층(134)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면 InGaN 우물층/GaN 장벽층 또는 InGaN 우물층/AlGaN 장벽층으로 형성될 수 있다.
활성층(134)과 제1 도전형 반도체층(136) 사이 또는 활성층(134)과 제2 도전형 반도체층(132) 사이에는 도전형 클래드층이 형성될 수도 있으며, 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
제1 도전형 반도체층(136)은 활성층(134) 상에 형성되며, 제1 도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체, 예를 들어, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다. 제1 도전형 반도체층(136)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 제1 도전형 반도체층(136)의 상면은 광 추출 효율을 위해 러프니스(roughness, 160) 또는 패턴이 형성될 수 있다.
제1 도전형 반도체층(136)은 칩 상부에 배치되며, 제1 도전형 반도체층(136)의 아래에는 활성층(134)이 배치되고, 활성층(134) 아래에는 제2 도전형 반도체층(132)이 배치되고, 제2 도전형 반도체층(132)의 아래에는 제2 전극층(120)이 배치되고, 제2 전극층(120) 아래에는 절연층(140)이 배치되고, 절연층(140) 아래에는 제1 전극층(115)이 배치되고, 제1 전극층(115) 아래에는 지지 기판(110)이 배치된다.
제1 전극층(115)은 제2 전극층(120), 제2 도전형 반도체층(132), 및 활성층(134)을 수직 방향으로 관통하여 제1 도전형 반도체층(136)과 접촉하며, 제2 전극층(120), 제2 도전형 반도체층(132), 및 활성층(134)의 관통 부분과 제1 전극층(115) 사이에는 절연층(140)이 배치된다. 이하 수직 방향은 제1 전극층(115)으로부터 제1 도전형 반도체층(136)으로 향하는 방향이다.
예컨대, 제1 전극층(115)은 제2 전극층(120), 제2 도전형 반도체층(132), 활성층(134)을 관통하여 제1 도전형 반도체층(136)에 접하도록 수직 방향으로 분기하는 적어도 하나의 접촉 전극(115-2)을 갖는다.
제1 전극층(115)은 하부 전극층(115-1)과 적어도 하나의 접촉 전극(115-2)을 포함한다. 하부 전극층(115-1)은 지지 기판(110)과 접하며, 지지 기판(110)과 수평이다. 적어도 하나의 접촉 전극(115-2)은 하부 전극층(115-1)으로부터 수직 방향으로 분기하여 제2 전극층(120), 제2 도전형 반도체층(132), 활성층(134)을 관통하고 제1 도전형 반도체층(136)에 전기적으로 접촉한다. 이때 적어도 하나의 접촉 전극(115-2)의 상면은 활성층(134)보다 높고 제1 도전형 반도체층(136)의 상면보다 아래에 위치할 수 있다. 즉 접촉 전극(115-2)의 상단 일부는 제1 도전형 반도체층(136) 내부에 배치될 수 있다.
접촉 전극(115-2)의 상면은 요철 패턴(118)을 갖는다. 이때 요철 패턴(118)은 규칙 혹은 불규칙한 패턴일 수 있다. 요철 패턴(118)을 갖는 접촉 전극(115-2)의 상면은 제1 도전형 반도체층(136)과 접촉한다. 이때 요철 패턴(118)을 갖는 접촉 전극(115-2)의 상면과 제1 도전형 반도체층(136)은 오믹 접촉할 수 있다.
접촉 전극(115-2)은 상면에 요철 패턴(118)을 갖기 때문에, 제1 도전형 반도체층(136)과의 접촉 면적이 증가한다. 그리고 접촉 전극(115-2)과 제1 도전형 반도체층(136) 사이의 접촉 면적이 증가함에 따라 제1 전극층(115)의 저항이 감소하여 발광 소자(100)의 동작 전압이 개선되며, 제1 전극층(115)과 제1 도전형 반도체층(136) 사이의 접착력(adhesioin)이 증가하여 발광 소자(100)의 신뢰성이 향상될 수 있다.
도 4는 도 1에 도시된 접촉 전극(115-2)의 확대도를 나타낸다. 도 4를 참조하면, 접촉 전극(115-2)의 폭(D1)은 5um ~ 200um일 수 있으며, 바람직하게는 60일 수 있다. 제1 도전형 반도체층(136) 내부에 배치되는 접촉 전극(115-2)의 상단 일부의 높이(D2), 즉 활성층(134)의 상면으로부터 접촉 전극(115-2) 상면까지의 높이(D2)는 0.4um ~ 10um일 수 있으며, 바람직하게는 0.8um일 수 있다.
접촉 전극(115-2) 상면에 형성되는 요철 패턴(118)의 폭(D3)은 0.02um ~ 100um일 수 있으며 바람직하게는 40um일 수 있다. 또한 접촉 전극(115-2) 상면에 형성되는 요철 패턴(118)의 높이(D4)은 0.2um ~ 10um일 수 있으며, 바람직하게는 1um ~ 2um일 수 있다.
접촉 전극(115-2)은 복수 개가 서로 이격되어 배치되도록 하부 전극층(115-1)으로부터 분기될 수 있다. 접촉 전극(115-2)이 복수 개인 경우 제1 도전형 반도층(136)에 전류 공급을 원활하게 수행할 수 있다.
접촉 전극(115-2)은 방사형 패턴, 십자형 패턴, 라인형 패턴, 곡선형 패턴, 루프 패턴, 고리 패턴, 및 링 패턴 중 적어도 하나의 패턴일 수 있으나, 이에 한정되는 것은 아니다.
절연층(140)은 제1 전극층(115)과 다른 층들(120,132,134) 사이를 절연시킨다. 절연층(140)은 제1 전극층(115)과 제2 전극층(120) 사이에 위치하여 제1 전극층과 제2 전극층을 전기적으로 절연시킨다. 즉 절연층(140)은 하부 전극층(115-1)과 반사층(122) 사이에 배치되어 하부 전극층(115-1)을 반사층(122)으로부터 전기적으로 절연시킨다.
또한 절연층(140)의 일부(141)는 접촉 접극(115-2)의 측면과 제2 전극층(120) 사이, 접촉 전극(115-2)의 측면과 제2 도전형 반도체층(132) 사이, 및 접촉 전극(115)의 측면과 활성층(134) 사이에 배치되어 접촉 전극(115-2)을 다른 층들(120,132,134)로부터 전기적 절연시킨다.
예컨대, 절연층(140)의 일부(141)는 접촉 전극(115-2)의 상면을 제외한 접촉 전극(115-2)의 측면을 감싸도록 배치되어, 다른 층들(120,132,134)과의 전기적인 쇼트를 차단할 수 있다.
제2 전극층(120)의 일측 영역, 예컨대, 오믹층(124) 또는/및 반사층(122)의 일측 영역은 발광 구조물(130)로부터 개방될 수 있으며, 제2 전극 패드(190)는 개방된 제2 전극층(120)의 일측 영역(P1) 상에 형성된다. 여기서 제2 전극층(120)의 일측 영역은 제2 전극층(120)의 일측 테두리 영역일 수 있다.
제2 전극 패드(190)는 전극 형태일 수 있다. 그리고 개방된 제2 전극층(120)의 일측 영역(P1)에 인접하는 발광 구조물(130)의 측면에는 보호층(170)이 형성될 수 있다. 예컨대, 보호층(170)은 개방된 제2 전극층(120)의 일측 영역(P1)에 인접하는 제2 도전형 반도체층(132)의 측면, 활성층(134)의 측면, 및 제1 도전형 반도체층(136)의 일부 측면 상에 배치될 수 있다. 보호층(170)은 발광 구조물(130)과 제2 전극 패드(190) 사이의 전기적인 쇼트를 방지할 수 있다.
도 2는 다른 실시예에 따른 발광 소자(200)를 나타낸다. 도 1에 개시된 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략하기로 한다.
도 2를 참조하면, 발광 소자(200)는 지지 기판(110), 제1 전극층(116), 제2 전극층(120), 발광 구조물(130), 절연층(140-1), 보호층(170-1), 제1 전극 패드(210), 및 제2 전극 패드(190)를 포함한다.
제1 전극층(116)의 일 측, 예컨대, 하부 전극층(116-1)의 일측은 발광 구조물(130)로부터 외부에 개방되며, 개방되는 제1 전극층(116)의 일측 영역(P2)에 제1 전극 패드(210)가 형성된다. 제1 전극 패드(210)는 1개 또는 복수 개가 서로 이격되게 배치될 수 있다. 접촉 전극(116-2)은 도 1에 도시된 접촉 전극(115-2)과 동일할 수 있다.
제2 전극층(120)은 일 측, 예컨대, 오믹층(124) 또는/및 반사층(122)의 일 측은 발광 구조물(130)로부터 외부에 개방되며, 개방되는 제2 전극층(120)의 일측 영역(P1)에 제2 전극 패드(190)가 형성된다. 이때 개방되는 제2 전극층(120)의 일측 영역(P1)은 하나 또는 복수 개 일 수 있으며, 복수의 제2 전극 패드(190)를 구비할 수 있다.
이때 제1 전극층(116)의 일측 개방 영역(P2)은 발광 구조물(130)의 일 측면에 인접하여 위치하는 반면에, 제2 전극층(120)의 일측 개방 영역(P1)은 발광 구조물(130)의 타 측면에 인접하여 위치할 수 있다.
발광 구조물(130)의 둘레는 보호층(170-1)이 배치될 수 있으며, 예컨대, 보호층(170-1)은 적어도 제2 도전형 반도체층(132) 및 활성층(134)의 측면을 덮을 수 있다. 보호층(170-1)은 개방된 제2 전극층(120)의 일측 영역(P1) 및 제1 전극층(116)의 일측 영역(P2)에 인접하는 제2 도전형 반도체층(132)의 측면, 활성층(134)의 측면, 및 제1 도전형 반도체층(136)의 일부 측면 상에 배치될 수 있다. 보호층(170-1)은 제1 전극 패드(210) 및 제2 전극 패드(190)와 발광 구조물(130) 사이의 전기적 쇼트를 방지하여 층간 쇼트를 방지할 수 있다.
도 2에 도시된 실시 예는 제1 전극 패드(210)와 제2 전극 패드(190)를 칩 외 측에 배치함으로써, 전극 패드들(190, 210)에 대한 와이어 본딩이 간편할 수 있다. 또한 제1 도전형 반도체층(136)의 상면 크기를 감소시키지 않아 광 추출 효율을 개선시켜 줄 수 있다. 또한 칩 하부를 통해 제1 극성 및 제2 극성의 전원을 공급할 수 있어, 새로운 전류 경로를 갖는 발광 소자를 제공할 수 있다.
도 3은 다른 실시예에 따른 발광 소자(100-1)를 나타낸다. 도 1에 개시된 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략한다.
도 3을 참조하면, 접촉 전극(115)의 상면은 계단형 구조의 요철 패턴(119)을 갖는다. 도 3에서는 단면이 2층의 계단 구조를 갖는 요철 패턴(119)을 도시하였지만, 이에 한정되는 것은 아니며, 2단 이상의 계단 구조일 수 있다.
접촉 전극(115-2)은 상면에 계단형 구조의 요철 패턴(119)을 갖기 때문에, 제1 도전형 반도체층(136)과의 접촉 면적이 증가하며, 접촉 면적이 증가함에 따라 제1 전극층(115)의 저항이 감소하여 발광 소자(200)의 동작 전압이 개선되며, 제1 전극층(115)과 제1 도전형 반도체층(136) 사이의 접착력(adhesioin)이 증가하여 발광 소자(200)의 신뢰성이 향상될 수 있다.
도 5는 다른 실시예에 따른 발광 소자(300)를 나타낸다. 도 5를 참조하면, 발광 소자(300)는 제2 도전형 반도체층(332), 활성층(334), 및 제1 도전형 반도체층(336)이 적층된 발광 구조물(330)과; 제2 도전형 반도체층(332)과 접하도록 발광 구조물(330) 아래에 배치되는 제2 전극층(320)과; 제2 도전형 반도체층(332), 및 활성층(334)을 관통하여 제1 도전형 반도체층(336)에 접하는 제1 전극층(350)과; 제2 전극층(320), 제2 도전형 반도체층(332) 및 활성층(334) 각각과 제1 전극층(350) 사이에 배치되는 절연층(340)을 포함하며, 제1 도전형 반도체층(336)과 접하는 제1 전극층(350)의 부분은 요철 패턴(375)을 갖는다. 발광 소자(300)는 제2 전극층(320) 아래에 배치되는 지지 기판(310)을 더 포함할 수 있다. 이때 지지 기판(310)은 도 1의 지지 기판(110)과 동일할 수 있다.
제2 전극층(330)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, GZO, IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 하나 이상을 이용하여 단층 또는 다층으로 구현할 수 있다.
또한 제2 전극층(320)은 반사를 위해 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질 중에서 형성될 수 있다. 또한 상기 금속 물질과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투광성 전도성 물질을 이용하여 다층으로 형성할 수 있으며, 예컨대, IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 적층할 수 있다. 제2 전극층(320)은 본딩층 예컨대, 배리어 금속 또는 본딩 금속, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다.
발광 구조물(330)은 제2 전극층(320)의 일 영역(A) 상에 배치되며, 제2 도전형 반도체층(332), 활성층(334), 및 제1 도전형 반도체층(336)을 포함한다. 제2 도전형 반도체층(332), 활성층(334), 및 제1 도전형 반도체층(336)은 도 1에서 상술한 바와 동일하다.
전도층(360)은 제1 도전형 반도체층(336) 위에 배치되며, 전도층(360)은 투광성 물질로서, 산화물 또는 질화물의 재질 중에서 선택될 수 있으며, 예컨대 ITO, IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide) 중에서 선택적으로 형성될 수 있다.
제1 전극층(350)은 일부가 발광 구조물(330) 일 측과 오버랩(overlap)되도록 제2 전극층(320)의 다른 일 영역(B) 상에 배치되며, 제1 전극층(350) 상면의 일부는 제1 도전형 반도체층(336)의 일 측과 접한다. 이때 제1 도전형 반도체층(336)의 일 측과 접하는 제1 전극층(350)의 상면은 활성층(134)보다 높게 위치할 수 있다.
제1 전극층(350)은 발광 구조물(330)의 일 측면으로부터 인접하는 제2 도전형 반도체층(332), 및 활성층(334)을 관통하여 제1 도전형 반도체층(336)에 접하는 접촉부(352) 및 발광 구조물(330)로부터 노출되는 노출부(354)를 포함한다.
접촉부(352)의 상면은 발광 구조물의 측면과 인접하는 제1 도전형 반도체층(336)에 접한다. 접촉부(352)의 상면은 요철 패턴(375)을 갖는다. 이때 요철 패턴(118)은 규칙 혹은 불규칙한 패턴일 수 있다. 요철 패턴(375)은 도 1에서 설명한 요철 패턴(375) 또는 도 3에서 설명한 요철 패턴(119)과 동일할 수 있다.
절연층(340)은 제1 전극층(350)과 제2 전극층(320) 사이에 배치되어 제1 전극층(350)을 제2 전극층(320)으로부터 전기적으로 절연시킨다. 절연층(340)은 접촉 부(352)의 측면과 제2 도전형 반도체층(332) 및 활성층(334)의 관통 부분 사이에 배치되어 접촉부(352)를 제2 도전형 반도체층(332)과 활성층(334)으로부터 절연시킨다. 또한 절연층(340)은 제1 전극층(350)의 상면 이외의 영역에 형성되어 제1 전극층(350)을 다른 층들(320, 332, 334)과 전기적으로 절연시켜 준다.
도 5에 도시된 실시예는 요철 패턴(375)에 의하여 접촉부(352)와 제1 도전형 반도체층(336) 사이의 접촉 면적이 증가하며, 이에 의하여 도 1에서 상술한 바와 같이 발광 소자(300)의 동작 전압 및 신뢰성이 향상될 수 있다.
또한 도 5에 도시된 실시예는 제1 전극층(350)이 제1 도전형 반도체층(336)의 상면이 아닌 제1 도전형 반도체층(336)의 일측 아래에 배치됨으로써 수직 방향(칩 표면 방향)으로 진행하는 광자를 방해하지 않게 되어 발광 효율이 향상될 수 있다.
접촉 전극(371)은 제1 전극층(350)의 노출부(354) 및 이와 인접하는 제1 도전형 반도체층(336)의 일 측면과 전도층(360) 상에 배치된다. 접촉 전극(371)은 일측부가 제1 전극층(350)의 노출부(354)에 직접 접촉하고, 타측부가 제1 도전형 반도체층(336) 또는/및 전도층(360)에 직접 또는 간접적으로 접촉될 수 있다. 제1 전극층(350)은 전류가 전 영역에 원활하게 공급되도록 접촉 전극(371)이나 전도층(360)에 선택적으로 접촉될 수 있다.
도 6은 다른 실시예에 따른 발광 소자를 나타낸다. 도 5에 개시된 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략한다.
도 5 및 도 6을 참조하면, 발광 소자(400)는 제1 전극층(350) 위에 배치되는 제1 전극 패드(380)를 더 포함한다. 도 6에 도시된 발광 소자(400)에서 접촉 전극(371)은 생략하였으나, 이에 한정되는 것은 아니며 접촉 전극(371)이 생략되지 않을 수 있다.
제1 전극 패드(380)는 제1 전극층(350)의 면적에 따라 그 크기, 위치, 형상 등이 달라질 수 있다. 제1 전극 패드(380)는 제1 전극층(350)과 동일한 물질로 형성되거나, 본딩 접속을 위해 금(Au) 등이 더 형성될 수 있다.
도 7은 다른 실시예에 따른 발광 소자를 나타낸다. 도 5에 개시된 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략한다.
도 7을 참조하면, 반도체 발광소자(500)는 도 6의 구조에서 채널층(145)이 추가된 구조이다. 채널층(145)은 제2 도전형 반도체층(332)과 제2 전극층(320)의 사이의 외측 둘레에 형성된다. 채널층(145)의 일부는 발광 구조물(330)과 오버랩되며, 나머지 일부는 오버랩되지 않을 수 있다.
채널층(145)은 연속적인 패턴으로서, 띠 형상, 고리 형상, 프레임 형상, 또는 루프 형상으로 형성될 수 있으며, 소정 폭(예: 2㎛ 이하)으로 형성될 수 있으며, 동일한 물질 또는 서로 다른 물질로 단층 또는 다층으로 형성될 수 있다.
채널층(145)의 재질은 투광성 물질로서, 산화물, 질화물 또는 절연층의 재질 중에서 선택될 수 있으며, 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 등에서 선택적으로 형성될 수 있다.
채널층(145)은 절연층(340)과 동일한 물질이거나 다른 물질로 형성될 수 있다. 여기서, 채널층(145)과 절연층(340)가 동일한 물질인 경우, 동일 공정으로 형성될 수 있다.
채널층(145)은 발광 구조물(330)의 측벽에서의 층간 단락 문제를 방지할 수 있다. 채널층(145)은 측벽에서의 습기 침투 방지, 칩 측벽에서의 전기적인 신뢰성을 개선시켜 줄 수 있으며, 채널층(145)으로 입사되는 광의 임계각을 변화시켜 광 추출 효율을 개선시켜 줄 수 있다.
패시베이션층(390)은 전기적으로 보호하기 위하여 발광 구조물(330)의 측면에 배치된다. 예컨대, 패시베이션층(390)은 제2 도전형 반도체층(332), 활성층(334), 및 제1 도전형 반도체층(336)의 측면을 감싸도록 배치될 수 있다. 패시베이션층(390)은 절연 물질, 예를 들어, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
도 8은 다른 실시예에 따른 발광 소자(600)의 단면도를 나타내고, 도 9는 도 8에 도시된 발광 소자(600)의 평면도를 나타낸다. 도 5에 개시된 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략한다.
도 8을 참조하면, 발광 소자(600)는 지지 기판(310), 제2 전극층(320), 발광 구조물(330), 절연층(340,340-1), 제1 전극층(350), 전도층(360), 및 내부 접촉 전극(610)을 포함한다.
제1 전극층(350)은 내부 접촉 전극(610)을 구비한다. 예컨대, 내부 접촉 전극(610)은 제1 전극층(350)으로부터 수평 방향으로 분기하며 제1 도전형 반도체층(336)의 내부에 배치되고, 내부 접촉 전극(610)의 상면은 제1 도전형 반도체층(336)에 접할 수 있다.
내부 접촉 전극(610)의 상면은 요철 패턴(375-1)을 갖는다. 이때 요철 패턴(375-1)은 규칙 혹은 불규칙한 패턴일 수 있다. 요철 패턴(375)은 도 1에서 설명한 요철 패턴(118) 또는 도 3에서 설명한 요철 패턴(119)과 동일할 수 있다.
따라서 요철 패턴(375)에 의하여 내부 접촉 전극(610)과 제1 도전형 반도체층(336) 사이의 접촉 면적이 증가하며, 이에 의하여 도 1에서 상술한 바와 같이 발광 소자(600)의 동작 전압 및 신뢰성이 향상될 수 있다.
절연층(340-1)은 내부 접촉 전극(610)을 다른 층들(320, 332,334)과 절연시킨다. 예컨대, 절연층(340-1)은 상면을 제외한 내부 접촉 전극의 측면 및 하면을 감싸도록 배치될 수 있다.
제1 전극층(350) 및 내부 접촉 전극(610)은 서로 연결되며, 탑 측에서 볼 때 고리 형상, 루프 형상, 프레임 형상으로 형성될 수 있으며, 오픈 루프 형상 또는 폐 루프 형상으로 형성될 수 있다. 제1 전극층(350) 및 내부 접촉 전극(610)은 제1 도전형 반도체층(336)의 외측 둘레에 균일한 전원을 공급할 수 있어, 전류 공급 효율을 개선시켜 줄 수 있다.
또한 제1 도전형 반도체층(336)의 둘레 영역은 절연층(340-1) 및 내부 접촉 전극(610) 상에 배치되므로 내부 접촉 전극(610)과 절연층(340-1)은 칩의 탑 측에서 볼 때, 외부에 노출되지 않는다. 따라서 제1 전극층(350)의 내부 접촉 전극(610)이 칩 탑 측에 노출되지 않기 때문에 제1 도전형 반도체층(336)의 상면 크기를 유지할 수 있어, 광 추출 영역이 감소하는 것을 방지할 수 있다.
도 10은 다른 실시예에 따른 발광 소자(700)의 단면도를 나타내며, 도 11은 도 10에 도시된 발광 소자(700)의 평면도를 나타낸다. 도 10 및 도 11을 참조하면, 발광 소자(700)는 지지 기판(310), 제2 전극층(320), 발광 구조물(330), 제1 전극층(710), 및 절연층(730)을 포함한다.
제2 전극층(320)은 지지 기판(310) 상에 배치되며, 발광 구조물(330)은 제2 전극층 상에 배치된다. 제1 전극층(710)은 칩 중앙(center) 영역의 발광 구조물(330) 내에 배치된 구조이다. 즉 제1 전극층(710)은 칩 중앙 영역에 해당하는 제2 전극층(320) 상에 배치된다.
제1 전극층(710)은 발광 구조물(330)의 중앙 영역에 해당하는 제2 도전형 반도체층(332), 및 활성층(334)을 관통하며, 제1 도전형 반도체층(336)에 접촉한다. 그리고 제1 도전형 반도체층(336)의 중앙 영역은 제1 전극층(710)의 상면의 일부를 노출하는 개구부(740)를 갖는다. 이러한 개구부(740)는 전기적인 패턴의 접촉을 위한 영역이거나 와이어를 본딩하기 위한 영역일 수 있다.
예컨대, 제1 전극층(710)은 제2 도전형 반도체층(332) 및 활성층(334)을 관통하여 제1 도전형 반도체층(336)에 접촉하는 접촉부(712)와 개구부(740)에 의하여 제1 도전형 반도체층(336)으로부터 노출되는 노출부(714)를 포함한다. 이때 노출부(714)는 제1 전극층(710)의 중앙 부분이고, 접촉부(712)는 제1 전극층(710)의 외측 부분일 수 있다.
제1 도전형 반도체층(336)과 접촉하는 제1 전극층(710) 상면의 접촉부(712)는 요철 패턴(720)을 갖는다. 이때 요철 패턴(720)은 규칙 혹은 불규칙한 패턴일 수 있다. 요철 패턴(720)은 도 1에서 설명한 요철 패턴(118) 또는 도 3에서 설명한 요철 패턴(119)과 동일할 수 있다.
절연층(730)은 제1 전극층(710)의 둘레에 배치되며, 제1 전극층(710)을 다른 층들(320, 332,336)로부터 절연시킨다. 예컨대, 절연층(730)은 제1 전극층(710)의 상면을 제외한 측면과 하면을 감싸도록 배치될 수 있다.
제1 전극층(710) 하면 아래의 절연층(730)은 제1 전극층(710)에 인접하는 제2 도전형 반도체층(130)과 제2 전극층(240) 사이의 계면에 일부 연장될 수 있다. 일부 연장된 절연층(730) 부분은 제2 전극층(320)을 통해 공급되는 전류가 최단 경로로 흐르지 않도록 방지할 수 있어, 전류 차단층(Current blocking layer)의 기능을 수행할 수 있다. 제1 전극층(710)은 제1 도전형 반도체층(336)의 중앙 영역에서 전류를 공급하기 때문에 용이한 전류 확산이 가능할 수 있다.
도 12는 다른 실시예에 따른 발광 소자(800)를 나타내는 평면도이다. 도 11에 개시된 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략한다.
도 12를 참조하면, 발광 소자(800)는 발광 구조물(330)을 복수의 셀 영역들(예컨대: 2 이상)로 나눌 수 있다. 도 12에 도시된 실시 예는 서로 일정 간격 이격하여 제2 전극층(320) 상에 배치되는 4개의 셀 영역들(A1,A2,A3,A4)을 도시한다.
발광 구조물(330)이 서로 일정 간격 이격하는 4개의 셀 영역들로 구분된다는 점에을 제외하고는 도 11에 도시된 발광 소자(700)의 구조와 동일하다.
제1 전극층(710)은 칩 중앙(center) 영역의 발광 구조물(330) 내에 배치되며, 제1 전극층(710)은 복수의 셀 영역들(A1,A2,A3,A4) 각각의 제1 도전형 반도체층(336)은 제1 전극층(710)의 일부를 노출하는 개구부(740)를 갖는다. 예컨대, 개구부(740)는 칩 중앙 영역에 위치하는 셀 영역들(A1,A2,A3,A4) 각각의 모서리에 위치할 수 있다.
즉 제1 전극층(710)은 발광 구조물(330)의 중앙 영역에 배치되며, 복수의 셀 영역들(A1,A2,A3,A4) 각각의 제2 도전형 반도체층과 활성층을 관통하여 제1 도전형 반도체층(336)과 접촉하는 접촉부들 및 개구부(740)에 의해 제1 도전형 반도체층(336)으로부터 노출되는 노출부를 포함한다.
제1 도전형 반도체층(336)과 접촉하는 제1 전극층(710) 상면의 접촉부들 각각은 요철 패턴(미도시)을 갖는다. 이때 요철 패턴은 도 1에서 설명한 요철 패턴(118) 또는 도 3에서 설명한 요철 패턴(119)과 동일할 수 있다.
서로 이격하는 복수의 셀 영역들(A1,A2,A3,A4) 사이에는 절연층(미도시)이 배치될 수 있으며, 이때 절연층은 인접한 셀 영역들 사이를 절연시켜 준다. 여기서, 인접한 셀 영역들(A1,A2,A3,A4) 사이의 절연층 위에는 제1 전극층(710)에 연결된 접촉 전극을 배치하여, 전원을 효율적으로 공급할 수 있다
도 13 내지 도 17은 실시예에 따른 발광 소자의 제조 방법을 나타낸다. 먼저 도 13을 참조하면, 성장 기판(810) 상에 발광 구조물(130-1)을 성장시킨다. 성장 기판(810)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 발광 구조물(130-1) 및 성장 기판(810) 사이에는 격자 상수 차이를 완화하기 위해 버퍼층(미도시) 및/또는 언도프트 질화물층(미도시)을 형성할 수도 있다.
발광 구조물(130-1)은 성장 기판(810) 상에 제1 도전형의 반도체층(136), 활성층(134) 및 제2 도전형의 반도체층(132)을 순차적으로 성장함으로써 형성될 수 있다. 발광 구조물(130-1)는 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
그리고 제2 도전형 반도체층(132) 상에 제2 전극층(120)을 형성한다. 제2 전극층(120)은 오믹층/반사층/본딩층, 오믹층/반사층, 반사층/본딩층 중 어느 하나의 형태일 수 있으며, 이에 한정하는 것은 아니다. 예컨대, 제2 도전형 반도체층(132) 상에 오믹층(124)을 형성하고, 오믹층(124) 상에 반사층(122)을 형성할 수 있다.
오믹층(124) 및 반사층(122)은 예를 들어, 전자빔(E-beam) 증착, 스퍼터링(Sputtering), PECVD(Plasma Enhanced Chemical Vapor Deposition) 중 어느 하나의 방법에 의해 형성할 수 있다. 제2 도전형 반도체층(132) 상에 오믹 접촉층(124)과 반사층(122)이 형성되는 면적은 다양하게 선택될 수 있다.
다음으로 도 14를 참조하면, 제2 전극층(120), 제2 도전형 반도체층(132), 활성층(134)을 관통하여 제1 도전형 반도체층(136)을 노출시키는 적어도 하나의 홈 또는 구멍(412,414)을 형성한다. 이때 적어도 하나의 홈 또는 구멍(412,414)의 바닥은 규칙 또는 불규칙한 요철 패턴(820)을 갖는다.
예컨대, 포토리쏘그라피 공정 및 식각 공정을 이용하여, 제2 전극층(120)을 선택적으로 식각하여 제2 도전형 반도체층(132)의 일부를 노출시킨 이후 노출된 제2 도전형 반도체층(132)과 그 하부의 활성층(134)을 식각하여 제1 도전형 반도체층(136)을 노출하는 적어도 하나의 홈 또는 구멍(412,414)을 형성한다.
그리고 홈 또는 구멍(412,414)에 의하여 노출하는 제1 도전형 반도체층(136)에 건식 식각 또는 PEC(Photo Electro Chemical) 식각 공정을 수행하여 홈 또는 구멍(412,414)의 바닥에 규칙 또는 불규칙한 요철 패턴(820)을 형성할 수 있다.
다음으로 도 15를 참조하면, 제2 전극층(120) 및 적어도 하나의 홈 또는 구멍(412,414)의 측면 상에 절연층(140)을 형성한다. 이때 절연층(140)은 요철 패턴을 갖는 홈 또는 구멍(412,414)의 바닥에는 형성되지 않는다. 또한 절연층(140)은 제2 전극층(120)의 측면을 감싸도록 제2 도전형 반도체층(132)의 가장 자리 영역에 형성될 수 있다.
다음으로 도 16을 참조하면, 적어도 하나의 홈 또는 구멍(412, 414)을 도전성 물질로 채워 제1 도전형 반도체층(136)과 접하도록 절연층(140) 상에 제1 전극층(115)을 형성한다. 이때 도전성 물질은 홈 또는 구멍(412,414)의 요철 패턴(820)의 오목한 부분에도 채워진다. 이때 홈 또는 구멍(412,414)에 채워진 제1 전극층(115)은 접촉 전극(115-2)이 되고, 제2 전극층(120) 상의 절연층(140) 상에 형성되는 제1 전극층(115)은 하부 전극층(115-1)이 된다.
그리고 제1 전극층(115) 상에 지지 기판(110)을 형성한다. 이때 지지 기판(110)은 본딩 방식, 도금 방식 또는 증착 방식으로 형성할 수 있다.
다음으로 도 17을 참조하면, 레이저 리프트 오프(Laser Lift Off) 방법 또는 화학적 리프트 오프(Chemical Lift Off) 방법을 이용하여 성장 기판(810)을 발광 구조물(130)로부터 제거한다. 도 17에서는 도 16에 도시된 구조물을 뒤집어서 도시한다.
그리고 단위 칩 영역에 따라 발광 구조물(130)에 아이솔레이션(isolation) 에칭을 실시하여 복수 개의 발광 구조물로 분리한다. 예를 들어, 아이솔레이션 에칭은 ICP(Inductively Coupled Plasma)와 같은 건식 식각 방법에 의해 실시될 수 있다. 아이솔레이션(isolation) 에칭에 의하여 제2 전극층(120)의 일부는 발광 구조물(130)로부터 개방된다. 예컨대, 아이솔레이션(isolation) 에칭에 의하여 발광 구조물(130)이 식각되어 제2 전극층(120)의 테두리 일부를 개방할 수 있다.
그리고 발광 구조물(130)의 측면을 덮는 패시베이션층(Passivation layer, 170)을 형성한다. 패시베이션층(170)은 적어도 제2 도전형 반도체층(132) 및 활성층(134)에 해당하는 발광 구조물(130)의 측면을 덮도록 형성될 수 있으나, 이에 한정되는 것은 아니며, 발광 구조물(130)의 측면 및 상면의 일부 영역을 덮도록 형성될 수도 있다. 그리고 제1 도전형 반도체층(136)의 상면에 러프니스 패턴(160)을 형성한다. 그리고 개방된 제2 전극층(120) 상에 제2 전극 패드(190)를 형성한다.
도 18 내지 도 19는 다른 실시 예에 따른 발광 소자의 제조 방법을 나타낸다. 먼저 도 13 내지 도 16에 도시된 공정을 수행한다. 다만, 도 15에서 절연층(140)은 제2 전극층(120)의 일 측면과 인접하는 제2 도전형 반도체층(132)을 모두 덮지 않고, 제2 전극층(120)의 일측 가장 자리 영역을 노출시키도록 형성한다.
그래야 도 18에서 발광 구조물(130)의 타 측의 제1 전극층(115)의 개방 영역(P2)이 제2 전극층(120)과 동일한 높이를 갖게 된다. 그러나 실시예는 이에 한정되는 것은 아니며, 제1 전극층(115)의 개방 영역(P2)은 다양한 형태로 구현될 수 있다.
도 18에 도시된 바와 같이, 성장 기판(810)을 발광 구조물(130)로부터 제거한 후 아이솔레이션(isolation) 에칭을 실시하여 제2 전극층(120)의 일부 및 제1 전극층(115)의 일부를 발광 구조물(130)로부터 개방한다. 예컨대, 식각되는 발광 구조물(130)의 일 측의 제2 전극층(120)의 일부를(P1)을 개방하고, 발광 구조물(130)의 타 측의 제1 전극층(115)의 일부 영역(P2)를 개방할 수 있다. 그리고 발광 구조물(130)의 측면을 덮는 보호층(Passivation layer, 170)을 형성한다.
다음으로 도 19에 도시된 바와 같이, 개방되는 제1 전극층(115)의 일부 영역(P2) 상에 제1 전극 패드(210)를 형성하고, 개방되는 제2 전극층(120), 예컨대, 오믹층(124) 또는 반사층(122)의 일부 영역(P1) 상에 제2 전극 패드(190)를 형성한다. 개방 영역(P1, P2)은 하나 또는 복수 개 일 수 있으며, 복수의 제1 전극 패드(210), 및/또는 제2 전극 패드(190)를 형성할 수 있다. 그리고 제1 도전형 반도체층(136) 상면에 러프니스 패턴(160)을 형성한다.
도 20 내지 도 25는 다른 실시예에 따른 발광 소자의 제조 방법을 나타낸다.
도 20을 참조하면, 성장 기판(901)에 2족 내지 6족 원소의 화합물 반도체로 구성되는 발광 구조물(330)을 형성한다. 예컨대, 성장 기판(901)에 제1 도전형 반도체층(336), 활성층(334), 및 제2 도전형 반도체층(332)을 형성한다. 이때 제1 도전형 반도체층(336), 활성층(334), 및 제2 도전형 반도체층(332)은 도 1에서 설명한 제1 도전형 반도체층(136), 활성층(134), 및 제2 도전형 반도체층(132)과 동일할 수 있다.
성장 기판(910)의 상면에는 요철 패턴을 형성할 수 있다. 또한 성장 기판(910)과 발광 구조물(330) 사이에는 2족 내지 6족 원소의 화합물 반도체를 이용한 층 또는 패턴, 예컨대, ZnO층(미도시), 버퍼층(미도시), 언도프드 반도체층(미도시) 중 적어도 한 층이 형성될 수 있다. 버퍼층 또는 언도프드 반도체층은 3족-5족 원소의 화합물 반도체를 이용하여 형성될 수 있으며, 언도프드 반도체층은 도핑하지 않는 GaN계 반도체로 형성될 수 있다.
다음으로 도 21을 참조하면, 포토리쏘그라피 공정을 이용하여 발광 구조물(330) 상에 마스크(미도시)를 형성하고, 마스크를 식각 마스크로 이용하여 발광 구조물(330)의 일부를 식각하여 제1 도전형 반도체층(336)의 일부를 노출하는 개구부(915)를 형성한다. 예컨대, 제2 도전형 반도체층(332), 활성층(334), 및 제1 도전형 반도체층(336)의 일부를 식각하여 제1 도전형 반도체층(336)의 일부를 노출하는 개구부(915)를 형성할 수 있다. 이때 제1 도전형 반도체층(336)의 노출되는 부분은 활성층(334)보다 낮게 형성될 수 있다. 또한 개구부(915)는 단위 칩의 일 측 가장 자리 영역에 형성될 수 있으나, 이에 한정되는 것을 아니다.
그리고 제1 도전형 반도체층(336)의 노출된 부분(918)에 건식 식각 또는 PEC 식각 공정을 이용하여 요철 패턴(920)을 형성한다. 이때 요철 패턴(920)은 식각된 발광 구조물(330)의 측면(919)으로부터 일정 거리 이격하여 형성될 수 있으며, 그 형태는 도 1에 도시된 요철 패턴(118) 또는 도 3에 도시된 요철 패턴(119)일 수 있으나, 이에 한정되는 것은 아니다.
다음으로 도 22를 참조하면, 요철 패턴(375)이 형성된 제1 도전형 반도체층(336)의 노출된 부분에 제1 전극층(350)을 형성한다. 여기서 제1 전극층(350)의 일부는 요철 패턴(920) 상에 형성되며, 제1 전극층(350)은 식각된 발광 구조물(330)의 측면(919)과 이격되어 제1 전극층(350)과 측면(919, 도 21 참조) 사이에 소정의 갭(930)을 갖도록 형성될 수 있다.
예컨대, 요철 패턴(920)의 오목부를 갭필하도록 제1 도전형 반도체층(336)의 노출된 부분(918)에 도전성 물질, 예컨대, Ti, Al, Al alloy, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, Ru 및 Au 등 중에서 하나 이상의 물질 또는 합금을 증착하고, 증착된 도전성 물질을 포토리쏘그라피 공정 및 식각 공정을 이용하여 패터닝하여 측면(919) 사이에 소정의 갭(930)을 갖는 제1 전극층(350)을 형성할 수 있다. 이때 전도성 물질이 요철 패턴(920)의 오목부에 갭필된 부분은 도 5에 도시된 제1 전극층(350)의 요철 패턴(375)이 된다.
다음으로 도 23에 도시된 바와 같이, 제1 전극층(350)의 둘레를 감싸도록 절연층(340)을 형성한다. 예컨대, 절연층(340)은 제1 전극층(350)의 측면과 상면에 형성될 수 있으며, 제1 전극층(350) 상면의 절연층(340)은 인접하는 제2 도전형 반도체층(332)의 상면 일부까지 연장되어 형성될 수 있다. 또한 절연층(340)은 식각된 발광 구조물(330)의 측면(919)과 제1 전극(350) 사이의 갭(930)을 채울 수 있다.
다음으로 도 24를 참조하면, 제2 도전형 반도체층(332) 및 절연층(340) 상에 제2 전극층(320)을 형성하고, 제2 전극층(320) 상에 지지 기판(310)을 형성한다. 제2 전극층(320)은 오믹층, 반사층, 및 본딩층 중 적어도 하나를 포함할 수 있다.
다음으로 도 25를 참조하면, 성장 기판(910)을 물리적 또는/및 화학적 방식으로 발광 구조물(330)로부터 제거한다. 도 25에서는 도 24에 도시된 구조물을 뒤집어서 도시한다.
그리고 성장 기판(910)을 제거한 후 노출되는 발광 구조물(330)에 아이솔레이션(isolation) 에칭을 실시한다. 아이솔레이션 에칭에 의하여 단위 칩들 사이의 경계 영역에 해당하는 발광 구조물이 식각된다. 아이솔레이션 에칭에 의하여 발광 구조물(330)이 식각되어 제2 전극층(320) 상면의 일부가 노출된다. 또한 아이솔레이션 에칭에 의하여 제1 도전형 반도체층(336)의 일부가 식각되어 제1 전극(350)의 상면의 일부가 노출되나, 제1 전극층(350)의 상면의 요철 패턴(375)은 노출되지 않는다. 즉 요철 패턴(375)이 형성되는 제1 전극층(350)의 상면의 일 부분은 제1 도전형 반도체층(336)과 접촉하나, 제1 전극층(350)의 상면의 나머지 부분은 제1 도전형 반도체층(336)으로부터 개방된다. 그리고 제1 도전형 반도체층(336)의 상면은 광 추출 효율을 위해 러프니스 패턴(미도시)이 형성될 수 있다.
도 25에는 도시하지 않았지만, 제1 도전형 반도체층(336) 상에 도 6에 도시된 전도층(360)이 형성될 수 있으며, 일측부가 제1 전극(350)의 개방된 부분에 접촉하고, 타측부가 제1 도전형 반도체층(336) 또는/및 전도층(360)에 직접 또는 간접적으로 접촉하는 접촉 전극(371)이 형성될 수 있다.
도 26은 다른 실시예에 따른 발광 소자(900)를 나타낸다. 도 5에 도시된 실시예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략하기로 한다.
도 26을 참조하면, 발광 소자(900)는 절연 기판(601), 제2 전극층(320), 발광 구조물(330), 절연층(340), 제1 전극(350), 저면 전극(610), 및 측면 전극(620)을 포함한다.
도 26에 도시된 실시예는 지지 기판으로 절연 기판(901)이 사용되고, 절연 기판(601)의 일측에 제2 전극층(320)의 일측과 연결되는 측면 전극(620) 및 측면 전극(620)과 연결되도록 절연 기판(601)의 저면에 형성되는 저면 전극(610)을 포함한다. 제2 전극층(320)은 측면 전극(620)에 의해 저면 전극(610)과 연결된다. 도 26에서는 절연 기판(601)의 일 측면에만 형성되는 측면 전극(620)을 도시하였지만, 이에 한정되는 것은 아니며, 측면 전극(620)은 절연 기판(601)의 양 측면에 형성될 수 있다.
도 27은 다른 실시예에 따른 발광 소자(1000)를 나타낸다. 도 26에 도시된 실시예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략하기로 한다.
도 27을 참조하면, 발광 소자(1000)는 절연 기판(601), 제2 전극층(320), 발광 구조물(330), 절연층(340), 제1 전극층(350), 저면 전극(610), 및 관통 전극(630)을 포함한다.
실시예는 절연 기판(601)을 관통하여 제2 전극층(320)과 저면 전극(610)을 연결하는 비아 형태의 적어도 하나의 관통 전극(630)을 포함한다. 이때 관통 전극(630)의 일단은 저면 전극(610)에 접촉하며, 다른 일단은 제2 전극층(320)을 관통하여 제2 도전형 반도체층(332)에 접촉할 수 있다.
도 28은 실시예에 따른 발광 소자 패키지를 나타낸다. 도 28을 참조하면, 발광 소자 패키지(1100)는 패키지 몸체(1710), 제1 금속층(1712), 제2 금속층(1714), 발광 소자(1720), 반사판(1725), 와이어(1730), 및 봉지층(1740)을 포함한다.
패키지 몸체(1710)는 일측 영역에 캐버티(cavity)가 형성된 구조이다. 이때 캐버티의 측벽은 경사지게 형성될 수 있다. 패키지 몸체(1710)는 실리콘 기반의 웨이퍼 레벨 패키지(wafer level package), 실리콘 기판, 실리콘 카바이드(SiC), 질화알루미늄(aluminum nitride, AlN) 등과 같이 절연성 또는 열전도도가 좋은 기판으로 형성될 수 있으며, 복수 개의 기판이 적층되는 구조일 수 있다. 실시 예는 상술한 몸체의 재질, 구조, 및 형상으로 한정되지 않는다.
제1 금속층(1712) 및 제2 금속층(1714)은 열 배출이나 발광 소자(1720)의 장착을 고려하여 서로 전기적으로 분리되도록 패키지 몸체(1710)의 표면에 배치된다. 발광 소자(1720)는 제1 금속층(1712) 및 제2 금속층(1714)과 전기적으로 연결된다. 발광 소자(1720)는 실시예에 따른 발광 소자들(100 내지 1000) 중 어느 하나일 수 있다.
예컨대, 도 1에 도시된 발광 소자(100)의 지지 기판(110)은 제2 금속층(1714)에 전기적으로 연결되고, 제2 전극 패드(190)는 와이어(1730)의 일측과 접합되고, 와이어(1730)의 타측은 제1 금속층(1712)에 접합될 수 있다.
또한 예컨대, 도 2에 도시된 발광 소자(200)의 제1 전극 패드(210)는 제2 금속층(1714)에 전기적으로 연결되고, 제2 전극 패드(190)는 와이어(1730)의 일측과 접합되고, 와이어(1730)의 타측은 제1 금속층(1712)에 접합될 수 있다.
또한 예컨대, 도 5 또는 도 10에 도시된 발광 소자(300, 또는 700)의 지지 기판(310)은 제2 금속층(1714)에 전기적으로 연결되고, 제1 전극(350, 또는 710)은 와이어(1730)의 일측과 접합되고, 와이어(1730)의 타측은 제1 금속층(1712)에 접합될 수 있다.
반사판(1725)은 발광 소자에서 방출된 빛을 소정의 방향으로 지향하도록 패키지 몸체(1710)의 캐버티 측벽에 형성된다. 반사판(1725)은 광반사 물질로 이루어지며, 예컨대, 금속 코팅이거나 금속 박편일 수 있다.
봉지층(1740)은 패키지 몸체(1710)의 캐버티 내에 위치하는 발광 소자(1720)를 포위하여 발광 소자(1720)를 외부 환경으로부터 보호한다. 봉지층(1740)은 에폭시 또는 실리콘과 같은 무색 투명한 고분자 수지 재질로 이루어진다. 봉지층(1740)은 발광 소자(1720)에서 방출된 광의 파장을 변화시킬 수 있도록 형광체가 포함될 수 있다.
실시예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이되며, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다.
또 다른 실시예는 상술한 실시 예들에 기재된 발광 소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
도 29는 실시예에 따른 발광 소자를 포함하는 조명 장치(1200)를 나타낸다. 도 29를 참조하면, 조명장치(1200)는 전원 결합부(1110), 열발산판(heat sink, 1120), 발광 모듈(1130), 반사경(reflector, 1140), 및 커버 캡(cover cap, 1150), 및 렌즈부(1160)를 포함한다.
전원 결합부(1110)는 상단이 외부의 전원 소켓(미도시)에 삽입되는 스크류 형상이며, 외부 전원 소켓에 삽입되어 발광 모듈(1130)에 전원을 공급한다. 열발산판(1120)은 측면에 형성되는 열발산핀 통하여 발광 모듈(1130)로부터 발생하는 열을 외부로 방출한다. 열발산판(1120)의 상단은 전원 결합부(1110)의 하단과 스크루 결합된다.
열발산판(1120)의 밑면에는 회로 기판 상에 실장되는 발광 소자 패키지들을 포함하는 발광 모듈(1130)이 고정된다. 이때 발광 소자 패키지들은 도 28에 도시된 실시예에 따른 발광 소자 패키지일 수 있다.
조명 장치(1200)는 발광 모듈(1130) 하부에 발광 모듈을 전기적으로 보호하기 위한 절연 시트(1132) 및 반사 시트(1134) 등을 더 포함할 수 있다. 또한 발광 모듈(1140)에 의하여 조사된 광의 진행 경로 상에 다양한 광학적 기능을 수행하는 광학 부재가 배치될 수 있다.
반사경(1140)은 원뿔대 형상으로 열발산판(1120)의 하단과 결합하며, 발광 모듈(1130)로부터 조사되는 광을 반사시킨다. 커버 캡(1150)은 원형의 링 형상을 가지며, 반사경(1140) 하단에 결합된다. 렌즈부(1160)는 커버 캡(1150)에 끼워진다. 도 29에 도시된 조명 장치(1200)는 건물의 천장이나 벽체 내에 매입되어 다운라이트(downlight)로 이용할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 지지 기판 115: 제1 전극층
118,119,375: 요철 패턴 120: 제2 전극층
122: 반사층 124: 오믹층
130,330: 발광 구조물 132,332: 제2 도전형 반도체층
134,334: 활성층 136,336: 제1 도전형 반도체층
140,340: 절연층 160: 러프니스 패턴
170: 보호층 601: 절연 기판
610: 저면 전극 620: 측면 전극
630: 관통 전극 710: 패키지 몸체
720: 발광 소자 725: 반사판
730: 와이어 740: 봉지층
1100: 전원 결합부 1120: 열발산판
1130: 발광 모듈 1140: 반사경
1150: 커버 캡 1160: 렌즈부.

Claims (15)

  1. 제2 도전형 반도체층, 활성층, 및 제1 도전형 반도체층을 포함하는 발광 구조물;
    상기 발광 구조물 아래에 배치되는 제2 전극층;
    상기 제2 도전형 반도체층, 및 상기 활성층을 관통하여 상기 제1 도전형 반도체층에 접촉하는 제1 전극층; 및
    상기 제2 전극층과 상기 제1 전극층 사이, 상기 제2 도전형 반도체층과 상기 제1 전극층 사이, 및 상기 활성층과 상기 제1 전극층 사이에 배치되는 절연층을 포함하며,
    상기 제1 도전형 반도체층과 접촉하는 상기 제1 전극층의 부분은 요철을 갖는 발광 소자.
  2. 제1항에 있어서, 상기 발광 소자는,
    상기 제1 전극층 아래의 지지 기판을 더 포함하며,
    상기 제1 전극층은,
    상기 제2 전극층, 상기 제2 도전형 반도체층, 상기 활성층을 관통하여 상기 제1 도전형 반도체층에 접하는 적어도 하나의 접촉 전극을 가지며,
    상기 적어도 하나의 접촉 전극의 상면은 상기 요철을 갖는 발광 소자.
  3. 제2항에 있어서, 상기 제1 전극층은,
    상기 지지 기판과 상기 제2 전극층 사이에 배치되는 하부 전극층; 및
    상기 하부 전극층으로부터 분기하여 상기 제1 도전형 반도체층에 접촉하는 상기 적어도 하나의 접촉 전극을 포함하는 발광 소자.
  4. 제3항에 있어서,
    상기 접촉 전극의 폭은 5um ~ 200um이고, 상기 활성층의 상면으로부터 상기 접촉 전극의 상면까지의 높이는 0.4um ~ 10um이며, 상기 요철의 폭은 0.02um ~ 100um이고, 상기 요철의 높이는 0.2um ~ 10um인 발광 소자.
  5. 제3항에 있어서, 상기 절연층은,
    상기 하부 전극층과 상기 제2 전극층 사이, 상기 접촉 접극의 측면과 상기 제2 전극층 사이, 상기 접촉 전극의 측면과 상기 제2 도전형 반도체층 사이, 및 상기 접촉 전극의 측면과 상기 활성층 사이에 배치되는 발광 소자.
  6. 제1항에 있어서, 상기 요철은
    단면이 2층 이상의 계단 구조를 갖는 발광 소자.
  7. 제1항에 있어서, 상기 제1 전극층은,
    상기 제2 전극층 상에 배치되고,
    상기 제1 도전형 반도체층에 접촉하고, 상기 발광 구조물과 오버랩되는 접촉부; 및
    상기 발광 구조물로부터 노출되는 노출부를 포함하며,
    상기 접촉부의 상면은 요철을 갖는 발광 소자.
  8. 제7항에 있어서, 상기 제1 전극층은,
    상기 제1 도전형 반도체층의 내부로 분기하며, 상면이 상기 제1 도전형 반도체층에 접하는 적어도 하나의 내부 접촉 전극을 가지며,
    상기 내부 접촉 전극의 상면은 요철을 갖는 발광 소자.
  9. 제1항에 있어서, 상기 제1 전극층은,
    상기 제1 도전형 반도체층에 접촉하는 접촉부 및
    상기 제1 도전형 반도체층으로부터 개방되는 노출부를 포함하며,
    상기 접촉부는 상기 요철을 갖는 발광 소자.
  10. 제1항에 있어서,
    상기 발광 구조물은 상기 제2 전극층 상에 서로 일정 간격 이격하는 복수의 셀 영역들로 분할되며,
    상기 제1 전극층은
    상기 복수의 셀 영역들 각각의 제2 도전형 반도체층과 활성층을 관통하여 상기 제1 도전형 반도체층과 접촉하는 접촉부; 및
    상기 제1 도전형 반도체층으로부터 노출되는 노출부를 포함하며,
    상기 접촉부는 상기 요철을 갖는 발광 소자.
  11. 제3항에 있어서, 상기 제1 전극층은,
    오믹층(ohmic layer), 반사층(reflective layer), 및 본딩층(bonding layer) 중 적어도 하나를 포함하는 발광 소자.
  12. 제2항에 있어서,
    상기 적어도 하나의 접촉 전극의 상면은 상기 활성층의 상면보다 높고 상기 제1 도전형 반도체층의 상면보다 아래인 발광 소자.
  13. 제2항에 있어서,
    상기 제2 전극층의 일측 영역은 상기 발광 구조물로부터 개방되며,
    상기 개방되는 제2 전극층의 일측 영역 상에 배치되는 제2 전극 패드를 더 포함하는 발광 소자.
  14. 제13항에 있어서,
    상기 제1 전극층의 일 측은 상기 발광 구조물로부터 개방되며,
    상기 개방되는 제1 전극층의 일측 상에 배치되는 제1 전극 패드를 더 포함하는 발광 소자.
  15. 패키지 몸체;
    상기 패키지 몸체 상에 배치되는 발광 소자;
    상기 패키지 몸체 상에 구비되고, 상기 발광 소자와 연결되는 제1 전극층과 제2 전극층; 및
    상기 발광 소자를 포위하는 수지층을 포함하며,
    상기 발광 소자는,
    제2 도전형 반도체층, 활성층, 및 제1 도전형 반도체층을 포함하는 발광 구조물;
    상기 발광 구조물 아래에 배치되는 제2 전극층;
    상기 제2 도전형 반도체층, 및 상기 활성층을 관통하여 상기 제1 도전형 반도체층에 접촉하는 제1 전극층; 및
    상기 제2 전극층과 상기 제1 전극층 사이, 상기 제2 도전형 반도체층과 상기 제1 전극층 사이, 및 상기 활성층과 상기 제1 전극층 사이에 배치되는 절연층을 포함하며,
    상기 제1 도전형 반도체층과 접촉하는 상기 제1 전극층의 부분은 요철을 갖는 발광 소자 패키지.
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