KR101916131B1 - 발광 소자, 발광 소자 제조방법 및 조명 시스템 - Google Patents

발광 소자, 발광 소자 제조방법 및 조명 시스템 Download PDF

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Abstract

실시 예에 따른 발광 소자는, 제1반도체층과 상기 제1반도체층 아래에 제2반도체층을 포함하는 제1도전형 반도체층, 상기 제1도전형 반도체층 아래에 배치된 제2도전형 반도체층; 및 상기 제1 및 제2도전형 반도체층 사이에 배치된 활성층을 포함하는 발광 구조층; 상기 발광 구조층의 하면과 상기 제1반도체층 사이에 배치된 복수의 제1홀; 상기 발광 구조층 아래에 배치된 제1전극층; 상기 제1전극층 아래에 배치된 제2전극층; 상기 복수의 제1홀과 상기 제1 및 제2전극층 사이에 배치된 절연층; 상기 제1 및 제2전극층 중 어느 하나로부터 돌출되고 상기 복수의 제1홀을 통해 상기 제1반도체층에 연결된 접촉 전극을 포함하며, 상기 제1홀의 둘레면은 상기 제2반도체층 내에 배치된 제1내측면과, 상기 활성층 및 상기 제2도전형 반도체층의 내에 배치된 제2내측면을 포함하며, 상기 제2도전형 반도체층의 제2내측면은 상기 발광 구조층의 하면에 대해 둔각으로 경사지며, 상기 제1반도체층의 제1내측면 상부는 상기 발광 구조층의 하면에 대해 상기 제2내측면의 경사진 각도보다 작은 각도를 포함한다.

Description

발광 소자, 발광 소자 제조방법 및 조명 시스템{LIGHT EMITTING DEVICE, METHOD FOR FABRICATING THE SAME AND LIGHTING SYSTEM}
실시 예는 발광 소자, 발광 소자의 제조방법 및 조명 시스템에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
발광 다이오드(Light Emitting Diode: LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD는 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키 패드(Key pad) 발광부, 전광판, 조명 장치, 표시장치 등 각종 제품의 광원으로 응용되고 있다.
실시 예는 새로운 수직형 전극 구조를 갖는 발광소자 및 그 제조방법을 제공한다.
실시 예는 발광 구조층 아래에 서로 절연된 제1전극층 및 제2전극층을 배치하고, 상기 발광 구조층 내에 배치된 홀에 상기 제1전극층 및 제2전극층 중 어느 하나가 배치되며, 상기 홀은 상기 발광 구조물의 하면에 대해 서로 다른 각도로 형성된 발광 소자 및 그 제조방법을 제공한다.
실시 예는 발광 구조층 내의 홀 중에서 상기 제2도전형 반도체층의 내측면과 상기 1도전형 반도체층의 내측면이 서로 다른 각도로 형성된 발광 소자 및 그 제조방법을 제공한다.
실시 예는 발광 구조층 내의 홀 내에서 서로 다른 반도체층들이 수평 방향으로 오버랩될 수 있도록 한 발광 소자 및 그 제조방법을 제공한다.
실시 예는 발광 구조층 내의 홀에 배치된 상기 제1도전형 반도체층의 하면을 러프하게 형성하여, 접촉 전극과의 접촉 면적을 개선시킨 발광 소자 및 그 제조방법을 제공한다.
실시 예에 따른 발광 소자는, 제1반도체층과 상기 제1반도체층 아래에 제2반도체층을 포함하는 제1도전형 반도체층, 상기 제1도전형 반도체층 아래에 배치된 제2도전형 반도체층; 및 상기 제1 및 제2도전형 반도체층 사이에 배치된 활성층을 포함하는 발광 구조층; 상기 발광 구조층의 하면과 상기 제1반도체층 사이에 배치된 복수의 제1홀; 상기 발광 구조층 아래에 배치된 제1전극층; 상기 제1전극층 아래에 배치된 제2전극층; 상기 복수의 제1홀과 상기 제1 및 제2전극층 사이에 배치된 절연층; 상기 제1 및 제2전극층 중 어느 하나로부터 돌출되고 상기 복수의 제1홀을 통해 상기 제1반도체층에 연결된 접촉 전극을 포함하며, 상기 제1홀의 둘레면은 상기 제2반도체층 내에 배치된 제1내측면과, 상기 활성층 및 상기 제2도전형 반도체층의 내에 배치된 제2내측면을 포함하며, 상기 제2도전형 반도체층의 제2내측면은 상기 발광 구조층의 하면에 대해 둔각으로 경사지며, 상기 제1반도체층의 제1내측면 상부는 상기 발광 구조층의 하면에 대해 상기 제2내측면의 경사진 각도보다 작은 각도를 포함한다.
실시 예에 따른 발광 소자 제조방법은, 성장 기판 위에 제1반도체층을 형성하는 단계; 상기 제1반도체층 상에 복수의 제1마스크 패턴을 형성하는 단계; 상기 제1반도체층 상에 제2반도체층, 상기 제2반도체층 상에 활성층, 상기 활성층 상에 제2도전형 반도체층을 형성하여, 상기 제2도전형 반도체층의 상면부터 상기 제1반도체층의 상면까지 상기 마스크 패턴에 대응되는 영역에 복수의 제1홀을 형성하는 단계; 상기 제2도전형 반도체층 상에 제1전극층을 형성하는 단계; 상기 제2전극층의 상면과 상기 제1홀의 둘레에 절연층을 형성하고 상기 절연층 내에 제2홀을 형성하는 단계; 상기 절연층 상에 제2전극층을 형성하고, 상기 제2전극층의 접촉 전극이 상기 제2홀을 통해 상기 제1반도체층에 접촉되는 단계; 및 상기 성장 기판을 제거하는 단계를 포함한다.
실시 예는 활성층 및 제2도전형 반도체층 내에 홀을 별도로 메사 에칭 과정으로 형성하기 때문에, 제2도전형 반도체층 및 활성층의 손해를 방지할 수 있으며, 이로 인해 발광 소자의 전기적인 특성 및 광 특성의 불량을 개선할 수 있다.
실시 예는 제1도전형 반도체층의 성장에 따른 스트레인을 감소시켜 줌으로써, 발광 구조층의 결정질을 개선시켜 줄 수 있다.
실시 예는 발광 소자의 제조 공정을 개선하여, 발광 소자의 수율을 향상시켜 줄 수 있다.
실시 예는 발광소자 및 이를 구비한 발광 소자 패키지를 포함하는 조명 시스템의 신뢰성을 개선시켜 줄 수 있다.
도 1은 제1실시 예에 따른 발광소자를 나타낸 평면도이다.
도 2는 도 1의 발광 소자의 A-A측 단면도이다.
도 3은 도 2의 홀 부분을 확대한 도면이다.
도 4의 (A)-(C)는 도 2의 홀의 예로서, 제1반도체층 방향에서 바라본 도면이다.
도 5는 도 2의 홀을 제2도전형 반도체층 방향에서 바라본 도면이다.
도 6은 제2실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 7은 도 6의 B-B 측 단면도이다.
도 8은 제3실시 예에 따른 발광 소자를 나타낸 평면도이다.
도 9는 도 8의 측 단면도이다.
도 10은 도 1의 변형 예를 나타낸 도면이다.
도 11은 제4실시 에에 따른 발광 소자를 나타낸 측 단면도이다.
도 12는 제5실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 13은 제6실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 14는 제7실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 15는 제8실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 16은 제9실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 17은 제10실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 18은 제11실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 19는 제12실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 20 내지 도 28은 도 2의 발광 소자의 제조 과정을 나타낸 도면이다.
도 29는 도 12의 발광 소자의 제조 과정의 일 예를 나타낸 도면이다.
도 30은 상기의 발광 소자를 갖는 제13실시 예 따른 발광 소자 패키지를 나타낸 측 단면도이다.
도 31 및 도 32는 상기의 발광 소자를 갖는 제14실시 예에 따른 발광 소자 패키지를 나타낸 사시도 및 측 단면도이다.
도 33은 실시 예에 따른 발광 소자 또는 발광 소자 패키지를 갖는 표시 장치를 나타낸 사시도이다.
도 34은 실시 예에 따른 발광 소자 또는 발광 소자 패키지를 갖는 표시 장치의 다른 예를 나타낸 도면이다.
도 35은 실시 예에 따른 발광 소자 또는 발광 소자 패키지를 갖는 조명 장치를 나타낸 도면이다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
이하, 첨부된 도면을 참조하여 실시 예를 설명하면 다음과 같다. 도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 제1실시 예에 따른 발광소자를 나타낸 평면도이며, 도 1의 도 1의 A-A 측 단면도이고, 도 3은 도 2의 부분 확대도이다.
도 1내지 도 3을 참조하면, 발광소자(100)는 발광 구조층(135), 상기 발광 구조층(135)의 아래에 배치된 제1전극층(150), 상기 발광 구조층(135)의 내에 복수의 제1홀(141), 절연층(161), 상기 발광 구조층(135)의 아래에 배치되며 일부가 상기 제1홀(141)에 배치된 접촉 전극(171)을 갖는 제2전극층(170), 및 패드(151)를 포함한다.
상기 발광소자(100)는 복수의 화합물 반도체층 예컨대, II족-VI족 또는 III족-V족 원소의 화합물 반도체를 이용한 LED를 포함하며, 상기 LED는 청색, 녹색, 또는 적색과 같은 광을 방출하는 가시광선 대역의 LED이거나 UV LED일 수 있다. 상기 LED의 방출 광은 실시 예의 기술적 범위 내에서 다양한 반도체를 이용하여 구현될 수 있으며, 이에 대해 한정하지는 않는다.
발광 구조층(135)은 제1도전형 반도체층(110), 상기 제1도전형 반도체층(110)의 아래에 배치된 활성층(120) 및 상기 활성층(120) 아래에 배치된 제2도전형 반도체층(130)을 포함한다. 상기 제1도전형 반도체층(110)의 두께는 상기 제2도전형 반도체층(130) 또는 상기 활성층(120)의 두께보다 적어도 두껍게 형성될 수 있다.
상기 제1도전형 반도체층(110)은 제1도전형 도펀트가 도핑된 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다. 상기 제1도전형 반도체층(110)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다. 상기 제1도전형 반도체층(110)은 n형 반도체층일 수 있으며, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트를 포함한다.
상기 제1도전형 반도체층(110)은 적어도 2개의 층을 포함하며, 예컨대 제1반도체층(111) 및 상기 제1반도체층 아래에 제2반도체층(113)을 포함한다.
상기 제1반도체층(111) 및 상기 제2반도체층(113)은 제1도전형 도펀트가 도핑된 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다.
상기 제1반도체층(111)과 상기 제2반도체층(113)의 제1도전형 도펀트의 도핑 농도는 동일하거나 상이할 수 있다. 예를 들면, 상기 제1반도체층(111)에 첨가된 제1도전형 도펀트의 도핑 농도는 상기 제2반도체층(113)에 첨가된 제1도전형 도펀트의 도핑 농도보다 더 높을 수 있다. 이에 따라 제1반도체층(111)은 상기 제2반도체층(113)에 의해 공급되는 전류를 확산시켜 줄 수 있다.
또한 상기 제1반도체층(111)과 상기 제2반도체층(113)의 반도체 물질은 동일하거나, 서로 다를 수 있다. 상기 제1반도체층(111)과 상기 제2반도체층(113)이 동일한 물질로 형성하여, 품질의 손해를 방지할 수 있다. 또한 상기 제1반도체층(111)과 상기 제2반도체층(113)을 서로 다른 물질로 형성하여, 광 추출 효율을 개선시켜 줄 수 있다. 예를 들면, 제1반도체층(111)은 상기 제2반도체층(113)보다 저 굴절률의 물질로 형성하여, 광 추출 효율을 개선시켜 줄 수 있다.
상기 제1반도체층(111)과 상기 제2반도체층(113) 중 적어도 하나는 서로 다른 적어도 2물질을 이용한 초격자 구조로 형성될 수 있다. 예를 들면, GaN/AlGaN 페어를 2주기 이상으로 형성하거나, GaN/AlGaN/InGaN의 페어를 2주기 이상으로 배치할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(110)의 상면은 평탄한 면으로 형성하거나, 요철 구조와 같은 광 추출 구조로 형성될 수 있다. 상기 요철 구조는 측 단면 형상이 반구 형상, 다각형 형상, 뿔 형상, 기둥 형상 중 적어도 하나를 포함하며, 또한 규칙적인 또는 불규칙적인 크기나 간격을 포함한다. 상기 광 추출 구조는 상기 제1도전형 반도체층(110)의 상면으로 입사되는 광의 임계각을 변화시켜 주어, 광 추출 효율을 개선시켜 줄 수 있다. 상기 제1도전형 반도체층(110)의 광 추출 구조는 전 영역에 형성되거나, 일부 영역에 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(110) 아래에는 활성층(120)이 형성되며, 상기 활성층(120)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 또한, 상기 활성층(120)은 양자선(Quantum wire)구조 또는 양자점(Quantum dot)구조를 포함할 수도 있다.
상기 활성층(120)은 III족-V족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기로 형성될 수 있다. 상기 우물층은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성되며, 상기 장벽층은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다. 상기 장벽층은 상기 우물층의 밴드 갭보다 높은 밴드 갭을 갖는 물질로 형성될 수 있다.
상기 활성층(120)은, 예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, 및 InGaN 우물층/InGaN 장벽층의 주기 중 적어도 하나의 주기를 포함할 수 있다. 상기 활성층(120)의 두께는 1nm-30nm 범위로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 활성층(120)과 제1도전형 반도체층(110) 사이에는 제1도전형 클래드층(미도시)이 배치될 수 있으며, 상기 활성층(120)과 제2도전형 반도체층(130) 사이에는 제2도전형 클래드층 또는/및 언도프 반도체층이 형성될 수 있다. 상기 제1 및 제2 도전형 클래드층은 GaN계 반도체로 형성될 수 있으며, 그 밴드 갭은 상기 장벽층의 밴드 갭보다 높게 형성될 수 있다.
상기 활성층(120) 아래에는 상기 제2도전형 반도체층(130)이 형성되며, 상기 제 2도전형 반도체층(130)은 제2도전형 도펀트가 도핑된 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형 반도체층(130)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다.
상기 제2도전형 반도체층(130)이 p형 반도체층일 수 있으며, 상기 제2도전형 도펀트는 Mg, Zn 등과 같은 p형 도펀트를 포함한다. 상기 제2도전형 반도체층(130)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
상기 제2도전형 반도체층(130)은 복수의 층으로 형성될 수 있으며, 상기 활성층(120)에 인접한 제1층은 AlGaN 또는 InAlGaN으로 배치되어 전자 장벽층으로 사용될 수 있으며, 상기 제1층보다 더 아래에 배치된 제2층은 제1층과 다른 물질층 예컨대, GaN으로 형성될 수 있다. 상기 제2도전형 반도체층(130)은 10nm-300nm의 두께로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
또한 상기 제2도전형 반도체층(130) 아래에는 제1도전형의 반도체층 예컨대, 제2도전형과 반대의 극성을 갖는 반도체층이 형성될 수 있다. 이에 따라 발광 구조층(135)은 n-p 접합, p-n 접합, n-p-n 접합, p-n-p 접합 구조 중 적어도 하나가 형성될 수 있다. 이하의 설명에서는 발광 구조층(135)의 최하층에는 제2도전형 반도체층(130)이 배치된 구조를 일 예로 설명하기로 한다.
상기 발광 구조층(135)의 적어도 한 측면은 상기 발광 구조층(135)의 하면에 대해 수직하거나, 경사지게 형성될 수 있다.
상기 발광 구조층(135)의 아래에는 서로 다른 제1 및 제2전극층(150,170)이 배치되어, 상기 제1도전형 반도체층(110)과 상기 제2도전형 반도체층(130)에 전원을 공급하게 된다. 상기 제1 및 제2전극층(150,170)은 서로 수직 방향으로 오버랩되게 배치된다.
상기 제1전극층(150)은 상기 제2도전형 반도체층(130)과 전기적으로 연결되며, 상기 제2전극층(170)은 상기 제1도전형 반도체층(110)과 전기적으로 연결된다.
상기 제1전극층(150)은 오믹층(148), 반사층(152), 확산층(154)을 포함하며, 상기 오믹층(148)은 발광 구조층(135)의 아래에 배치되어 상기 제2도전형 반도체층(130)의 하면과 오믹 접촉되며, 상기 반사층(152)은 상기 오믹층(148)의 아래에 접촉되어 상기 오믹층(148)을 통해 입사된 광을 반사시켜 주며, 상기 확산층(154)은 상기 반사층(152)의 아래에 배치되며 상기 패드(151)로부터 공급되는 전원을 반사층(152)에 공급하게 된다.
상기 오믹층(148)은 적어도 하나의 전도성 물질을 포함하며, 단층 또는 다층으로 이루어질 수 있다. 상기 오믹층(148)은 오믹 특성을 갖고 상기 제2도전형 반도체층(130) 아래에 층으로 배치되거나 복수의 홀을 갖는 패턴으로 접촉될 수 있다. 상기 오믹층(148)의 물질은 금속, 금속 산화물 및 금속 질화물 재질 중 적어도 하나를 포함할 수 있다. 상기 오믹층(148)은 투광성의 물질을 포함하며, 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO (indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh 및 Pd 중 적어도 하나를 포함할 수 있다. 상기의 오믹층(148)은 투과율이 입사되는 파장에 대해 50% 이상인 물질로 이루어진다.
또한 상기 오믹층(148)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다.
상기 반사층(152)은 금속을 포함하며, 예컨대 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다. 상기의 반사층(152)은 반사율이 입사되는 파장에 대해 50% 이상인 물질로 이루어진다.
상기 오믹층(148)과 상기 반사층(152) 중 적어도 하나의 너비는 발광 구조층(135)의 하면 너비와 같거나 더 넓을 수 있다.
상기 반사층(152)의 아래에는 확산층(154)이 배치되며, 상기 확산층(154)은 금속을 포함하며, 전기 전도성이 좋은 물질로서, 예컨대 Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, Si와 이들의 선택적인 합금 중 적어도 하나를 포함한다. 상기 확산층(154)은 전류 확산층으로 기능할 수 있다. 상기 확산층(154)은 다른 영역보다 상기 상기 제2도전형 반도체층(130)에 더 가깝게 배치된 접촉부(155)를 포함하며, 상기 접촉부(155)는 상기 제2도전형 반도체층(130)의 하면에 접촉될 수 있다. 상기 확산층(154)의 접촉부(155)의 일부는 상기 발광 구조층(135)의 측면보다 더 외측으로 돌출되며, 상기 패드(151)의 하면과 접촉된다. 상기 확산층(154)의 접촉부(155)는 상기 오믹층(148) 및 상기 반사층(152)의 측면과 접촉될 수 있다. 상기 제1전극층(150)은 상기 패드(151)와 상기 제2도전형 반도체층(130) 사이를 전기적으로 연결시켜 준다.
상기 패드(151)는 Cr, Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Cu 및 Au 중 어느 하나 또는 복수의 물질을 혼합한 합금 중 적어도 하나를 포함하며, 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2전극층(170)은 오믹층(172), 접합층(176) 및 전도성 지지부재(178) 중 적어도 하나를 포함한다. 상기 오믹층(172)은 금속, 금속 산화물, 금속 질화물 중 적어도 하나를 포함할 수 있으며, 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Cr, Ti, Co, Ge, Cu, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다.
상기 오믹층(172)은 복수의 접촉 전극(171)을 포함하며, 상기 복수의 접촉 전극(171)은 상기 오믹층(172)으로부터 상기 제1도전형 반도체층(110)의 방향으로 돌출된다. 상기 접촉 전극(171)은 상기 제1전극층(150), 상기 제2도전형 반도체층(130) 및 상기 활성층(120)을 관통하여 상기 제1도전형 반도체층(110)의 제1반도체층(111)의 하면(115)에 오믹 접촉된다. 상기 접촉 전극(171)의 중심은 상기 제1전극층(150)에 대해 연직 방향으로 돌출되며, 그 둘레면은 경사진 면과 수직한 면이 연결된다. 상기 접촉 전극(171)은 위에서 볼 때, 원형 또는 다각형 형상일 수 있으며, 이에 대해 한정하지는 않는다.
상기 오믹층(172)의 접촉 전극(171)의 상면은 상기 활성층(120)의 상면과 상기 제1도전형 반도체층(110)의 상면 사이에 배치될 수 있다. 상기 오믹층(172)의 접촉 전극(171)이 접촉되는 상기 제1반도체층(111)의 하면(115)은 Ga-face로서, 플랫한 구조로 형성될 수 있다.
상기 절연층(161)은 상기 오믹층(172)의 접촉 전극(171)과 다른 반도체층 사이를 전기적으로 절연시켜 준다. 예컨대, 상기 절연층(161) 및 그 일부(162)는 상기 오믹층(172)과 제1도전형 반도체층(110), 상기 활성층(120), 상기 제2도전형 반도체층(130), 및 상기 제1전극층(150) 사이에 배치되어, 전기적인 접촉을 차단하게 된다.
상기 절연층(161) 상기 제1전극층(150) 및 상기 발광 구조층(135)의 내에 형성된 제1홀(141)의 둘레 면에 형성되어, 상기 제1홀(141) 내에 배치된 접촉 전극(171)의 둘레를 절연시켜 준다. 또한 상기 절연층(161)의 보호부(163)는 상기 확산층(154)의 접촉부(155)의 측면에 배치될 수 있다.
상기 오믹층(172)의 접촉 전극(171)은 복수일 수 있으며, 서로 이격되어 배치되어, 전류를 확산시켜 줄 수 있다.
상기 오믹층(172)의 아래에는 접합층(176)이 배치되며, 상기 접합층(176) 아래에는 전도성 지지부재(178)가 배치된다. 상기 접합층(176)은 적어도 하나의 금속층 또는 전도층을 포함하며, 베리어 금속 또는/및 본딩 금속을 포함한다. 상기 접합층(176)의 물질은 예를 들어, Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, Si, Al-Si, Ag-Cd, Au-Sb, Al-Zn, Al-Mg, Al-Ge, Pd-Pb, Ag-Sb, Au-In, Al-Cu-Si, Ag-Cd-Cu, Cu-Sb, Cd-Cu, Al-Si-Cu, Ag-Cu, Ag-Zn , Ag-Cu-Zn, Ag-Cd-Cu-Zn, Au-Si, Au-Ge, Au-Ni, Au-Cu, Au-Ag-Cu, Cu-Cu2 O, Cu-Zn, Cu-P, Ni-B, Ni-Mn-Pd, Ni-P, Pd-Ni 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다. 상기 접합층(176)의 두께는 5~9㎛로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 전도성 지지부재(178)는 전도성 기판을 포함한다. 상기 전도성 지지부재(178)은 베이스 기판 또는 전도성 지지 부재로서, 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W) 중에서 적어도 하나로 구현될 수 있다. 또한 상기 전도성 지지부재(178)는 캐리어 웨이퍼로서, Si, Ge, GaAs, ZnO, SiC, SiGe, Ga2O3, GaN와 같은 기판으로 구현될 수 있다. 또는 상기 전도성 지지부재(178)는 전도성 시트로 구현될 수 있다. 상기 전도성 지지부재(178)는 30~300㎛로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 2 및 도 3과 같이, 발광 구조층(135)의 내부에는 상기 제1전극층(150)의 하면부터 상기 제1반도체층(111)의 하면(115)까지 관통되는 복수의 제1홀(141)이 형성되며, 상기 복수의 제1홀(141)의 내측 둘레에는 절연층(161)이 배치되며, 상기 절연층(161)의 내측 둘레에는 접촉 전극(171)이 배치된다. 도 1과 같이, 상기 복수의 제1홀(141)은 칩의 상면 면적의 1%-20% 사이의 면적으로 형성될 수 있으며, 그 개수는 1개-50개 범위로 형성될 수 있다. 또한 인접한 제1홀(141)간의 간격은 동일한 간격이거나, 적어도 하나가 다른 간격으로 배치될 수 있다. 상기 패드(151)가 형성된 패드영역(137)과 제1홀(141) 간의 간격(G1)은 전류 확산을 위해 이격시켜 줄 수 있다.
도 3과 같이, 상기 제1반도체층(111)의 두께(T1)는 1 ㎛ 이상 예컨대, 1-5㎛ 범위로 형성될 수 있으며, 상기 제2반도체층(113)의 두께(T2)는 0.5 ㎛ 이상 예컨대, 0.5㎛-3㎛ 범위로 형성될 수 있다.
상기 절연층(161)의 일부(162)는 상기 제1전극층(150)의 아래에 배치되어 상기 제1전극층(150)과 제2전극층(170) 사이를 절연시켜 준다. 상기 절연층(161)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 물질로 형성될 수 있다.
상기 접촉 전극(171)은 상기 제2전극층(170)의 일부가 돌출된 구조로서, 상기 제1반도체층(111)의 하면(115)과 접촉된다. 상기 제1반도체층(111)의 하면(115)은 GaN계 반도체층인 경우, Ga-face가 된다. 상기 제1홀(141)의 둘레 면은 연직 방향에 대해 수직한 제1내측면(41)과 경사진 제2내측면(42)을 포함한다.
상기 제1내측면(41)은 상기 발광 구조층(135)의 하면에 대해 제1각도(θ1)로 경사지며, 상기 제2내측면(42)은 상기 발광 구조층(135)의 하면에 대해 상기 제1각도(θ1)와 다른 제2각도(θ2)로 형성되며, 상기 제1각도(θ1)는 둔각으로서, 90도<θ1<180도 사이의 범위 예컨대, 100도-130도 범위로 형성될 수 있다. 상기 제2각도(θ2)는 상기 제1각도(θ1)보다 작거나, 직각 또는 30도<θ1<90도 사이의 범위로 형성될 수 있다.
상기 제1내측면(41)의 높이(T3)는 0.5㎛ 이상으로 형성될 수 있으며, 상기 제2내측면(42)의 높이(T5)는 상기 제1내측면(41)의 끝단부터 제2도전형 반도체층(130)의 하면까지의 거리이다. 상기 제1내측면(41)은 상기 활성층(120)의 상면으로부터 소정 거리(T4)로 이격되거나, 이격되지 않을 수 있다. 상기의 거리(T4)가 적을수록 상기 활성층(120)의 발광 면적을 줄어드는 것을 최소화할 수 있다. 즉, 상기 제1내측면(41)의 높이(T3)는 활성층(120)의 상면까지 형성될 수 있으며, 이 경우 상기 제2내측면(42)의 높이(T5)는 상기 활성층(120)의 상면과 상기 제2도전형 반도체층(130)의 하면까지일 수 있다.
상기 제1홀(41) 중에서 상기 제1내측면(41)이 배치된 상부 너비(D1)는 서로 동일하게 형성되거나, 하 방향으로 갈수록 좁아지는 너비로 형성될 수 있다. 상기 제1홀(41) 중에서 상기 제2내측면(42)이 배치된 하부 너비는 상기 상부 너비(D1) 이상으로 형성되며, 하 방향(예: 발광 구조층의 하면 방향)으로 진행할수록 점차 넓어지게 된다. 상기의 상부 너비(D1)는 접촉 전극(171)과의 접촉을 위해 수 십㎛ 이상 예컨대, 10㎛ 이상으로 형성될 수 있다.
상기 활성층(120)부터 상기 제1홀(141)의 끝단 즉, 제1반도체층(111)의 하면(115)까지의 높이는 상기 제2반도체층(113)의 두께(T2)이거나, 0.5㎛ 이상 예컨대, 0.5㎛-3㎛ 범위로 형성될 수 있다.
상기 제1홀(141)은 제1전극층(150) 내에 관통되어 배치되며, 상기 발광 구조층(135)의 하면부터 상기 제1전극층(150)의 하면 사이에는 원 또는 다각형 형상으로 형성될 수 있다.
도 4의 (A)-(C)를 참조하면, 제1홀(141)의 상단 형상은 원형, 사각형 또는 육각형과 같은 다각형 형태로 형성될 수 있다. 여기서, 상기의 제1홀(141)의 상부 형상은 도 3에 도시된 제1반도체층(111)에 인접한 제1홀(141)의 형상이다.
도 5를 참조하면, 제1홀의 하단 형상은 도 3의 제2도전형 반도체층(130) 내에 형성된 제1홀 형상으로서, 육각형 구조로 형성될 수 있다. 상기 제1홀(141)의 하단 너비(D3)은 상기의 상단 너비(D1)보다 넓게 형성될 수 있으며, 제2홀(143)의 너비(D2)는 상기 상단 너비(D1)과 동일하거나 다를 수 있으며, 이에 대해 한정하지는 않는다.
도 3을 참조하면, 제1실시 예는 제1홀(141)의 제1내측면(41)의 높이만큼 상기 제2내측면(42)의 경사진 구조로 인한 활성층(120)의 면적이 감소되는 것을 줄여줄 수 있다. 또한 상기 제1홀(141)을 형성하기 위한 메사 에칭을 수행하지 않기 때문에, 상기의 활성층(120)과 그 주변의 층들에 손해를 주는 것을 줄여줄 수 있다.
도 6 및 도 7은 제2실시 예로서, 발광 소자의 측 단면도 및 그 B-B 측 단면도이다. 제2실시 예를 설명함에 있어서, 제1실시 예와 동일한 구성은 제1실시 예를 참조하기로 한다.
도 6 및 도 7을 참조하면, 발광 소자는 발광 구조층(135)의 상면 예컨대, 제1반도체층(111)의 상면에 광 추출 구조(112)가 배치되며, 상기 광 추출 구조(112)는 요철 패턴을 포함할 수 있다. 상기 발광 구조층(135)의 표면에 보호층(190)이 배치되며, 상기 보호층(190)은 절연 물질로 형성될 수 있다. 상기 보호층(190)의 일부(192)는 상기 제1반도체층(111)의 광 추출 구조(112)에 의해 요철 패턴으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 구조층(135)의 너비는 상기 제1전극층(150)의 너비보다 좁게 형성될 수 있으며, 상기 제1전극층(150)의 상면 둘레(138)는 상기 발광 구조층(135)의 측면보다 더 외측으로 노출될 수 있다. 상기 패드(151)는 상기 발광 구조층(135)의 적어도 한 외측면을 따라 배치될 수 있으며, 상기 패드(151)와 이로부터 연장된 전극 패턴(156)은 상기 발광 구조층(135)에 대해 서로 반대측에 배치되거나, 서로 인접한 측면에 배치되어, 전류를 확산시켜 줄 수 있다. 상기의 전극 패턴(156)은 도 6과 같은 연속적인 루프 형상 또는 불연속적인 루프 형상을 갖고 제1전극층(150)의 오믹층(148), 반사층(152) 및 확산층(154) 중 적어도 하나와 접촉될 수 있다.
도 8 및 도 9는 제3실시 예에 따른 발광 소자의 평면도 및 그 측 단면도이다. 제3실시 예의 일부 구성은 상기에 개시된 실시 예를 참조하기로 한다.
도 8 및 도 9를 참조하면, 보호층(190)의 일부(192)는 제1반도체층(111)의 광 추출 구조에 의해 불규칙한 요철 구조로 형성될 수 있다. 제1전극층(150)의 확산층(154)는 접촉부(155)는 발광 구조층(135)의 하면으로부터 이격될 수 있다.
도 10은 도 1의 변형 예를 나타낸 도면이다. 도 10을 참조하면, 패드(151)는 복수를 포함하며, 상기 복수의 패드(151)는 서로 이격될 수 있다. 예컨대, 복수의 패드(151)는 서로 다른 측면에 인접하게 배치되거나, 서로 마주보는 영역에 배치되거나, 대각선 방향에 배치될 수 있으며, 이에 대해 한정하지는 않는다.
도 11은 제4실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 제4실시 예의 일부 구성 요소는 상기에 개시된 실시 예의 설명을 참조하기로 한다.
도 11를 참조하면, 발광 소자는 접촉 전극(171)과 패드(151) 사이의 거리가 칩의 1/2 이상 이격될 수 있다. 또한 제1홀(141)이 MⅹN 의 열로 배치되지 않고, 1ⅹN 또는 Mⅹ1의 열로 배열될 수 있다(M, N는 2이상의 자연 수).
도 12는 제5실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 제5실시 예의 일부 구성은 상기에 개시된 실시 예를 참조하기로 한다.
도 12를 참조하면, 발광 소자는 제1홀(141)의 둘레에서 서로 다른 반도체층들이 수평 방향 즉, 발광 구조층(135)의 두께에 직교하는 수평 방향으로 서로 오버랩되게 배치되다. 예를 들면, 제2반도체층(113)의 내측면(114)에 활성층(120)과 제2도전형 반도체층(130) 중 적어도 하나가 수평 방향으로 오버랩될 수 있다. 이러한 오버랩된 영역에서도 광이 발생될 수 있으며, 광 추출 효율을 개선시켜 줄 수 있다.
상기 제1도전형 반도체층(110)의 제2반도체층(113)의 내측면(114)에는 상기 활성층(120)의 내측부(122)가 형성되며, 상기 활성층(120)의 내측면(124) 상에는 제2도전형 반도체층(130)의 내측부(132)가 형성된다. 상기 활성층(120)의 내측부(122)와 상기 제2도전형 반도체층(130)의 내측부(132)는 수평 방향으로 오버랩되게 배치된다.
상기 활성층(120)의 내측부(122)의 두께는 상기 활성층(120)의 두께의 1/3~1/6의 비율 또는 5~80% 범위로 형성될 수 있다. 상기 제2도전형 반도체층(130)의 내측부(132)의 두께는 상기 제2도전형 반도체층(130) 의 두께의 1/3~1/6의 비율 또는 5~80% 범위로 형성될 수 있다.
도 13은 제6실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 제6실시 예의 일부 구성은 상기에 개시된 실시 예를 참조하기로 한다.
도 13을 참조하면, 발광 소자는 제1홀(141)의 둘레에서 제2도전형 반도체층(130)의 내측부(132)가 활성층(120)의 내측면(124)에 적층된다. 상기 활성층(120)의 내측부(122)와 상기 제2도전형 반도체층(130)의 내측부(132)는 발광 구조층(135)의 두께 방향에 대해 직교하는 수평 방향으로 오버랩되게 배치된다. 상기 제2도전형 반도체층(130)의 내측부(132)의 두께는 상기 활성층(120)의 두께의 1/3~1/6의 비율로 형성될 수 있다.
도 14는 제7실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 제7실시 예의 일부 구성은 상기에 개시된 실시 예를 참조하기로 한다.
도 14를 참조하면, 제1반도체층(114)의 하면(116)은 러프한 면으로 형성될 수 있으며, 접촉 전극(171)과의 접촉된다. 상기의 러프한 면은 접촉 전극(171)과의 접촉 면적을 개선시켜 줄 수 있으며, 입사되는 광의 임계각을 변화시켜 주어 광 추출 효율을 개선시켜 줄 수 있다.
상기 패드(158)는 연결부(157)와 연결되고, 상기 연결부(157)의 일부(157A)는 상기 확산층(154)의 접촉부(155)와 연결될 수 있다. 상기 패드(158)는 상기 제1도전형 반도체층(110) 위에 배치되며, 상기 패드(158)는 상기 보호층(190)의 상면에 접촉된다. 상기 패드(158)를 상기 제1도전형 반도체층(110) 위에 배치함으로써, 칩의 외측벽과 발광 구조층(135)의 외 측벽 간의 거리(D4)가 도 1에 비해 감소될 수 있다. 이에 따라 칩 크기에 비해 활성층(120)의 면적을 극대화할 수 있다.
도 15는 제8실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 제8실시 예의 일부 구성은 상기에 개시된 실시 예를 참조하기로 한다.
도 15를 참조하면, 발광 소자는 발광 구조층(235), 상기 발광 구조층(235)의 아래에 배치된 제1전극층(250), 상기 발광 구조층(235)의 내에 복수의 제1홀(241), 절연층(261), 상기 발광 구조층(235)의 아래에 배치되며 일부가 상기 제1홀(241)에 배치된 접촉 전극(271)을 갖는 제2전극층(270), 및 일부 영역(237)에 배치된 패드(251)를 포함한다.
상기 발광 구조층(235)은 제1반도체층(211) 및 제2반도체층(213)을 갖는 제1도전형 반도체층(210), 활성층(220) 및 제2도전형 반도체층(230)을 포함한다. 상기 발광 구조층(235) 상에는 버퍼층 또는 언도프드 반도체층 중 적어도 하나를 포함하는 제3반도체층(205)이 배치될 수 있으며, 이에 대해 한정하지는 않는다.
보호층(290)은 상기 발광 구조층(235)의 표면에 형성되며, 그 일부(292)는 러프한 면으로 형성될 수 있다.
상기 제1전극층(250)은 오믹층(248), 반사층(252), 확산층(254)을 포함하며, 상기 제2전극층(270)은 오믹층(272), 본딩층(274) 및 전도성 지지부재(278) 중 적어도 하나를 포함한다. 상기 제1 및 제2전극층(250,270) 사이에는 절연층(261)의 일부(262)가 배치되어, 서로 절연시켜 준다. 상기 오믹층(272)의 접촉 전극(271)은 발광 구조층(235)의 제1홀(241) 내에 배치되며, 상기 접촉 전극(271)은 절연층(261)의 제2홀(243) 내에 배치된다.
도 16은 제9실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 제9실시 예의 일부 구성은 상기에 개시된 실시 예를 참조하기로 한다.
도 16을 참조하면, 발광 소자는 발광 구조층(235) 상에 제3반도체층(205)이 배치되며, 상기 제3반도체층(205)은 버퍼층, 저 전도층, 언도프드 반도체층 중 적어도 한 층을 포함할 수 있다. 상기 제3반도체층(205)의 상면에는 요철 패턴과 같은 광 추출 구조(206)가 형성될 수 있다.
확산층(254)의 접촉부(255)는 활성층(220)의 외 측벽에 인접하게 배치되도록 상기 확산층(254)의 상면으로부터 소정 높이(D5)로 돌출된다.
도 17은 제10실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 제10실시 예의 일부 구성은 상기에 개시된 실시 예를 참조하기로 한다.
도 17을 참조하면, 발광 소자는 발광 구조층(335), 상기 발광 구조층(335)의 아래에 배치된 제1전극층(350,355), 상기 발광 구조층(335)의 내에 복수의 제1홀(341), 절연층(361), 상기 발광 구조층(335)의 아래에 배치되며 일부가 상기 제1홀(341)에 배치된 접촉 전극(371)을 갖는 제2전극층(372), 및 일부 영역(337)에 패드(351)를 포함한다.
상기 발광 구조층(335)은 제1반도체층(311) 및 제2반도체층(313)을 갖는 제1도전형 반도체층(310), 활성층(320) 및 제2도전형 반도체층(330)을 포함한다. 상기 제1반도체층(311)의 상면에는 요철 패턴과 같은 광 추출 구조가 형성될 수 있다.
상기 제2전극층(372)은 오믹층 및 확산층을 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1전극층(350,355)은 전도층(350) 및 전도성 지지부재(355)를 포함하며, 상기 전도층(350)은 오믹 물질, 반사층과 같은 복수의 금속층을 포함할 수 있다.
상기 제2전극층(372)은 오믹층, 확산층을 포함할 수 있으며, 접촉 전극(371)에 의해 제1반도체층(311)과 접촉된다. 상기 제2전극층(372)의 접촉부에는 패드(355)가 접촉된다.
절연층(361)은 제1홀(341) 내에 배치되며 접촉 전극(371)의 둘레를 커버하게 된다. 또한 절연층(361)의 일부(362)는 제2전극층(372)과 제1전극층(350,355) 사이를 절연시켜 준다.
도 18은 제11실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 상기 제11실시 예의 일부 구성은 제11실시 예를 참조하기로 한다.
도 18을 참조하면, 발광 소자는 제1반도체층(311)의 하면(315)이 미세 요철과 같은 러프니스로 형성된다. 상기 러프니스는 광 추출 효율과 접촉 전극(371)과의 접착력을 개선시켜 줄 수 있다. 상기 제1반도체층(311)의 상면은 요철 패턴과 같은 광 추출 구조(312)가 형성될 수 있다.
보호층(390)은 상기 발광 구조층(335)의 표면에 형성되거나, 패드(351)와 발광 구조층(335)의 외 측벽 사이에 배치될 수 있다.
도 19는 제12실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 제12실시 예는 상기의 실시 예를 참조하기로 한다.
도 19를 참조하면, 발광 소자는 발광 구조층(435), 상기 발광 구조층(435)의 아래에 배치된 제1전극층(450), 상기 발광 구조층(435)의 내에 복수의 제1홀(441), 절연층(461), 상기 발광 구조층(435)의 아래에 배치되며 일부가 상기 제1홀(441)에 배치된 접촉 전극(471)을 갖는 제2전극층(470), 및 일부 영역(437)에 배치된 패드(451)를 포함한다.
상기 발광 구조층(435)은 제1반도체층(411) 및 제2반도체층(413)을 갖는 제1도전형 반도체층(410), 활성층(420) 및 제2도전형 반도체층(430)을 포함한다.
상기 제1전극층(450)은 오믹층(448), 반사층(452), 확산층(454)을 포함하며, 상기 확산층(454)의 접촉부(455)는 발광 구조층(435)의 센터 영역에 배치된 오목부(437)에 배치된다. 상기 오목부(437)은 발광 구조층(435)이 에칭된 영역으로서, 상기 오목부(437)의 아래에 상기 확산층(454)의 접촉부(455)가 배치되며, 상기 접촉부(455) 상에는 패드(451)가 배치된다. 상기 발광 구조층(435)의 일부 영역(437)의 둘레에는 보호층(490)이 배치되어, 발광 구조층(435)의 내 측벽들과의 접촉을 차단하게 된다.
상기 제2전극층(470)은 오믹층(472), 전도성 지지부재(476) 중 적어도 하나를 포함한다. 상기 제1 및 제2전극층(450,470) 사이에는 절연층(461)의 일부(462)가 배치되어, 서로 절연시켜 준다. 상기 오믹층(472)의 접촉 전극(471)은 발광 구조층(435)의 제1홀(441) 내에 배치되며, 발광 구조층(435)의 내 측면들과 절연된다.
도 20 내지 도 28은 도 2의 발광 소자의 제조 과정을 나타낸 도면이다.
도 20을 참조하면, 성장 기판(101)은 성장 장비에 로딩되고, 그 위에 II족 내지 VI족 원소의 화합물 반도체를 이용하여 층 또는 패턴 형태로 형성될 수 있다.
상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 성장 기판(101)은 도전성 기판 또는 절연성 기판 등을 이용한 성장 기판이며, 예컨대, 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다. 이러한 성장 기판(101)의 상면에는 렌즈 형상 또는 스트라이프 형상의 요철 패턴이 형성될 수 있다. 또한 상기 성장 기판(101) 위에는 버퍼층(102)이 형성될 수 있다. 상기 버퍼층(102)은 상기 성장 기판(101)과 질화물 반도체층 사이의 격자 상수의 차이를 줄여주게 되며, 그 물질은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 선택될 수 있다. 상기 버퍼층(102) 상에는 언도프드 반도체층이 형성될 수 있으며, 상기 언도프드 반도체층은 도핑하지 않는 GaN계 반도체로 형성될 수 있으며, n형 반도체층보다 저 전도성의 반도체층으로 형성될 수 있다.
상기 버퍼층(102) 위에는 제 1반도체층(111)이 형성되고, 상기 제 1반도체층(111) 위에는 마스크 패턴(103)이 형성된다. 상기 마스크 패턴(103)은 도 1의 제1홀과 대응되는 영역에 배치된다. 상기 마스크 패턴(103)의 두께는 0.5㎛~3㎛ 범위로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1반도체층(111)은 n형 반도체층으로 형성될 수 있다.
도 21을 참조하면, 상기 제1반도체층(111) 상에 제2반도체층(113)이 형성되며, 상기 제2반도체층(113)은 n형 반도체층으로 형성될 수 있다. 상기 제1 및 제2반도체층(111,113)은 제1도전형 반도체층(110)이 된다. 여기서, 상기 제2반도체층(113)은 상기 마스크 패턴(103)의 두께이거나, 상기 마스크 패턴(103)의 두께보다 더 두껍게 형성될 수 있다. 이러한 마스크 패턴(103)의 두께와 상기 제2반도체층(113)의 두께에 따라 제1홀(141)의 둘레 면에 배치된 제1내측면(도 3의 41)과 제2내측면(도 3의 42)의 높이가 결정될 수 있다.
상기 제2반도체층(113) 상에는 활성층(120)이 형성되며, 상기 활성층(120) 위에는 제2도전형 반도체층(130)이 순차적으로 적층된다. 상기의 각 반도체층의 위 또는 아래에는 다른 층이 더 배치될 수 있으며, 예컨대 III족-V족 화합물 반도체층을 이용하여 초격자 구조로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1 및 제2반도체층(111,113)은 제1도전형 도펀트가 도핑된 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 예를 들면, 상기 제1 및 제2반도체층(111,113)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다. 상기 제1 및 제2반도체층(111,113)은 n형 반도체층일 수 있으며, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함한다. 상기 제1 및 제2반도체층(111,113)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1 및 제2반도체층(111,113) 중 적어도 하나는 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 서로 다른 두 층을 교대로 배치된 초격자 구조를 포함할 수 있다.
상기 활성층(120)은 단일 양자 우물 구조, 다중 양자 우물 구조, 양자선(Quantum wire)구조 또는 양자점(Quantum dot)구조를 포함할 수도 있다. 상기 활성층(120)은 III족-V족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기로 형성될 수 있다. 상기 우물층은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성되며, 상기 장벽층은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다. 상기 장벽층은 상기 우물층의 밴드 갭보다 높은 밴드 갭을 갖는 물질로 형성될 수 있다.
상기 활성층(120)과 제1도전형 반도체층(110) 사이에는 제1클래드층이 형성될 수 있으며, 상기 제1클래드층은 제1도전형의 GaN계 반도체 또는 상기 활성층(120)의 물질보다 밴드 갭이 높은 물질로 형성될 수 있다. 상기 장벽층의 밴드 갭은 상기 우물층의 밴드 갭보다 높게 형성될 수 있으며, 상기 제1클래드층의 밴드 갭은 상기 장벽층의 밴드 갭보다 높게 형성될 수 있다.
상기 활성층(120)은, 예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, 및 InGaN 우물층/InGaN 장벽층의 주기 중 적어도 하나의 주기를 포함할 수 있다.
상기 활성층(120)과 제2도전형 반도체층(130) 사이에는 제2클래드층이 배치되며, 상기 제2클래드층은 n형 GaN계 반도체로 형성될 수 있으며, 상기 제2클래드층의 밴드 갭은 상기 장벽층의 밴드 갭보다 높게 형성될 수 있다.
상기 활성층(120) 위에는 상기 제2도전형 반도체층(130)이 형성되며, 상기 제 2도전형 반도체층(130)은 제2도전형 도펀트가 도핑된 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형 반도체층(130)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다.
상기 제2도전형 반도체층(130)이 p형 반도체층일 수 있으며, 상기 제2도전형 도펀트는 Mg, Zn 등과 같은 p형 도펀트를 포함한다. 상기 제2도전형 반도체층(130)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
상기 제2도전형 반도체층(130)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 서로 다른 두 층을 교대로 배치된 초격자 구조를 포함할 수 있다.
상기 제1도전형 반도체층(110), 상기 활성층(120) 및 상기 제2도전형 반도체층(130)은 발광 구조층(135)으로 정의될 수 있다. 또한 상기 제2도전형 반도체층(130) 위에는 제3도전형 반도체층 예컨대, 제2도전형과 반대의 극성을 갖는 반도체층이 형성될 수 있다. 이에 따라 상기 발광 구조층(135)은 n-p 접합, p-n 접합, n-p-n 접합, p-n-p 접합 구조 중 적어도 하나가 형성될 수 있다. 이하의 설명에서는 발광 구조층(135)의 최상층에는 제2도전형 반도체층(130)이 배치된 구조를 일 예로 설명하기로 한다.
상기 마스크 패턴(103)이 배치된 상기 발광 구조층(135)의 영역 내에는 제1홀(141)이 형성되며, 상기 제1홀(141)의 둘레 면은 상기 마스크 패턴(103)의 두께까지는 상기 마스크 패턴(103)의 측면과 접촉하게 되며, 상기 마스크 패턴(103)부터 상기 제2도전형 반도체층(130)의 상면까지 제2각도(θ2) 예컨대, 상기 발광 구조층(135)의 상면에 대해 둔각의 각도로 형성된다.
상기 제1홀(141)의 둘레 중에서 제2반도체층(113)의 내 측면이 서로 다른 각도로 형성될 수 있다. 예컨대, 마스크 패턴(103)이 배치된 제1홀(141)의 하부 둘레는 상기의 제2각도(θ2)보다 작은 각도로 형성될 수 있고, 상기 마스크 패턴(103)의 상부 둘레에는 질화물 반도체층의 결정 면에 따라 성장됨으로써 제2각도(θ2)로 형성될 수 있다. 또한 상기의 제1반도체층(111)이 상기 제1홀(141)에 의해 노출됨으로써, 별도의 에칭 과정 예컨대, 건식 에칭을 수행하지 않게 되므로, 상기 활성층(120)의 손해를 방지할 수 있다.
도 22를 참조하면, 상기 마스크 패턴(103) 상에는 보호 패턴(103A)이 형성되며, 상기 보호 패턴(103A)은 상기 마스크 패턴과 동일한 재질로 형성될 수 있다. 상기 보호 패턴(103A)은 상기 마스크 패턴(103A)를 제거한 후 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 보호 패턴(103A)은 상기 제2도전형 반도체층(130)의 상면보다 더 높게 형성되어, 제1전극층의 형성을 가이드하게 된다.
도 23을 참조하면, 상기 제2도전형 반도체층(130) 상에는 오믹층(148), 반사층(152), 확산층(154)을 포함하는 제1전극층(150)이 형성된다. 상기 제1전극층(150)은 하 스퍼터 방식 또는 증착 방식으로 형성할 수 있으며, 이에 대해 한정하지는 않는다. 상기 오믹층(148)은 발광 구조층(135)의 상면에 오믹 접촉되며, 상기 반사층(152)은 상기 오믹층(148)의 상에 접촉되어 상기 오믹층(148)을 통해 입사된 광을 반사시켜 주며, 상기 확산층(154)은 상기 반사층(152) 상에 배치되며 공급되는 전원을 확산시켜 상기 반사층(152)에 공급하게 된다.
상기 확산층(154)의 접촉부(155)는 상기 반사층(152) 및 상기 전도층(148)의 측면을 통해 상기 제2도전형 반도체층(130)의 상면에 접촉될 수 있다.
도 23 및 도 24를 참조하면, 상기의 마스크 패턴(103) 및 보호 패턴(103A)를 제거하게 되면, 상기 발광 구조층(135) 및 제1전극층(150)의 내부에는 상기 마스크 패턴(103)에 대응되는 영역에 복수의 제1홀(141)이 노출되며, 상기 제1홀(141)의 깊이는 상기 제1반도체층(111)의 일부가 노출되는 정도의 깊이이다. 상기 제1홀(141)에 의해 상기 제1반도체층(111)의 노출된 면(115)은 Ga-face로서, 평탄한 면이거나 요철 면으로 형성될 수 있다. 이러한 방식으로 제1홀(141)을 형성함으로써, 제1반도체층(111)을 노출하기 위해 별도로 진행되는 메사 에칭과 같은 공정을 수행하지 않아도 되므로, 활성층(120)에 손해를 감소시켜 줄 수 있다.
상기 제1홀(141) 상에는 절연층(161)이 형성되며, 상기 절연층(161)의 일부(162)는 상기 제1전극층(150) 상에 형성된다. 상기 절연층(161)은 스퍼터 방식 또는 증착 방식으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1전극층(150)과 상기 발광 구조층(135)과 대응되는 둘레 면에 형성된다. 상기 제1홀(141)에 채워진 상기 절연층(161)은 드릴 공정에 의해 제2홀(143)을 형성할 수 있다.
도 24 및 도 25를 참조하면, 상기 절연층(161) 상에는 제2전극층(170)이 형성되며, 상기 제2전극층(170)의 접촉 전극(171)은 상기 제2홀(143)에 배치되며, 상기 절연층(161) 및 그 일부(162)에 의해 다른 물질과 차단된다. 상기 제2전극층(170)의 접촉 전극(171)은 상기 제1반도체층(111)의 상면(115)에 오믹 접촉된다.
상기 제2전극층(170)은 오믹층(172), 접합층(176) 및 전도성 지지부재(178) 중 적어도 하나를 포함한다.
상기 오믹층(172) 및 상기 접합층(176)은 스퍼터링 방식, 도금 방식, 증착 방식, 프린팅 방식 중 적어도 하나로 형성될 수 있다. 상기 오믹층(172)은 금속, 금속 질화물, 금속 산화물 중 적어도 하나를 포함하며, 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Cr, Ti, Co, Ge, Cu, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다.
상기 접합층(176)은 상기 오믹층(172) 상에 배치되며, 베리어 금속 또는 본딩 금속일 수 있으며, 예컨대, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다. 상기 접합층(176)은 증착 방식, 스퍼터링 방식, 도금 방식 중 적어도 하나로 형성되거나, 전도성 시트로 부착될 수 있다. 상기 접합층(176)의 두께는 5~9㎛로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 접합층(176)은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
상기 전도성 지지부재(178)는 상기 접합층(176) 상에 배치되며, 베이스 기판으로서, 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W) 등 중에서 적어도 하나로 구현될 수 있다. 또한 상기 전도성 지지부재(178)는 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC, SiGe, Ga203, GaN 등) 등으로 구현될 수 있고, 보드의 회로 패턴이나 패키지의 리드 프레임 상에 솔더로 접착된다. 상기 전도성 지지부재(178)의 두께는 30㎛ 이상으로 형성될 수 있다.
도 26 및 도 27을 참조하면, 성장 기판(101)은 물리적 또는/및 화학적 방법으로 제거될 수 있다. 상기 성장 기판(101)의 제거 방법은 레이저 리프트 오프(LLO: Laser Lift Off) 과정으로 제거하게 된다. 즉, 상기 성장 기판(101)에 일정 영역의 파장을 가지는 레이저를 조사하는 방식으로 상기 성장 기판(101)을 리프트 오프하게 된다. 또는 상기 성장 기판(101)과 상기 제 1도전형 반도체층(110) 사이에 배치된 버퍼층(102)을 습식 식각 액을 이용하여 제거하여, 상기 성장 기판(101)을 분리할 수도 있다. 상기 성장 기판(101)이 제거되고 상기 버퍼층(102)을 에칭하거나 폴리싱하여 제거함으로써, 상기 제 1반도체층(111)의 상면이 노출될 수 있다. 상기 제1반도체층(111)의 상면은 N-face로서, 상기 성장 기판에 더 가까운 면일 수 있다.
상기 제1도체층(111)의 상면은 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 등의 방식으로 에칭하거나, 폴리싱 장비로 연마할 수 있다.
제1에칭을 수행하여 상기 발광 구조층(135)의 둘레 즉, 칩과 칩 사이의 경계 영역(137)인 채널 영역 또는 아이솔레이션 영역이 제거될 수 있고, 상기 확산층(154)의 접촉부(155)를 노출시켜 준다. 상기 제1에층은 습식 에칭 또는/및 건식 에칭을 포함한다.
상기 제1반도체층(111)의 상면은 광 추출 구조로 형성될 수 있으며, 상기 광 추출 구조는 러프니스 또는 패턴으로 형성될 수 있다. 상기 광 추출 구조)는 습식 또는 건식 에칭 방식에 의해 형성될 수 있다.
도 28을 참조하면, 상기 확산층(154)의 접촉부(155) 상에는 패드(151)가 형성될 수 있다. 상기 패드(151)는 상기 접촉부(155) 상에서 활성층(120) 방향으로 돌출된다.
또한 발광 구조층(135)의 표면에는 보호층이 더 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 패드(151)는 와이어로 본딩된 부분으로서, 발광 구조층(135)의 소정 부분에 배치될 수 있으며, 하나 또는 복수로 형성될 수 있다.
도 29는 도 12의 발광 소자의 제조 과정의 일 예를 나타낸 도면이다. 상기의 도 12의 제조 과정은 도 2의 제조 과정의 참조하기로 하며, 다른 부분만을 설명하기로한다.
도 29를 참조하면, 제1도전형 반도체층(110)의 제1반도체층(111) 상에 마스크 패턴(103)이 배치되고, 상기 제2반도체층(113)을 형성한 다음, 활성층(120) 및 제2도전형 반도체층(130)을 형성하게 된다. 이때 상기 활성층(120)의 내측부(122)는 상기 제1홀(141)의 둘레에 배치된 상기 제2반도체층(113)의 내측면(114) 상에 형성되고, 상기 제2도전형 반도체층(130)의 내측부(132)는 상기 제1홀(141)의 둘레에 배치된 상기 활성층(120)의 내측면(124) 상에 형성된다. 이후의 제조 공정은 도 22 내지 도 29의 예를 참조하기로 한다.
상기 제1홀(141) 내에는 활성층(120)의 내측부(122)와 제2도전형 반도체층(130)의 내측부(132)가 배치됨으로써, 상기 활성층(120)의 내측을 보호할 수 있으며, n-p접합 또는 p-n접합 구조를 가질 수 있다.
상기와 같은 발광 소자는 패키징된 후 보드 상에 탑재되거나, 보드 상에 탑재될 수 있다. 이후 상기에 개시된 실시 예(들)의 발광 소자를 갖는 발광 소자 패키지 또는 발광 모듈을 설명하기로 한다.
도 30는 제13실시 예에 따른 발광 소자 패키지의 단면도이다.
도 30을 참조하면, 발광 소자 패키지(500)는 몸체(515)와, 상기 몸체(515)에 배치된 제1 리드 프레임(521) 및 제2리드 프레임(523)과, 상기 몸체(515)에 배치되어 상기 제1리드 프레임(521) 및 제2리드 프레임(523)과 전기적으로 연결되는 실시 예에 따른 발광 소자(501)와, 상기 발광 소자(501)를 포위하는 몰딩 부재(531)를 포함한다.
상기 몸체(515)는 실리콘과 같은 도전성 기판, PPA 등과 같은 합성수지 재질, 세라믹 기판, 절연 기판, 또는 금속 기판(예: MCPCB)을 포함하여 형성될 수 있다. 상기 몸체(515)는 상기 발광 소자(100)의 주위에 상기 캐비티 구조에 의해 경사면이 형성될 수 있다. 상기 몸체(31)는 상부가 개방된 오목한 캐비티(517)을 갖는 반사부(513)과 상기 반사부(513)를 지지하는 지지부(511) 구조를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 몸체(515)의 캐비티(517) 내에는 리드 프레임(521,523) 및 상기 발광 소자(501)이 배치되며, 상기 발광 소자(100)는 제2리드 프레임(523) 위에 탑재되고 연결부재(503)로 제1리드 프레임(521)과 연결될 수 있다. 상기 제1리드 프레임(521) 및 제2리드 프레임(523)은 서로 전기적으로 분리되며, 상기 발광 소자(501)에 전원을 제공한다. 상기 연결 부재(503)은 와이어로 구현될 수 있다. 또한, 상기 제1리드 프레임(521) 및 제2 리드 프레임(523)은 상기 발광 소자(501)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(501)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다. 상기 제1리드 프레임(521)의 리드부(522) 및 상기 제2리드 프레임(523)의 리드부(524)는 몸체(515)의 하면에 배치될 수 있다.
상기 제1 및 제2리드 프레임(521,523)은 금속 재질, 예를 들어, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나를 포함할 수 있다. 또한, 상기 제1, 2리드 프레임(521,523)은 다층 구조를 가지도록 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1 및 제2리드 프레임(521,523)의 두께는 0.3mm~1.5mm일 수 있으며, 예컨대 0.3mm~0.8mm를 포함한다.
상기 몰딩부재(531)는 실리콘 또는 에폭시와 같은 수지 재질을 포함하며, 상기 발광 소자(501)를 포위하여 상기 발광 소자(501)를 보호할 수 있다. 또한, 상기 몰딩부재(531)에는 형광체가 포함되어 상기 발광 소자(531)에서 방출된 광의 파장을 변화시킬 수 있다. 상기 형광체는 YAG, TAG, Silicate, Nitride, Oxy-nitride 계 물질 중에서 선택적으로 형성될 수 있다. 상기 형광체는 적색 형광체, 황색 형광체, 녹색 형광체 중 적어도 하나를 포함한다.
상기 몰딩 부재(531) 위에는 렌즈가 배치될 수 있으며, 상기 렌즈는 상기 몰딩 부재(531)와 접촉되거나 비 접촉되는 형태로 구현될 수 있다. 상기 렌즈는 오목 또는 볼록한 형상을 포함할 수 있다.
도 31은 상기의 발광 소자를 갖는 제14실시예에 따른 발광소자 패키지의 사시도를 나타내며, 도 32는 도 31의 발광소자의 측 단면도이다.
도 31 및 도 32를 참조하면, 발광소자 패키지(600)는 오목부(660)를 갖는 몸체(610), 제1캐비티(625)를 갖는 제1리드 프레임(621), 제2캐비티(635)를 갖는 제2리드 프레임(631), 연결 프레임(646), 발광 소자들(671,672), 연결부재들(604 내지 605), 몰딩 부재(651), 및 페이스트 부재(681,682)를 포함한다. 실시 예의 설명의 위해, 상기 발광소자 패키지(600)는 제1방향의 길이가 3mm-12mm, 제1방향과 직교하는 제2방향의 길이가 3mm-12mm, 두께가 800㎛ 범위로 형성될 수 있으며, 내부에 복수의 발광 소자(671,672)이 배치된 구성을 일 예로 설명하기로 하며, 이에 대해 한정하지는 않는다.
상기 몸체(610)는 절연성, 전속성, 또는 금속성 재질 중 적어도 하나를 포함할 수 있다. 상기 몸체(610)는 폴리프탈아미드(PPA: Polyphthalamide)와 같은 수지 재질, 실리콘(Si), 금속 재질, PSG(photo sensitive glass), 사파이어(Al2O3), 인쇄회로기판(PCB) 중 적어도 하나로 형성될 수 있다. 예를 들면, 상기 몸체(610)는 폴리프탈아미드(PPA: Polyphthalamide)와 같은 수지 재질로 이루어질 수 있다.
다른 예로서, 상기 몸체(610)가 전도성을 갖는 재질로 형성되면, 상기 몸체(610)의 표면에는 절연막(미도시)이 더 형성되어 전도성의 몸체(610)와 다른 리드 프레임과의 전기적인 쇼트를 방지할 수 있다.
상기 몸체(610)의 형상은 위에서 볼 때, 삼각형, 사각형, 다각형, 원형, 또는 곡면을 갖는 형상으로 형성될 수 있다. 상기 몸체(610)는 복수의 측면부(611~614)를 포함하며, 상기 복수의 측면부(611~614) 중 적어도 하나는 상기 몸체(610)의 하면에 대해 수직하거나 경사지게 배치될 수 있다. 상기 몸체(610)는 제1 내지 제4측면부(611~614)를 그 예로 설명하며, 제1측면부(611)와 제2측면부(612)는 서로 반대측 면이며, 상기 제3측면부(613)와 상기 제4측면부(614)는 서로 반대측 면이다. 상기 제1측면부(611) 및 제2측면부(612) 각각의 길이는 제3측면부(613) 및 제4측면부(614)의 길이와 다를 수 있으며, 예컨대 상기 제1측면부(611)와 상기 제2측면부(612)의 길이(예: 단변 길이)는 상기 제3측면부(613) 및 제4측면부(614)의 길이보다 더 짧게 형성될 수 있다. 상기 제1측면부(611) 또는 제2측면부(612)의 길이는 상기 제3측면부(613) 및 제4측면부(614) 사이의 간격일 수 있으며, 상기의 길이 방향은 제2 및 제3캐비티(625,635)의 중심을 지나는 방향일 수 있다.
상기 제1리드 프레임(621) 및 제2리드 프레임(631)은 상기 몸체(610)의 하면에 배치되어 회로기판 상에 탑재될 수 있다. 다른 예로서, 상기 제1리드 프레임(621) 및 제2리드 프레임(631)은 상기 몸체(610)의 일 측면에 배치되어 회로 기판 상에 탑재될 수 있다. 상기 제1리드 프레임(621) 및 제2리드 프레임(631)의 두께는 0.2mm±0.05 mm로 형성될 수 있다. 상기의 제1 및 제2리드 프레임(621,631)은 전원을 공급하는 리드로 기능하게 된다.
상기 몸체(610)는 오목부(660)를 포함하며, 상기 오목부(660)는 상부가 개방되고, 측면과 바닥(616)으로 이루어진다. 상기 오목부(660)는 상기 몸체(610)의 상면(615)으로부터 오목한 컵 구조, 캐비티 구조, 또는 리세스 구조와 같은 형태로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 오목부(660)의 측면은 그 바닥(616)에 대해 수직하거나 경사질 수 있다. 상기 오목부(660)를 위에서 바라본 형상은 원형, 타원형, 다각형(예컨대, 사각형), 또는 모서리가 곡면인 다각형 형상일 수 있다.
상기 제1리드 프레임(621)은 상기 오목부(660)의 제1영역 아래에 배치되며, 상기 오목부(660)의 바닥(616)에 일부가 배치되고 그 중심부에 상기 오목부(660)의 바닥(616)보다 더 낮은 깊이를 갖도록 오목한 제1캐비티(625)가 배치된다. 상기 제1캐비티(625)는 상기 오목부(660)의 바닥(616)으로부터 상기 몸체(610)의 하면 방향으로 오목한 형상, 예컨대, 컵(Cup) 구조 또는 리세스(recess) 형상을 포함한다.
상기 제1캐비티(625)의 측면 및 바닥(622)은 상기 제1리드 프레임(621)에 의해 형성되며, 상기 제1캐비티(625)의 둘레 측면은 상기 제1캐비티(625)의 바닥(622)으로부터 경사지거나 수직하게 절곡될 수 있다. 상기 제1캐비티(625)의 측면 중에서 대향되는 두 측면은 동일한 각도로 경사지거나 서로 다른 각도로 경사질 수 있다.
상기 제2리드 프레임(631)은 상기 오목부(660)의 제1영역과 이격되는 제2영역에 배치되며, 상기 오목부(660)의 바닥(616)에 일부가 배치되고, 그 중심부에는 상기 오목부(660)의 바닥(616)보다 더 낮은 깊이를 갖도록 오목한 제2캐비티(635)가 형성된다. 상기 제2캐비티(635)는 상기 제2리드 프레임(631)의 상면으로부터 상기 몸체(610)의 하면 방향으로 오목한 형상, 예컨대, 컵(Cup) 구조 또는 리세스(recess) 형상을 포함한다. 상기 제2캐비티(635)의 바닥(632) 및 측면은 상기 제2리드 프레임(631)에 의해 형성되며, 상기 제2캐비티(635)의 측면은 상기 제2캐비티(635)의 바닥(632)으로부터 경사지거나 수직하게 절곡될 수 있다. 상기 제2캐비티(635)의 측면 중에서 대향되는 두 측면은 동일한 각도로 경사지거나 서로 다른 각도로 경사질 수 있다.
상기 제1캐비티(625)와 상기 제2캐비티(635)는 위에서 볼 때, 동일한 형상이거나, 서로 대칭되는 형상으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1리드 프레임(621) 및 상기 제2리드 프레임(631)의 중심부 각각은 상기 몸체(610)의 하부로 노출되며, 상기 몸체(610)의 하면과 동일 평면 또는 다른 평면 상에 배치될 수 있다.
상기 제1리드 프레임(621)은 제1리드부(623)를 포함하며, 상기 제1리드부(623)는 상기 몸체(610)의 하부에 배치되고 상기 몸체(610)의 제3측면부(613)로 돌출될 수 있다. 상기 제2리드 프레임(631)은 제2리드부(633)를 포함하며, 상기 제2리드부(633)는 상기 몸체(610)의 하부에 배치되고 상기 몸체(610)의 제3측면부(613)의 반대측 제4측면부(614)로 돌출될 수 있다.
상기 제1리드 프레임(621), 제2리드 프레임(631) 및 연결 프레임(646)은 금속 재질, 예를 들어, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나를 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다. 상기 제1, 제2리드 프레임(621,631)의 두께는 동일한 두께로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1캐비티(625) 및 상기 제2캐비티(635)의 바닥 형상은 직사각형, 정 사각형 또는 곡면을 갖는 원 또는 타원 형상일 수 있다.
상기 오목부(660)의 바닥(616)에는 연결 프레임(646)이 배치되며, 상기 연결 프레임(646)은 상기 제1리드 프레임(621)과 제2리드 프레임(631) 사이에 배치되어, 중간 연결 단자로 사용된다. 상기의 연결 프레임(646)은 제거될 수 있으며, 상기 연결 프레임(646)이 제거되면 상기 제1 및 제2발광 소자(671,672)은 제1리드 프레임(621)과 제2리드 프레임(631)에 전기적으로 연결될 수 있다.
상기 제1리드 프레임(621)의 제1캐비티(625) 내에는 제1발광 소자(671)이 배치되며, 상기 제2리드 프레임(631)의 제2캐비티(635) 내에는 제2발광 소자(672)이 배치될 수 있다.
상기 제1 및 제2발광 소자(671,672)은 가시광선 대역부터 자외선 대역의 범위 중에서 선택적으로 발광할 수 있으며, 예컨대 레드 LED 칩, 블루 LED 칩, 그린 LED 칩, 엘로우 그린(yellow green) LED 칩 중에서 선택될 수 있다. 상기 제1 및 제2발광 소자(671,672)은 II족-VI족 원소 또는 III족-V족 원소의 화합물 반도체 발광소자를 포함한다.
상기 제1발광 소자(671)은 연결부재(604)로 상기 연결 프레임(646)과 연결된다. 상기 제2발광 소자(672)은 연결부재(605)로 상기 오목부(660)의 바닥(616)에 배치된 제2리드 프레임(631)과 연결된다. 상기의 연결부재(604,605)은 와이어로 구현될 수 있다. 상기 연결 프레임(646)은 상기 제1발광 소자(671)과 상기 제2발광 소자(672)을 전기적으로 연결해 준다.
보호 소자는 상기 제1리드 프레임(621) 또는 상기 제2리드 프레임(631)의 일부 상에 배치될 수 있다. 상기 보호 소자는 싸이리스터, 제너 다이오드, 또는 TVS(Transient voltage suppression)로 구현될 수 있으며, 상기 제너 다이오드는 상기 발광 소자를 ESD(electro static discharge)로 부터 보호하게 된다. 상기 보호 소자는 제1발광 소자(671) 및 제2발광 소자(672)의 연결 회로에 병렬로 연결됨으로써, 상기 발광 소자들(671,672)을 보호할 수 있다.
상기 오목부(660), 제1캐비티(625) 및 상기 제2캐비티(635)에는 몰딩 부재(651)가 형성될 수 있다. 상기 몰딩 부재(651)는 실리콘 또는 에폭시와 같은 투광성 수지 재질을 포함하며, 단층 또는 다층으로 형성될 수 있다.
제1페이스트 부재(681)는 상기 제1발광 소자(671)과 상기 제1캐비티(625)의 바닥(622) 사이를 배치되어, 서로를 접착시켜 주고 전기적으로 연결시켜 준다. 제2페이스트 부재(682)는 상기 제2발광 소자(672)과 상기 제2캐비티(635)의 바닥(632) 사이를 배치되어, 서로를 접착시켜 주고 전기적으로 연결시켜 준다.
상기 제1 및 제2페이스트 부재(681,682)는 전도성 접착제를 포함하며, 예컨대 솔더를 포함한다.
상기 몰딩 부재(651)는 상기 발광 소자(671,672) 상으로 방출되는 빛의 파장을 변환하기 위한 형광체를 포함할 수 있으며, 상기 형광체는 상기 제1캐비티(625) 및 상기 제2캐비티(635) 중 하나 또는 모든 영역에 형성된 몰딩 부재(651)에 첨가될 수 있으며, 이에 대해 한정하지는 않는다. 상기 형광체는 발광 소자(671,672)에서 방출되는 빛의 일부를 여기시켜 다른 파장의 빛으로 방출하게 된다. 상기 형광체는 YAG, TAG, Silicate, Nitride, Oxy-nitride 계 물질 중에서 선택적으로 형성될 수 있다. 상기 형광체는 적색 형광체, 황색 형광체, 녹색 형광체 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다. 상기 몰딩 부재(651)의 표면은 플랫한 형상, 오목한 형상, 볼록한 형상 등으로 형성될 수 있으며, 예를 들면 상기 몰딩 부재(651)의 표면은 오목한 곡면으로 형성될 수 있으며, 상기 오목한 곡면은 광 출사면이 될 수 있다.
상기 오목부(660)의 둘레는 상기 오목부(660)의 바닥(616)에 대해 경사지게 형성될 수 있다. 상기 오목부(660)의 둘레는 스텝 구조로 형성되어, 몰딩 부재(651)가 넘치는 것을 방지할 수 있다.
상기 몰딩 부재(651)의 상면은 오목하거나, 볼록하거나, 플랫한 면으로 형성될 수 있다. 또한 상기 몰딩 부재(651)의 상면은 러프한 요철 면으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
실시 예의 패키지는 탑뷰 형태로 도시하고 설명하였으나, 사이드 뷰 방식으로 구현하여 상기와 같은 방열 특성, 전도성 및 반사 특성의 개선 효과가 있으며, 이러한 탑뷰 또는 사이드 뷰 방식의 발광 소자는 상기와 같이 수지층으로 패키징한 후, 렌즈를 상기 수지층 위에 형성하거나, 접착할 수 있으며, 이에 대해 한정하지는 않는다.
<조명 시스템>
실시예에 따른 발광 소자 또는 발광 소자 패키지는 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 복수의 발광 소자 또는 발광 소자 패키지가 어레이된 구조를 포함하며, 도 33 및 도 34에 도시된 표시 장치, 도 35에 도시된 조명 장치를 포함하고, 조명등, 신호등, 차량 전조등, 전광판 등이 포함될 수 있다.
도 32는 실시 예에 따른 표시 장치의 분해 사시도이다.
도 32를 참조하면, 실시예에 따른 표시 장치(1000)는 도광판(1041)과, 상기 도광판(1041)에 빛을 제공하는 발광 모듈(1031)와, 상기 도광판(1041) 아래에 반사 부재(1022)와, 상기 도광판(1041) 위에 광학 시트(1051)와, 상기 광학 시트(1051) 위에 표시 패널(1061)과, 상기 도광판(1041), 발광 모듈(1031) 및 반사 부재(1022)를 수납하는 바텀 커버(1011)를 포함할 수 있으나, 이에 한정되지 않는다.
상기 바텀 커버(1011), 반사시트(1022), 도광판(1041), 광학 시트(1051)는 라이트 유닛(1050)으로 정의될 수 있다.
상기 도광판(1041)은 빛을 확산시켜 면광원화 시키는 역할을 한다. 상기 도광판(1041)은 투명한 재질로 이루어지며, 예를 들어, PMMA(polymethyl metaacrylate)와 같은 아크릴 수지 계열, PET(polyethylene terephthlate), PC(poly carbonate), COC(cycloolefin copolymer) 및 PEN(polyethylene naphthalate) 수지 중 하나를 포함할 수 있다.
상기 발광모듈(1031)은 상기 도광판(1041)의 적어도 일 측면에 빛을 제공하며, 궁극적으로는 표시 장치의 광원으로써 작용하게 된다.
상기 발광모듈(1031)은 적어도 하나를 포함하며, 상기 도광판(1041)의 일 측면에서 직접 또는 간접적으로 광을 제공할 수 있다. 상기 발광 모듈(1031)은 기판(1033)과 상기에 개시된 실시 예에 따른 발광 소자 패키지(30)를 포함하며, 상기 발광 소자 패키지((1035)30)는 상기 기판(1033) 상에 소정 간격으로 어레이될 수 있다.
상기 기판(1033)은 회로패턴(미도시)을 포함하는 인쇄회로기판(PCB, Printed Circuit Board)일 수 있다. 다만, 상기 기판(1033)은 일반 PCB 뿐 아니라, 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성 PCB(FPCB, Flexible PCB) 등을 포함할 수도 있으며, 이에 대해 한정하지는 않는다. 상기 발광 소자 패키지(1035)는 상기 바텀 커버(1011)의 측면 또는 방열 플레이트 상에 탑재될 경우, 상기 기판(1033)은 제거될 수 있다. 여기서, 상기 방열 플레이트의 일부는 상기 바텀 커버(1011)의 상면에 접촉될 수 있다.
그리고, 상기 복수의 발광 소자 패키지(1035)는 상기 기판(1033) 상에 빛이 방출되는 출사면이 상기 도광판(1041)과 소정 거리 이격되도록 탑재될 수 있으며, 이에 대해 한정하지는 않는다. 상기 발광 소자 패키지(1035)는 상기 도광판(1041)의 일측면인 입광부에 광을 직접 또는 간접적으로 제공할 수 있으며, 이에 대해 한정하지는 않는다.
상기 도광판(1041) 아래에는 상기 반사 부재(1022)가 배치될 수 있다. 상기 반사 부재(1022)는 상기 도광판(1041)의 하면으로 입사된 빛을 반사시켜 위로 향하게 함으로써, 상기 라이트 유닛(1050)의 휘도를 향상시킬 수 있다. 상기 반사 부재(1022)는 예를 들어, PET, PC, PVC 레진 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다. 상기 반사 부재(1022)는 상기 바텀 커버(1011)의 상면일 수 있으며, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1011)는 상기 도광판(1041), 발광모듈(1031) 및 반사 부재(1022) 등을 수납할 수 있다. 이를 위해, 상기 바텀 커버(1011)는 상면이 개구된 박스(box) 형상을 갖는 수납부(1012)가 구비될 수 있으며, 이에 대해 한정하지는 않는다. 상기 바텀 커버(1011)는 탑 커버와 결합될 수 있으며, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1011)는 금속 재질 또는 수지 재질로 형성될 수 있으며, 프레스 성형 또는 압출 성형 등의 공정을 이용하여 제조될 수 있다. 또한 상기 바텀 커버(1011)는 열 전도성이 좋은 금속 또는 비 금속 재료를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 표시 패널(1061)은 예컨대, LCD 패널로서, 서로 대향되는 투명한 재질의 제 1 및 제 2기판, 그리고 제 1 및 제 2기판 사이에 개재된 액정층을 포함한다. 상기 표시 패널(1061)의 적어도 일면에는 편광판이 부착될 수 있으며, 이러한 편광판의 부착 구조로 한정하지는 않는다. 상기 표시 패널(1061)은 광학 시트(1051)를 통과한 광에 의해 정보를 표시하게 된다. 이러한 표시 장치(1000)는 각 종 휴대 단말기, 노트북 컴퓨터의 모니터, 랩탑 컴퓨터의 모니터, 텔레비젼 등에 적용될 수 있다.
상기 광학 시트(1051)는 상기 표시 패널(1061)과 상기 도광판(1041) 사이에 배치되며, 적어도 한 장의 투광성 시트를 포함한다. 상기 광학 시트(1051)는 예컨대 확산 시트, 수평 및 수직 프리즘 시트, 및 휘도 강화 시트 등과 같은 시트 중에서 적어도 하나를 포함할 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 또는/및 수직 프리즘 시트는 입사되는 광을 표시 영역으로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다. 또한 상기 표시 패널(1061) 위에는 보호 시트가 배치될 수 있으며, 이에 대해 한정하지는 않는다.
여기서, 상기 발광 모듈(1031)의 광 경로 상에는 광학 부재로서, 상기 도광판(1041), 및 광학 시트(1051)를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
도 34은 실시 예에 따른 표시 장치를 나타낸 도면이다.
도 34를 참조하면, 표시 장치(1100)는 바텀 커버(1152), 상기에 개시된 발광 소자 패키지(1124)가 어레이된 기판(1120), 광학 부재(1154), 및 표시 패널(1155)을 포함한다.
상기 기판(1120)과 상기 발광 소자 패키지(1124)는 발광 모듈(1060)로 정의될 수 있다. 상기 바텀 커버(1152), 적어도 하나의 발광 모듈(1060), 광학 부재(1154)는 라이트 유닛(1150)으로 정의될 수 있다.
상기 바텀 커버(1152)에는 수납부(1153)를 구비할 수 있으며, 이에 대해 한정하지는 않는다.
여기서, 상기 광학 부재(1154)는 렌즈, 도광판, 확산 시트, 수평 및 수직 프리즘 시트, 및 휘도 강화 시트 등에서 적어도 하나를 포함할 수 있다. 상기 도광판은 PC 재질 또는 PMMA(Poly methy methacrylate) 재질로 이루어질 수 있으며, 이러한 도광판은 제거될 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 및 수직 프리즘 시트는 입사되는 광을 표시 영역으로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다.
상기 광학 부재(1154)는 상기 발광 모듈(1060) 위에 배치되며, 상기 발광 모듈(1060)로부터 방출된 광을 면 광원하거나, 확산, 집광 등을 수행하게 된다.
도 35는 실시 예에 따른 조명 장치의 사시도이다.
도 35를 참조하면, 조명 장치(1500)는 케이스(1510)와, 상기 케이스(1510)에 설치된 발광모듈(1530)과, 상기 케이스(1510)에 설치되며 외부 전원으로부터 전원을 제공받는 연결 단자(1520)를 포함할 수 있다.
상기 케이스(1510)는 방열 특성이 양호한 재질로 형성되는 것이 바람직하며, 예를 들어 금속 재질 또는 수지 재질로 형성될 수 있다.
상기 발광 모듈(1530)은 기판(1532)과, 상기 기판(1532)에 탑재되는 실시 예에 따른 발광 소자 패키지(1534)를 포함할 수 있다. 상기 발광 소자 패키지(1534)는 복수개가 매트릭스 형태 또는 소정 간격으로 이격되어 어레이될 수 있다.
상기 기판(1532)은 절연체에 회로 패턴이 인쇄된 것일 수 있으며, 예를 들어, 일반 인쇄회로기판(PCB: Printed Circuit Board), 메탈 코아(Metal Core) PCB, 연성(Flexible) PCB, 세라믹 PCB, FR-4 기판 등을 포함할 수 있다.
또한, 상기 기판(1532)은 빛을 효율적으로 반사하는 재질로 형성되거나, 표면이 빛이 효율적으로 반사되는 컬러, 예를 들어 백색, 은색 등의 코팅층될 수 있다.
상기 기판(1532) 상에는 적어도 하나의 발광 소자 패키지(1534)가 탑재될 수 있다. 상기 발광 소자 패키지(1534) 각각은 적어도 하나의 LED(LED: Light Emitting Diode) 칩을 포함할 수 있다. 상기 LED 칩은 적색, 녹색, 청색 또는 백색 등과 같은 가시 광선 대역의 발광 다이오드 또는 자외선(UV, Ultra Violet)을 발광하는 UV 발광 다이오드를 포함할 수 있다.
상기 발광모듈(1530)은 색감 및 휘도를 얻기 위해 다양한 발광 소자 패키지(1534)의 조합을 가지도록 배치될 수 있다. 예를 들어, 고 연색성(CRI)을 확보하기 위해 백색 발광 다이오드, 적색 발광 다이오드 및 녹색 발광 다이오드를 조합하여 배치할 수 있다.
상기 연결 단자(1520)는 상기 발광모듈(1530)과 전기적으로 연결되어 전원을 공급할 수 있다. 상기 연결 단자(1520)는 소켓 방식으로 외부 전원에 돌려 끼워져 결합되지만, 이에 대해 한정하지는 않는다. 예를 들어, 상기 연결 단자(1520)는 핀(pin) 형태로 형성되어 외부 전원에 삽입되거나, 배선에 의해 외부 전원에 연결될 수도 있는 것이다.
실시 예는 발광 소자를 패키징한 패키지를 상기 기판 상에 배열하여 발광 모듈로 구현되거나, 도 1과 같은 발광 소자를 상기 기판 상에 배열하여 패키징하여 발광 모듈로 구현될 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 발광 소자 110,210,310,410: 제1도전형 반도체층
111,211,311,411: 제1반도체층 113,213,313,413: 제2반도체층
120,220,320,420: 활성층 130,230,330,430: 제2도전형 반도체층
135,235,335,435:: 발광 구조층
150,250,350,355,450: 제1전극층 170,270,370,470: 제2전극층
171,271,371,471: 접촉 전극 151,251,351,451: 패드
161,262,361,461: 절연층 190,290,390: 보호층

Claims (18)

  1. 제1반도체층과 상기 제1반도체층 아래에 제2반도체층을 포함하는 제1도전형 반도체층, 상기 제1도전형 반도체층 아래에 배치된 제2도전형 반도체층; 및 상기 제1도전형 반도체층 및 상기 제2도전형 반도체층 사이에 배치된 활성층을 포함하는 발광 구조층;
    상기 발광 구조층의 하면과 상기 제1반도체층 사이에 배치된 복수의 제1홀;
    상기 발광 구조층 아래에 배치된 제1전극층;
    상기 제1전극층 아래에 배치된 제2전극층; 및
    상기 복수의 제1홀과 상기 제1전극층 및 상기 제2전극층 사이에 배치된 절연층을 포함하고,
    상기 절연층은 상기 제1홀의 둘레에 배치되며,
    상기 제2전극층은 상기 제2전극층에서 상기 제1도전형 반도체층 방향으로 돌출되며 상기 제1홀에 배치되어 상기 제1반도체층에 연결된 접촉전극을 포함하고,
    상기 제1홀의 너비는 상기 발광 구조층의 하면에서 상기 제1반도체층으로 갈수록 좁아지며,
    상기 제2반도체층은 상기 제1홀의 둘레에 배치되는 내측면을 포함하고,
    상기 활성층의 일부 영역은 상기 활성층에서 상기 제1반도체층 방향으로 돌출되는 발광 소자.
  2. 제1항에 있어서,
    상기 제1홀은 상기 발광 구조층의 하면에 대해 제1각도로 경사진 제1내측면과 상기 제1내측면 아래에 배치되며 상기 발광 구조층의 하면에 대해 제2각도로 경사진 제2내측면을 포함하고,
    상기 제1홀의 제1내측면의 너비는 상기 제1반도체층에서 상기 발광 구조층의 하면 방향으로 갈수록 넓어지는 발광 소자.
  3. 제2항에 있어서,
    상기 제1홀의 제2내측면의 너비는 상기 발광 구조층의 하면과 가까워질수록 넓어지는 발광 소자.
  4. 제3항에 있어서,
    상기 제1홀은 상기 제1전극층, 상기 제2도전형 반도체층, 상기 활성층, 상기 제2반도체층을 관통하는 발광 소자.
  5. 제3항에 있어서,
    상기 제1전극층은 상기 제2도전형 반도체층의 하면과 연결된 접촉부를 포함하고,
    상기 접촉부의 일부는 상기 발광 구조층의 측면보다 더 돌출되는 발광 소자.
  6. 제5항에 있어서,
    상기 접촉부의 측면에 상기 절연층의 일부가 배치되는 발광 소자.
  7. 제2항에 있어서,
    상기 활성층의 내측부는 상기 제2반도체층의 내측면과 접촉하고,
    상기 활성층의 내측부와 상기 제1홀 사이에 상기 제2도전형 반도체층의 내측부가 배치되는 발광 소자.
  8. 제7항에 있어서,
    상기 활성층의 내측부와 상기 제2도전형 반도체층의 내측부는 수평방향으로 오버랩되는 발광 소자.
  9. 제8항에 있어서,
    상기 제2도전형 반도체층 및 상기 활성층의 내측부 상면은 상기 절연층과 접촉하는 발광 소자.
  10. 제2항에 있어서,
    상기 제1각도는 둔각으로 형성되고 상기 제2각도는 상기 제1각도보다 작으며,
    상기 제2도전형 반도체층 또는 상기 활성층은 상기 제2반도체층의 내측면과 수평방향으로 오버랩 되는 발광 소자.
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