KR101926507B1 - 발광소자, 발광 소자 제조방법 및 발광 소자 패키지 - Google Patents

발광소자, 발광 소자 제조방법 및 발광 소자 패키지 Download PDF

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Abstract

실시 예에 따른 발광 소자는, 제1도전형 반도체층, 상기 제1도전형 반도체층 위에 제2도전형 반도체층, 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 배치된 활성층을 포함하는 발광 구조층; 상기 제1도전형 반도체층에 전기적으로 연결된 제1전극; 및 상기 제2도전형 반도체층에 전기적으로 연결된 제2전극을 포함하며, 상기 제2전극은 상기 제1전극과 대응되는 방전부를 포함하며, 상기 제2전극의 방전부와 상기 제1전극을 공간적으로 대응시켜 주는 동공을 포함한다.

Description

발광소자, 발광 소자 제조방법 및 발광 소자 패키지{LIGHT EMITTING DEVICE, METHOD FOR FABRICATING THE SAME, AND LIGHT EMITTING DEVICE PACKAGE}
실시예는 발광소자, 발광소자 제조방법, 및 발광소자 패키지에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 전류를 빛으로 변환시키는 발광소자이다. 최근 발광 다이오드는 휘도가 점차 증가하게 되어 디스플레이용 광원, 자동차용 광원 및 조명용 광원으로 사용이 증가하고 있다.
최근에는 청색 또는 녹색 등의 단파장 광을 생성하여 풀 컬러 구현이 가능한 고출력 발광 칩이 개발된바 있다. 이에, 발광 칩으로부터 출력되는 광의 일부를 흡수하여 광의 파장과 다른 파장을 출력하는 형광체를 발광 칩 상에 도포함으로써, 다양한 색의 발광 다이오드를 조합할 수 있으며 백색 광을 발광하는 발광 다이오드도 구현이 가능하다.
실시 예는 새로운 구조의 전극 구조를 발광 소자를 제공한다.
실시 예는 서로 대응되는 두 전극을 통해 방전을 유도할 수 있도록 한 발광 소자를 제공한다.
실시 예는 제2도전형 반도체층에 연결된 전극과 제1도전형 반도체층을 서로 대응시켜 방전을 유도할 수 있도록 한 발광 소자를 제공한다.
실시 예는 서로 다른 전도성 물질간의 공간 방전을 통해 ESD(electrostatic discharge) 로부터 발광 소자를 보호할 수 있는 발광 소자 패키지를 제공한다.
실시 예에 따른 발광 소자는, 제1도전형 반도체층, 상기 제1도전형 반도체층 위에 제2도전형 반도체층, 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 배치된 활성층을 포함하는 발광 구조층; 상기 제1도전형 반도체층에 전기적으로 연결된 제1전극; 및 상기 제2도전형 반도체층에 전기적으로 연결된 제2전극을 포함하며, 상기 제2전극은 상기 제1전극과 대응되는 방전부를 포함하며, 상기 제2전극의 방전부와 상기 제1전극을 공간적으로 대응시켜 주는 동공을 포함한다.
실시 예에 따른 발광 소자는, 제1도전형 반도체층, 상기 제1도전형 반도체층 위에 제2도전형 반도체층, 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 배치된 활성층을 포함하는 발광 구조층; 상기 제1도전형 반도체층에 전기적으로 연결된 제1전극; 및 상기 제2도전형 반도체층에 전기적으로 연결된 제2전극을 포함하며, 상기 제1도전형 반도체층의 상면 일부는 오픈되며, 상기 제2전극은 상기 제1도전형 반도체층의 상면 일부와 대응되는 방전부를 포함하며, 상기 제2전극의 방전부와 상기 제1도전형 반도체층의 상면 일부를 공간적으로 대응시켜 주는 동공을 포함한다.
실시 예는 새로운 방전 구조를 갖는 발광 소자를 제공할 수 있다.
실시 예는 ESD로부터 발광 소자를 보호할 수 있다.
실시 예는 발광 소자의 전기적인 신뢰성을 개선시켜 줄 수 있다.
실시 예는 제너 다이어드를 구비하지 않게 되므로, 제너 다이오드에 의한 파워 드롭(Power drop) 현상을 방지할 수 있는 발광 소자 패키지 및 발광 모듈을 제공할 수 잇다.
실시 예는 발광 소자 및 이를 구비한 발광 소자 패키지의 신뢰성을 개선시켜 줄 수 있다.
도 1은 제1실시예에 따른 발광소자의 측 단면도이다.
도 2는 도 1의 발광 소자의 측면도이다.
도 3은 도 1의 발광 소자의 다른 예이다.
도 4는 도 1의 발광 소자의 또 다른 예이다.
도 5는 제2실시 예에 따른 발광 소자의 측 단면도이다.
도 6은 제3실시 예에 따른 발광 소자의 측 단면도이다.
도 7은 제4실시 예에 따른 발광 소자의 측 단면도이다.
도 8은 제5실시 예에 따른 발광 소자의 측 단면도이다.
도 9는 제6실시 예에 따른 발광 소자의 측 단면도이다.
도 10은 제7실시 예에 따른 발광 소자의 측 단면도이다.
도 11은 제8실시 예에 따른 발광 소자의 측 단면도이다.
도 12내지 도 15는 도 1의 발광 소자의 제조 과정을 나타낸 도면이다.
도 16은 실시 예에 따른 발광 소자를 갖는 발광 소자 패키지를 나타낸 사시도이다.
도 17은 도 16의 발광 소자 패키지의 측 단면도이다.
도 18은 실시 예에 따른 표시 장치를 나타낸 도면이다.
도 19는 실시 예에 따른 표시 장치의 다른 예를 나타낸 도면이다.
도 20은 실시 예에 따른 조명장치를 나타낸 도면이다.
이하에서는 첨부한 도면을 참조하여 실시 예에 따른 발광소자 및 그 제조방법에 대해서 상세하게 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다. 도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 제1실시예에 따른 발광소자의 측 단면도이다.
도 1을 참조하면, 발광소자(101)는 기판(111), 버퍼층(113), 저 전도층(115), 제1도전형 반도체층(117), 활성층(119), 제2도전형 반도체층(123), 전극층, 제1전극(141) 및 제2전극(151)을 포함할 수 있다.
상기 기판(111)은 투광성, 절연성 또는 도전성의 재질 중에서 선택적으로 형성될 수 있으며, 예컨대, 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, Ga2O3, LiGaO3 중 적어도 하나를 이용할 수 있다. 상기 기판(111)의 상면에는 복수의 돌출부(112)가 형성될 수 있으며, 상기의 복수의 돌출부(112)는 상기 기판(111)의 식각을 통해 형성하거나, 별도의 러프니스와 같은 광 추출 구조로 형성될 수 있다. 상기 돌출부(112)는 스트라이프 형상, 반구형상, 또는 돔(dome) 형상을 포함할 수 있다. 상기 기판(111)의 두께는 30㎛~300㎛ 범위로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(111) 위에는 복수의 화합물 반도체층이 성장될 수 있으며, 상기 복수의 화합물 반도체층의 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 기판(111) 위에는 버퍼층(113)이 형성될 수 있으며, 상기 버퍼층(113)은 II족-VI 또는 III족 내지 V족 화합물 반도체를 이용하여 적어도 한 층으로 형성될 수 있다. 상기 버퍼층(113)은 III족-V족 화합물 반도체를 이용한 반도체층을 포함하며, 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체로서, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 적어도 하나를 포함한다. 상기 버퍼층(113)은 서로 다른 반도체층을 교대로 배치하여 초 격자 구조로 형성될 수 있다.
상기 버퍼층(113)은 상기 기판(111)과 질화물 계열의 반도체층과의 격자 상수의 차이를 완화시켜 주기 위해 형성될 수 있으며, 결함 제어층으로 정의될 수 있다. 상기 버퍼층(113)은 상기 기판(111)과 질화물 계열의 반도체층 사이의 격자 상수 사이의 값을 가질 수 있다. 상기 버퍼층(113)은 ZnO 층과 같은 산화물로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 버퍼층(113)은 30~500nm 범위로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 버퍼층(113) 위에 저 전도층(115)이 형성되며, 상기 저 전도층(115)은 언도프드 반도체층으로서, 제1도전형 반도체층(117)보다 낮은 전기 전도성을 가진다. 상기 저 전도층(115)은 III족-V족 화합물 반도체를 이용한 GaN계 반도체로 구현될 수 있으며, 이러한 언도프드 반도체층은 의도적으로 도전형 도펀트를 도핑하지 않더라도 저 전도성을 가지게 된다. 상기 언도프드 반도체층은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다. 상기 저 전도층(115)은 복수의 제1도전형 반도체층(117) 사이에 형성될 수 있다.
상기 저 전도층(115) 위에는 제1도전형 반도체층(117)이 형성될 수 있다. 상기 제1도전형 반도체층(117)은 제1도전형 도펀트가 도핑된 3족-5족 화합물 반도체로 구현되며, 예컨대 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1도전형 반도체층(117)이 n형 반도체층인 경우, 상기 제1도전형의 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함한다.
상기 저 전도층(115)과 상기 제1도전형 반도체층(117) 중 적어도 한 층에는 서로 다른 제1층과 제2층이 교대로 배치된 초격자 구조로 형성될 수 있으며, 상기 제1층과 제2층의 두께는 수 Å 이상으로 형성될 수 있다.
상기 제1도전형 반도체층(117)과 상기 활성층(119) 사이에는 제1클래드층(미도시)이 형성될 수 있으며, 상기 제1클래드층은 GaN계 반도체로 형성될 수 있다. 이러한 제1클래드층은 캐리어를 구속시켜 주는 역할을 한다. 다른 예로서, 상기 제1 클래드층(미도시)은 InGaN층 또는 InGaN/GaN 초격자 구조로 형성될 수 있으며, 이에 한정하지 않는다. 상기 제1 클래드층은 n형 또는/및 p형 도펀트를 포함할 수 있으며, 예컨대 제1도전형 또는 저 전도성의 반도체층으로 형성될 수 있다.
상기 제1도전형 반도체층(117) 위에는 활성층(119)이 형성된다. 상기 활성층(119)은 단일 우물, 단일 양자 우물, 다중 우물, 다중 양자 우물(MQW), 양자 선, 양자 점 구조 중 적어도 하나로 형성될 수 있다. 상기 활성층(119)은 우물층과 장벽층이 교대로 배치되며, 상기 우물층은 에너지 준위가 연속적인 우물층일 수 있다. 또한 상기 우물층은 에너지 준위가 양자화된 양자 우물(Quantum Well)일 수 있다. 상기의 우물층은 양자 우물층으로 정의될 수 있으며, 상기 장벽층은 양자 장벽층으로 정의될 수 있다. 상기 우물층과 상기 장벽층의 페어는 2~30주기로 형성될 수 있다. 상기 우물층은 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 장벽층은 상기 우물층의 밴드 갭보다 더 넓은 밴드 갭을 갖는 반도체층으로 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 우물층과 장벽층의 페어는 예컨대, InGaN/GaN, AlGaN/GaN, InGaN/AlGaN, InGaN/InGaN 중 적어도 하나를 포함한다.
상기 우물층의 두께는 1.5~5nm 범위 내에 형성될 수 있으며, 예컨대 2~4nm 범위 내에서 형성될 수 있다. 상기 장벽층의 두께는 상기 우물층의 두께보다 더 두껍고 5~30nm의 범위 내에 형성될 수 있으며, 예컨대 5~7nm 범위 내에서 형성될 수 있다. 상기 장벽층 내에는 n형 도펀트를 포함할 수 있으며, 이에 대해 한정하지는 않는다. 상기 활성층(119)은 자외선 대역부터 가시광선 대역의 파장 범위 내에서 선택적으로 발광할 수 있으며, 예컨대 420nm~450nm 범위의 피크 파장을 발광할 수 있다.
상기 활성층(119) 위에는 클래드층(121)이 형성되며, 상기 클래드층(121)은 상기 활성층(119)의 장벽층의 밴드 갭보다 더 높은 밴드 갭을 가지며, III-V족 화합물 반도체 예컨대, GaN 계 반도체로 형성될 수 있다. 예를 들어, 상기 클래드층(121)은 GaN, AlGaN, InAlGaN, InAlGaN 초격자 구조 등을 포함할 수 있다. 상기 클래드층(121)은 n형 또는/및 p형 도펀트를 포함할 수 있으며, 예컨대 제2도전형 또는 저 전도성의 반도체층으로 형성될 수 있다.
상기 클래드층(121) 위에는 제2도전형 반도체층(123)이 형성되며, 상기 제2도전형 반도체층(123)은 제2도전형의 도펀트를 포함한다. 상기 제2도전형 반도체층(123)은 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제2도전형 반도체층(123)이 p형 반도체층인 경우, 상기 제2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
발광 구조층(120)의 층들의 전도성 타입은 반대로 형성될 수 있으며, 예컨대 상기 제2도전형의 반도체층들(121,123)은 n형 반도체층, 상기 제1도전형 반도체층(117)은 p형 반도체층으로 구현될 수 있다. 또한 상기 제2도전형 반도체층(123) 위에는 상기 제2도전형과 반대의 극성을 갖는 제3도전형 반도체층인 n형 반도체층이 더 형성할 수도 있다. 상기 발광소자(101)는 상기 제1도전형 반도체층(117), 활성층(119) 및 상기 제2도전형 반도체층(123)을 발광 구조층(120)로 정의될 수 있으며, 상기 발광 구조층(120)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 적어도 한 구조를 포함할 수 있다. 상기 n-p 및 p-n 접합은 2개의 층 사이에 활성층이 배치되며, n-p-n 접합 또는 p-n-p 접합은 3개의 층 사이에 적어도 하나의 활성층을 포함하게 된다.
상기 발광 구조층(120) 위에 전극층(131) 및 제2전극(151)이 형성되며, 상기 제1도전형 반도체층(117) 위에 제1전극(141)이 형성된다.
상기 전극층(131)은 전류 확산층으로서, 투과성 및 전기 전도성을 가지는 물질로 형성될 수 있다. 상기 전극층(131)은 화합물 반도체층의 굴절률보다 낮은 굴절률을 갖는 투과성 전극층으로 형성될 수 있다.
상기 전극층(131)은 제2도전형 반도체층(123)의 상면에 형성되며, 그 물질은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), ZnO, IrOx, RuOx, NiO 등 중에서 선택되며, 적어도 한 층으로 형성될 수 있다. 상기 전극층(131)은 반사 전극층으로 형성될 수 있으며, 그 물질은 예컨대, Al, Ag, Pd, Rh, Pt, Ir 및 이들 중 2이상의 합금 중에서 선택적으로 형성될 수 있다.
상기 제2전극(151)은 상기 제2도전형 반도체층(123) 및/또는 상기 전극층(131) 위에 형성될 수 있으며, 전극 패드를 포함할 수 있다. 상기 제2전극(151)은 암(arm) 구조 또는 핑거(finger) 구조의 전류 확산 패턴이 더 형성될 수 있다. 상기 제2전극(151)은 오믹 접촉, 접착층, 본딩층의 특성을 갖는 금속으로 비 투광성으로 이루어질 수 있으며, 이에 대해 한정하지는 않는다.
상기의 제2전극(151)은 상기 제2도전형 반도체층(123)의 상면 면적의 40% 이하 예컨대, 20% 이하로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(117)의 오픈 영역(A1)에는 제1전극(141)이 형성된다. 상기 제1전극(141)과 상기 제2전극(151)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.
상기 발광 소자(101)의 표면에 절연층(161)이 더 형성될 수 있으며, 상기 절연층(161)은 발광 구조층(120)의 층간 쇼트(short)를 방지하고, 습기 침투를 방지할 수 있다.
상기 절연층(161)은 상기 발광 구조층(120)의 오픈 영역(A1) 상에 형성되어, 제1전극(141)과 발광 구조층(120)의 측벽(21) 사이를 절연시켜 주게 된다. 또한 상기 절연층(161)의 일부(162)는 상기 전극층(131)과 상기 제2전극(151) 사이에 형성될 수 있다.
상기 제2전극(151)는 방전부(152)를 포함하며, 상기 방전부(152)는 상기 발광 구조층(120)의 오픈 영역(A1) 방향으로 돌출되고 상기 제1전극(141)과 서로 대응된다. 상기 제2전극(151)의 방전부(152)는 상기 제1전극(141)과 수직 방향으로 오버랩되게 배치되거나, 상기 제1전극(141)과 인접한 위치에 배치될 수 있다. 여기서, 상기 제2전극(151)의 방전부(152)는 상기 절연층(161)의 측면(22)으로부터 소정 길이(D1)로 상기 발광 소자(101)의 측벽(13) 방향 즉, 반대측 측벽(12)의 반대측 방향으로 돌출될 수 있다. 여기서, 상기 길이(D1)는 100nm-2000㎛ 범위로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2전극(151)의 방전부(152)는 상기 발광 구조층(120)의 측벽(21)로부터 상기 절연층(161)의 두께보다 더 두꺼운 길이 예컨대, 길이(D2)로 돌출될 수 있다. 상기 길이(D2)는 상기 발광 구조층(120)의 측벽(21)과 상기 제1전극(141) 사이의 간격보다 길거나 짧을 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2전극(151)의 방전부(152)와 상기 제1전극(141) 사이의 간격(T1)은 동공(25)의 높이로서, 100nm-10㎛ 범위 예컨대, 100nm-3㎛ 범위 내로 배치될 수 있다.
상기 오픈 영역(A1) 중에서 상기 제2전극(151)의 방전부(152)와 상기 제1전극(141) 사이의 영역은 동공(25)을 포함할 수 있으며, 상기 동공(25)은 에어 영역이거나, SF6와 같은 다양한 유전체 세기를 가지는 기체로 채워질 수 있다. 이러한 동공(25)는 실질적인 방전 경로이거나 방전 영역으로 설명될 수 있다. 상기의 동공(25)은 상기의 절연층(161)의 재질보다는 작은 커패시턴스 값을 가지게 된다.
도 2와 같이, 상기 제2전극(151)의 방전부(152)와 제1전극(141) 사이에 배치됨으로써, 비정상적인 전압이 제1전극(141)에 가해지더라도 상기 동공(25)을 통해 상기 제2전극(151)의 방전부(152)로 방전(E1)이 이루어진다. 이에 따라 상기 기체에 의한 브레이크 다운(Breakdown)은 고체와 같은 유전체에 비해 영구적이지 않기 때문에 ESD로부터 발광 소자를 보호하고 전기적인 신뢰성을 줄 수 있다. 상기 동공(25)은 제2전극(151)에 공급되는 비정상적인 전압을 반대의 방향으로도 흘려 보낼 수 있다.
도 2를 참조하면, 상기 제2전극(151)의 방전부(152)의 너비(W1)는 상기 발광 구조층(120)의 측벽에 배치된 상기 절연층(161)의 너비(W2)보다 더 넓게 형성될 수 있다. 상기 너비(W1)는 상기 제2전극(151)의 너비보다는 좁게 형성될 수 있으며, 2-5 ㎛ 범위 예컨대, 2-3 ㎛ 범위로 형성될 수 있다.
상기 제2전극(151)의 방전부(152)는 상기 제1전극(141)과 수직 방향으로 오버랩되거나, 대각선 방향으로 공간적으로 대응할 수 있다. 그리고 상기 제2전극(151)의 방전부(152)와 상기 제1전극(141) 사이는 동공(25)이 상기 절연층(161)과 인접하게 배치될 수 있다. 상기의 동공(25)은 몰딩 부재와 같은 수지 재질로 몰딩하더라도, 유지되도록 하여 상기 제2전극(151)의 방전부(152)와 상기 제1전극(141)의 상면을 공간적으로 서로 연결시켜 준다.
또한 상기 전극층(131) 상에는 형광체가 첨가된 형광체층(미도시)이 도포될 수 있으며, 상기 형광체층은 청색, 적색, 녹색, 황색 중 적어도 한 컬러를 발광할 수 있다. 상기 형광체층은 상기 전극층(131)으로부터 10000㎛ 이하의 두께로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 형광체층은 발광 구조층(120)의 측면 또는/및 상기 기판(111)의 측면에도 더 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 형광체층은 플랫한 시트 형태로 상기 전극층(131) 상에 배치될 수 있으며, 이에 대해 한정하지는 않는다.
이러한 형광체층을 선택적으로 형성할 수 있어, 상기의 동공(25)의 공간은 유지될 수 있다.
도 3은 도 1의 발광 소자의 다른 예이다. 도 3을 참조하면, 발광 소자는 발광 구조층(120)의 오픈 영역(A1)에 배치된 측벽(21)에 절연층(161)을 배치한다. 상기 제2전극(151)의 방전부(152)는 상기 절연층(161)의 측면(22)보다 더 돌출되게 배치되어, 제1전극(141)의 상면과 대응된다. 상기 제2전극(151)의 방전부(152)와 상기 제1전극(141) 사이는 동공(25)가 배치되며, 상기 동공(25)은 상기 제2전극(151)의 방전부(152)와 상기 제1전극(141)의 상면 일부와 접촉된다.
상기 제2전극(151)의 방전부(152)의 하면이 상기 제2도전형 반도체층(123)의 상면과 동일 선상에 배치되므로, 상기 제2전극(151)의 방전부(152)와 상기 제1전극(141)의 상면 사이의 간격(T2)은 도 1에 근접하게 될 수 있으며, 예컨대 100nm - 2.5㎛ 범위로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 4는 도 1의 발광 소자의 또 다른 예이다. 도 4를 참조하면, 발광 소자는 발광 구조층(120)의 오픈 영역(A1)에 배치된 측벽(21)에 절연층(161)을 배치한다. 상기 제2전극(151)의 방전부(153)는 상기 절연층(161)의 측면(22) 또는 상기 발광 구조층(120)의 측벽(21)으로부터 상기 발광 소자의 측벽(13)까지 수평 방향으로 소정 길이(D3, D4)로 돌출된다. 상기 제2전극(151)의 방전부(153)는 상기 제1전극(141)의 상면과 대응된다. 상기 제2전극(151)의 방전부(153)와 상기 제1전극(141) 사이는 동공(25)이 배치되며, 상기 동공(25)은 몰딩 부재가 채워지더라도 상기 제2전극(151)의 방전부(152)와 상기 제1전극(141)의 상면 일부와 접촉시켜 주게 된다. 상기의 길이 D3 또는 D4는 1㎛-2000㎛ 범위로 형성될 수 있다.
상기 제2전극(151)의 방전부(153)는 1개 또는 2개 이상으로 분기된 구조로 상기 제1전극(141)과 대응될 수 있다.
도 5는 제2실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 제2실시 예를 설명함에 있어서, 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하기로 한다.
도 5를 참조하면, 제1전극(141)의 일부 표면에는 제2절연층(166)이 배치되어, 상기 제2전극(151)의 방전부(155)와의 간섭을 차단하게 된다. 제1절연층(161)은 발광 구조층(120)의 측벽(21)에 형성되고 상기 제2전극(151)의 방전부(155)의 하부를 지지하게 된다. 상기 제2전극(151)의 방전부(155)는 상기 제1도전형 반도체층(117)과 서로 대응되며, 동공(25)에 의해 서로 접촉된다. 이에 따라 상기 제1전극(141)로 비 정상적인 전압이 인가된 경우, 상기 제1전극(141)과 함께 오픈 영역(A1)에 노출된 상기 제1도전형 반도체층(117), 상기 동공(25) 및 상기 제2전극(151)의 방전부(155)를 통해 방전하게 된다.
상기 상기 제2전극(151)의 방전부(155)와 상기 제1도전형 반도체층(117) 사이의 간격(T5)은 100nm-10 ㎛ 범위로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기의 간격(T5)는 금속과 반도체층의 전기 경로로서, 도 1과 같은 금속과 금속의 전기 경로보다는 짧게 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 상기 제2전극(151)의 방전부(155)의 돌출 길이(D5)는 1㎛-2000㎛ 범위로 형성될 수 있다.
도 6은 제3실시 예에 따른 발광 소자의 측 단면도이다. 제3실시 예를 설명함에 있어서, 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하기로 한다.
도 6을 참조하면, 발광 소자는 발광 구조층(120)의 센터 영역에 정전 방전(ESD) 기능을 배치한 구조이다.
상기 발광 구조층(120)의 센터 영역에 적어도 하나의 오목부(31)를 형성하고, 상기 오목부(31)에 제1도전형 반도체층(117)이 노출되며, 상기 제1도전형 반도체층(117) 상에 제1전극(146)을 형성하게 된다. 상기의 오목부(31)는 상기 발광 구조층(120)의 외측으로부터 이격된 센터 영역 중에서 상기 발광 구조층(120)의 상부부터 상기 제1도전형 반도체층(117)의 일부까지 에칭한 구조로서, 도 1의 발광 구조층(120)의 외측 영역에 에칭된 부분과 다른 영역에 형성된다.
상기 오목부(31)의 둘레에는 절연층(161)이 배치되며, 제2전극(151)의 방전부(155)는 상기 제1전극(146)과 대응되게 배치된다. 상기 제2전극(151)의 방전부(155)와 상기 제1전극(146) 사이에는 동공(25)이 배치되며, 상기의 동공(25)은 상기 제2전극(151)의 방전부(155)와 상기 제1전극(146) 사이를 공간적으로 연결시켜 준다.
다른 예로서, 상기 제2전극(151)의 방전부(155)는 상기 제1전극(146)이 아닌 상기 제1도전형 반도체층(117)의 오픈된 상면과 대응되어 정전 방전 기능을 구비할 수 있다.
도 7은 제4실시 예에 따른 발광 소자의 측 단면도이다. 제4실시 예를 설명함에 있어서, 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하기로 한다.
도 7을 참조하면, 발광 소자는 복수의 영역에 정전 방전(ESD) 기능을 배치한 구조이다.
발광 소자의 제1측벽(12)에 인접한 발광 구조층(120)의 오픈 영역(A2)에 제1전극(141)과 제2전극(151)의 방전부(156)를 동공(25)의 양측에 대응시켜 준다. 그리고 발광 소자의 제2측벽(13)에 인접한 발광 구조층(120)의 오픈 영역(A2)에 제1전극(141)과 제2전극(151)의 방전부(156)를 동공(25)의 양측에 대응시켜 준다.
상기 제1전극(141) 간에는 서로 연결될 수 있으며, 이에 대해 한정하지는 않는다.
발광 구조층(120)의 서로 다른 오픈 영역(A1,A2)에 배치된 상기 제1전극(141)은 비 정상적인 전압이 인가되면, 동공(25)을 통해 상기 제2전극의 방전부(156)로 전달하여 방전시켜 줄 수 있다.
도 8은 제5실시 예에 따른 발광 소자의 측 단면도이다. 제5실시 예를 설명함에 있어서, 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하기로 한다.
도 8을 참조하면, 발광 소자는 어느 한 측벽(13) 예컨대, 기판(111)의 측벽에 적어도 하나의 정전 방전(ESD) 기능을 배치한 구조이다. 또한 발광 구조층(120)에 오픈 영역을 배치하지 않아, 발광 면적이 감소되는 것을 줄일 수 있다.
기판(111)의 하면부터 제1도전형 반도체층(117)의 일부 하면까지 오픈된 오목부(32)을 포함하며, 상기 오목부(32)는 상부가 좁고 하부가 넓은 형상을 포함한다. 상기 오목부(32)의 둘레에는 절연층(163)이 형성되며, 상기 절연층(163)은 상기 제1전극(142)과 상기 기판(111) 사이를 접착시켜 준다. 이러한 절연층(163)은 형성하지 않을 수 있다.
상기 절연층(163)의 표면에는 제1전극(142)이 형성되며, 상기 제1전극(142)의 접촉부(143)는 기판(111)의 하면에 배치되며, 방전부(144)는 기판(111)의 제2측벽(13)에 배치된다.
상기 제1전극(142)의 방전부(144)는 상기 제1도전형 반도체층(117)의 측면까지 연장되거나, 상기 저 전도층(115)의 측면까지 연장될 수 있다. 상기 제1전극(142)의 방전부(144)는 상기 제2전극(151)의 방전부(157)와 대응되며, 동공(25)에 의해 공간적으로 서로 접촉하게 된다. 상기 제1전극(142)의 방전부(144)와 상기 제2전극(151)의 방전부(157) 사이의 간격(T3)은 동공(25)의 높이로서, 1㎛-10㎛ 범위로 형성될 수 있다.
상기 제1전극(142)의 방전부(144)와 상기 제2전극(151)의 방전부(157)는 상기 기판(111)의 인접한 2측면 또는 서로 반대측 면에 각각 대응되도록 배치될 수 있으며, 이에 대해 한정하지는 않는다.
도 9는 제6실시 예에 따른 발광 소자의 측 단면도이다. 제6실시 예를 설명함에 있어서, 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하기로 한다.
도 9를 참조하면, 발광 구조층(120) 내에는 복수의 오목부(33)가 배치되며, 상기 오목부(33) 및 전극층(131) 상에는 절연층(164)가 배치된다. 상기 절연층(164) 상에는 제1전극(147)이 배치되며, 상기 제1전극(147)은 상기 오목부(33) 내에 배치된 상기 절연층(164)에 의해 절연되며 제1도전형 반도체층(117)과 물리적으로 접촉된 접촉부(147A)와, 상기 절연층(164) 상에서 상기 제2전극(151)의 방전부와 대응되도록 돌출된 방전부(148)를 포함한다. 상기 제1전극(147)의 방전부(148)는 상기 제2전극(151)의 방전부 상으로 돌출됨으로써, 상기 제1전극(147)의 방전부(148)와 상기 제2전극(151)의 방전부 사이에 동공(25)이 배치될 수 있다. 상기 동공(25)은 제1전극(147)으로 공급되는 비 정상적인 전압을 제2전극(151)로 전달해 주어, 발광 소자를 보호하게 된다. 상기 제1전극(147)의 방전부(148)는 서로 다른 영역 상에서 상기 제2전극(151)과 서로 대응되게 배치될 수 있다.
상기 제1전극(147)의 방전부(148)와 상기 제2전극(151) 사이의 간격(T4)은 동공(25)의 높이로서, 100nm-10㎛ 범위로 형성될 수 있으며, 상기 제1전극(147)의 방전부(148)의 돌출 길이(D1)는 오버랩되는 영역의 길이로서, 100nm-1000㎛ 범위로 형성될 수 있다.
도 10은 제7실시 예에 따른 발광 소자의 측 단면도이다. 제7실시 예를 설명함에 있어서, 제1실시 예와 동일한 부분에 대해서는 제1실시 예를 참조하기로 한다.
도 10을 참조하면, 발광 소자는 발광 구조층(120)의 오픈 영역(A1)부터 상기 발광 구조층(120)의 센터 영역 또는 제2전극(151)에 인접한 영역까지 연장되는 오목부(34)를 포함한다.
상기 오목부(34)에는 상기 제1전극(141)의 전극 패턴이 연장되어 상기 제1도전형 반도체층(117)과 전기적으로 연결될 수 있다.
상기 제2전극(151)은 전극 패턴(158)를 포함하며, 상기 전극 패턴(158)은 루프 형상 예컨대, 원형 또는 다각형 루프 형상을 포함하며, 폐 루프 또는 오픈 루프 구조를 포함할 수 있다. 상기 전극 패턴(158)은 방전부(159)를 포함하며, 상기 방전부(159)는 상기 제1전극(141)의 전극 패턴과 오목부(34)를 통해 서로 대응된다. 상기 오목부(34)는 동공을 포함한다.
도 12는 제8실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 제8실시 예를 설명함에 있어서, 제1실시 예와 동일한 부분은 제1실시 예를 참조하기로 한다.
도 12를 참조하면, 발광 소자는 발광 구조층(220) 상에 제1전극(241)이 배치되며, 상기 발광 구조층(220) 아래에 제2전극(270) 및 전도성 지지부재(273)이 배치된다.
상기 발광 구조층(220)은 제1도전형 반도체층(217), 활성층(219), 클래드층(221), 제2도전형 반도체층(223)을 포함한다.
상기 제1도전형 반도체층(217)의 상면(217A)은 요철 패턴과 같은 광 추출 구조가 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 구조층(220)의 표면에는 절연층(261)이 배치될 수 있으며, 상기 절연층(261)의 일부는 상기 제1도전형 반도체층(217)의 상면(217A)에 더 형성될 수 있다.
상기 제1전극(341)은 방전부(243)를 포함하며, 상기 방전부(243)는 발광 구조층(220)의 측면보다 더 외측으로 돌출되고 상기 제2전극(270)으로부터 외측으로 노출된 방전부와 대응된다.
상기 제2전극(270)은 오믹 접촉층(265), 반사층(267), 및 본딩층(269)을 포함한다. 상기 오믹 접촉층(265)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등과 같은 저 전도성 물질이거나 Ni, Ag의 금속을 이용할 수 있다. 상기 오믹 접촉층(265) 아래에 반사층(267)이 형성되며, 상기 반사층(267)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 층을 포함하는 구조로 형성될 수 있다. 상기 반사층(267)은 상기 제2도전형 반도체층(223) 아래에 접촉될 수 있으며, 금속으로 오믹 접촉하거나 ITO와 같은 저 전도 물질로 오믹 접촉할 수 있으며, 이에 대해 한정하지는 않는다.
상기 반사층(267) 아래에는 본딩층(269)이 형성되며, 상기 본딩층(269)은 베리어 금속 또는 본딩 금속으로 사용될 수 있으며, 그 물질은 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta와 선택적인 합금 중에서 적어도 하나를 포함할 수 있다.
상기 본딩층(269) 아래에는 전도성 지지 부재(273)가 형성되며, 상기 전도성 지지 부재(273)는 예컨대, 금속 또는 캐리어 웨이퍼를 포함하며, 그 물질은 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)와 같은 전도성 물질로 형성될 수 있다. 상기 전도성 지지부재(273)는 다른 예로서, 전도성 시트로 구현될 수 있다.
상기 제2전극(270)과 상기 발광 구조층(220)의 둘레에는 채널층(263)이 배치되며, 상기 채널층(263)은 상기 제2도전형 반도체층(123)의 하면 에지를 따라 형성되며, 링 형상, 루프 형상 또는 프레임 형상으로 형성될 수 있다. 상기 채널층(263)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중 적어도 하나를 포함하거나, 금속으로 형성될 수 있다. 상기 채널층(263)의 내측부는 상기 제2도전형 반도체층(223) 아래에 배치되고, 외측부는 상기 발광 구조층(220)의 측면보다 더 외측에 배치된다.
여기서, 도 1과 같은 기판 즉, 성장 기판의 제거 방법은 물리적 방법(예: Laser lift off) 또는/및 화학적 방법(습식 에칭 등)으로 제거할 수 있으며, 상기 제1도전형 반도체층(217)을 노출시켜 준다. 상기 기판이 제거된 방향을 통해 아이솔레이션 에칭을 수행하게 된다.
이에 따라 발광 구조층(220) 위에 제1전극(241) 및 아래에 전도성 지지 부재(273)를 갖는 수직형 전극 구조를 갖는 발광 소자가 제조될 수 있다.
상기 제2전극(270)의 반사층(265)와 상기 제1전극(241)의 방전부(243) 사이의 간격은 1㎛-20㎛ 범위로 이격될 수 있으며, 상기 제2전극(270)의 반사층(265)와 상기 제1전극(241)의 방전부(243)는 동공(25)에 의해 서로 접촉될 수 있다.
도 12 내지 도 15는 도 1의 발광 소자의 제조 과정을 나타낸 도면이다.
도 12를 참조하면, 기판(111)은 성장 장비에 로딩되고, 그 위에 II족-VI족 또는 III족-V족 원소의 화합물 반도체가 층 또는 패턴 형태로 형성될 수 있다. 상기 기판(111)은 성장 기판으로 사용된다.
여기서, 상기 기판(111)은 투광성 기판, 절연 기판 또는 전도성 기판으로 이루어질 수 있으며, 예컨대, 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다. 이러한 기판(111)의 상면에는 요철 패턴과 같은 광 추출 구조가 형성될 수 있으며, 이러한 요철 패턴은 광의 임계각을 변화시켜 주어 광 추출 효율을 개선시켜 줄 수 있다.
상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator), 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 기판(111) 위에는 버퍼층(113)이 형성되며, 상기 버퍼층(113)은 III족-V족 원소의 화합물 반도체를 이용하여 형성될 수 있다. 상기 버퍼층(113)은 상기 기판(111)과의 격자 상수의 차이를 줄여주게 된다. 상기 버퍼층(113) 상에는 저 전도층(115)이 형성되며, 상기 저 전도층(115)은 언도프드(Undoped) 반도체층으로 형성될 수 있으며, 상기 언도프드 반도체층은 의도적으로 도핑하지 않는 GaN계 반도체로 형성될 수 있다.
상기 저 전도층(115) 위에는 발광 구조층(120)이 형성될 수 있다. 상기 발광 구조층(120)은 제1도전형 반도체층(117), 활성층(119), 클래드층(121) 및 제2도전형 반도체층(123)의 순서로 형성될 수 있다.
상기 제1도전형 반도체층(117)은 제1도전형 도펀트가 도핑된 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형이 N형 반도체인 경우, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다.
상기 제1도전형 반도체층(117) 위에는 활성층(119)이 형성되며, 상기 활성층(119)은 단일 양자 우물 구조, 다중 양자 우물 구조, 양자 선 구조, 양자 점 구조 중 적어도 하나를 포함할 수 있다. 상기 활성층(119)은 III족-V족 원소의 화합물 반도체 재료를 이용하여 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, InGaN우물층/InGaN 장벽층의 주기 등으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 활성층(119)의 위에는 클래드층(121)이 형성될 수 있으며, 상기 클래드층(121)은 AlGaN계 반도체로 형성될 수 있다. 여기서, 상기 활성층(119)의 장벽층은 상기 우물층의 밴드 갭보다 높고, 상기 클래드층은 상기 장벽층의 밴드 갭보다 높게 형성될 수 있다.
상기 클래드층(121) 위에는 상기 제2도전형 반도체층(123)이 형성되며, 상기 제 2도전형 반도체층(123)은 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형이 P형 반도체인 경우, 상기 제2도전형 도펀트는 Mg, Zn 등과 같은 P형 도펀트를 포함한다. 상기 제2도전형 반도체층(119)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다. 상기 제2도전형 반도체층(123)은 서로 다른 물질을 갖는 초격자 구조를 더 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(117), 상기 활성층(119), 클래드층(121) 및 상기 제2도전형 반도체층(123)은 발광 구조층(120)로 정의될 수 있다. 또한 상기 제2도전형 반도체층(123) 위에는 제2도전형과 반대의 극성을 갖는 제3도전형 반도체층 예컨대, N형 반도체층이 형성될 수 있다. 이에 따라 상기 발광 구조층(120)은 n-p 접합, p-n 접합, n-p-n 접합, p-n-p 접합 구조 중 적어도 하나로 형성될 수 있다.
도 13dmf 참조하면, 발광 구조층(120) 상에는 전극층(131)이 형성되며, 상기 전극층(131)은 스퍼터링 또는 증착 방식으로 형성될 수 있다. 상기 발광 구조층(120)의 일부 영역에 대해 제1에칭 공정을 통해 상기 제1도전형 반도체층(117)의 일부가 노출되는 오픈 영역(A1)을 형성하게 된다. 상기 제1에칭 공정은 건식 에칭을 포함하며, 상기 건식 에칭은 ICP(Inductively Coupled Plasma) 장비, RIE(Reactive Ion Etching) 장비, CCP(Capacitive Coupled Plasma) 장비, 및 ECR(Electron Cyclotron Resonance) 장비 중 적어도 하나를 포함한다. 다른 에칭 방식으로서, 습식 에칭을 더 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 구조층(120)의 오픈 영역(A1)이 형성되며, 상기 제1도전형 반도체층(117)이 노출될 수 있으며, 상기 제1도전형 반도체층(117)의 노출 부분은 상기 활성층(119)의 상면보다 낮은 높이로 형성될 수 있다.
여기서, 상기 발광 구조층(120)의 오픈 영역(A1)은 에칭 영역으로서, 임의의 영역으로 설정될 수 있으며, 그 영역(A1)의 개수도 하나 또는 복수로 형성될 수 있다.
상기 발광 구조층(120)의 오픈 영역(A1)에 노출된 측벽(21) 상에 절연층(161)을 형성하며, 상기 절연층(161)은 상기 전극층(131)의 상면 일부까지 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기의 절연층(161)의 형성 방법은 스퍼터링 또는 증착 방식을 이용할 수 있다. 상기 절연층(161)은 Al, Cr, Si, Ti, Zn, Zr과 같은 물질의 산화물, 질화물, 불화물, 황화물 등 절연물질 또는 절연성 수지를 포함한다. 상기 절연층(161)은 예컨대, SiO2, Si3N4, Al2O3, TiO2 중에서 선택적으로 형성될 수 있다. 상기 절연층(161)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 14를 참조하면, 상기 오픈 영역(A1)에 배치된 상기 제1도전형 반도체층(117) 위에 제1전극(141)를 형성하고, 상기 전극층(131) 위에 제2전극(151)을 형성하게 된다. 상기 제1전극(141) 및 제2전극(151)은 전극 형성 영역 이외의 영역을 마스크로 마스킹한 다음, 스퍼터 또는/및 증착 장비로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1전극(141) 및 제2전극(151)은 Cr, Ti, Co, Ni, V, Hf, Ag, Al, Ru, Rh, Pt, Pd, Ni, Mo, W, La, Ta, Ti 및 이들의 선택적인 합금 중에서 선택적으로 형성될 수 있다. 상기 제1전극(141) 및 제2전극(151)은 다층으로 형성될 수 있으며, 예컨대 상기의 물질을 이용하여 접착층/반사층/확산방지층/본딩층 중 적어도 2층을 포함할 수 있다. 상기 제1전극(141)와 상기 제2전극(151)은 동일 공정으로 동일한 적층 구조로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2전극(151)의 방전부(152)는 상기 절연층(161) 상에 형성된다. 여기서, 상기 제1전극(141)을 형성한 다음, 상기의 절연층(161)을 형성할 수 있으며, 이는 제1전극(141)과 제2전극(151)의 방전부(152)가 서로 대응되도록 변경할 수 있다. 또는 상기 절연층(161)과 상기 제1전극(141)의 형성 순서는 서로 변경될 수 있다.
그리고 상기의 절연층(161)을 제2에칭 공정을 통해 에칭하게 된다. 상기의 제2에칭 공정은 건식 에칭을 포함한다.
상기 절연층(161)의 에칭 공정은 상기 제1전극(141)에 인접한 측면(22)부터 에칭을 수행하게 되며, 상기의 에칭 공정에 의해 상기 절연층(161)의 일부 또는 전 영역의 두께가 얇아지게 된다. 이에 따라 도 15와 같이 제2전극(151)의 방전부(152)가 상기 절연층(161)의 측면보다 더 돌출될 수 있고, 상기 제1전극(141)과 공간적으로 접촉될 수 있다. 여기서, 상기 제1전극(141)과 상기 제2전극(151)의 방전부(152)를 오버랩시켜 주기 위해, 상기 제1전극(141) 상에 상기 절연층(161)을 더 형성한 후 제2전극(151)의 방전부(152)를 형성한 다음, 제2에칭 공정을 통해 에칭할 수 있다. 이러한 공정을 통해 제1전극(141)과 제2전극(151)의 방전부(152) 사이에 동(25)이 형성될 수 있고, 상기의 동공(25)에 의해 정전 방전 기능을 구비하게 된다.
도 16은 상기의 발광 소자를 갖는 발광소자 패키지의 사시도를 나타내며, 도 17은 도 16의 발광소자의 측 단면도이다.
도 16 및 도 17을 참조하면, 발광소자 패키지(600)는 오목부(660)를 갖는 몸체(610), 제1캐비티(625)를 갖는 제1리드 프레임(621), 제2캐비티(635)를 갖는 제2리드 프레임(631), 연결 프레임(646), 발광 소자들(671,672), 연결부재들(603 내지 606), 몰딩 부재(651), 및 페이스트 부재(681,682)를 포함한다. 실시 예의 설명의 위해, 상기 발광소자 패키지(600)는 제1방향의 길이가 3mm-12mm, 제1방향과 직교하는 제2방향의 길이가 3mm-12mm, 두께가 800㎛ 범위로 형성될 수 있으며, 내부에 복수의 발광 소자(671,672)이 배치된 구성을 일 예로 설명하기로 하며, 이에 대해 한정하지는 않는다.
상기 몸체(610)는 절연성, 전속성, 또는 금속성 재질 중 적어도 하나를 포함할 수 있다. 상기 몸체(610)는 폴리프탈아미드(PPA: Polyphthalamide)와 같은 수지 재질, 실리콘(Si), 금속 재질, PSG(photo sensitive glass), 사파이어(Al2O3), 인쇄회로기판(PCB) 중 적어도 하나로 형성될 수 있다. 예를 들면, 상기 몸체(610)는 폴리프탈아미드(PPA: Polyphthalamide)와 같은 수지 재질로 이루어질 수 있다.
다른 예로서, 상기 몸체(610)가 전도성을 갖는 재질로 형성되면, 상기 몸체(610)의 표면에는 절연막(미도시)이 더 형성되어 전도성의 몸체(610)와 다른 리드 프레임과의 전기적인 쇼트를 방지할 수 있다.
상기 몸체(610)의 형상은 위에서 볼 때, 삼각형, 사각형, 다각형, 원형, 또는 곡면을 갖는 형상으로 형성될 수 있다. 상기 몸체(610)는 복수의 측면부(611~614)를 포함하며, 상기 복수의 측면부(611~614) 중 적어도 하나는 상기 몸체(610)의 하면에 대해 수직하거나 경사지게 배치될 수 있다. 상기 몸체(610)는 제1 내지 제4측면부(611~614)를 그 예로 설명하며, 제1측면부(611)와 제2측면부(612)는 서로 반대측 면이며, 상기 제3측면부(613)와 상기 제4측면부(614)는 서로 반대측 면이다. 상기 제1측면부(611) 및 제2측면부(612) 각각의 길이는 제3측면부(613) 및 제4측면부(614)의 길이와 다를 수 있으며, 예컨대 상기 제1측면부(611)와 상기 제2측면부(612)의 길이(예: 단변 길이)는 상기 제3측면부(613) 및 제4측면부(614)의 길이보다 더 짧게 형성될 수 있다. 상기 제1측면부(611) 또는 제2측면부(612)의 길이는 상기 제3측면부(613) 및 제4측면부(614) 사이의 간격일 수 있으며, 상기의 길이 방향은 제2 및 제3캐비티(625,635)의 중심을 지나는 방향일 수 있다.
상기 제1리드 프레임(621) 및 제2리드 프레임(631)은 상기 몸체(610)의 하면에 배치되어 회로기판 상에 탑재될 수 있다. 다른 예로서, 상기 제1리드 프레임(621) 및 제2리드 프레임(631)은 상기 몸체(610)의 일 측면에 배치되어 회로 기판 상에 탑재될 수 있다. 상기 제1리드 프레임(621) 및 제2리드 프레임(631)의 두께는 0.2mm±0.05 mm로 형성될 수 있다. 상기의 제1 및 제2리드 프레임(621,631)은 전원을 공급하는 리드로 기능하게 된다.
상기 몸체(610)는 오목부(660)를 포함하며, 상기 오목부(660)는 상부가 개방되고, 측면과 바닥(616)으로 이루어진다. 상기 오목부(660)는 상기 몸체(610)의 상면(615)으로부터 오목한 컵 구조, 캐비티 구조, 또는 리세스 구조와 같은 형태로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 오목부(660)의 측면은 그 바닥(616)에 대해 수직하거나 경사질 수 있다. 상기 오목부(660)를 위에서 바라본 형상은 원형, 타원형, 다각형(예컨대, 사각형), 또는 모서리가 곡면인 다각형 형상일 수 있다.
상기 제1리드 프레임(621)은 상기 오목부(660)의 제1영역 아래에 배치되며, 상기 오목부(660)의 바닥(616)에 일부가 배치되고 그 중심부에 상기 오목부(660)의 바닥(616)보다 더 낮은 깊이를 갖도록 오목한 제1캐비티(625)가 배치된다. 상기 제1캐비티(625)는 상기 오목부(660)의 바닥(616)으로부터 상기 몸체(610)의 하면 방향으로 오목한 형상, 예컨대, 컵(Cup) 구조 또는 리세스(recess) 형상을 포함한다.
상기 제1캐비티(625)의 측면 및 바닥(622)은 상기 제1리드 프레임(621)에 의해 형성되며, 상기 제1캐비티(625)의 둘레 측면은 상기 제1캐비티(625)의 바닥(622)으로부터 경사지거나 수직하게 절곡될 수 있다. 상기 제1캐비티(625)의 측면 중에서 대향되는 두 측면은 동일한 각도로 경사지거나 서로 다른 각도로 경사질 수 있다.
상기 제2리드 프레임(631)은 상기 오목부(660)의 제1영역과 이격되는 제2영역에 배치되며, 상기 오목부(660)의 바닥(616)에 일부가 배치되고, 그 중심부에는 상기 오목부(660)의 바닥(616)보다 더 낮은 깊이를 갖도록 오목한 제2캐비티(635)가 형성된다. 상기 제2캐비티(635)는 상기 제2리드 프레임(631)의 상면으로부터 상기 몸체(610)의 하면 방향으로 오목한 형상, 예컨대, 컵(Cup) 구조 또는 리세스(recess) 형상을 포함한다. 상기 제2캐비티(635)의 바닥(632) 및 측면은 상기 제2리드 프레임(631)에 의해 형성되며, 상기 제2캐비티(635)의 측면은 상기 제2캐비티(635)의 바닥(632)으로부터 경사지거나 수직하게 절곡될 수 있다. 상기 제2캐비티(635)의 측면 중에서 대향되는 두 측면은 동일한 각도로 경사지거나 서로 다른 각도로 경사질 수 있다.
상기 제1캐비티(625)와 상기 제2캐비티(635)는 위에서 볼 때, 동일한 형상이거나, 서로 대칭되는 형상으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1리드 프레임(621) 및 상기 제2리드 프레임(631)의 중심부 각각은 상기 몸체(610)의 하부로 노출되며, 상기 몸체(610)의 하면과 동일 평면 또는 다른 평면 상에 배치될 수 있다.
상기 제1리드 프레임(621)은 제1리드부(623)를 포함하며, 상기 제1리드부(623)는 상기 몸체(610)의 하부에 배치되고 상기 몸체(610)의 제3측면부(613)로 돌출될 수 있다. 상기 제2리드 프레임(631)은 제2리드부(633)를 포함하며, 상기 제2리드부(633)는 상기 몸체(610)의 하부에 배치되고 상기 몸체(610)의 제3측면부(613)의 반대측 제4측면부(614)로 돌출될 수 있다.
상기 제1리드 프레임(621), 제2리드 프레임(631) 및 연결 프레임(646)은 금속 재질, 예를 들어, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나를 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다. 상기 제1, 제2리드 프레임(621,631)의 두께는 동일한 두께로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1캐비티(625) 및 상기 제2캐비티(635)의 바닥 형상은 직사각형, 정 사각형 또는 곡면을 갖는 원 또는 타원 형상일 수 있다.
상기 오목부(660)의 바닥(616)에는 연결 프레임(646)이 배치되며, 상기 연결 프레임(646)은 상기 제1리드 프레임(621)과 제2리드 프레임(631) 사이에 배치되어, 중간 연결 단자로 사용된다. 상기의 연결 프레임(646)은 제거될 수 있으며, 상기 연결 프레임(646)이 제거되면 상기 제1 및 제2발광 소자(671,672)은 제1리드 프레임(621)과 제2리드 프레임(631)에 전기적으로 연결될 수 있다.
상기 제1리드 프레임(621)의 제1캐비티(625) 내에는 제1발광 소자(671)이 배치되며, 상기 제2리드 프레임(631)의 제2캐비티(635) 내에는 제2발광 소자(672)이 배치될 수 있다.
상기 제1 및 제2발광 소자(671,672)은 가시광선 대역부터 자외선 대역의 범위 중에서 선택적으로 발광할 수 있으며, 예컨대 레드 LED 칩, 블루 LED 칩, 그린 LED 칩, 엘로우 그린(yellow green) LED 칩 중에서 선택될 수 있다. 상기 제1 및 제2발광 소자(671,672)은 II족-VI족 원소 또는 III족-V족 원소의 화합물 반도체 발광소자를 포함한다.
상기 제1발광 소자(671)는 연결부재(603,604)로 상기 제1연결 프레임(621)과 상기 연결 프레임(646)와 연결된다. 상기 제2발광 소자(672)는 연결부재(605,606)로 상기 제2연결 프레임(631)과 상기 연결 프레임(646)와 연결된다. 상기의 연결부재(603-606)은 와이어로 구현될 수 있다.
보호 소자는 상기 제1리드 프레임(621) 또는 상기 제2리드 프레임(631)의 일부 상에 배치될 수 있다. 상기 보호 소자는 싸이리스터, 제너 다이오드, 또는 TVS(Transient voltage suppression)로 구현될 수 있으며, 상기 제너 다이오드는 상기 발광 소자를 ESD(electro static discharge)로 부터 보호하게 된다. 상기 보호 소자는 제1발광 소자(671) 및 제2발광 소자(672)의 연결 회로에 병렬로 연결됨으로써, 상기 발광 소자들(671,672)을 보호할 수 있다.
상기 오목부(660), 제1캐비티(625) 및 상기 제2캐비티(635)에는 몰딩 부재(651)가 형성될 수 있다. 상기 몰딩 부재(651)는 실리콘 또는 에폭시와 같은 투광성 수지 재질을 포함하며, 단층 또는 다층으로 형성될 수 있다.
제1페이스트 부재(681)는 상기 제1발광 소자(671)과 상기 제1캐비티(625)의 바닥(622) 사이를 배치되어, 서로를 접착시켜 주고 전기적으로 연결시켜 준다. 제2페이스트 부재(682)는 상기 제2발광 소자(672)과 상기 제2캐비티(635)의 바닥(632) 사이를 배치되어, 서로를 접착시켜 주고 전기적으로 연결시켜 준다.
상기 제1 및 제2페이스트 부재(681,682)는 절연성 접착제를 포함하며, 예컨대 에폭시를 포함한다. 또한 상기의 에폭시에 필러를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 몰딩 부재(651)는 상기 발광 소자(671,672) 상으로 방출되는 빛의 파장을 변환하기 위한 형광체를 포함할 수 있으며, 상기 형광체는 상기 제1캐비티(625) 및 상기 제2캐비티(635) 중 하나 또는 모든 영역에 형성된 몰딩 부재(651)에 첨가될 수 있으며, 이에 대해 한정하지는 않는다. 상기 형광체는 발광 소자(671,672)에서 방출되는 빛의 일부를 여기시켜 다른 파장의 빛으로 방출하게 된다. 상기 형광체는 YAG, TAG, Silicate, Nitride, Oxy-nitride 계 물질 중에서 선택적으로 형성될 수 있다. 상기 형광체는 적색 형광체, 황색 형광체, 녹색 형광체 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다. 상기 몰딩 부재(651)의 표면은 플랫한 형상, 오목한 형상, 볼록한 형상 등으로 형성될 수 있으며, 예를 들면 상기 몰딩 부재(651)의 표면은 오목한 곡면으로 형성될 수 있으며, 상기 오목한 곡면은 광 출사면이 될 수 있다.
상기 오목부(660)의 둘레는 상기 오목부(660)의 바닥(616)에 대해 경사지게 형성될 수 있다. 상기 오목부(660)의 둘레는 스텝 구조로 형성되어, 몰딩 부재(651)가 넘치는 것을 방지할 수 있다.
상기 몰딩 부재(651)의 상면은 오목하거나, 볼록하거나, 플랫한 면으로 형성될 수 있다. 또한 상기 몰딩 부재(651)의 상면은 러프한 요철 면으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기의 발광 소자(600) 상에는 형광 시트가 배치되거나, 상기 각 발광 소자(671,672) 상에 형광체층이 접착되도록 도포될 수 있다. 이는 도 1의 발광 소자의 동공이 없어지는 것을 차단하기 위한 예이다.
실시 예의 패키지는 탑뷰 형태로 도시하고 설명하였으나, 사이드 뷰 방식으로 구현하여 상기와 같은 방열 특성, 전도성 및 반사 특성의 개선 효과가 있으며, 이러한 탑뷰 또는 사이드 뷰 방식의 발광 소자는 상기와 같이 수지층으로 패키징한 후, 렌즈를 상기 수지층 위에 형성하거나, 접착할 수 있으며, 이에 대해 한정하지는 않는다.
<조명 시스템>
실시예에 따른 발광 소자 또는 발광 소자 패키지는 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 복수의 발광 소자 또는 발광 소자 패키지가 어레이된 구조를 포함하며, 도 18 및 도 19에 도시된 표시 장치, 도 20에 도시된 조명 장치를 포함하고, 조명등, 신호등, 차량 전조등, 전광판 등이 포함될 수 있다.
도 18는 실시 예에 따른 표시 장치의 분해 사시도이다.
도 18을 참조하면, 실시예에 따른 표시 장치(1000)는 도광판(1041)과, 상기 도광판(1041)에 빛을 제공하는 발광 모듈(1031)와, 상기 도광판(1041) 아래에 반사 부재(1022)와, 상기 도광판(1041) 위에 광학 시트(1051)와, 상기 광학 시트(1051) 위에 표시 패널(1061)과, 상기 도광판(1041), 발광 모듈(1031) 및 반사 부재(1022)를 수납하는 바텀 커버(1011)를 포함할 수 있으나, 이에 한정되지 않는다.
상기 바텀 커버(1011), 반사시트(1022), 도광판(1041), 광학 시트(1051)는 라이트 유닛(1050)으로 정의될 수 있다.
상기 도광판(1041)은 빛을 확산시켜 면광원화 시키는 역할을 한다. 상기 도광판(1041)은 투명한 재질로 이루어지며, 예를 들어, PMMA(polymethyl methaacrylate)와 같은 아크릴 수지 계열, PET(polyethylene terephthalate), PC(poly carbonate), COC(cycloolefin copolymer) 및 PEN(polyethylene naphthalate) 수지 중 하나를 포함할 수 있다.
상기 발광모듈(1031)은 상기 도광판(1041)의 적어도 일 측면에 빛을 제공하며, 궁극적으로는 표시 장치의 광원으로써 작용하게 된다.
상기 발광모듈(1031)은 적어도 하나를 포함하며, 상기 도광판(1041)의 일 측면에서 직접 또는 간접적으로 광을 제공할 수 있다. 상기 발광 모듈(1031)은 기판(1033)과 상기에 개시된 실시 예에 따른 발광 소자 패키지(30)를 포함하며, 상기 발광 소자 패키지((1035)30)는 상기 기판(1033) 상에 소정 간격으로 어레이될 수 있다.
상기 기판(1033)은 회로패턴(미도시)을 포함하는 인쇄회로기판(PCB, Printed Circuit Board)일 수 있다. 다만, 상기 기판(1033)은 일반 PCB 뿐 아니라, 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성 PCB(FPCB, Flexible PCB) 등을 포함할 수도 있으며, 이에 대해 한정하지는 않는다. 상기 발광 소자 패키지(1035)는 상기 바텀 커버(1011)의 측면 또는 방열 플레이트 상에 탑재될 경우, 상기 기판(1033)은 제거될 수 있다. 여기서, 상기 방열 플레이트의 일부는 상기 바텀 커버(1011)의 상면에 접촉될 수 있다.
그리고, 상기 복수의 발광 소자 패키지(1035)는 상기 기판(1033) 상에 빛이 방출되는 출사면이 상기 도광판(1041)과 소정 거리 이격되도록 탑재될 수 있으며, 이에 대해 한정하지는 않는다. 상기 발광 소자 패키지(1035)는 상기 도광판(1041)의 일측면인 입광부에 광을 직접 또는 간접적으로 제공할 수 있으며, 이에 대해 한정하지는 않는다.
상기 도광판(1041) 아래에는 상기 반사 부재(1022)가 배치될 수 있다. 상기 반사 부재(1022)는 상기 도광판(1041)의 하면으로 입사된 빛을 반사시켜 위로 향하게 함으로써, 상기 라이트 유닛(1050)의 휘도를 향상시킬 수 있다. 상기 반사 부재(1022)는 예를 들어, PET, PC, PVC 레진 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다. 상기 반사 부재(1022)는 상기 바텀 커버(1011)의 상면일 수 있으며, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1011)는 상기 도광판(1041), 발광모듈(1031) 및 반사 부재(1022) 등을 수납할 수 있다. 이를 위해, 상기 바텀 커버(1011)는 상면이 개구된 박스(box) 형상을 갖는 수납부(1012)가 구비될 수 있으며, 이에 대해 한정하지는 않는다. 상기 바텀 커버(1011)는 탑 커버와 결합될 수 있으며, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1011)는 금속 재질 또는 수지 재질로 형성될 수 있으며, 프레스 성형 또는 압출 성형 등의 공정을 이용하여 제조될 수 있다. 또한 상기 바텀 커버(1011)는 열 전도성이 좋은 금속 또는 비 금속 재료를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 표시 패널(1061)은 예컨대, LCD 패널로서, 서로 대향되는 투명한 재질의 제 1 및 제 2기판, 그리고 제 1 및 제 2기판 사이에 개재된 액정층을 포함한다. 상기 표시 패널(1061)의 적어도 일면에는 편광판이 부착될 수 있으며, 이러한 편광판의 부착 구조로 한정하지는 않는다. 상기 표시 패널(1061)은 광학 시트(1051)를 통과한 광에 의해 정보를 표시하게 된다. 이러한 표시 장치(1000)는 각 종 휴대 단말기, 노트북 컴퓨터의 모니터, 랩탑 컴퓨터의 모니터, 텔레비젼 등에 적용될 수 있다.
상기 광학 시트(1051)는 상기 표시 패널(1061)과 상기 도광판(1041) 사이에 배치되며, 적어도 한 장의 투광성 시트를 포함한다. 상기 광학 시트(1051)는 예컨대 확산 시트, 수평 및 수직 프리즘 시트, 및 휘도 강화 시트 등과 같은 시트 중에서 적어도 하나를 포함할 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 또는/및 수직 프리즘 시트는 입사되는 광을 표시 영역으로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다. 또한 상기 표시 패널(1061) 위에는 보호 시트가 배치될 수 있으며, 이에 대해 한정하지는 않는다.
여기서, 상기 발광 모듈(1031)의 광 경로 상에는 광학 부재로서, 상기 도광판(1041), 및 광학 시트(1051)를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
도 19는 실시 예에 따른 표시 장치를 나타낸 도면이다.
도 19를 참조하면, 표시 장치(1100)는 바텀 커버(1152), 상기에 개시된 발광 소자 패키지(1124)가 어레이된 기판(1120), 광학 부재(1154), 및 표시 패널(1155)을 포함한다.
상기 기판(1120)과 상기 발광 소자 패키지(1124)는 발광 모듈(1060)로 정의될 수 있다. 상기 바텀 커버(1152), 적어도 하나의 발광 모듈(1060), 광학 부재(1154)는 라이트 유닛(1150)으로 정의될 수 있다.
상기 바텀 커버(1152)에는 수납부(1153)를 구비할 수 있으며, 이에 대해 한정하지는 않는다.
여기서, 상기 광학 부재(1154)는 렌즈, 도광판, 확산 시트, 수평 및 수직 프리즘 시트, 및 휘도 강화 시트 등에서 적어도 하나를 포함할 수 있다. 상기 도광판은 PC 재질 또는 PMMA(Poly methy methacrylate) 재질로 이루어질 수 있으며, 이러한 도광판은 제거될 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 및 수직 프리즘 시트는 입사되는 광을 표시 영역으로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다.
상기 광학 부재(1154)는 상기 발광 모듈(1060) 위에 배치되며, 상기 발광 모듈(1060)로부터 방출된 광을 면 광원하거나, 확산, 집광 등을 수행하게 된다.
도 20은 실시 예에 따른 조명 장치의 사시도이다.
도 20을 참조하면, 조명 장치(1500)는 케이스(1510)와, 상기 케이스(1510)에 설치된 발광모듈(1530)과, 상기 케이스(1510)에 설치되며 외부 전원으로부터 전원을 제공받는 연결 단자(1520)를 포함할 수 있다.
상기 케이스(1510)는 방열 특성이 양호한 재질로 형성되는 것이 바람직하며, 예를 들어 금속 재질 또는 수지 재질로 형성될 수 있다.
상기 발광 모듈(1530)은 기판(1532)과, 상기 기판(1532)에 탑재되는 실시 예에 따른 발광 소자 패키지(1534)를 포함할 수 있다. 상기 발광 소자 패키지(1534)는 복수개가 매트릭스 형태 또는 소정 간격으로 이격되어 어레이될 수 있다.
상기 기판(1532)은 절연체에 회로 패턴이 인쇄된 것일 수 있으며, 예를 들어, 일반 인쇄회로기판(PCB: Printed Circuit Board), 메탈 코아(Metal Core) PCB, 연성(Flexible) PCB, 세라믹 PCB, FR-4 기판 등을 포함할 수 있다.
또한, 상기 기판(1532)은 빛을 효율적으로 반사하는 재질로 형성되거나, 표면이 빛이 효율적으로 반사되는 컬러, 예를 들어 백색, 은색 등의 코팅층될 수 있다.
상기 기판(1532) 상에는 적어도 하나의 발광 소자 패키지(1534)가 탑재될 수 있다. 상기 발광 소자 패키지(1534) 각각은 적어도 하나의 LED(LED: Light Emitting Diode) 칩을 포함할 수 있다. 상기 LED 칩은 적색, 녹색, 청색 또는 백색 등과 같은 가시 광선 대역의 발광 다이오드 또는 자외선(UV, Ultra Violet)을 발광하는 UV 발광 다이오드를 포함할 수 있다.
상기 발광모듈(1530)은 색감 및 휘도를 얻기 위해 다양한 발광 소자 패키지(1534)의 조합을 가지도록 배치될 수 있다. 예를 들어, 고 연색성(CRI)을 확보하기 위해 백색 발광 다이오드, 적색 발광 다이오드 및 녹색 발광 다이오드를 조합하여 배치할 수 있다.
상기 연결 단자(1520)는 상기 발광모듈(1530)과 전기적으로 연결되어 전원을 공급할 수 있다. 상기 연결 단자(1520)는 소켓 방식으로 외부 전원에 돌려 끼워져 결합되지만, 이에 대해 한정하지는 않는다. 예를 들어, 상기 연결 단자(1520)는 핀(pin) 형태로 형성되어 외부 전원에 삽입되거나, 배선에 의해 외부 전원에 연결될 수도 있는 것이다.
실시 예는 발광 소자를 패키징한 패키지를 상기 기판 상에 배열하여 발광 모듈로 구현되거나, 도 1과 같은 발광 소자를 상기 기판 상에 배열하여 패키징하여 발광 모듈로 구현될 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 발광 소자 111: 기판
113: 버퍼층 115: 저 전도층
117,217: 제1도전형 반도체층 119,219: 활성층
121,221: 클래드층 123,223: 제2도전형 반도체층
131: 전극층 141,142,143,241: 제1전극
151,270: 제2전극 152,153,155,156,157,144,243: 방전부
161,163,164,261: 절연층

Claims (18)

  1. 제1도전형 반도체층, 상기 제1도전형 반도체층 위에 제2도전형 반도체층, 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 배치된 활성층을 포함하는 발광 구조층;
    상기 제1도전형 반도체층에 전기적으로 연결된 제1전극;
    상기 제2도전형 반도체층에 전기적으로 연결된 제2전극; 및
    상기 발광 구조층의 일측면과 직접 접촉하며, 상기 제2도전형 반도체층의 상면 및 상기 제2전극의 측면과 직접 접촉하는 절연층을 포함하며,
    상기 제1도전형 반도체층은 상면 일부가 오픈되는 오픈 영역을 포함하고 상기 제1전극 및 상기 절연층은 상기 오픈 영역 상에 배치되고,
    상기 제2전극은 상기 절연층의 상면과 직접 접촉하며 상기 제1전극과 대응되는 방전부를 포함하며,
    상기 제2전극의 방전부와 상기 제1전극을 공간적으로 대응시켜 주는 동공을 포함하고,
    상기 방전부는, 상기 제2전극으로부터 상기 발광 구조층의 일측면 방향으로 연장되고, 상기 발광 구조층의 일측면 및 상기 절연층의 일측면보다 더 외측으로 돌출되어 상기 제1도전형 반도체층의 오픈 영역과 수직 방향으로 대응되는 영역까지 연장되고,
    상기 방전부의 너비는, 상기 발광 구조층의 일측면 상에 배치되는 상기 절연층의 너비보다 넓고, 상기 제2전극의 너비보다 좁은 발광 소자.
  2. 삭제
  3. 제1항에 있어서, 상기 제2도전형 반도체층과 상기 제2전극 사이에 투명 전극층 또는 반사 전극층을 포함하는 발광 소자.
  4. 제3항에 있어서, 상기 동공의 높이는 100nm-10㎛ 범위를 포함하는 발광 소자.
  5. 제3항에 있어서, 상기 동공은 에어 또는 Sulfur hexafluoride(SF6)를 포함하는 발광 소자.
  6. 제1항에 있어서, 상기 제2전극의 방전부는 상기 제1전극과 수직 방향으로 대응되도록 상기 절연층의 일측면보다 더 외측으로 돌출되는 발광 소자.
  7. 제1항에 있어서, 상기 제2전극의 방전부는 복수개가 상기 발광 구조층의 서로 다른 영역에서 상기 제1전극과 대응되는 발광 소자.
  8. 삭제
  9. 제3항에 있어서, 상기 제2전극의 방전부는 상기 절연층의 측면보다 외측으로 돌출되는 발광 소자.
  10. 제9항에 있어서, 상기 제2전극의 방전부는 상기 절연층의 측면으로부터 100nm-2000㎛ 범위의 길이로 돌출되는 발광 소자.
  11. 제3항에 있어서, 상기 제1전극은 상기 제2전극의 방전부와 상기 제1도전형 반도체층의 상면 일부보다 더 외측에 배치되며, 상기 제1전극의 표면에 상기 제2전극의 방전부와 간섭을 차단하는 제2절연층을 포함하고,
    상기 제2절연층은, 상기 절연층과 이격되며 상기 오픈 영역에 의해 노출되는 제1도전형 반도체층의 상면, 상기 제1전극의 측면 및 상기 제1전극의 상면과 직접 접촉하는 발광 소자.
  12. 제1항에 있어서, 상기 오픈 영역은 상기 발광 구조층의 외측으로부터 이격된 센터 영역이고,
    상기 제1전극은 상기 센터 영역에 배치되어 상기 제2전극의 방전부와 대응되는 발광 소자.
  13. 제1항에 있어서, 상기 발광 구조층 내에 배치되고 상기 제2도전형 반도체층부터 상기 제1도전형 반도체층의 일부까지 형성되고, 상기 오픈 영역과 대응되는 적어도 하나의 오목부를 포함하고,
    상기 절연층은 상기 오목부의 둘레에 배치되는 발광 소자.
  14. 제1항에 있어서, 상기 제1도전형 반도체층의 아래에 배치된 기판을 포함하는 발광 소자.
  15. 삭제
  16. 제1항에 있어서, 상기 제2전극은 상기 제2도전형 반도체층 상에 배치된 오믹 접촉층, 상기 오믹 접촉층 상에 배치된 반사층, 상기 반사층 상에 배치된 본딩층을 포함하며,
    상기 오믹 접촉층, 상기 반사층 및 상기 본딩층 중 적어도 하나는 상기 제1전극과 대응되는 상기의 방전부를 포함하는 발광 소자.
  17. 제1항에 있어서, 상기 제1전극은, 상기 오픈 영역에 의해 오픈되는 제1도전형 반도체층의 상면과 직접 접촉하며 상기 절연층과 이격되어 배치되는 발광 소자.
  18. 제1항에 있어서, 상기 방전부의 너비는 2㎛ 내지 5㎛인 발광 소자.
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