KR101038308B1 - Method for manufacturing transistor in semiconductor device - Google Patents

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KR101038308B1
KR101038308B1 KR20040113631A KR20040113631A KR101038308B1 KR 101038308 B1 KR101038308 B1 KR 101038308B1 KR 20040113631 A KR20040113631 A KR 20040113631A KR 20040113631 A KR20040113631 A KR 20040113631A KR 101038308 B1 KR101038308 B1 KR 101038308B1
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KR
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groove
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semiconductor device
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최강식
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주식회사 하이닉스반도체
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Abstract

본 발명은 데이타 유지 시간(data retention time)을 증가시킬 수 있는 반도체 소자의 트랜지스터 제조방법에 관한 것이다. The present invention relates to a method for producing a transistor of a semiconductor device which can increase the data holding time (data retention time). 이 방법은, 액티브 영역을 한정하는 소자분리막이 구비된 기판을 제공하는 단계; The method comprises the steps of: providing a substrate having a device isolation film which defines an active region; 상기 기판의 액티브 영역의 일부분을 식각하여 홈을 형성하는 단계; Forming a groove by etching a portion of the active region of the substrate; 상기 홈을 포함한 기판 상에 제 1 게이트용 도전막을 형성하는 단계; Forming a first conductive layer for the gate on the substrate including the groove; 결과물에 불순물 이온주입 공정을 수행하여 상기 홈의 양측 기판에 소스 및 드레인 영역을 형성하는 단계; And the resultant performing impurity ion implantation process to form the source and drain regions on both sides of the substrate of the groove; 상기 소스 및 드레인 영역이 형성된 기판 결과물 상에 제 2 게이트용 도전막 및 하드마스크막을 차례로 형성하는 단계; Forming on the substrate the result is the source and drain regions formed in turn the second conductive film and the hard mask film for the gate; 및 상기 하드마스크막, 제 2 게이트용 도전막 및 제 1 게이트용 도전막을 선택적으로 식각하여, 상기 홈의 상부에 게이트를 형성하는 단계;를 포함한다. And wherein the hard mask layer, the second gate conductive film, and selectively etching the first conductive film for a gate for, forming a gate on an upper portion of the groove; and a.

Description

반도체 소자의 트랜지스터 제조방법{Method for manufacturing transistor in semiconductor device} Transistor manufacturing method of the semiconductor device {Method for manufacturing transistor in semiconductor device}

도 1은 종래기술에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 단면도. Figure 1 is a sectional view for explaining a method of manufacturing a semiconductor transistor device according to the prior art.

도 2는 종래의 게이트가 홈과 오정렬된 상태를 나타내는 단면도. Figure 2 is a cross-sectional view of a conventional gate showing a groove and a misaligned state.

도 3 및 도 4는 종래의 게이트가 홈과 오정렬됨에 따라 소스 및 드레인 영역이 비대칭적으로 분포된 상태를 나타내는 도면. 3 and 4 are views showing the source and drain regions in the asymmetric distribution as the conventional gate groove and misalignment.

도 5a 내지 도 5c는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 단면도. Figure 5a to Figure 5c is a sectional view for explaining a process by the transistor manufacturing method of a semiconductor device according to the present invention.

도 6은 본 발명에 따른 트랜지스터의 게이트가 오정렬된 상태를 나타내는 단면도. 6 is a sectional view illustrating the gate of the transistor a misaligned state in accordance with the present invention.

* 도면의 주요 부분에 대한 부호의 설명 * * Description of the Related Art *

30: 실리콘 기판 31: 소자분리막 30: silicon substrate 31: the device isolation film

32: 홈 33: 게이트 산화막 32: groove 33: a gate oxide film

34: 제 1 게이트용 도전막 35: 소스 및 드레인 영역 34: first gate conductive film 35 for: source and drain regions

34a: 식각후 잔류된 제 1 게이트용 도전막 36: 제 2 게이트용 도전막 34a: the residue after etching the first gate conductive film 36 for: conductive film for the second gate

36a: 식각후 잔류된 제 2 게이트용 도전막 37: 하드마스크막 36a: the residue after etching the second conductive film 37 for a gate: the hard mask layer

37a: 식각후 잔류된 하드마스크막 38: 게이트 37a: after etching the remaining hard mask layer 38: gate

39: 스페이서 39: Spacer

본 발명은 반도체 소자의 제조방법에 관한 것이고, 특히, 데이타 유지 시간을 증가시킬 수 있는 반도체 소자의 트랜지스터 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device, more particularly, to a transistor manufacturing method of a semiconductor device which can increase the data retention time.

최근, 소자의 디자인 룰이 100㎚ 이하로 감소됨에 따라, 그에 대응하는 셀 트랜지스터의 채널 길이도 매우 감소되고 있는 실정이다. In recent years, the situation that the design rule of the device according to the reduced below 100㎚, is also greatly reduced channel length of cell transistors corresponding thereto. 그 결과, 특정한 소자에서 요구하는 셀 트랜지스터의 Vt 타겟을 구현함에 있어서, 기존의 평면(planar) 트랜지스터 구조로는 그 한계에 부딪히고 있다. In As a result, implementing the target Vt of the cell transistors as required by the specific device, a conventional flat (planar) transistor structure striking the limitations. 이에 따라, 트랜지스터를 소위 리세스 채널 구조로 형성하는 방법이 제안되었다. Accordingly, a method of forming a transistor in a so-called recess channel structure has been proposed.

이러한 리세스 채널 구조를 갖는 트랜지스터는, 게이트가 형성될 영역에 해당하는 기판의 액티브 영역 부위를 선택적으로 식각하여 리세스시킴으로써, 채널 길이가 확보되도록 하는 것이다. A transistor having such a recessed channel structure, to thereby recess to a gate selectively etching the active area region of the substrate corresponding to a region to be formed, the channel length to be secured.

도 1은 종래기술에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 단면도이다. 1 is a sectional view illustrating a transistor manufacturing method of a semiconductor device according to the prior art. 먼저, 액티브 영역 및 필드 영역이 정의되고, 필드 영역에 소자분리막(11)이 구비된 실리콘 기판(10)을 제공한다. First, the active regions and field areas are defined, there is provided a silicon substrate 10 in the field region provided with a device isolation film (11). 이어서, 기판(10)의 게이트 형성영역에 해당하는 부분을 선택적으로 식각하여 리세스시킴으로써, 홈(리세스 채널 구조)(12)을 형성한다. Subsequently, by selectively etching a recess in a portion corresponding to the gate formation region of the substrate 10 to form a groove (recessed channel structure) (12). 그런 후, 홈(12)을 포함한 기판(10) 상에 게이트 산화막( 도시안됨), 제 1 게이트용 도전막(도시안됨), 제 2 게이트용 도전막(도시안됨) 및 하드마스크막(도시안됨)을 차례로 형성한다. Then, the groove 12, substrate 10, a gate oxide film (not shown), the first gate conductive film (not shown), the second gate conductive film (not shown) and a hard mask layer for (not shown, including ) to form a turn. 제 1 게이트용 도전막은 다결정실리콘으로 이루어지고, 제 2 게이트용 도전막은 텅스텐 실리사이드로 이루어진다. The first conductive film is made of a polycrystalline silicon for gate, made of a second gate conductive film is a tungsten silicide for.

다음, 이 막들을 선택적으로 식각하여, 홈(12) 상부에 게이트(17)를 형성한다. Next, by selectively etching the membrane, groove 12 forms a gate 17 on the top. 이때, 도 1에서 미설명한 도면부호 13, 14, 15 및 16은 식각후 잔류된 게이트 산화막, 제 1 게이트용 도전막, 제 2 게이트용 도전막 및 하드마스크막을 각각 나타낸다. At this time, also the reference numeral 13, 14, 15 and 16 as described in US 1, respectively after etching the remaining gate oxide film, the first gate conductive film, a second gate conductive film and the hard mask film for. 이어서, 게이트(17) 양측의 기판에 저농도 불순물 이온주입을 통해 LDD 영역(도시안됨)을 형성한다. Then, the gate 17 to form a LDD region (not shown) through the low-concentration impurity ions implanted into the substrate on both sides. 그 후에, 게이트(17)의 양측벽에 스페이서(18)를 형성하고, 스페이서(18)를 포함한 게이트(17)의 양측에 고농도 불순물 이온주입을 통해 소스 및 드레인 영역(19)을 형성한다. After that, forming a spacer (18) on both side walls of the gate 17, and to form a source and drain region 19 through the high-concentration impurity ions are implanted on both sides of the gate (17) including a spacer (18).

도 2, 도 3 및 도 4는 종래기술에 따른 문제점을 설명하기 위한 도면으로서, 도 2는 종래의 게이트가 홈과 오정렬된 상태를 나타내는 단면도이고, 도 3 및 도 4는 종래의 게이트가 홈과 오정렬됨에 따라 소스 및 드레인 영역이 비대칭적으로 분포된 상태를 나타내는 도면이다. 2, a diagram illustrating a problem according to the prior art 3 and 4, FIG. 2 is a conventional gate cross-sectional view showing a groove and misaligned states, 3 and 4 show a conventional gate groove and the source and drain regions is a view showing a state distributed asymmetrically as misalignment. 종래기술에 따른 반도체 소자의 트랜지스터 제조방법에 있어서는, 도 2에 도시한 바와 같이, 게이트(17)의 형성시에, 게이트(17)가 홈(12)과 오정렬(misalign)될 수도 있다. In the transistor manufacturing method of a semiconductor device according to the prior art, as shown in Figure 2, in the formation of gate 17, gate 17 may be a groove (12) and misaligned (misalign). 이 경우, 소스 및 드레인 영역(19)이 홈(12)을 기준으로 비대칭적으로 형성된다. In this case, the source and drain regions 19 are formed in asymmetrically relative to the groove 12. 즉, 게이트(17)가 홈(12)의 우측 또는 좌측으로 치우치게 정렬됨으로써, 각각 도 3 및 도 4에 도시한 바와 같이, 소스 및 드레인 영역(19)이 홈(12)을 기준으로 서로 비대칭적으로 형성되므로, 전계가 변화 되어, 셀 트랜지스터 특성의 균일도가 저하된다. That is, the gate 17 is, asymmetrical to each other relative to the source and drain regions 19, a groove 12, as by being arranged biased to the right or left of the groove 12, respectively, shown in Figs. 3 and 4 is formed, the electric field is changed, it is reduced the uniformity of the cell transistor characteristics. 이에 따라, 접합 누설 전류가 증가되어, 데이타 유지 시간이 감소되는 문제가 있었다. Thus, the junction leakage current is increased, there is a problem that reduces the data retention time.

따라서, 본 발명은 선행기술에 따른 반도체 소자의 트랜지스터 제조방법에 내재되었던 상기한 바와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은, 소스 및 드레인 영역이 홈을 기준으로 비대칭적으로 형성되는 것을 방지함으로써, 전계의 변화 발생을 방지하여, 셀 트랜지스터 특성의 균일도를 향상시키고, 데이타 유지 시간을 증가시킬 수 있는 반도체 소자의 트랜지스터 제조방법을 제공함에 있다. Accordingly, the present invention is formed as having been created to solve the problems as described above, which was inherent in transistor manufacturing method of a semiconductor device according to the prior art, on the basis of the object of the present invention, the source and drain regions groove asymmetrically by preventing, by preventing the occurrence of changes in the electric field, improving the uniformity of the cell transistor characteristic and, a transistor for a method for manufacturing a semiconductor device which can increase the data holding time to provide.

상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 반도체 소자의 게이트 형성방법이 제공되고: 이 방법은, 액티브 영역을 한정하는 소자분리막이 구비된 기판을 제공하는 단계; Step of the method includes providing a substrate having a device isolation film which defines an active region;: To attain the above object, according to one aspect of the invention, provided with a gate formed in a semiconductor element, and 상기 기판의 액티브 영역의 일부분을 식각하여 홈을 형성하는 단계; Forming a groove by etching a portion of the active region of the substrate; 상기 홈을 포함한 기판 상에 제 1 게이트용 도전막을 형성하는 단계; Forming a first conductive layer for the gate on the substrate including the groove; 결과물에 불순물 이온주입 공정을 수행하여 상기 홈의 양측 기판에 소스 및 드레인 영역을 형성하는 단계; And the resultant performing impurity ion implantation process to form the source and drain regions on both sides of the substrate of the groove; 상기 소스 및 드레인 영역이 형성된 기판 결과물 상에 제 2 게이트용 도전막 및 하드마스크막을 차례로 형성하는 단계; Forming on the substrate the result is the source and drain regions formed in turn the second conductive film and the hard mask film for the gate; 및 상기 하드마스크막, 제 2 게이트용 도전막 및 제 1 게이트용 도전막을 선택적으로 식각하여, 상기 홈의 상부에 게이트를 형성하는 단계;를 포함한다. And wherein the hard mask layer, the second gate conductive film, and selectively etching the first conductive film for a gate for, forming a gate on an upper portion of the groove; and a.

본 발명의 다른 일면에 따라, 상기 제 1 게이트용 도전막은, 다결정 실리콘, TiSix, MoSix 및 CoSix로 구성된 군으로부터 선택되는 어느 하나로 이루어진다. According to another aspect of the invention, wherein the conductive film for the first gate, is made of one selected from the group consisting of poly-Si, TiSix, MoSix and CoSix.

본 발명의 다른 일면에 따라, 상기 제 1 게이트용 도전막은, 500~1,000 Å의 두께로 형성한다. According to another aspect of the present invention will be formed to a thickness of the first conductive layer for the gate 1, 500 ~ 1,000 Å.

본 발명의 다른 일면에 따라, 상기 불순물 이온주입 공정은, P 및 As로 구성된 군으로부터 선택되는 어느 하나를 이온주입 소스로 이용하여 수행한다. According to another aspect of the invention, carried out by the impurity ion implantation process, using any one selected from the group consisting of P and As ions implanted in the source.

본 발명의 또 다른 일면에 따라, 상기 불순물 이온주입 공정은, 이온주입 에너지를 10 ~ 100 KeV로 하고, 이온주입 도우즈량을 1E11~2E13 atoms/㎠로 하여 수행한다. According to yet another aspect of the present invention will be carried out to the impurity ion implantation process, the ion implantation energy in 10 ~ 100 KeV and an ion implantation dose of 1E11 to help ~ 2E13 atoms / ㎠.

(실시예) (Example)

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다. With reference to the accompanying drawings will be described a preferred embodiment of the present invention.

도 5a 내지 도 5c는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 단면도이다. Figure 5a-5c is a sectional view for explaining a process by the transistor manufacturing method of a semiconductor device according to the present invention.

도 5a에 도시한 바와 같이, 액티브 영역 및 필드 영역이 정의되고, 필드 영역에 소자분리막(31)이 구비된 실리콘 기판(30)을 제공한다. As shown in Figure 5a, the active region and a field region are defined, and provides a silicon substrate 30, the device isolation film 31 is provided on the field region. 이어서, 액티브 영역에 해당하는 기판(30)의 일부분을 식각하여 리세스시킴으로써, 홈(32)을 형성한다. Then, by a recess by etching a portion of the substrate 30 corresponding to the active region, thereby forming a groove 32. 그런다음, 홈(32)을 포함한 기판(30) 상에 게이트 산화막(33) 및 제 1 게이트용 도전막(34)을 차례로 증착한다. Then, the deposition on the substrate 30 including the grooves 32, a gate oxide film 33 and the first conductive film 34 for a gate turn. 제 1 게이트용 도전막(34)은, 다결정 실리콘, TiSix, MoSix 및 CoSix로 구성된 군으로부터 선택되는 어느 하나를 이용하여 500~1,000 Å의 두께로 증착한다. A first gate conductive film (34) is, using any one selected from the group consisting of poly-Si, TiSix, MoSix and CoSix is ​​deposited to a thickness of 500 ~ 1,000 Å.

그리고 나서, 결과물에 고농도의 불순물 이온주입 공정을 수행하여 홈(32)의 양측 기판에 소스 및 드레인 영역(35)을 형성한다. Then, to form the source and drain regions 35 on both sides of the substrate groove (32) by performing a high concentration of impurity ion implantation process on the result. 이때, 소스 및 드레인 영역(35) 형성을 위한 고농도의 불순물 이온주입 공정은, P 및 As로 구성된 군으로부터 선택되는 어느 하나를 이온주입 소스로 이용하고, 이온주입 에너지를 10 ~ 100 KeV로 하며, 이온주입 도우즈량을 1E11~2E13 atoms/㎠로 하여 수행한다. At this time, a high concentration of impurity ion implantation for source and drain regions 35 formed is, using any one selected from the group consisting of P and As as an ion implantation source, and the ion implantation energy in 10 ~ 100 KeV, and it performs the ion implantation dose to the dough by the 1E11 ~ 2E13 atoms / ㎠. 상기 소스 및 드레인 영역(35)은 후속으로 형성되는 게이트 보다 먼저 형성되므로, 게이트가 홈(32)과 오정렬되더라도, 소스 및 드레인 영역(35)이 홈(32)을 기준으로 비대칭적으로 형성될 염려가 없다. The source and drain region 35 are so formed first than the gate to be formed subsequently, fear of the gate groove, even 32 and the misalignment, the source and drain regions 35 are formed as asymmetrically relative to the groove 32 no.

도 5b에 도시한 바와 같이, 소스 및 드레인 영역이 형성된 기판 결과물 상에 제 2 게이트용 도전막(36) 및 하드마스크막(37)을 차례로 형성한다. As shown in Figure 5b, it is formed on the resultant substrate having a source and drain regions and then the second gate conductive film 36 and the hard mask film 37 for. 제 2 게이트용 도전막(36)은 텅스텐 실리사이드로 이루어진다. A second gate conductive film (36) is made of tungsten silicide.

도 5c에 도시한 바와 같이, 하드마스크막(37), 제 2 게이트용 도전막(36) 및 제 1 게이트용 도전막(34)을 선택적으로 식각하여, 홈(32)의 상부에 게이트(38)를 형성한다. One, the film 37 is a hard mask as shown in Figure 5c, the second upper gate (38 of the gate conductive film 36 and the to 1 selectively etching the gate conductive layer (34), grooves (32) ) to form. 이때, 도 5c에서 미설명한 도면부호 34a, 36a 및 37a는 각각 식각후 잔류된 다결정실리콘막, 텅스텐 실리사이드막 및 하드마스크막을 나타낸다. At this time, also the reference numeral 34a, 36a and 37a described in the US 5c represents a residual polysilicon film, a tungsten silicide film and a hard mask film after etching, respectively. 이어서, 게이트(38)의 양측벽에 스페이서(39)를 형성한다. Then, to form a spacer 39 on each side wall of the gate 38. 스페이서(39)는 200~500 Å 정도의 두께를 갖는다. The spacer 39 has a thickness on the order of 200 ~ 500 Å.

도 6은 본 발명에 따른 트랜지스터의 게이트가 오정렬된 상태를 나타내는 단면도이다. 6 is a cross-sectional view illustrating the gate of the transistor a misaligned state in accordance with the present invention. 전술한 바와 같이, 본 발명에서는 게이트(38)를 형성하기 전에, 소스 및 드레인 영역(35)을 형성하므로, 게이트(38) 형성시에, 게이트(38)가 홈(32)과 오정렬되더라도, 소스 및 드레인 영역(35)이 홈(32)을 기준으로 비대칭적으로 형성 될 염려가 없다. As described above, in the present invention prior to formation of gate 38, so forming the source and drain regions 35, a gate 38 in the formation, even if the gate 38 the groove 32 and the misalignment, the source and drain regions do not have 35 is concerned be formed asymmetrically relative to the groove 32. 또한, 종래기술에서는, 스페이서를 형성한 후에 소스 및 드레인 영역을 형성하지만, 본 발명에서는, 게이트(38) 및 스페이서(39)를 형성하기 전에 소스 및 드레인 영역(35)을 형성하기 때문에, 종래의 방법에 비해 높은 이온주입 에너지로 소스 및 드레인 영역(35)을 형성할 수 있다. In the prior art, to form the source and drain regions after the formation of the spacer, but the present in invention, a gate 38, and because they form the source and drain regions (35) prior to forming the spacer 39, the conventional compared to how it is possible to form the source and drain regions 35 to the high energy ion implantation. 이에 따라, 소스 및 드레인 영역(35)의 접합을 종래보다 완만하게 형성할 수 있으므로, 전계를 감소시킬 수 있다. Therefore, because according to, to form the junction of the source and drain regions (35) more slowly than the conventional, it is possible to reduce the electric field. 따라서, 접합 누설 전류를 감소시켜, 데이타 유지 시간을 증가시킬 수 있다. Therefore, to reduce the junction leakage current, it is possible to increase the data retention time.

본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다. Although shown and described with respect to the present invention in certain preferred embodiments, the present invention is within the present invention are without departing from the spirit and aspect of the present invention is provided by the scope of what the claims below rather than being limited to the limit Those skilled in the art that various modifications and changes can be easily seen.

이상에서와 같이, 본 발명은 게이트를 형성하기 전에 소스 및 드레인 영역을 형성함으로써, 게이트가 홈과 오정렬되더라도, 소스 및 드레인 영역이 홈을 기준으로 비대칭적으로 형성되는 것을 막을 수 있다. As described above, the present invention by forming the source and drain regions prior to forming the gate, even if the gate is misaligned with the groove, it is possible to prevent the source and drain regions that are based on the groove formed asymmetrically. 이에 따라, 전계의 변화 발생을 방지할 수 있으므로, 셀 트랜지스터 특성의 균일도를 향상시킬 수 있다. Accordingly, it is possible to prevent the occurrence of a change in electric field, it is possible to improve the uniformity of the cell transistor characteristics. 또한, 소스 및 드레인 영역 형성 시에, 이온주입 에너지를 증가시킬 수 있어, 소스 및 드레인 영역의 접합을 종래보다 완만하게 형성할 수 있다. Further, when forming the source and drain regions, it is possible to increase the ion implantation energy, it is possible to form the junction of the source and drain regions have a gentler than before. 이에 따라, 전계를 감소시킬 수 있으므로, 접합 누설 전류를 감소시켜, 데이타 유지 시간을 증가시킬 수 있다. Accordingly, it is possible to reduce an electric field, it is possible to reduce the junction leakage current, it is possible to increase the data retention time.

Claims (5)

  1. 반도체 소자의 트랜지스터 제조방법에 있어서, In the transistor manufacturing method of the semiconductor device,
    액티브 영역을 한정하는 소자분리막이 구비된 기판을 제공하는 단계; The method comprising: providing a substrate having a device isolation film which defines an active region;
    상기 기판의 액티브 영역의 일부분을 식각하여 홈을 형성하는 단계; Forming a groove by etching a portion of the active region of the substrate;
    상기 홈을 포함한 기판 상에 제 1 게이트용 도전막을 형성하는 단계; Forming a first conductive layer for the gate on the substrate including the groove;
    결과물에 불순물 이온주입 공정을 수행하여 상기 홈의 양측 기판에 소스 및 드레인 영역을 형성하는 단계; And the resultant performing impurity ion implantation process to form the source and drain regions on both sides of the substrate of the groove;
    상기 소스 및 드레인 영역이 형성된 기판 결과물 상에 제 2 게이트용 도전막 및 하드마스크막을 차례로 형성하는 단계; Forming on the substrate the result is the source and drain regions formed in turn the second conductive film and the hard mask film for the gate; And
    상기 하드마스크막, 제 2 게이트용 도전막 및 제 1 게이트용 도전막을 식각하여, 상기 홈의 상부에 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법. To the hard mask layer, the second gate conductive film and the first gate conductive film is etched for, forming a gate on an upper portion of the groove; transistor manufacturing method of the semiconductor device comprising: a.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다. Claim 2 is readable medium was abandoned upon payment.
    제 1 항에 있어서, According to claim 1,
    상기 제 1 게이트용 도전막은, 다결정 실리콘, TiSix, MoSix 및 CoSix로 구성된 군으로부터 선택되는 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법. Transistor manufacturing method of the semiconductor device which comprises any one selected from the group consisting of the first conductive film for a first gate, a polysilicon, TiSix, MoSix and CoSix.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다. Claim 3 is set to give up when the registration fee has been paid.
    제 1 항에 있어서, According to claim 1,
    상기 제 1 게이트용 도전막은, 500~1,000 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법. Transistor manufacturing method of the semiconductor device characterized in that formed at the thickness of the first conductive layer for the gate, 500 ~ 1,000 Å.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다. Claim 4 is set when the registration fee has been paid to give up.
    제 1 항에 있어서, According to claim 1,
    상기 불순물 이온주입 공정은, P 및 As로 구성된 군으로부터 선택되는 어느 하나를 이온주입 소스로 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법. The impurity ion implantation process, the transistor manufacturing method of the semiconductor device characterized in that the carried out using any one selected from the group consisting of P and As ions implanted in the source.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다. Claim 5 is set when the registration fee has been paid to give up.
    제 1 항에 있어서, According to claim 1,
    상기 불순물 이온주입 공정은, 이온주입 에너지를 10 ~ 100 KeV로 하고, 이온주입 도우즈량을 1E11~2E13 atoms/㎠로 하여 수행하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법. The impurity ion implantation process, ion implantation energy, and in the 10 ~ 100 KeV, the ion implantation to help transistor manufacturing method of the semiconductor device, characterized in that performing by the dose to 1E11 ~ 2E13 atoms / ㎠.
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