KR100537186B1 - Method for forming transistor in semiconductor device - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 트랜지스터 형성 공정에 관한 것이다. 본 발명은 측벽 스페이서의 폭 균일도를 확보할 수 있는 반도체 소자의 트랜지스터 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 측벽 스페이서용 절연막에 대해 전면 건식식각을 수행하지 않고, 측벽 스페이서용 절연막 증착 후 게이트 전극 패턴과 측벽 스페이서를 덮는 포토레지스트 패턴을 형성하고 이 포토레지스트 패턴을 식각 베리어로 사용하여 측벽 스페이서용 절연막에 대한 건식 식각을 수행하는 방식을 적용한다. 이 경우, 패턴의 밀집도나 웨이퍼 지역별 편차, 증착 장비 내 웨이퍼 위치와 관계 없이 마스크에서 정해진 일정한 폭으로 측벽 스페이서를 형성할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a transistor forming process in a semiconductor device manufacturing process. SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a transistor of a semiconductor device capable of ensuring the width uniformity of sidewall spacers. In the present invention, the photoresist pattern covering the gate electrode pattern and the sidewall spacer is formed after the deposition of the insulating film for the sidewall spacer and the photoresist pattern is used as an etch barrier, without performing dry etching on the sidewall spacer insulating film. The method of performing dry etching on the insulating film is applied. In this case, the sidewall spacers may be formed to have a predetermined width determined by the mask regardless of the pattern density, the wafer region variation, and the wafer position in the deposition apparatus.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 트랜지스터 형성 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a transistor forming process in a semiconductor device manufacturing process.
전통적인 게이트 전극 재료로서 널리 사용되어 온 도핑된 폴리실리콘은 소자의 선폭의 미세화가 진행됨에 따라 그 자체의 높은 저항값으로 인하여 한계에 이르고 있으며, 최근에는 게이트 전극의 저항을 낮추기 위하여 실리사이드/폴리실리콘 또는 금속/폴리실리콘 적층 구조를 주로 사용하고 있다.Doped polysilicon, which has been widely used as a traditional gate electrode material, has reached its limit due to its high resistance value as the line width of the device is miniaturized. Recently, in order to lower the resistance of the gate electrode, silicide / polysilicon or Metal / polysilicon laminated structure is mainly used.
도 1a 및 도 1b는 종래기술에 따른 트랜지스터 형성 공정을 나타낸 단면도이다.1A and 1B are cross-sectional views illustrating a transistor forming process according to the prior art.
종래기술에 따른 트랜지스터 형성 공정은, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 소자분리막(도시되지 않음)을 형성하여 활성 영역을 정의하고, 활성 영역 표면에 게이트 산화막을 형성한 후, 게이트 산화막 상에 게이트 전극용 전도막(예컨대, 금속/폴리실리콘 적층막) 및 하드 마스크 질화막을 차례로 증착한다.In the transistor forming process according to the related art, first, as shown in FIG. 1A, an isolation layer (not shown) is formed on a silicon substrate 10 to define an active region, and then a gate oxide layer is formed on the surface of the active region. On the gate oxide film, a conductive film for a gate electrode (for example, a metal / polysilicon laminated film) and a hard mask nitride film are sequentially deposited.
이어서, 게이트 전극 마스크를 사용한 사진 공정 및 건식 식각 공정을 진행하여 게이트 전극 패턴(11)을 형성하고, 게이트 재산화 공정을 실시한다.Next, the photolithography process and the dry etching process using the gate electrode mask are performed to form the gate electrode pattern 11, and the gate reoxidation process is performed.
다음으로, LDD(lightly doped drain) 이온주입을 실시하고, 전체 구조 표면을 따라 CVD 방식으로 측벽 스페이서용 산화막(12)을 증착한다. 이때, LDD 이온주입은 PMOS 영역과 NMOS 영역에 대해 각각 실시한다.Next, lightly doped drain (LDD) ion implantation is performed, and an oxide film 12 for sidewall spacers is deposited by CVD along the entire structure surface. At this time, LDD ion implantation is performed for the PMOS region and the NMOS region, respectively.
계속하여, 도 1b에 도시된 바와 같이 측벽 스페이서용 산화막(12)에 대한 전면 건식식각을 수행하여 게이트 전극 패턴(11)의 측벽에 산화막 스페이서(12a)을 형성하고, 고농도 소오스/드레인 이온주입을 실시한다. 이때, 고농도 소오스/드레인 이온주입 역시 PMOS 영역과 NMOS 영역에 대해 각각 실시한다.Subsequently, as shown in FIG. 1B, the entire surface dry etching process is performed on the sidewall spacer oxide film 12 to form the oxide spacer 12a on the sidewall of the gate electrode pattern 11, and high concentration source / drain ion implantation is performed. Conduct. At this time, high concentration source / drain ion implantation is also performed for the PMOS region and the NMOS region, respectively.
DRAM을 비롯한 반도체 메모리 소자에서, 산화막 스페이서(12a)는 주변회로 영역에 LDD 구조를 구현하기 위하여 널리 적용되고 있다. 한편, 반도체 소자의 고집적화에 따라 패턴 밀도는 점점 높아지고 있으며, 하나의 소자 내에도 상대적으로 게이트 전극 패턴(12)의 밀집도가 높은 영역(A 영역)과 밀집도가 낮은 영역(B 영역)이 존재한다.In semiconductor memory devices including DRAM, the oxide spacer 12a is widely applied to implement an LDD structure in a peripheral circuit region. On the other hand, with the higher integration of semiconductor devices, the pattern density is increasing, and there is a relatively high density (region A) and a low density (region B) of the gate electrode pattern 12 in one device.
그런데, 이처럼 패턴의 밀집도가 다를 경우, 도 1a에 도시된 바와 같이 CVD 방식으로 측벽 스페이서용 산화막(12)을 증착할 때, 공정 특성상 상대적으로 게이트 전극 패턴(12)의 밀집도가 높은 영역(A 영역)에서의 두께(a)와 밀집도가 낮은 영역(B 영역)에서의 두께(b)가 서로 다르게 나타난다. 즉, 상대적으로 B 영역의 측벽 스페이서용 산화막(12)이 더 두껍게 증착된다(a < b).However, when the densities of the patterns are different in this way, when the oxide film 12 for the sidewall spacers is deposited by the CVD method as shown in FIG. 1A, a relatively high density of the gate electrode patterns 12 is due to process characteristics (A region). The thickness a in) and the thickness b in the low density region (region B) are different from each other. That is, the oxide film 12 for the sidewall spacer in the region B is relatively thicker (a < b).
이 경우, 전면 건식식각에 의해 형성된 산화막 스페이서(12a) 자체의 폭 또한 도 1b에 도시된 바와 같이 A 영역과 B 영역에서 다르게 나타난다. 한편, 산화막 스페이서(12a)의 폭은 웨이퍼의 지역별로 다르게 나타나기도 하며, 증착 장비 내 웨이퍼 위치에 따라 다르게 나타나기도 한다. 반도체 소자의 동작 속도가 고속화 될수록 이러한 산화막 스페이서(12a) 폭의 불균일로 인하여 동작 상의 오류가 발생할 가능성이 높아지게 된다.In this case, the width of the oxide spacer 12a itself formed by the entire dry etching also appears differently in the A region and the B region as shown in FIG. 1B. On the other hand, the width of the oxide spacer 12a may appear different for each region of the wafer, or may vary depending on the position of the wafer in the deposition equipment. As the operation speed of the semiconductor device increases, the possibility of an operation error due to the nonuniformity of the oxide spacer 12a becomes higher.
이러한 산화막 스페이서(12a)의 폭 균일도 저하는 집적도가 높아짐에 따라 더욱더 심각한 문제를 유발할 것이며, CVD 방식으로 측벽 스페이서를 구현하는 한 질화막과 같은 다른 절연막을 적용하더라도 근본적인 해결이 어려운 실정이다.The decrease in the width uniformity of the oxide spacer 12a will cause more serious problems as the degree of integration increases, and even if another insulating film such as a nitride film is applied as long as the sidewall spacer is implemented by the CVD method, it is difficult to solve the fundamental problem.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 측벽 스페이서의 폭 균일도를 확보할 수 있는 반도체 소자의 트랜지스터 형성방법을 제공하는데 그 목적이 있다. The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method for forming a transistor of a semiconductor device capable of ensuring the width uniformity of sidewall spacers.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 기판 상에 게이트 산화막 및 게이트 전극용 전도막을 포함하는 게이트 전극 패턴을 형성하는 단계; 상기 게이트 전극 패턴을 이온주입 베리어로 사용하여 LDD 이온주입을 실시하는 단계; 상기 LDD 이온주입을 마친 전체 구조 표면을 따라 측벽 스페이서용 절연막을 형성하는 단계; 상기 측벽 스페이서용 절연막 상에 상기 게이트 전극 패턴 및 측벽 스페이서 형성 영역을 덮는 식각 베리어 패턴을 형성하는 단계; 상기 식각 베리어 패턴을 이용하여 상기 측벽 스페이서용 절연막을 건식 식각하여 상기 측벽 스페이서를 형성하는 단계; 및 고농도 소오스/드레인 이온주입을 실시하는 단계를 포함하는 반도체 소자의 트랜지스터 형성방법이 제공된다.According to an aspect of the present invention for achieving the above technical problem, forming a gate electrode pattern including a gate oxide film and a conductive film for the gate electrode on the substrate; Performing LDD ion implantation using the gate electrode pattern as an ion implantation barrier; Forming an insulating film for sidewall spacers along the entire structure surface of the LDD ion implantation; Forming an etch barrier pattern on the sidewall spacer insulating layer to cover the gate electrode pattern and the sidewall spacer forming region; Dry etching the insulating film for the sidewall spacers using the etching barrier pattern to form the sidewall spacers; And providing a high concentration source / drain ion implantation.
바람직하게, 상기 측벽 스페이서용 절연막으로 CVD 방식으로 증착된 산화막을 사용한다.Preferably, an oxide film deposited by a CVD method is used as the insulating film for sidewall spacers.
바람직하게, 상기 식각 베리어 패턴을 형성하는 단계는, 상기 측벽 스페이서용 절연막 상에 포토레지스트를 도포하는 단계; 상기 게이트 전극 패턴의 폭 보다 상기 게이트 전극 패턴의 양쪽으로 타겟 측벽 스페이서의 폭만큼 더 큰 패턴을 정의할 수 있는 포토 마스크를 사용하여 노광 공정을 수행하는 단계; 및 현상 공정을 수행하여 포토레지스트 패턴을 형성하는 단계를 포함한다.Preferably, the forming of the etch barrier pattern comprises: applying a photoresist on the insulating film for the sidewall spacer; Performing an exposure process using a photo mask capable of defining a pattern larger on both sides of the gate electrode pattern than the width of the gate electrode pattern by a width of a target sidewall spacer; And forming a photoresist pattern by performing a developing process.
한편, 상기 고농도 소오스/드레인 이온주입은 상기 포토레지스트 패턴을 제거하지 않은 상태에서 실시하거나, 상기 포토레지스트 패턴을 제거한 후 실시할 수 있다.The high concentration source / drain ion implantation may be performed without removing the photoresist pattern or after removing the photoresist pattern.
또한, 본 발명의 다른 측면에 따르면, 기판 상에 게이트 산화막 및 게이트 전극용 전도막을 포함하는 게이트 전극 패턴을 형성하는 단계; 상기 게이트 전극 패턴을 이온주입 베리어로 사용하여 제1 및 제2 도전형 MOS 영역 각각에 대해 LDD 이온주입을 실시하는 단계; 상기 LDD 이온주입을 마친 전체 구조 표면을 따라 측벽 스페이서용 절연막을 형성하는 단계; 상기 측벽 스페이서용 절연막 상에 제1 도전형 MOS 영역의 상기 게이트 전극 패턴 및 측벽 스페이서 형성 영역과 함께 제2 도전형 MOS 영역 전체를 덮는 제1 식각 베리어 패턴을 형성하는 단계; 상기 제1 식각 베리어 패턴을 이용하여 상기 측벽 스페이서용 절연막을 건식 식각하여 제1 도전형 MOS 영역의 측벽 스페이서를 형성하는 단계; 상기 제1 도전형 MOS 영역에 제1 도전형 고농도 소오스/드레인 이온주입을 실시하는 단계; 상기 측벽 스페이서용 절연막 상에 제2 도전형 MOS 영역의 상기 게이트 전극 패턴 및 측벽 스페이서 형성 영역과 함께 제1 도전형 MOS 영역 전체를 덮는 제2 식각 베리어 패턴을 형성하는 단계; 상기 제2 식각 베리어 패턴을 이용하여 상기 측벽 스페이서용 절연막을 건식 식각하여 제2 도전형 MOS 영역의 측벽 스페이서를 형성하는 단계; 및 상기 제2 도전형 MOS 영역에 제2 도전형 고농도 소오스/드레인 이온주입을 실시하는 단계를 포함하는 반도체 소자의 트랜지스터 형성방법이 제공된다.Further, according to another aspect of the invention, forming a gate electrode pattern including a gate oxide film and a conductive film for the gate electrode on the substrate; Performing LDD ion implantation into each of the first and second conductivity type MOS regions using the gate electrode pattern as an ion implantation barrier; Forming an insulating film for sidewall spacers along the entire structure surface of the LDD ion implantation; Forming a first etch barrier pattern covering the entire second conductive MOS region together with the gate electrode pattern and the sidewall spacer forming region of the first conductive MOS region on the insulating film for the sidewall spacer; Dry etching the insulating film for the sidewall spacers using the first etching barrier pattern to form sidewall spacers of a first conductivity type MOS region; Performing a first conductivity type high concentration source / drain ion implantation into the first conductivity type MOS region; Forming a second etch barrier pattern covering the entire first conductive MOS region together with the gate electrode pattern of the second conductive MOS region and the sidewall spacer forming region on the sidewall spacer insulating layer; Dry etching the insulating film for the sidewall spacers using the second etching barrier pattern to form sidewall spacers of a second conductivity type MOS region; And performing a second conductivity type high concentration source / drain ion implantation into the second conductivity type MOS region.
바람직하게, 상기 측벽 스페이서용 절연막으로 CVD 방식으로 증착된 산화막을 사용한다.Preferably, an oxide film deposited by a CVD method is used as the insulating film for sidewall spacers.
바람직하게, 상기 제1 및 제2 식각 베리어 패턴으로 포토레지스트 패턴을 사용한다.Preferably, a photoresist pattern is used as the first and second etching barrier patterns.
본 발명에서는 측벽 스페이서용 절연막에 대해 전면 건식식각을 수행하지 않고, 측벽 스페이서용 절연막 증착 후 게이트 전극 패턴과 측벽 스페이서를 덮는 포토레지스트 패턴을 형성하고 이 포토레지스트 패턴을 식각 베리어로 사용하여 측벽 스페이서용 절연막에 대한 건식 식각을 수행하는 방식을 적용한다. 이 경우, 패턴의 밀집도나 웨이퍼 지역별 편차, 증착 장비 내 웨이퍼 위치와 관계 없이 마스크에서 정해진 일정한 폭으로 측벽 스페이서를 형성할 수 있다.In the present invention, the photoresist pattern covering the gate electrode pattern and the sidewall spacer is formed after the deposition of the insulating film for the sidewall spacer and the photoresist pattern is used as an etch barrier, without performing dry etching on the sidewall spacer insulating film. The method of performing dry etching on the insulating film is applied. In this case, the sidewall spacers may be formed to have a predetermined width determined by the mask regardless of the pattern density, the wafer region variation, and the wafer position in the deposition apparatus.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 형성 공정을 나타낸 단면도이다.2A to 2D are cross-sectional views illustrating a transistor forming process of a semiconductor device according to an embodiment of the present invention.
본 실시예에 따른 반도체 소자의 트랜지스터 형성 공정은, 우선 도 2a에 도시된 바와 같이 실리콘 기판(20) 상에 소자분리막(도시되지 않음)을 형성하여 활성 영역을 정의하고, 활성 영역 표면에 게이트 산화막을 형성한 후, 게이트 산화막 상에 게이트 전극용 전도막(예컨대, 금속/폴리실리콘 적층막) 및 하드 마스크 질화막을 차례로 증착하고, 게이트 전극 마스크를 사용한 사진 공정 및 건식 식각 공정을 진행하여 게이트 전극 패턴(21)을 형성한 후, 게이트 재산화 공정을 실시한다. 이어서, LDD 이온주입을 실시하고, 전체 구조 표면을 따라 CVD 방식으로 측벽 스페이서용 산화막(22)을 증착한다. 이때, 게이트 전극 패턴(21)의 밀집도가 다른 A 영역과 B 영역에서 증착된 측벽 스페이서용 산화막(22)의 두께가 다르게 나타난다(a < b).In the transistor forming process of the semiconductor device according to the present embodiment, first, as shown in FIG. 2A, an isolation layer (not shown) is formed on the silicon substrate 20 to define an active region, and a gate oxide film is formed on the surface of the active region. After the formation, the gate electrode conductive film (for example, a metal / polysilicon laminated film) and the hard mask nitride film are sequentially deposited on the gate oxide film, followed by a photo process using a gate electrode mask and a dry etching process. After forming (21), a gate reoxidation process is performed. Subsequently, LDD ion implantation is performed, and the oxide film 22 for sidewall spacers is deposited by CVD along the entire structure surface. At this time, the thicknesses of the oxide film 22 for the sidewall spacers deposited in the A region and the B region having different densities of the gate electrode patterns 21 appear differently (a <b).
계속하여, 도 2b에 도시된 바와 같이 측벽 스페이서용 산화막(22) 상부에 포토레지스트를 도포하고 사진 공정을 실시하여 게이트 전극 패턴(21) 및 측벽 스페이서 형성 영역을 덮는 포토레지스트 패턴(23)을 형성한다. 이때, 포토레지스트 패턴(23)의 폭이 게이트 전극 패턴(21)의 폭 보다 게이트 전극 패턴(21)의 양쪽으로 타겟 측벽 스페이서의 폭만큼 더 크게 정의될 수 있는 포토 마스크를 사용해야 한다.Subsequently, as shown in FIG. 2B, a photoresist is applied on the sidewall spacer oxide 22 and a photolithography process is performed to form the photoresist pattern 23 covering the gate electrode pattern 21 and the sidewall spacer formation region. do. In this case, a photo mask may be used in which the width of the photoresist pattern 23 may be defined larger than the width of the gate electrode pattern 21 by the width of the target sidewall spacer on both sides of the gate electrode pattern 21.
다음으로, 도 2c에 도시된 바와 같이 포토레지스트 패턴(23)을 식각 베리어로 사용하여 측벽 스페이서용 산화막(22)에 대한 건식 식각을 수행함으로써 산화막 스페이서(22a)를 형성한다.Next, as illustrated in FIG. 2C, the oxide spacer 22a is formed by performing dry etching on the oxide layer 22 for the sidewall spacer using the photoresist pattern 23 as an etching barrier.
이어서, 도 2d에 도시된 바와 같이 포토레지스트 패턴(23)을 제거하고 고농도 소오스/드레인 이온주입을 실시한다. 이때, 고농도 소오스/드레인 이온주입은 포토레지스트 패턴(23)을 제거하지 않은 상태에서 진행할 수 있다.Next, as shown in FIG. 2D, the photoresist pattern 23 is removed and a high concentration source / drain ion implantation is performed. In this case, the high concentration source / drain ion implantation may be performed without removing the photoresist pattern 23.
전술한 실시예에서는 PMOS 트랜지스터, NMOS 트랜지스터 중 어느 한 종류의 MOS 트랜지스터를 형성하는 경우를 모델로 설명하였다. 그러나, 대부분의 반도체 소자는 PMOS 영역과 NMOS 영역을 함께 구비하는 씨모스 반도체로 구현되므로, 전술한 실시예에서 다소의 변경이 불가피하다.In the above-described embodiment, the case of forming any one type of MOS transistor among a PMOS transistor and an NMOS transistor has been described as a model. However, since most semiconductor devices are implemented with CMOS semiconductors having both a PMOS region and an NMOS region, some changes are inevitable in the above-described embodiment.
즉, 측벽 스페이서용 산화막(22) 증착 후, PMOS 영역의 게이트 전극 패턴(23) 및 측벽 스페이서 형성 영역과 함께 NMOS 영역 전체를 덮는 포토레지스트 패턴(23)을 형성하고, 포토레지스트 패턴(23)을 식각 베리어로 사용하여 측벽 스페이서용 산화막(22)에 대한 건식 식각을 수행함으로써 PMOS용 산화막 스페이서(22a)를 형성한 다음, 포토레지스트 패턴(23)을 이온주입 베리어로 사용하여 P+ 소오스/드레인 이온주입을 실시하고, 포토레지스트 패턴(23)을 제거한다.That is, after deposition of the sidewall spacer oxide film 22, the photoresist pattern 23 covering the entire NMOS region is formed together with the gate electrode pattern 23 and the sidewall spacer formation region of the PMOS region, and the photoresist pattern 23 is formed. Petch oxide spacers 22a are formed by performing dry etching on the oxide film 22 for sidewall spacers using the etching barrier, and then P + source / drain ion implantation using the photoresist pattern 23 as an ion implantation barrier. The photoresist pattern 23 is removed.
이어서, NMOS 영역의 게이트 전극 패턴(23) 및 측벽 스페이서 형성 영역과 함께 PMOS 영역 전체를 덮는 포토레지스트 패턴(23)을 형성하고, 포토레지스트 패턴(23)을 식각 베리어로 사용하여 측벽 스페이서용 산화막(22)에 대한 건식 식각을 수행함으로써 NMOS용 산화막 스페이서(22a)를 형성한 다음, 포토레지스트 패턴(23)을 이온주입 베리어로 사용하여 N+ 소오스/드레인 이온주입을 실시하고, 포토레지스트 패턴(23)을 제거한다.Next, the photoresist pattern 23 covering the entire PMOS region is formed together with the gate electrode pattern 23 and the sidewall spacer formation region of the NMOS region, and the oxide layer for sidewall spacers is formed by using the photoresist pattern 23 as an etching barrier. 22) to form an NMOS oxide spacer 22a by performing dry etching, and then performing N + source / drain ion implantation using the photoresist pattern 23 as an ion implantation barrier, and performing photoresist pattern 23 Remove it.
한편, 전술한 공정 이전에 수행되는 LDD 이온주입 역시 PMOS 영역과 NMOS 영역에 대해 각각 실시해야 한다.On the other hand, LDD ion implantation performed before the above-described process should also be performed for the PMOS region and the NMOS region, respectively.
전술한 바와 같은 실시예의 공정을 진행하여 MOS 트랜지스터를 형성하면, 게이트 전극 패턴의 밀집도나 웨이퍼 지역별 편차, 증착 장비 내 웨이퍼 위치와 관계 없이 마스크에서 정해진 일정한 폭으로 측벽 스페이서를 구현할 수 있다. 한편, NMOS 영역과 PMOS 영역에서 각각 측벽 스페이서를 형성하기 때문에 NMOS 트랜지스터와 PMOS 트랜지스터 별로 소자 특성을 최적화할 수 있다.When the MOS transistor is formed by the process of the above-described embodiment, the sidewall spacers may be formed with a predetermined width determined by the mask regardless of the density of the gate electrode pattern, the variation of each wafer region, and the position of the wafer in the deposition apparatus. Meanwhile, since sidewall spacers are formed in the NMOS region and the PMOS region, device characteristics may be optimized for each NMOS transistor and PMOS transistor.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
예컨대, 전술한 실시예에서는 측벽 스페이서 형성을 위하여 CVD 산화막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 다른 증착 방식을 적용하거나 다른 절연막을 적용하는 경우에도 적용된다.For example, in the above-described embodiment, the case in which the CVD oxide film is used to form the sidewall spacers has been described as an example, but the present invention is also applicable to the case of applying another deposition method or another insulating film.
전술한 본 발명은 균일한 측벽 스페이서 폭의 구현할 수 있고, PMOS/NMOS 트랜지스터 별 스페이서 폭 조절을 가능하게 하여 반도체 소자의 동작 특성을 개선하고 수율을 개선하는 효과를 기대할 수 있다. The present invention described above can realize a uniform sidewall spacer width, and can control the spacer width for each PMOS / NMOS transistor, thereby improving the operating characteristics of the semiconductor device and improving the yield.
도 1a 및 도 1b는 종래기술에 따른 트랜지스터 형성 공정을 나타낸 단면도.1A and 1B are cross-sectional views illustrating a transistor forming process according to the prior art.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 형성 공정을 나타낸 단면도.2A to 2D are cross-sectional views illustrating a transistor forming process of a semiconductor device in accordance with an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
20 : 실리콘 기판20: silicon substrate
21 : 게이트 전극 패턴21: gate electrode pattern
22 : 측벽 스페이서용 산화막22: oxide film for sidewall spacer
22a : 산화막 스페이서22a: oxide spacer
23 : 포토레지스트 패턴23 photoresist pattern
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|---|---|---|---|
| KR1020040049884A KR100537186B1 (en) | 2004-06-30 | 2004-06-30 | Method for forming transistor in semiconductor device |
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