KR100905182B1 - Method for manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 고농도의 소스 및 드레인 접합영역을 형성하기 위한 이온주입 바(bar)를 형성하여 별도의 마스크를 사용하지 않고 LDD을 형성할 수 있기 때문에 마스크 공정 단계를 줄여 공정을 단순하게 수행할 수 있고, LDD을 형성하기 위한 게이트 스페이서를 형성하지 않기 때문에 게이트 스페이서를 형성하기 위한 식각 공정에 의한 반도체 기판의 손상을 방지할 수 있는 기술을 개시한다.In the present invention, since the LDD can be formed without forming a mask by forming an ion implantation bar for forming a high concentration source and drain junction region, the process can be simplified by reducing the mask process step. Since a gate spacer for forming an LDD is not formed, a technique capable of preventing damage to a semiconductor substrate by an etching process for forming a gate spacer is disclosed.
게이트, LDD, 이온주입, 게이트 스페이서, 할로 이온주입, 이온주입 바 Gate, LDD, ion implantation, gate spacer, halo ion implantation, ion implantation bar
Description
본 발명은 반도체 소자 형성 방법에 관한 것으로, 더욱 상세하게는 고농도의 소스 및 드레인 접합영역을 형성하기 위한 이온주입 바(bar)를 형성하여 별도의 마스크를 사용하지 않고 LDD(Lightly Doped Drain)을 형성할 수 있기 때문에 마스크 공정 단계를 줄여 공정을 단순하게 수행할 수 있고, LDD을 형성하기 위한 게이트 스페이서(gate spacer)를 형성하지 않기 때문에 게이트 스페이서를 형성하기 위한 식각 공정에 의한 반도체 기판의 손상(damage)을 방지할 수 있는 반도체 소자 형성 방법에 관한 것이다.The present invention relates to a method for forming a semiconductor device, and more particularly, to form an LDD (Lightly Doped Drain) without using a separate mask by forming an ion implantation bar for forming a high concentration source and drain junction region. Since the process can be simplified by reducing the mask process step, and since the gate spacer for forming the LDD is not formed, the semiconductor substrate can be damaged by the etching process for forming the gate spacer. The present invention relates to a method for forming a semiconductor device that can prevent
반도체 소자가 고집적화됨에 따라 게이트의 선폭(Critical Dimension; 이하 CD)이 좁아지면서 채널 길이가 감소하여 전계 효과 트랜지스터(Field Effect Transistor; 이하 FET)의 전기적 특성이 저하되는 단 채널 효과(Short Channel Effect; 이하 SCE)가 발생하였다. As semiconductor devices become more integrated, shorter channel widths (CDs) become narrower and channel lengths decrease, resulting in a decrease in the electrical characteristics of field effect transistors (FETs). SCE) occurred.
이를 해결하기 위해 반도체 기판의 도핑 농도를 높일 경우 접합 누설전 류(junction leakage)가 현저하게 증가하여 소비 전력이 증가하는 문제점이 있다.In order to solve this problem, when the doping concentration of the semiconductor substrate is increased, there is a problem that the junction leakage is significantly increased and power consumption is increased.
이를 완화하기 위한 방법으로 반도체 기판 중 소스와 드레인 부근만 도핑 농도를 선택적으로 높여주는 할로 이온 주입 공정(halo implant)을 적용한다.In order to alleviate this problem, a halo implant is applied to selectively increase the doping concentration only in the vicinity of the source and the drain of the semiconductor substrate.
또한, 게이트를 마스크로 이용하여 저농도의 불순물을 이온 주입하여 저농도의 불순물 접합 영역(Lightly Doped Drain; 이하 LDD)을 형성하고, 게이트 및 게이트 스페이서를 마스크로 이용하여 고농도의 불순물을 이온 주입하여 고농도의 불순물 접합 영역을 형성하여 고농도 소스 및 드레인 접합영역을 형성한다.In addition, a low concentration of impurity junction regions (LDDs) are formed by ion implanting a low concentration of impurities using a gate as a mask, and a high concentration of impurities are implanted using a gate and a gate spacer as a mask. Impurity junction regions are formed to form high concentration source and drain junction regions.
하지만, 상기와 같은 FET 형성 방법으로 주변 회로에 NMOS FET 및 PMOS FET를 모두 형성하는 경우 LDD 및 할로 이온 주입을 위한 2회의 마스크 공정 및 고농도 소스 및 드레인 접합영역을 형성하기 위한 2회의 마스크 공정 등 전체적으로 마스크 공정이 많아 공정이 복잡하고 생산성이 열화되는 문제점이 있다.However, in the case of forming both NMOS FET and PMOS FET in the peripheral circuit by the FET formation method as described above, the mask overall process including two mask processes for LDD and halo ion implantation, and two mask processes for forming high concentration source and drain junction regions. Due to the large number of mask processes, there is a problem that the process is complicated and productivity is degraded.
또한, 고농도 소스 및 드레인 접합영역을 형성하기 위한 이온주입 마스크인 게이트 스페이서를 형성할 때 식각 공정으로 인하여 반도체 기판에 식각 손상(etch damage)이 발생하여 결함(defect) 또는 이온 손실(ion loss)이 발생하여 FET의 특성이 열화되는 문제점이 있다.In addition, when forming a gate spacer, which is an ion implantation mask for forming a high concentration source and drain junction region, etching damage occurs in a semiconductor substrate due to an etching process, thereby resulting in defects or ion loss. There is a problem that the characteristics of the FET is deteriorated.
본 발명은 마스크 공정 단계를 줄여 공정을 단순하게 수행할 수 있는 반도체 소자 형성 방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a method for forming a semiconductor device that can be performed by simply reducing the mask process step.
또한, 본 발명은 게이트 스페이서를 형성하기 위한 식각 공정에 의한 반도체 기판의 손상을 방지할 수 있는 반도체 소자 형성 방법을 제공하는 것을 목적으로 한다.Another object of the present invention is to provide a method of forming a semiconductor device capable of preventing damage to a semiconductor substrate by an etching process for forming a gate spacer.
본 발명에 따른 반도체 소자 형성 방법은 The method of forming a semiconductor device according to the present invention
반도체 기판에 활성영역을 정의하는 소자 분리막을 형성하는 단계;Forming an isolation layer defining an active region on the semiconductor substrate;
상기 활성영역 상부에 게이트를 형성하는 단계;Forming a gate over the active region;
상기 게이트를 포함하는 반도체 기판 상부에 상기 게이트 높이와 동일한 두께를 갖는 층간 절연막을 형성하는 단계;Forming an interlayer insulating layer on the semiconductor substrate including the gate, the interlayer insulating layer having the same thickness as the gate height;
상기 게이트를 포함하는 층간 절연막 상부에 질화막을 증착하고, 상기 질화막에 대한 사진 및 식각 공정을 통해 상기 게이트 상부에 이온주입 바를 형성하는 단계;Depositing a nitride film on the interlayer insulating film including the gate and forming an ion implantation bar on the gate through a photolithography and an etching process on the nitride film;
상기 층간 절연막을 제거하고, 상기 이온주입 바를 이온주입 마스크로 이용하여 고농도 소스 및 드레인 접합영역을 형성하기 위한 제 1 이온주입 공정을 수행하는 단계;Removing the interlayer insulating film and performing a first ion implantation process to form a high concentration source and drain junction region using the ion implantation bar as an ion implantation mask;
상기 이온주입 바를 제거하고, LDD(Lightly Doped Drain)를 형성하기 위한 제 2 이온주입 공정을 수행하는 단계; 및Removing the ion implantation bar and performing a second ion implantation process to form a lightly doped drain (LDD); And
상기 게이트를 포함하는 반도체 기판 상부에 질화막을 형성하는 단계를 포함하는 것을 특징으로 한다.And forming a nitride film on the semiconductor substrate including the gate.
또한, 상기 층간 절연막은 SOD(Silicon On Dielectric)으로 형성하고,In addition, the interlayer insulating layer is formed of silicon on dielectric (SOD),
상기 이온주입 바는 300~1000Å의 두께로 형성하고,The ion implantation bar is formed to a thickness of 300 ~ 1000Å,
상기 층간 절연막은 습식 세정 공정에 의해 제거하고,The interlayer insulating film is removed by a wet cleaning process,
상기 이온주입 바는 상기 게이트 CD보다 600~1000Å 더 크게 형성하고,The ion implantation bar is formed 600 ~ 1000Å larger than the gate CD,
상기 이온주입 바는 상기 게이트 경계로부터 양쪽으로 각각 300~500Å 연장하여 형성하고,The ion implantation bar is formed to extend from 300 to 500 각각 on both sides from the gate boundary,
상기 이온주입 바는 건식 식각 방식으로 제거하고,The ion implantation bar is removed by a dry etching method,
상기 제 2 이온주입 공정을 수행하는 단계에서 할로 이온주입 공정을 동시에 수행하는 것을 특징으로 한다.In the step of performing the second ion implantation process is characterized in that to perform the halo ion implantation process at the same time.
본 발명은 고농도 소스 및 드레인 접합영역을 형성하기 위한 이온주입 바(bar)를 형성하여 별도의 마스크를 사용하지 않고 LDD를 형성할 수 있기 때문에 마스크 공정 단계를 줄여 공정을 단순하게 수행할 수 있는 효과가 있다.According to the present invention, since the LDD can be formed without forming a mask by forming an ion implantation bar for forming a high concentration source and drain junction region, the process can be simplified by reducing the mask process step. There is.
또한, 본 발명은 LDD를 형성하기 위한 게이트 스페이서를 형성하지 않기 때문에 게이트 스페이서를 형성하기 위한 식각 공정에 의한 반도체 기판의 손상을 방 지할 수 있는 효과가 있다.In addition, since the present invention does not form a gate spacer for forming the LDD, there is an effect that can prevent damage to the semiconductor substrate by the etching process for forming the gate spacer.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the spirit of the present invention is thoroughly and completely disclosed, and the spirit of the present invention to those skilled in the art will be fully delivered. Also, like reference numerals denote like elements throughout the specification.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자 형성 방법을 나타낸 단면도들이다. 1A to 1F are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.
도 1a를 참조하면, 반도체 기판(10)에 활성영역(12)을 정의하는 소자 분리막(14)을 형성한다. Referring to FIG. 1A, an
이어서, 활성영역(12) 상부에 게이트 산화막(16), 폴리 실리콘(18a)과 텅스텐(18b)으로 형성된 게이트 전극 및 게이트 하드 마스크(20)를 증착하고 게이트 마스크를 이용한 사진 및 식각 공정에 의해 게이트를 형성한다. Subsequently, the
다음으로, 게이트 높이(gate height)와 동일한 두께로 층간 절연막(Silicon On Dielectric; SOD)(22)을 도포(coating)한다. 이때, 층간 절연막의 두께가 게이트 높이보다 높지않도록 형성한다. 예를 들어, 게이트 높이가 3000Å일 경우 층간 절연막(22)은 2900~3000Å 두께로 형성한다.Next, an interlayer insulating film (SOD) 22 is coated to the same thickness as the gate height. At this time, the thickness of the interlayer insulating film is formed not to be higher than the gate height. For example, when the gate height is 3000 kPa, the
도 1b를 참조하면, 전면 상부에 질화막을 이온주입 버퍼(implant buffer)로써 충분히 역할할 수 있도록 300~1000Å의 두께로 증착한다.Referring to Figure 1b, the nitride film is deposited to a thickness of 300 ~ 1000Å so as to fully serve as an ion implantation buffer (implant buffer) on the front top.
이어서, 질화막에 대한 사진 및 식각 공정을 통해 이온주입 바(bar)(24a, 24b)를 형성하고, 층간 절연막(22)은 습식 세정 공정(wet cleaning)에 의해 제거한다. 여기서, 이온주입 바(24a, 24b)의 폭은 고농도 소스 및 드레인 접합영역을 형성하기 위한 이온주입 마스크로 사용되는 게이트 스페이서의 두께와 동일하게 게이트 경계(gate edge) 양쪽으로부터 각각 300~500Å 연장하여 형성한다. 즉, 이온주입 바(24a, 24b)의 폭은 게이트 CD(Critical Dimension)보다 600~1000Å 더 크게 형성한다.Subsequently,
한편, 층간 절연막(22)을 제거하는 습식 세정 공정은 소자분리막(14)의 손실을 최소화하는 목표 지점(target point)을 설정하여 진행한다.Meanwhile, the wet cleaning process of removing the
도 1c를 참조하면, 전면 상부에 감광막을 도포하고, 감광막에 대해 사진 및 현상 공정을 통해 NMOS FET를 형성하는 영역(NMOS TR)을 노출하는(open) 제 1 이온주입 마스크(26a)를 형성한다.Referring to FIG. 1C, a photoresist film is coated on an upper surface of the front surface, and a first
이어서, 제 1 이온주입 마스크(26a)를 사용하여 고농도의 불순물을 이용한 이온주입 공정을 수행하여 NMOS FET의 고농도 소스 및 드레인 접합영역(28a)을 형성한다.Subsequently, an ion implantation process using a high concentration of impurities is performed using the first
도 1d를 참조하면, 제 1 이온주입 바(24a)를 제거하고, 저농도의 불순물을 이용한 이온주입 공정을 수행하여 LDD(30a)을 형성한다. 이때, 할로 이온주입 공정도 함께 수행한다. 여기서, 제 1 이온주입 바(24a)는 건식 식각 방식(dry etch)으 로 제거하는데, 게이트 하드 마스크(20)의 손실을 최소화하는 목표 지점(target point)을 설정하여 진행한다.Referring to FIG. 1D, the first
도 1e를 참조하면, 제 1 이온주입 마스크(26a)를 제거한 후, 전면 상부에 감광막을 도포하고, 감광막에 대해 사진 및 현상 공정을 통해 PMOS FET를 형성하는 영역(PMOS TR)을 노출하는(open) 제 2 이온주입 마스크(26b)를 형성한다.Referring to FIG. 1E, after removing the first
이어서, 제 2 이온주입 마스크(26b)를 이용하여 이온주입 공정을 수행하여 PMOS FET의 고농도 소스 및 드레인 접합영역(28b)을 형성한다.Subsequently, an ion implantation process is performed using the second
도 1f를 참조하면, 제 2 이온주입 바(24b)를 제거하고, 저농도의 불순물을 이용한 이온주입 공정을 수행하여 LDD(30b)을 형성한다. 이때, 할로 이온주입 공정도 함께 수행한다. 여기서, 제 2 이온주입 바(24b)는 건식 식각 방식으로 제거하는데, 게이트 하드 마스크(20)의 손실을 최소화하는 목표 지점을 설정하여 진행한다.Referring to FIG. 1F, the second
도 1g를 참조하면, 제 2 이온주입 마스크(26b)를 제거하고, 전면 상부에 캡핑 질화막(capping nitride)(32)을 증착한다. Referring to FIG. 1G, the second
상기한 바와 같이 본 발명은 게이트 상부에 고농도의 소스 및 드레인 접합영역을 형성하기 위한 이온주입 바(bar)를 형성하여 별도의 마스크를 사용하지 않고 LDD을 형성할 수 있기 때문에, 마스크 공정 단계를 줄여 공정을 단순하게 수행할 수 있고, LDD을 형성하기 위한 게이트 스페이서를 형성하지 않기 때문에 게이트 스페이서를 형성하기 위한 식각 공정에 의한 반도체 기판의 손상을 방지할 수 있는 기술을 개시한다.As described above, in the present invention, since the LDD can be formed without using a mask by forming an ion implantation bar for forming a high concentration source and drain junction region on the gate, the mask process step is reduced. Since a process can be performed simply and a gate spacer for forming an LDD is not formed, a technique capable of preventing damage to a semiconductor substrate by an etching process for forming a gate spacer is disclosed.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, the preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and modifications are the following patents It should be regarded as belonging to the claims.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자 형성 방법을 나타낸 단면도들이다. 1A to 1F are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
10: 반도체 기판 12: 활성영역10: semiconductor substrate 12: active region
14: 소자 분리막 16: 게이트 산화막14: device isolation layer 16: gate oxide film
18a: 폴리 실리콘 18b: 텅스텐18a:
20: 게이트 하드 마스크 22: 층간 절연막20: gate hard mask 22: interlayer insulating film
24a, 24b: 이온주입 바 26a, 26b: 이온주입 마스크24a, 24b:
28a, 28b: 소스/드레인 접합영역 30a, 30b: LDD28a, 28b: source /
32: 캡핑 질화막32: capping nitride film
Claims (8)
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| JPH10294453A (en) | 1997-04-17 | 1998-11-04 | Nec Corp | Manufacture of semiconductor device |
| KR19990025043A (en) * | 1997-09-10 | 1999-04-06 | 윤종용 | Method of forming LED of highly reliable semiconductor device |
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2007
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Patent Citations (4)
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|---|---|---|---|---|
| JPH07202198A (en) * | 1993-12-16 | 1995-08-04 | Lg Semicon Co Ltd | Manufacture of mos mold field-effect transistor with low concentration doping drain |
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