KR101037273B1 - 비대칭성 지연 보상 방법 및 시스템 - Google Patents

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Abstract

본 발명은 데이터 전송 시스템의 네트워크 구조(24, 34)를 통해 데이터 전송 시스템의 송신 서브스크라이버(14)와 수신 서브스크라이버(13) 사이에서 신호(10)로 코드화된 데이터를 전송하기 위한 방법 및 데이터 전송 시스템에 관한 것이다. 신호(10)로 코드화된 데이터는 정의된 구성을 갖는 데이터 프레임 내에서 비트 단위로 연속해서 전송된다. 수신 서브스크라이버(13)에서는 신호(10)로 코드화된 데이터의 각각의 비트가 샘플링된다. 상기 신호(10)는 네트워크 구조(24 - 34)를 통한 전송을 바탕으로 비대칭 방식으로 지연된다. 전송 채널 내 물리적 층위에서 비대칭성 지연을 보상하기 위해, 상기 네트워크 구조(24, 34) 내 적어도 하나의 지점에서 상기 신호(10)의 비대칭성 지연이 검출되며, 그리고 상기 수신 서브스크라이버(36)가 신호(10)로 코드화된 데이터의 비트를 샘플링하기 전에 상기 비대칭성 지연은 적어도 부분적으로 보상된다. 또한, 비대칭성 지연을 측정 및 보상하기 위해, 측정 및 보상 장치(50)가 제안된다.
데이터 전송 시스템, 네트워크 구조, 송신 서브스크라이버, 수신 서브스크라이버, 신호, 코드화된 데이터, 데이터 프레임, 비트, 샘플링, 비대칭성 지연, 측정 및 보상 장치.

Description

비대칭성 지연 보상 방법 및 시스템{METHOD AND SYSTEM FOR COMPENSATING FOR ASYMMETRIC DELAYS}
본 발명은 데이터 전송 시스템에서 네트워크 구조를 통해 데이터 전송 시스템의 송신 서브스크라이버와 수신 서브스크라이버 사이에서 신호로 코드화된 신호를 전송하기 위한 방법에 관한 것이다. 신호로 코드화된 데이터는 정의된 구성을 갖는 데이트 프레임에서 비트 단위로 연속해서 전송된다. 신호는 네트워크 구조를 통한 전송을 바탕으로 비대칭 방식으로 지연된다. 그 외에도, 본 발명은 청구항 제15항에 따라 데이터 전송 시스템의 네트워크 구조 내 임의의 지점에 배치되는 장치에 관한 것이다. 또한, 본 발명은 청구항 제17항의 전제부에 따라 신호로 코드화된 데이터를 전송하기 위한 시스템에 관한 것이다. 그리고 본 발명은 청구항 제20항의 전제부에 따라 신호로 코드화된 데이터를 전송하기 위한 데이터 전송 시스템의 서브스크라이버, 청구항 제22항의 전제부에 따라 신호로 코드화된 데이터를 전송하기 위한 데이터 전송 시스템의 수신 서브스크라이버의 통신 컨트롤러, 청구항 제24항의 전제부에 따라 신호로 코드화된 데이터를 전송하기 위한 데이터 전송 시스템의 수신 서브스크라이버의 통신 컨트롤러의 송수신 유닛뿐 아니라, 청구항 제26항의 전제부에 따라 신호로 코드화된 데이터를 전송하기 위한 데이터 전송 시스템의 네트워크 구조에 배치되는 액티브 스타(active star)에 관한 것이다.
예컨대 버스 시스템 형태의 통신 접속 및 통신 시스템을 이용한 제어 장치들, 센서 장치 및 작동 장치의 네트워크 구성은, 최근 수년간 최신의 자동차 제조 시에, 또는 기계 제작, 특히 공작 기계 영역에서뿐만 아니라, 자동화 분야에서도 급격하게 증가하고 있다. 이와 관련하여 다수의 제어 장치에 기능을 분배함으로써 시너지 효과가 달성될 수 있다. 따라서 이와 관련한 시스템을 분산 시스템(distributed system)이라 한다.
상기와 같은 데이터 전송 시스템에서 다양한 서브스크라이버들 간의 통신은 더욱더 버스 시스템을 통해 개시되고 있다. 버스 시스템, 접근 메커니즘 및 수신 메커니즘에서의 통신 트래픽뿐 아니라 오류 처리는 프로토콜을 통해 조절된다. 공지된 프로토콜은 예컨대 플렉스레이(FlexRay) 프로토콜이며, 현재 플렉스레이 프로토콜 사양은 v2.1을 기반으로 하고 있다. 플렉스레이는 특히 자동차에서 사용하기에 적합한 고속의 결정론적인 무정지형 버스 시스템이다. 플렉스레이 프로토콜은 시분할 다중 접속 방식(TDMA)의 원리에 따라 기능하고, 서브스크라이버들 또는 전송될 메시지들에는 고정된 타임 슬롯이 할당되며, 이 타임 슬롯에서 상기 서브스크라이버들 또는 메시지들은 통신 접속에 대해 배타적으로 접근할 수 있다. 이와 관련하여 타임 슬롯들은 결정된 주기로 반복되며, 그럼으로써 메시지가 버스를 통해 전송되는 시점은 정확하게 예측될 수 있고, 버스 접근은 결정론적으로 실행된다.
메시지를 버스 시스템에 전송하기 위한 대역폭을 최적화하여 이용하기 위해, 플렉스레이는 주기를 정적 부분과 동적 부분으로 구분한다. 이런 점에서 고정된 타임 슬롯들은 버스 주기가 시작할 시점에 정적 부분에 위치한다. 동적 부분에서 타임 슬롯들은 동적으로 사전 설정된다. 이런 동적 부분에서는 항상 짧은 시간 동안만, 즉 적어도 하나의 이른바 미니 슬롯의 기간 동안만 배타적 버스 접근이 가능하다. 미니 슬롯 이내에 버스 접근이 실행될 때에만, 타임 슬롯은 필요한 시간만큼 연장된다. 그로 인해 대역폭은 실제로 필요할 때에만 이용된다.
이와 관련하여 플렉스레이는 각각 최대 10Mbit/sec의 데이터 전송률로 하나 또는 2개의 물리적 분리 라인을 통해 통신한다. 자명한 사실에 따라 플렉스레이는 더욱 낮은 데이터 전송률로도 구동될 수 있다. 이런 점에서 2개의 채널은 특히 이른바 OSI(개방 시스템 아키텍처) 층 모델의 물리적 층에 상응한다. 상기 채널들은 메시지들의 전송과 관련하여 주로 중복 전송과 그에 따른 무정지형 전송을 위해 이용되기도 하지만, 다양한 메시지를 전송할 수도 있고, 그렇게 함으로써 데이터 전송률은 배가될 수도 있다. 또한, 접속 라인들을 통해 전송되는 신호가 두 라인을 통해 전송되는 신호들의 차이로부터 제공되는 점도 생각해 볼 수 있다. 물리적 층은, 라인(들)을 통한 신호(들)의 전기적 및 광학적 전송을 가능하게 하거나, 또는 또 다른 경로에서의 전송을 가능케 하는 방식으로 구성된다.
동기화 기능을 실현하고 두 메시지 간 짧은 간격을 통해 대역폭을 최적화하기 위해, 통신 네트워크 내 서브스크라이버는 공동의 시간축, 이른바 전역 시간(global time)을 필요로 한다. 시계 동기화를 위해 동기화 메시지는 주기 중 정적 부분에서 전송되고, 플렉스레이 사양에 대응하게 특수 알고리즘에 의해서, 모든 지역 시간이 전역 시간에 동기화되어 진행하도록 서브스크라이버의 지역 시간이 교 정된다.
상기와 같은 버스 시스템을 통해 데이터 또는 메시지를 전송할 시에 펄스가 왜곡된다. 왜냐하면, 전송 경로에서 하강하거나(고->저), 또는 상승하는(저->고) 에지들이 서로 다르게 강하게 지연되기 때문이다. 수신기에 송신된 펄스가 그 수신기에 존재하는 샘플링 클록(이른바 샘플링 속도)으로 수 회(예컨대 비트당 n 회) 샘플링된다면, 그에 따라 샘플링 지점의 위치는, 즉 상기 n개의 샘플링 값 중 정확하게 하나의 샘플링 값의 선택은, 데이터가 참 또는 거짓으로 샘플링되는지 여부를 결정한다. 하지만, 이런 점은 특히 샘플링 지점이 신호의 에지와 관계하고 이 에지에 상대적으로 샘플링 클록의 수많은 주기에 걸쳐 송신기의 다수의 이진 데이터 값(비트)을 평가하려고 할 때면 어려워진다. 이에 펄스 왜곡에 추가로, 송신기와 수신기 사이에 클록 주파수 편차가 영향을 미친다. 이와 관련하여, 예컨대 순간 간섭을 여파하기 위해, 샘플링될 신호가 사전 처리될 수 있다. 이와 같은 여파는 다수 결의 결정(이른바 투표법)에 따라 시간 순서로 다수의 샘플링 신호가 평가됨으로써 이루어질 수 있다. 이에, 비대칭성 지연을 고려하지 않는 샘플링 지점의 엄격한 결정은 다양한 전송 경로에서 문제를 야기하는 점이 확인되었다.
신호에서 상승하는 에지와 하강하는 에지 사이의 지연은 펄스 왜곡 또는 비대칭성 지연으로서도 지시된다. 비대칭성 지연은 체계적인 원인뿐 아니라 확률적인 원인까지 가질 수 있다. 플렉스레이 프로토콜에서 체계적인 지연은 상승하는 에지에만 작용한다. 왜냐하면, 하강하는 에지들에 대한 동기화가 이루어지기 때문이다. 확률적인 지연은 상승하는 에지와 하강하는 에지 모두에 영향을 미치며, 그 리고 노이즈 발생 또는 EMC(전자기적 호환성) 지터(jitter)에 의해 야기된다. 기본적으로 패시브 및 액티브 네트워크 요소, 예컨대 접속 라인, 송신기, 초크(choke), 통신 컨트롤러, 송수신장치, 또는 레벨 컨버터(소위 트랜시버), 액티브 스타 등을 포함하는 네트워크 구조를 통한 신호의 전송은 비대칭성 지연을 야기한다고 말할 수 있다. 왜냐하면, 상승하고 하강하는 신호 에지는 네트워크 구조에 의해 서로 다르게 전파되기 때문이다.
비트당 샘플링 시점을 고정되게 선택함으로써(예컨대 비트당 샘플링 값이 n일 시에, n/2, 즉 비트의 중심에서), 샘플링에 의한 비대칭 왜곡의 영향뿐 아니라 주파수 편차 및 추가의 시간 이산화는 문제가 되고, 전송 채널에 대한 높은 요건을 설정한다. 비록 비대칭성 지연을 감소시키기 위한 에지 기울기의 상승이 타이밍에 대해 장점을 제공할 수도 있긴 하지만, 다른 한편으로 기술적으로 많은 요구를 하며 그에 따라 더욱 고가가 되는 컴포넌트를 전제로 하면서도 데이터 전송 시스템의 EMC 거동에 바람직하지 못한 영향을 미칠 수도 있다. 따라서 에지 기울기를 그리 높지 않게 선택하는 것이 종종 더욱 바람직하다. 그러나 각각의 펄스 왜곡에 따라서 일측 또는 타측의 비트 경계에서 잘못된 데이터를 평가하는 위험을 감수하게 된다.
더욱이 플렉스레이 데이터 전송 시스템을 구현할 시에, 특히 다수의 스타 커플러(star coupler) 및 패시브 컴포넌트를 갖는 네트워크 구조를 포함하는 복합 시스템의 경우에, 이 시스템에서 발생하는 비대칭성 지연 시간은 플렉스레이 프로토콜에 의해 사전 설정된 시간 예산을 초과할 정도로 크다는 사실을 확인하였다. 플 렉스레이 프로토콜에 따라, BSS(비트 시작 시퀀스) 에지가 하강함에 따라, 샘플링 카운터가 동기화되는데, 다시 말해 다시 1로 설정된다. 카운터 판독 값이 5일 때, 샘플링이 이루어진다. 다시 말해 현재 플렉스레이에서 제공되는 바와 같이 8배의 초과 샘플링(소위 오버샘플링) 시에 샘플링 시점(5번째 샘플링 값)과 8번째 샘플링 값 사이에 3개의 샘플링 클록이 존재한다. 이런 샘플링 클록들은 80MHz의 통신 컨트롤러 클록에서 각각 12.5ns에 상응하는데, 다시 말해 합산하면 37.5ns의 시간 예산에 상응한다. 이런 시간 예산은 실제로 하강하는 에지 기울기에서 상승하는 에지 기울기의 차이를 바탕으로 비대칭성 지연을 보상하는 역할을 한다. 그러나 (복합 네트워크 토폴러지 또는 네트워크 구조에서 발생할 수 있는 바와 같이) 비대칭성 지연이 제공되는 시간 예산을 초과한다면, 그로 인해 5번째 샘플링 클록(샘플링 카운터의 판독 값이 5이다)에서 샘플링 시에 거짓 값이 산출된다. 왜냐하면, 실제로 샘플링되었어야 했던 그런 비트가 비대칭성 지연을 바탕으로 이미 선행 시점으로 변위되어 인가되었고, 보다 이른 에지 변화에 의해 더 이상 인가되지 않기 때문이다. 이와 유사한 처리는 지연 시점으로 변위되는 비대칭성 지연에 대해서도 적용된다. 이런 경우 50ns에 상응하는 4개의 샘플링 클록의 시간 예산이 이용된다. 선행 시점 또는 지연 시점으로 변위되어 시간 예산이 초과 되면, 결과적으로 디코드화 오류가 발생하고, 다시 말해 잘못된 데이터가 수신된다.
이런 디코드화 오류는 실제로 적합한 오류 검출 알고리즘에 의해 검출될 수 있고, 그럼으로써 비트 또는 전체 데이터 프레임의 새로운 전송이 유도될 수 있다. 오류 검출 알고리즘으로서는 예컨대 순환 중복 검사(CRC)가 이용될 수 있다. 그러 나 오류 검출 알고리즘이 빈번하게 응답하는 단점은 이와 결부되어 데이터 전송 시스템의 가용성을 더욱 악화시키는 것에 있다.
요컨대 플렉스레이 프로토콜에 의해서, 최소한 복합 네트워크 구조에서 물리적 층이 유지할 수 없는 사전 설정이 이루어진다고 할 수 있다.
이미 제출되었지만, 아직 공개되지 않은 또 다른 독일 특허 출원 제10 2005 037 263호와 이미 출원되었지만 역시 공개되지 않은 추가의 독일 특허 출원 제10 2005 060 903호로부터는 이미 전송된 신호의 비대칭성 지연을 바탕으로 디코드화 오류의 빈도를 감소하고 비대칭성 지연에 대항하여 데이터 전송 시스템의 견고성을 증가시킬 수 있는 방법이 개시되었다. 이와 관련하여 위의 두 인용 참증물의 경우 수신 서브스크라이버의 통신 컨트롤러에서 논리 층위의 변화가 제안된다. 특히 독일 특허 출원 제10 2005 060 903호에서 지시되는 제안에 따르면, 수신 서브스크라이버의 통신 컨트롤러에서 수신된 신호의 비대칭성 지연을 측정하고, 고정된 샘플링 시점 대신에 가변 시점에 즈음하여 수신된 신호로 코드화된 데이터의 비트를 샘플링하며, 그리고 최적화된 샘플링 시점은 측정된 비대칭성 지연에 따라 설정된다. 그 외에도 독일 특허 출원 제10 2005 037 263호의 제안에 따르면, 실제의 샘플링 이전에 측정된 비대칭성 지연을 바탕으로 다수의 샘플링 클록을 포함하는 샘플링 영역이 정의되고, 그런 다음에 데이트 비트는 고정되거나 가변하는 단 하나의 샘플링 시점에 더 이상 디코드화 되지 않는다. 오히려 데이터 비트의 디코드화는 여러 샘플링 시점에서 정의된 영역으로 디코드화된 값을 고려하는 조건에서 이루어진다. 이와 같은 방식으로 8배의 오버샘플링 시에 최대 87.5ns의 비대칭성 지연이 보상되 면서도, 디코드화 오류가 야기되지 않는다. 심지어는 오버샘플링이 더욱 높은 경우에도 그에 상응하게 더욱 높은 비대칭성 지연 시간이 보상될 수도 있다.
공지된 방법에 대체되거나 추가되는 방법으로, 본 발명에 따라, 비대칭성 지연의 보상을 수신 서브스크라이버의 통신 컨트롤러에서 논리 층위의 변화에 의해 달성하는 것이 아니라, 오히려 전송 채널 또는 네트워크 구조에서의 물리적 층위에서 달성할 수 있다.
따라서 본 발명의 목적은, 데이터가 데이터 전송 시스템에서 데이터 전송 시스템의 높은 전송률, 높은 신뢰도 및 높은 가용성을 달성하는 조건에서 전송될 수 있고, 동시에 비대칭성 지연에 대항하여 데이터 전송 시스템의 높은 견고성이 보장될 수 있도록 하는 가능성을 제공하는 것에 있다.
상기 목적은 최초에 언급한 종류의 방법으로부터 출발하여 네트워크 구조에서 적어도 하나의 지점에서 신호의 비대칭성 지연이 검출되고, 수신 서브스크라이버가 신호로 코드화된 데이터의 비트를 샘플링하기 전에 상기 비대칭성 지연이 적어도 부분적으로 보상됨으로써 달성된다.
전송되는 신호의 비대칭성 지연의 검출은 이미 공장에서부터 평가되고 모델링 되거나 측정될 수 있다. 공장에서 검출되는 비대칭성 지연은 곧바로 또는 변환 후에 비로소 대응하는 보상 값으로 저장된다. 그런 다음 데이터 전송 시스템이 작동하는 동안 비대칭성 지연을 보상할 수 있도록 저장된 값에 대한 접근이 이루어지고, 비대칭성 지연은 적어도 부분적으로 보상된다.
또한, 전송되는 신호의 비대칭성 지연이 데이터 전송 시스템의 작동 중에 어느 정도 온라인에서 검출되는 점도 생각해볼 수 있다. 온라인에서 검출되는 비대칭성 지연은 평가되거나, 모델링 되거나 또는 측정될 수 있다. 검출된 비대칭성 지연은 우선적으로 저장되어 이후에 보상을 위해 고려될 수 있거나, 또는 곧바로 비대칭성 지연의 보상을 위해 이용될 수 있다. 온라인에서 검출되어 저장되는 지연 값들에 따라, 예컨대 실제 비대칭성 지연 값들을 측정할 시에 오류를 검출하거나, 또는 미래에 기대되는 비대칭성 지연 값들을 모델링 하거나 예측하기 위해 과거에 발생한 비대칭성 지연 값들의 평가 역시도 실행될 수 있다.
전송되는 신호의 비대칭성 지연은, 예컨대 네트워크 구조를 통한 전송을 바탕으로 상대적으로 보다 약하게 지연되어 상승하거나 하강하는 신호 에지들이 상대적으로 더욱 강하게 지연되어 하강하거나 상승하는 신호 에지들에 적응할 수 있도록 추가로 지연되고, 그에 따라 상승하는 신호 에지와 하강하는 신호 에지의 지연 간 차이가 감소하고 바람직하게는 보상됨으로써 부분적으로 보상될 수 있다. 상대적으로 보다 약하게 지연되는 신호 에지들을 지연시키기 위해, 네트워크 구조에 프로그램 가능한 지연 유닛이 배치될 수 있다. 프로그램 가능 지연 유닛들은 종래 기술로부터 공지되어 있다. 이런 지연 유닛은 예컨대 미국 캘리포니아주 서니베일 94086에 소재한 Maxim Integrated Products, Inc. 사의 자회사로 미국 텍사스주 달라스 75244에 소재한 Dallas Semiconductor Corp. 사에 의해 "DS1021-50"이라는 명칭으로 공급 및 판매되고 있다. 달라스 세미컨덕터 사의 공지된 지연 유닛의 경우, 0.5ns의 정밀도로 10 - 140ns의 지연 시간이 설정될 수 있다. 공지된 지연 유닛의 프로그래밍은 다수의 비트, 예컨대 8비트의 설정 또는 소거에 의해 이루어진다. 예컨대 3ns의 정밀도로 25ns가 보상될 때에는 상대적으로 더욱 대략적인 분해능이 적합할 수 있다.
공지된 종래 기술에 대한 중요한 차이점은, 본 발명에 따라 전송되는 신호들의 비대칭성 지연의 보상과 비대칭성 지연에 대항하는 데이터 전송 시스템의 견고성 상승이 각각 달성되면서도, 수신 서브스크라이버 또는 이 수신 서브스크라이버의 통신 컨트롤러에서 논리 층위의 변화가 요구되지 않는다는 점에 있다. 다시 말해 비대칭성 지연은 본 발명에 따라 전송 채널의 물리적 층위에서 감소하거나, 또는 심지어 보상되며, 그럼으로써 수신 서브스크라이버에서는 단지 극미한 비대칭성 지연이 확인되거나 또는 비대칭성 지연이 전혀 확인되지 않게 된다. 그에 따라 바람직하게는 수신 서브스크라이버에서 통신 컨트롤러 모듈 및/또는 트랜시버 모듈용으로 통상적인 모듈이 이용되고, 상황에 따라서는 상대적으로 더욱 낮은 품질을 가지며 그로 인해 분명히 더욱 저렴한 모듈이 이용될 수 있으며, 그럼에도 디코드화 오류가 야기되지 않을 수도 있다.
그러나 자명한 사실에 따라, 수신되는 신호의 샘플링이 개선되는 조건으로 독이 특허 제10 2005 037 263호 및 제10 2005 060 903호에서 제안된 서브스크라이버와 함께 본 발명을 이용할 수도 있다.
본 발명에 따른 제안은 예시로서 플렉스레이 데이터 전송 시스템에 따라 설명된다. 그러나 이런 사실이 결코 발명을 제한하는 제한 사항은 아니다. 오히려 본 발명은 다양한 수많은 종류의 데이터 전송 시스템용으로 이용될 수 있으며, 즉시 대응하는 시스템에 할당될 수 있다. 특히 TTP/C(시간 트리거 프로토콜 등급 C) 프로토콜, CAN(계측 제어기 통신망) 프로토콜, 또는 TTCAN(시간 트리거 CAN) 프로토콜에 따라 데이터를 전송하는 데이터 전송 시스템에서 본 발명에 따른 제안이 이용될 수도 있다.
플렉스레이 데이터 전송 시스템에서, 데이터 전송률이 10Mbit/sec일 때 공칭 비트 폭은 100ns이다. 현재 가용할 수 있는 플렉스레이 트랜시버 모듈은 약 80ns의 비트 시간을 필요로 하고, 더욱 짧은 비트 시간은 추가의 제한, 예컨대 추가의 비대칭이 없다면 트랜시버 모듈에 의해 더 이상 검출되거나 처리될 수 없다. 그러나 전송되는 신호의 비대칭성 지연은 수신 서브스크라이버에서 부분적으로 강하게 단축된 비트 시간을 야기한다. 따라서 예컨대 비대칭성 지연이 60ns일 때 100ns의 공칭 비트 폭은 단지 40ns의 비트 폭으로 단축된다. 현재 일반적인 플렉스레이 트랜시버 모듈은 상기와 같이 짧은 비트 시간을 대개 처리할 수 없다. 그러나 본 발명에 따라, 비대칭성 지연은 분명하게 예컨대 5ns로 감소할 수 있으며, 그럼으로써 수신하는 서브스크라이버에서 가용한 비트 폭은 95ns이며, 그에 따라 플렉스레이 트랜시버 모듈에서 요구되는 약 80ns의 최소 비트 폭보다 분명하게 높다.
본 발명의 바람직한 개선 실시예에 따라, 비대칭성 지연은, 데이터 전송 시스템에 이용되는 전송 프로토콜에서 강제적으로 제공되는 신호 변화로서 상승하는 에지에서 하강하는 에지로, 또는 하강하는 에지에서 상승하는 에지로 이루어지는 신호 변화의 간격에 따라 측정된다. 바람직하게는 데이터 프레임에서 프레임 시작 시퀀스(FSS)의 상승하는 에지와 바이트 시작 시퀀스(BSS)의 하강하는 에지 사이의 간격이 측정된다. 그에 따른 측정은 바람직하게는 각각의 실제 전송 경로에 대해 적어도 일 회 실행된다. 이와 관련하여 측정값의 개수의 증가는 확률적인 왜곡의 영향을 감소시킨다. 특히 데이터 전송 중에도 계속해서 측정을 진행할 수 있으며, 경우에 따라 데이터 비트의 디코드화 전에 비대칭성 지연의 보상을 전송의 흐름에 적합하게 적응할 수 있다. 또한, 다수의 측정으로부터 비대칭성 지연에 대해 모순되는 측정값들이 발생한다면 오류를 검출할 수 있다.
그 외에도 데이터 전송 시스템의 네트워크 구조에서 한 곳 또는 여러 곳의 임의의 위치에 프로그램 가능 지연 유닛을 제공하는 점을 생각해 볼 수 있다. 이 프로그램 가능 지연 유닛은 전송되는 신호의 비대칭성 지연을 목표한 바대로 감소시키고, 심지어는 보상한다. 프로그램 가능 지연 유닛을 이용한 비대칭성 지연의 보상은, 데이터 전송 시스템의 이용 전에, 다시 말해 본질적인 데이터 전송이 이루어지기 전에 신호의 비대칭성 지연에 대해 산출되는 값들을 바탕으로 이루어질 수 있다. 데이터 전송에 선행하는 비대칭성 지연 값들의 산출은 예컨대 공장에서, 또는 사용 대기 상태에 있는, 예컨대 자동차에 내장되어 있는 데이터 전송 시스템에 따라서 평가, 모델링 또는 측정을 통해 이루어질 수 있다.
그러나 본질적인 데이터 전송이 이루어지는 동안 전송되는 신호의 비대칭성 지연이 어느 정도 온라인에서 검출되고 바람직하게는 측정되는 그런 적응형 방법이 본질적으로 더욱 유연하고 안전하며 더욱 신뢰성이 있다. 적응형 방법을 구현하기 위해, 프로그램 가능 지연 유닛에는, 재차 전송되는 신호의 비대칭성 지연을 측정하기 위한 수단이 할당된다. 이와 같이 프로그램 가능 지연 유닛에서 신호의 비대칭성 지연을 측정하고 적어도 부분적으로 보상하기 위한 수단들을 포함하는 측정 및 보상 장치는 전술한 바와 같이 네트워크 구조의 내부에서 임의의 위치들에 배치될 수 있지만, 수신 서브스크라이버에서는 신호로 코드화된 데이터의 각각의 비트를 샘플링하기 위한 샘플링 수단(이른바 디코더) 전방에 항시 배치되어야 한다. 특히 네트워크 구조의 접속 라인에, 네트워크 구조의 액티브 또는 패시브 스타에, 또는 송수신 유닛(이른바 트랜시버)에, 또는 수신 서브스크라이버의 통신 컨트롤러에 상기 측정 및 보상 장치를 하나 또는 다수 개를 배치하는 점도 생각해 볼 수 있다.
본 발명의 추가의 장점 및 바람직한 구현예는 다음에서 도면에 대한 설명과 그에 해당하는 도면으로부터 더욱 상세하게 설명된다.
도1은 본 발명에 따라 데이터 전송 시스템을 통해 전송되는 신호의 비대칭성 지연을 측정하고 적어도 부분적으로 보상하기 위한 본 발명에 따른 장치를 도시한 블록선도이다.
도2는 도1의 본 발명에 따른 장치에서 발생하는 신호 특성 곡선을 나타낸 그래프이다.
도3은 본 발명에 따라 비대칭성 지연을 측정하기 위해, 데이터 전송 시스템에 이용되는 전송 프로토콜에서 강제적으로 제공되는 신호 변화로서, 프레임 시작 시퀀스(FSS)의 상승하는 에지에서 바이트 시작 시퀀스(BSS)의 하강하는 에지로 이루어지는 상기 신호 변화를 나타낸 그래프이다.
도4는 전송되는 신호의 비대칭성 지연을 측정하고 부분적으로 보상하기 위해 네트워크 구조에 배치된 장치를 구비한 본 발명에 따른 데이터 전송 시스템을 도시한 블록선도이다.
도5는 전송되는 신호의 비대칭성 지연을 측정하고 적어도 부분적으로 보상하기 위한 장치를 구비한 데이터 전송 시스템에 본 발명에 따라 제공되는 통신 컨트롤러를 도시한 블록선도이다.
도6은 전송되는 신호의 비대칭성 지연을 측정하고 적어도 부분적으로 보상하기 위한 장치를 구비한 데이터 전송 시스템의 통신 컨트롤러의 본 발명에 따른 트랜시버를 도시한 블록선도이다.
도7은 비대칭성 지연을 보상하지 않을 때 데이터 전송 시스템에서 에지가 하강하거나 상승할 때 발생하는 신호 특성 곡선을 나타낸 그래프이다.
도8은 비대칭성 지연을 보상하지 않을 때 송신 서브스크라이버에 의해 송신되고 수신 서브스크라이버에 의해 수신되는 신호의 특성 곡선을 나타낸 그래프이다.
도9는 종래 기술로부터 공지된 방법으로서, 5번째 샘플링 지점에서 신호를 디코드화 하기 위한 기능 방법을 나타낸 그래프이다.
도10은 종래 기술로부터 공지된 방법으로서, 디코드화 오류가 있는 5번째 샘플링 지점에서 신호를 디코드화 하기 위한 방법을 나타낸 그래프이다.
도11은 EMC 성분을 이용하지 않을 때 발생하는 비대칭성 지연에 대한 대응하는 예시 값을 갖는 데이터 전송 시스템의 전송 채널에서 발생하는 신호 체인의 예 시를 도시한 흐름도이다.
예컨대 버스 시스템의 형태로 통신 시스템 및 통신 접속을 이용한 제어 장치, 센서 장치 및 작동 장치의 네트워크 구성은 최근에 들어 최신식 자동차의 제조 시에, 또는 기계 제작, 특히 공작 기계 영역에서뿐만 아니라, 자동화 분야에서도 급격하게 증가하고 있다. 이와 관련하여 제어 장치로서 형성되는 다수의 서브스크라이버에 기능을 분배함으로써 시너지 효과가 달성될 수 있다. 따라서 이와 관련한 시스템을 분산 시스템이라 한다.
상기와 같은 데이터 전송 시스템에서 서로 다른 서브스크라이버들 간의 통신은 점차 버스 시스템을 통해 이루어지고 있다. 버스 시스템, 접근 메커니즘 및 수신 메커니즘에서의 통신 트래픽뿐 아니라 오류 처리는 프로토콜을 통해 제어된다. 공지된 프로토콜은 예컨대 플렉스레이 프로토콜이며, 현재 플렉스레이 프로토콜 사양은 v2.1을 기반으로 하고 있다. 플렉스레이라고 하면, 특히 자동차에서 사용하기에 적합한 고속의 결정론적인 무정지형 버스 시스템이다. 플렉스레이 프로토콜은 시분할 다중 접속 방식(TDMA)의 원리에 따라 기능하고, 서브스크라이버들 또는 전송될 메시지들에는 고정된 타임 슬롯이 할당되며, 이 타임 슬롯에서 상기 서브스크라이버들 또는 메시지들은 통신 접속에 대해 배타적으로 접근할 수 있다. 이와 관련하여 타임 슬롯들은 결정된 주기로 반복되며, 그럼으로써 메시지가 버스를 통해 전송되는 시점은 정확하게 예측될 수 있고, 버스 접근은 결정론적으로 실행된다. 플렉스레이는 각각 최대 10Mbit/sec의 데이터 전송률로 하나 또는 2개의 물리 적 분리 라인을 통해 통신한다. 자명한 사실에 따라 플렉스레이는 더욱 낮은 데이터 전송률로도 구동될 수 있다. 이런 점에서 2개의 채널은 특히 이른바 OSI(개방 시스템 아키텍처) 층 모델의 물리적 층에 상응한다. 상기 채널들은 메시지들의 전송과 관련하여 주로 중복 전송과 그에 따른 무정지형 전송을 위해 이용되기도 하지만, 다양한 메시지를 전송할 수도 있고, 그렇게 함으로써 데이터 전송률은 배가될 수도 있다. 또한, 전송되는 신호가 두 라인을 통해 전송되는 신호들의 차이로부터 차이 신호로서 제공되는 점도 생각해 볼 수 있다. 물리적 층을 통한 신호 전송은 전기적으로, 광학적으로, 또는 임의의 또 다른 방식으로 이루어질 수 있다.
동기화 기능을 실현하고 두 메시지 간 짧은 간격을 통해 대역폭을 최적화하기 위해, 통신 네트워크 내 서브스크라이버는 공동의 시간축, 이른바 전역 시간(global time)을 필요로 한다. 시계 동기화를 위해 동기화 메시지는 주기 중 정적 부분에서 전송되고, 플렉스레이 사양에 대응하게 특수 알고리즘에 의해서, 모든 지역 시간이 전역 시간에 동기화되어 진행하도록 서브스크라이버의 지역 시간이 교정된다.
본 발명에 따른 제안은 예시로서 플렉스레이 데이터 전송 시스템에 따라 설명된다. 그러나 이런 사실이 결코 발명을 제한하는 제한 사항은 아니다. 오히려 본 발명은 다양한 수많은 종류의 데이터 전송 시스템용으로 이용될 수 있으며, 즉시 대응하는 시스템(예: CAN, TTCAN, TTP/C 등)에 할당될 수 있다.
도7에서 알 수 있듯이, 신호(10)는 높은 곳에서 낮은 곳으로, 또는 낮은 곳에서 높은 곳으로 이루어지는 에지 변화의 영역에서 이상적인 장방형 특성 곡선을 갖는 것이 아니라, 경사진 경사로 모양의 특성 곡선을 포함한다. 그래프로부터 알 수 있듯이, 하강하는 에지와 상승하는 에지의 기울기는 서로 다른 각도로 가파르게 나타난다. 이런 차이로 인해 결과적으로 상승하는 에지와 하강하는 에지에 대한 지연은 서로 달라진다(도8 참조). 상승하는 에지(13)와 하강하는 에지(14)에 대한 지연의 차이에 따라서, 비대칭성 지연(15)이 발생한다. 도8에서 알 수 있듯이, 위쪽 그래프는 송신 서브스크라이버로부터 송신된 신호(10)(TxD)의 특성 곡선을 도시하고 있으며, 아래쪽 그래프는 수신 서브스크라이버에 의해 수신된 신호(10)(RxD)의 특성 곡선을 도시하고 있다. 지연들(13, 14)은 송신된 신호(TxD)와 수신된 신호(RxD) 사이에 대응하는 에지들의 차이에 관계한다.
상기와 같은 지연을 이용하면서 버스 시스템을 통해 데이터 또는 메시지를 전송할 시에, 펄스가 왜곡된다. 왜냐하면, 고-저 에지 또는 저-고 에지가 전송 경로에서 서로 다른 세기로 지연되기 때문이다. 종래 기술에 따라 송신된 펄스가 수신기에서 수신기에 존재하는 샘플링 클록(이른바 샘플링 속도)으로 수 회(예컨대 8배의 오버샘플링에서 비트당 8회) 샘플링된다면, 샘플링 지점의 위치는, 다시 말해 상기 8개의 샘플링 값 중 정확하게 하나의 샘플링 값의 선택은, 데이터가 참 또는 거짓으로 샘플링되는지 여부를 결정하게 된다. 이런 점은 다음에서 도9 및 도10에 따라 더욱 상세하게 설명된다.
수신되어 디코드화될 신호는 도면 부호 10으로 표시되어 있다. 디코드화는 하강하는 BSS(바이트 시작 시퀀스) 에지로 동기화된다. 동기화 시점에 샘플링 카운터가 작동하기 시작하며, 항시 판독 값 8에 도달할 때 재설정된다(예컨대 1로 설 정된다). 도9 및 도10의 예시에서, 신호(10)로 코드화된 데이터 비트는 각각 5번째 샘플링 지점에서 샘플링된다. 다양한 전송 경로에서 비대칭성 지연을 고려하지 않으면서 샘플링 시점이 고정되게 결정되면, 문제가 야기된다.
비트당 샘플링 지점을 고정되게 선택함으로써(예컨대 비트당 샘플링 값이 8개일 때, 5번째 샘플링 값, 즉 비트의 중심에서) 비대칭성 지연의 영향뿐 아니라 샘플링에 의한 주파수 편차 및 추가의 시간 이산화는 문제가 되고, 전송 채널에 대해 높은 요건을 설정한다. 비록 비대칭성 지연을 감소시키기 위한 에지 기울기의 상승이 타이밍에 대해 장점을 제공할 수도 있긴 하지만, 다른 한편으로 기술적으로 많은 요구를 하며 그에 따라 더욱 고가가 되는 컴포넌트(예: 트랜시버, 통신 컨트롤러)를 전제로 하면서도 데이터 전송 시스템의 EMC 거동에 바람직하지 못한 영향을 미칠 수도 있다. 그러나 각각의 펄스 왜곡에 따라서 일측 또는 타측의 비트 경계에서 잘못된 데이터를 평가하는 위험을 감수하게 된다. 이는 도9와 도10에 도시되어 있다.
발생하는 에지 변화는 이상적인 방법에 따라 실제로 정확하게 카운터 판독 값이 8일 때 FES "0"과 FES "1" 사이에서 이루어져야 한다. 그러나 비대칭성 지연을 바탕으로 도9에서와 같이 에지 변화는 정확하게 5번째 샘플링 값과 6번째 샘플링 값 사이에서 이루어질 수 있도록 선행 시점의 방향으로 변위된다. 이러한 점에서 본 예시에 따라 이와 같은 변위 지점은 샘플링 시점으로서 비임계의 형태로 에지 변화 이전에 위치하며, 에지 변화에 선행하는 비트(0)는 정확하게 디코드화 될 수 있다.
도10에 따라 에지 변화는 보다 큰 비대칭성 지연을 바탕으로 재차 선행 지점의 방향으로 추가 변위되어 이루어지며, 그럼으로써 에지 변화는 샘플링 시점 전방에서 3번째 샘플링 값과 4번째 샘플링 값 사이에서 이루어지게 된다. 그 대신에 샘플링 시점에서 5번째 샘플링 값의 경우 잘못된 비트 값(1)이 산출되고, 이는 디코드화 오류가 된다.
플렉시레이 데이터 전송 시스템을 구현할 시에, 특히 다수의 스타 커플러(star coupler)뿐 아니라 그 외 액티브 및 패시브 컴포넌트를 갖는 상대적으로 복잡한 네트워크 구조 또는 토폴러지를 포함하는 시스템의 경우에, 이 시스템에서 발생하는 비대칭성 지연 시간은 플렉스레이 프로토콜에 의해 사전 설정된 시간 예산을 초과할 정도로 크다는 사실을 확인하였다. 플렉스레이 프로토콜에 따라, BSS(바이트 시작 시퀀스) 에지가 하강함에 따라, 샘플링 카운터가 동기화되는데, 다시 말해 재설정된다. 카운터 판독 값이 5일 때, 샘플링이 이루어진다. 다시 말해 현재 플렉스레이에서 제공되는 바와 같이 8배의 초과 샘플링(이른바 오버샘플링) 시에 샘플링 시점(5번째 샘플링 값)과 8번째 샘플링 값 사이에 3개의 샘플링 클록이 존재한다. 이런 샘플링 클록들은 80MHz의 통신 컨트롤러 클록에서 각각 12.5ns에 상응하는데, 다시 말해 합산하면 37.5ns의 시간 예산(도9 및 도10에서 12)에 상응한다. 이런 시간 예산(12)은 실제로 하강하는 에지 기울기에서 상승하는 에지 기울기의 차이를 바탕으로 비대칭성 지연을 보상하는 역할을 한다. 그러나 (복합 네트워크 토폴러지에서 발생할 수 있는 바와 같이) 비대칭성 지연이 제공되는 시간 예산을 초과한다면, 그로 인해 5번째 샘플링 클록에서 샘플링 시에 거짓 값이 산출된다.
다소 상대적으로 더욱 복잡한 네트워크 토폴러지에서 데이터 전송 경로(또는 데이터 채널)는 비대칭성 지연에 대해 그에 상응한 결과에 따르는 지연 시간과 함께 예시로서 도11에 도시되어 있다. 데이터 전송 경로는 통신 컨트롤러(Communication Controller, CC)(16), 도체 스트립 및 컴포넌트를 구비한 인쇄 회로 기판(Printed Circuit Board, PCB)(18) 및 송신기(Transmitter)를 포함하는 송신 서브스크라이버(14)를 포함한다. 송신기는 버스 드라이버(Busdriver, BD)(20)과 종료 엘리먼트(CMC, 공통 모드 초크; 종료)(22)를 포함한다. 송신 서브스크라이버(14)는 본질적으로 신호 라인을 포함하는 제1 패시브 네트워크(24)를 통해 제1 액티브 스타 노드(26)에 연결되며, 그 스타 노드는 특히 2개의 독립된 버스 드라이버를 포함한다.
제1 스타 노드(26)는 제2 패시브 네트워크(28)(추가의 접속 라인)를 통해 제2 액티브 스타 노드(30)와 연결되어 있으며, 이 액티브 스타 노드도 마찬가지로 2개의 독립된 버스 드라이버를 포함한다. 스타 노드(30)는 추가의 패시브 네트워크(34)(추가의 접속 라인)를 통해 수신 서브스크라이버(36)와 연결되어 있다. 이 수신 서브스크라이버는 통신 컨트롤러(CC)(38), 인쇄 회로 기판(PCB)(40) 및 수신기(Receiver)를 포함한다. 수신기는 종료 엘리먼트(CMC; 종료)(42) 및 버스 드라이버(Busdriver, BD)(44)를 포함한다.
비대칭성 지연(EMC 성분을 이용하지 않음)에 대해 그에 상응하게 평가되고, 모델링되고, 그리고/또는 계산된 시간 명시 값은 도11에 따라 다양한 컴포넌트에 대해 지시되며, 전체 비대칭성 지연을 검출하기 위해 합산되어야 한다. 예시에 따른 수치 값을 이용하면 약 39.75ns의 비대칭성 지연이 발생한다. 이런 값은 앞서 산출된 약 37.5ns의 시간 예산(12)보다 높다. 이에 확률적인 EMC 영향이 부가된다. 이런 EMC 영향은 전체 비대칭성 지연을 추가로 증가시킨다. 그로 인해 종래 기술로부터 공지된 디코드화 방법은 도11의 네트워크 토폴러지의 경우 소정의 시점에서 약 10Mbit/sec의 목표하는 높은 데이터 전송률을 유지하면 더 이상 적합하게 기능하지 못한다.
요컨대 플렉스레이 프로토콜에 의해서 물리적 층이 (최소한 복합 네트워크 토폴러지의 경우) 유지할 수 없는 사전 설정이 이루어질 수 있다. 이런 경우 본 발명이 도움이 될 수 있다.
본 발명에 따라 전송 채널을 통해 전송되는 신호들(10)의 비대칭성 지연을 적어도 부분적으로 보상하기 위한 방법이 제안된다. 이런 방법은 수신 서브스크라이버(36)의 통신 컨트롤러에서 논리 층위의 변화를 요구하지 않는다. 오히려 본 발명에 따른 보상은, 송신 서브스크라이버(14)에서 전송할 신호의 코드화 지점과 수신 서브스크라이버(36)에서 수신되는 신호의 디코드화 지점 사이의 한 곳 또는 다수 곳의 임의의 위치에서 전송 채널의 물리적 층위(물리적 층)에 제안된다. 이를 위해, 송신 서브스크라이버(14)와 수신 서브스크라이버(36) 사이의 네트워크 구조 내 임의의 지점에서, 네트워크 구조에 의한 전송을 바탕으로 또 다른 하강하는 또는 상승하는 신호 에지보다 더욱 짧은 지연을 경험하는 그런 상승하거나 하강하는 신호 에지들이, 자체의 지연이 예컨대 상대적으로 강하게 지연되어 하강하거나 상승하는 신호 에지의 지연에 상응하는 정도로 지연되면서, 비대칭성 지연이 적어도 부분적으로 보상된다. 그에 따라 전파되어 상승하고 하강하는 신호 에지들의 지연 간 간격은 감소하고, 그에 따라 비대칭성 지연도 감소하며, 바람직하게는 심지어 보상된다.
전송 채널을 통한 전송을 바탕으로 상대적으로 보다 약하게 지연되는 신호 에지들의 추가의 지연은, (전술한 바와 같이) 네트워크 구조의 임의의 위치에서, 다시 말해 송신 서브스크라이버(14)에서, 또는 수신 서브스크라이버(36)에서, 또는 상기 서브스크라이버들(14, 36)의 통신 컨트롤러(16, 38)에서, 또는 상기 서브스크라이버들(14, 36)의 송수신 유닛(트랜시버)에서 실행될 수 있다. 결정적으로 추가의 지연은 본 발명의 의미에서 송신 서브스크라이버(14)에서의 신호의 코드화 후에, 그리고 수신 서브스크라이버(36)에서의 신호의 디코드화 전에 이루어진다. 다시 말해 본 발명에 따라 전송 채널에 프로그램 가능한 비대칭 보상은 연속해서 신호 채널에 도입된다. 이런 비대칭 보상을 통해 신호 채널에 내재하는 신호 비대칭성은 억제된다.
비대칭 보상의 요구되는 정도는 수신되는 프로토콜 프레임(수신되는 데이터 프레임)에서 측정을 통해 검출되거나, 또는 공장에서 수신 서브스크라이버(36)의 버스 드라이버 모듈(44)에서의 고정 프로그래밍을 통해 적용되거나, 또는 공장(본 발명에 따른 데이터 전송 시스템이 내장되는 차량을 생산하는 차량 생산업체의 공장)에서 네트워크 구조에서의 고정 프로그래밍을 통해 적용된다.
본 발명의 장점은, 전체 데이터 전송 시스템이 구성된 컴포넌트에서 비대칭 성 성분에 대항하여 상대적으로 더욱 견고하며, 그에 따라 컴포넌트들도 엄격한 허용오차 설정 값의 지배를 받을 필요가 없으며, 또한 더욱 바람직한 구조 부재 및 컴포넌트가 이용될 수 있으면서도, 전송되는 신호(10)의 비대칭성 지연을 바탕으로 디코드화 오류를 야기하지 않는다는 점에 있다. 그 외에도 전체 데이터 전송 시스템과 관련하여 전송 안전성과 그에 따른 가용성이 증가할 수 있다.
본 발명을 구현하기 위해, 네트워크 구조의 임의의 위치들에 비대칭성 지연을 측정하고 적어도 부분적으로 보상하기 위한 하나 이상의 장치가 배치될 수 있다. 상기 장치는 예시로서 도1에 도시되어 있으며, 그 전체는 도면 부호 50으로 표시되어 있다. 장치(50)는 예컨대 미국 텍사스주 달라스에 소재한 Dallas Semiconductor Corp. 사에 의해 "DS 1021-50"이라는 명칭으로 공급 및 판매되는 것과 같은 프로그램 가능 지연 유닛(52)을 포함한다. 상기와 같은 지연 유닛(52)은 예컨대 10과 140ns 사이의 영역을 갖는 프로그램 가능한 지연 기간만큼, 1ns 이하의 정밀도로, 바람직하게는 0.5ns의 정밀도로 신호를 목표한 바대로 지연시킬 수 있다. 지연 기간은 다수의 비트, 예컨대 8비트의 설정 또는 소거에 의해 프로그램된다. 자명한 사실에 따라 더욱 높거나 더욱 낮은 지연 영역과 더욱 높거나 더욱 낮은 정밀도를 갖는 또 다른 프로그램 가능 지연 유닛을 이용할 수도 있다.
측정 및 보상 장치(50)의 입력부에 인가되는 입력 신호(10)는 한편으로 직접 전송되고, 다른 한편으로 분기 지점 이후에 프로그램 가능 지연 유닛(52)으로 유도된다. 지연 유닛(52)의 출력부에서 지연된 신호(10')는 DEL(지연됨)로 표시되어 있다. 원래의 입력 신호(10)뿐 아니라 지연된 신호(10')는 논리곱 게이트(54)에서 논리곱으로 연산 되거나, 또는 논리합 게이트(56)에서 논리합으로 연산 된다. 예컨대 트랜지스터로서 형성되는 스위치(58)를 통해, 장치(50)의 출력부(OUT)에는 논리곱(신호들(10, 10')의 논리곱 연산), 또는 논리합(신호들(10, 10')의 논리합 연산)이 인가된다.
신호 특성 곡선에 대한 측정 및 보상 장치(50)의 작용에 대해서는 도2에 도시되어 있다. 입력 신호(IN)는 예시로서 값(τ)만큼 지연된다. 입력 신호(IN)와 지연된 신호(DEL)가 "1"의 값을 포함하는 영역들의 통합 량은 가용한 중간 신호(OR)를 제공한다. 신호(IN) 및 DEL 모두가 "1"의 값을 갖는 영역들의 단계 량은 가용한 중간 신호(AND)를 제공한다. 도2에 예시로서 도시된 신호 특성 곡선들의 경우는, 스위치(58)가 도1에 도시한 위치에서 AND에 위치해 있을 때이다. 그에 따라 출력 신호(OUT)는 중간 신호(AND)에 상응한다.
도면 부호 60은 도2에서 논리합 게이트(56)에서의 신호 전파 시간을 바탕으로 하는 신호의 지연을 표시하고 있다. 마찬가지로 도면 부호 61은 논리곱 게이트(54)에서의 신호 전파 시간을 바탕으로 하는 중간 신호(AND)의 신호 지연을 나타낸다. 측정 및 보상 장치(50)에 의해 하강하는 신호 에지의 추가 지연은 논리합 중간 신호에서 제공되며, 도면 부호 62로 표시되어 있다. 상승하는 신호 에지의 추가 지연은 논리곱 중간 신호에서 제공되고 도면 부호 63으로 표시되어 있다. 다시 말해 장치(50)의 출력부(OUT)에 논리곱 중간 신호가 인가되면, 신호(100의 상승하는 신호 에지는 논리곱 게이트(54)에서의 신호 전파 시간을 바탕으로 지연(61)에 추가로 값(τ)만큼 지연된다. 마찬가지로, 장치(50)의 출력부(OUT)에 논리합 중간 신호가 인가되면, 입력 신호(10)의 하강하는 신호 에지는 논리합 게이트(56)에서의 신호 전파 시간을 바탕으로 지연에 추가로 지연 값(τ)만큼 지연된다. 다시 말해 본 발명에 따른 측정 및 보상 장치(50)를 이용함으로써, 전송되는 신호에 대해 목표한 바대로 상승하거나 또는 하강하는 신호 에지들은 논리 게이트들(54 및 56)에서의 신호 전파 시간이 고려되면서 지연 값(τ)만큼 지연된다. 장치(50)에 의해 하강하는 신호 에지가 지연되는지, 아니면 상승하는 신호 에지가 지연되는지 여부는 스위치(58)로 선택할 수 있으며, 그리고 지연 기간(τ)은 8비트를 통해 프로그램된다.
신호(10)의 상승하거나 하강하는 신호 에지가 지연되어야 하는 정도에 상응하는 지연 값(τ)을 결정하기 위해, 우선적으로 비대칭성 지연이 측정된다. 비대칭성 지연은 예컨대 데이터 전송 시스템에 이용되는 전송 프로토콜에서 강제적으로 제공되는 신호(10) 변화로서, 상승하는 에지에서 하강하는 에지로, 또는 하강하는 에지에서 상승하는 에지로 이루어지는 상기 신호(10) 변화의 간격에 따라 측정될 수 있다(도3 참고). 플렉스레이 전송 프로토콜에서는 예컨대 데이터 프레임에 대해 프레임 시작 시퀀스(FSS)의 상승하는 에지(7)와 바이트 시작 시퀀스(BSS)의 하강하는 에지(71) 사이의 간격을 측정할 수 있다. 측정된 간격은 도3에 도면 부호 72로 표시되어 있다. 프레임 시작 시퀀스(FSS)의 상승하는 에지(70)와 FSS의 말단 사이의 공칭 간격(gdBit)은 100ns의 공칭 값이다. 그에 따라 비대칭성 지연이 영(0)과 동일하다면 공칭 간격(72)은 플렉스레이 프로토콜 사양 v2.1에 따라 200ns가 된다. 8배의 오버샘플링 시에는 그 공칭 간격은 정확하게 16개의 공칭 샘플링 주기에 상응한다. 측정된 비대칭성 지연의 보상을 위해 요구되는 지연 값(τ)은 예컨대 순열 조합론, 또는 적합한 계산 알고리즘을 통해 측정된 간격(72)으로부터 산출될 수 있다.
측정 및 보상 장치(50)는 프로세서, 특히 디지털 신호 프로세서(DSP)를 포함하거나, 또는 컴퓨터 프로그램을 실행하고 전송 채널에서 비대칭 지연을 보상하기 위한 본 발명에 따른 방법을 구현하기 위한 상태 머신을 포함할 수 있다. 본 발명의 각각의 구성에 따라, 컴퓨터 프로그램은 메모리 소자로부터 지연 값(τ)의 판독이나, 또는 비대칭성 지연의 측정 및 지연 값(τ)의 산출을 개시할 수 있다. 이어서 지연 유닛(52)은 (재차 컴퓨터 프로그램에 의해 실행되면서) 산출된 지연 값(τ)에 따라 프로그램되고, 그로 인해 목표하는 시간 지연이 달성된다. 신호(10)의 하강하는 에지가 지연되는지, 또는 상승하는 에지가 지연되는지 여부에 따라, 스위치(58)는 컴퓨터 프로그램에 의해 그에 상응하게 제어된다.
도4에는 본 발명의 일 실시예가 도시되어 있다. 도4는 예시에 따라 상대적으로 간단한 네트워크 구조를 포함하는 데이터 전송 시스템을 도시하고 있다. 데이터 송 시스템은 3개의 서브스크라이버(A, B, C)를 포함하며, 이 서브스크라이버들 사이에서는 네트워크 구조를 통해 신호(10)로 코드화된 데이터가 전송될 수 있다. 네트워크 구조의 액티브 또는 패시브 네트워크의 임의의 위치에는 본 발명에 따른 측정 및 보상 장치(50)가 배치될 수 있다. 특히 상기 장치(50)는 신호 라인들(24, 28)과 신호 라인(34)에 배치될 수 있다. 도4에 도시한 실시예의 경우, 측정 및 보상 장치(50)는 신호 라인들(24, 28)의 임의의 위치에 배치되어 있고, 추가 의 장치(50)는 서브스크라이버(B)와 액티브 스타(30) 사이의 신호 라인에 배치되어 있다. 자명한 사실에서, 두 장치(50)가 액티브 스타(30)의 트랜시버(송수신 유닛)의 통합된 컴포넌트이거나, 또는 액티브 스타(30)의 통합된 컴포넌트라는 점도 생각해 볼 수 있다. 통합된 컴포넌트로서 두 장치(50)를 포함하는 액티브 스타(30)는 전체가 도면 부호 30'로 표시되어 있다.
장치들(50)에서 신호(10)의 상승하거나 하강하는 신호 에지가 지연되어야 하는 정도에 상응하는 지연 값(τ)은 예측되는 지연이 평가되면서 액티브 스타(30) 및 접속 라인(34)에 의해 선택될 수 있으며, 그에 따라 신호(10)의 비대칭성 지연은 서브스크라이버(36)의 수신부에서 가능한 한 작게 유지된다. 다시 말해 그로 인해 지연 값(τ)의 산출 시에, 접근하고 있거나, 평가되거나, 또는 선행 시점에 일 회 측정되는 비대칭성 지연은 추가의 전송 경로에서 고려된다. 그러나 접속 라인(34)에서 바람직하게는 서브스크라이버(C)에 가능한 한 근접한 위치에 본 발명에 따른 추가의 측정 및 보상 장치(50)(미도시)가 제공되는 점도 생각해 볼 수도 있다. 이와 관련하여 추가의 측정 및 보상 장치는 액티브 스타(30) 및 접속 라인(34)(그리고 가능한 점에서 전송 채널에 위치하는 추가의 액티브 및/또는 패시브 구조 부재)를 통한 신호(10)의 전송을 바탕으로 비대칭성 지연을 감소시키고, 더욱 이상적인 점에서 보상한다.
도4의 데이터 전송 시스템의 네트워크 구조에 장착되는 본 발명에 따른 장치(50)는 바람직하게는 비대칭성 지연을 검출, 특히 측정하기 위한 수단을 이용하며, 그럼으로써 프로그램 가능한 지연 유닛(52)에 대해, 바람직하게는 각각의 개별 데이터 프레임에 대해 지연 시간(τ)이 적응 방식으로 설정될 수 있게 된다. 그러나 공지된 네트워크 토폴러지에서 이미 데이터 전송에 앞서, 예컨대 공장에서 비대칭성 지연을 검출하여, 그에 상응하게 지연 값(τ)을 그에 상응하게 사전 설정하는 점도 생각해 볼 수 있다. 이런 경우 장치(50) 내에서 비대칭성 지연을 측정하기 위한 수단은 사용하지 않을 수도 있다.
도5는 본 발명의 추가의 실시예를 도시하고 있다. 이와 관련하여 도5는 송신 서브스크라이버(14), 수신 서브스크라이버(36), 그리고 이 두 서브스크라이버 사이에 위치하는 다소 복잡한 네트워크 구조(24 - 34)를 도시하고 있다. 수신 서브스크라이버(36)는 송수신 유닛으로서, 또는 간단하게는 레벨 컨버터로서도 지칭될 수 있는 트랜시버(46)를 포함한다. 트랜시버(46)를 통해 수신되는 신호(10)는 통신 컨트롤러(38)에 도달하며, 그런 다음 계속해서 수신 서브스크라이버(36)의 호스트 프로세서(38)로 전송된다. 통신 컨트롤러(38)는 샘플링 수단 또는 디코더로서도 지칭되는 디코딩 유닛(60)을 포함한다. 디코더(60)는 수신된 신호(10)로 코드화된 데이터 비트를 이미 전술한 유형 및 방식으로 샘플링하는 역할을 한다. 디코더(60)의 전방에는, 비대칭성 지연을 측정하고 적어도 부분적으로 보상하기 위한 본 발명에 따른 측정 및 보상 장치(50)가 배치된다.
도6에는 본 발명의 추가 실시예가 도시되어 있고, 이와 관련하여 본 발명에 따른 측정 및 보상 장치(50)가 트랜시버(46) 내에 배치되어 있다. 트랜시버(46)는 중앙 트랜시버 기능을 실현하기 위한 이른바 트랜시버 코어(62)뿐 아니라, 버스 드라이버로서도 지칭될 수 있는 드라이버 유닛(44)을 포함한다. 트랜시버(46) 내 측 정 및 보상 장치(50)에 의해서, 아직 신호(10)가 디코드화 되기 전에, 수신되는 신호(10)의 비대칭성 지연은 감소되고, 더욱 이상적인 방법에서는 보상된다.

Claims (27)

  1. 데이터 전송 시스템의 네트워크 구조(24 내지 34)를 통해 데이터 전송 시스템의 송신 서브스크라이버(14)와 수신 서브스크라이버(36) 사이에서 신호(10)로 코드화된 데이터를 전송하기 위한 방법이며, 신호(10)로 코드화된 데이터는 소정의 구성을 갖는 데이터 프레임에서 비트 단위로 연속해서 전송되고, 상기 수신 서브스크라이버(36)에서 신호로 코드화된 데이터의 각각의 비트가 샘플링되며, 상기 신호(10)는 상기 네트워크 구조(24 내지 34)를 통한 전송을 기초로 하여 비대칭으로 지연되는 상기 방법에 있어서,
    상기 네트워크 구조(24 내지 34)의 적어도 하나의 지점에서 상기 신호(10)의 비대칭성 지연이 검출되며, 상기 수신 서브스크라이버(36)가 상기 신호(10)로 코드화된 데이터의 비트를 샘플링하기 전에, 상기 비대칭성 지연이 적어도 부분적으로 보상되는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 신호(10)의 비대칭성 지연은 데이터 전송 이전에 검출되며, 데이터 전송 중에 보상되는 것을 특징으로 하는 방법.
  3. 제2항에 있어서,
    상기 신호(10)의 비대칭성 지연은 공장에서 검출되고 저장되며, 보상을 위해 다시 호출되는 것을 특징으로 하는 방법.
  4. 제2항에 있어서,
    상기 신호(10)의 비대칭성 지연은 이용 가능한 상태로 제공되어 있는 데이터 전송 시스템에 따라 검출되어 저장되며, 보상을 위해 다시 호출되는 것을 특징으로 하는 방법.
  5. 제3항 또는 제4항에 있어서,
    상기 비대칭성 지연이 평가되거나, 모델링 되거나, 또는 측정되는 것을 특징으로 하는 방법.
  6. 제1항에 있어서,
    상기 신호(10)의 비대칭성 지연은 데이터 전송 중에 검출되어 보상되는 것을 특징으로 하는 방법.
  7. 제6항에 있어서,
    상기 신호(10)의 비대칭성 지연의 검출 및 보상이 상호 간에 가능한 한 시간상 근접하여 실행되는 것을 특징으로 하는 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 비대칭성 지연이 평가되거나, 모델링 되거나, 또는 측정되는 것을 특징으로 하는 방법.
  9. 제6항 또는 제7항에 있어서,
    상기 비대칭성 지연은 데이터 전송 시스템에 이용되는 전송 프로토콜에서 강제적으로 제공되는 신호(10) 변화로서 상승하는 에지에서 하강하는 에지로, 또는 하강하는 에지에서 상승하는 에지로 이루어지는 상기 신호(10) 변화의 간격에 따라 측정되는 것을 특징으로 하는 방법.
  10. 제9항에 있어서,
    데이터 프레임에 대해 프레임 시작 시퀀스(FSS)의 상승하는 에지(74)와 바이트 시작 시퀀스(BSS)의 하강하는 에지(76) 사이의 간격이 측정되는 것을 특징으로 하는 방법.
  11. 제1항 내지 제4항 중 어느 한 항에 있어서,
    검출된 비대칭성 지연에 따라서, 상기 비대칭성 지연을 적어도 부분적으로 보상할 수 있도록 네트워크 구조(24 내지 34)를 통한 전송을 기초로 하여 상대적으로 보다 약하게 지연된 신호 에지가 지연되어야 하는 정도에 상응하는 지연 값(τ)이 산출되는 것을 특징으로 하는 방법.
  12. 제11항에 있어서,
    상기 지연 값(τ)은 검출된 비대칭성 지연에 따라 순열 조합론 또는 계산 알고리즘에 의해 산출되는 것을 특징으로 하는 방법.
  13. 제11항에 있어서,
    상기 산출된 지연 값(τ)은, 항시 상기 송신 서브스크라이버(14)에서 전송할 신호(10)의 코드화 이후에, 그리고 상기 수신 서브스크라이버(36)에서 신호(10)의 디코드화 이전에 상기 네트워크 구조(24 내지 34)의 임의의 위치에 배치되는 프로그램 가능 지연 유닛(52)에 공급되고, 이 지연 유닛에 의해 상기 네트워크 구조(24 내지 34)를 통한 전송을 기초로 하여 상대적으로 보다 약하게 지연된 신호 에지가 상기 검출된 지연 값(τ)만큼 지연되는 것을 특징으로 하는 방법.
  14. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 네트워크 구조(24 내지 34)를 통한 전송을 기초로 하여 상대적으로 보다 약하게 지연된 신호 에지가 적어도 1ns의 정밀도로 지연되는 것을 특징으로 하는 방법.
  15. 데이터 전송 시스템의 네트워크 구조(24 내지 34)의 임의의 지점에 배치되는 장치(50)이며, 상기 데이터 전송 시스템은 다수의 서브스크라이버(14, 36), 이 서브스크라이버들(14, 36) 사이에 형성되는 네트워크 구조(24 내지 34), 그리고 소정의 구성을 갖는 데이터 프레임으로 상기 네트워크 구조(24 내지 34)를 통해 상기 송신 서브스크라이버(14)와 상기 수신 서브스크라이버(36) 사이에서 신호(10)로 코드화된 데이터를 비트 단위로 연속해서 전송하기 위한 수단을 포함하고, 상기 네트워크 구조(24 내지 34)를 통한 데이터 전송은 상기 신호(10)의 비대칭성 지연을 야기하며, 상기 데이터 전송 시스템의 수신 서브스크라이버(36)에는 상기 신호(10)로 코드화된 데이터의 각각의 비트를 샘플링하기 위한 수단(60)이 배치되는 장치에 있어서,
    상기 수신 서브스크라이버(36)의 샘플링 수단(60) 전방에 배치되며, 상기 신호(10)의 비대칭성 지연을 측정하고 부분적으로 보상하기 위한 수단을 포함하는 것을 특징으로 하는 장치.
  16. 제15항에 있어서,
    데이터 전송 시스템의 네트워크 구조(24 내지 34)를 통해 데이터 전송 시스템의 송신 서브스크라이버(14)와 수신 서브스크라이버(36) 사이에서 신호(10)로 코드화된 데이터를 전송하기 위한 방법이며, 신호(10)로 코드화된 데이터는 소정의 구성을 갖는 데이터 프레임에서 비트 단위로 연속해서 전송되고, 상기 수신 서브스크라이버(36)에서 신호로 코드화된 데이터의 각각의 비트가 샘플링되며, 상기 신호(10)는 상기 네트워크 구조(24 내지 34)를 통한 전송을 기초로 하여 비대칭으로 지연되는 상기 방법을 실행하기 위한 수단을 포함하고,
    상기 네트워크 구조(24 내지 34)의 적어도 하나의 지점에서 상기 신호(10)의 비대칭성 지연이 검출되며, 상기 수신 서브스크라이버(36)가 상기 신호(10)로 코드화된 데이터의 비트를 샘플링하기 전에, 상기 비대칭성 지연이 적어도 부분적으로 보상되며,
    상기 신호(10)의 비대칭성 지연은 데이터 전송 중에 검출되어 보상되는 것을 특징으로 하는 장치.
  17. 신호(10)로 코드화된 데이터를 전송하기 위한 시스템이며, 이런 데이터 전송 시스템은 다수의 서브스크라이버(14, 36), 이 서브스크라이버들(14, 36) 사이에 형성되는 네트워크 구조(24 내지 34), 그리고 소정의 구성을 갖는 데이터 프레임으로 상기 네트워크 구조(24 내지 34)를 통해 상기 송신 서브스크라이버(14)와 상기 수 신 서브스크라이버(36) 사이에서 신호(10)로 코드화된 데이터를 비트 단위로 연속해서 전송하기 위한 수단을 포함하고, 상기 네트워크 구조(24 내지 36)를 통한 데이터 전송은 상기 신호(10)의 비대칭성 지연을 야기하며, 상기 수신 서브스크라이버(36)에는, 상기 신호(10)로 코드화된 데이터의 각각의 비트를 샘플링하기 위한 수단(60)이 배치되는 데이터 전송 시스템에 있어서,
    상기 샘플링 수단(60) 전방에서 상기 네트워크 구조(24 내지 34)의 적어도 하나의 지점에는 상기 신호(10)의 비대칭성 지연을 측정하고 부분적으로 보상하기 위한 장치(50)가 배치되는 것을 특징으로 하는 데이터 전송 시스템.
  18. 제17항에 있어서,
    상기 네트워크 구조(24 내지 34)는 액티브 엘리먼트 및 패시브 엘리먼트 중 적어도 하나를 포함하며, 상기 액티브 엘리먼트 및 상기 패시브 엘리먼트 중 상기 적어도 하나는, 접속 라인들(24, 28, 34), 송신기, 초크, 통신 컨트롤러(16, 38), 송수신 유닛(46), 레벨 컨버터, 액티브 스타(26, 30), 종료 저항, 분할용 커패시터와 같은 컴포넌트들 중 하나 이상의 컴포넌트를 포함하는 것을 특징으로 하는 데이터 전송 시스템.
  19. 제17항 또는 제18항에 있어서,
    상기 측정 및 보상 장치(50)는,
    데이터 전송 시스템의 네트워크 구조(24 내지 34)를 통해 데이터 전송 시스템의 송신 서브스크라이버(14)와 수신 서브스크라이버(36) 사이에서 신호(10)로 코드화된 데이터를 전송하기 위한 방법이며, 신호(10)로 코드화된 데이터는 소정의 구성을 갖는 데이터 프레임에서 비트 단위로 연속해서 전송되고, 상기 수신 서브스크라이버(36)에서 신호로 코드화된 데이터의 각각의 비트가 샘플링되며, 상기 신호(10)는 상기 네트워크 구조(24 내지 34)를 통한 전송을 기초로 하여 비대칭으로 지연되는 상기 방법을 실행하기 위한 수단을 포함하고,
    상기 네트워크 구조(24 내지 34)의 적어도 하나의 지점에서 상기 신호(10)의 비대칭성 지연이 검출되며, 상기 수신 서브스크라이버(36)가 상기 신호(10)로 코드화된 데이터의 비트를 샘플링하기 전에, 상기 비대칭성 지연이 적어도 부분적으로 보상되며,
    상기 신호(10)의 비대칭성 지연은 데이터 전송 중에 검출되어 보상되는 것을 특징으로 하는 데이터 전송 시스템.
  20. 신호(10)로 코드화된 데이터를 전송하기 위한 데이터 전송 시스템의 서브스크라이버(36)이며, 상기 데이터 전송 시스템은 다수의 서브스크라이버(14, 36), 이 서브스크라이버들(14, 36) 사이에 형성되는 네트워크 구조(24 내지 34), 그리고 소정의 구성을 갖는 데이터 프레임으로 상기 네트워크 구조(24 내지 34)를 통해 상기 송신 서브스크라이버(14)와 상기 수신 서브스크라이버(36) 사이에서 신호(10)로 코드화된 데이터를 비트 단위로 연속해서 전송하기 위한 수단을 포함하고, 상기 네트워크 구조(24 내지 36)를 통한 데이터 전송은 상기 신호(10)의 비대칭성 지연을 야기하며, 그리고 상기 수신 서브스크라이버(36)에는, 상기 신호(10)로 코드화된 데이터의 각각의 비트를 샘플링하기 위한 수단이 배치되는 서브스크라이버에 있어서,
    상기 샘플링 수단(60) 전방에 상기 신호(10)의 비대칭성 지연을 측정하고 적어도 부분적으로 보상하기 위한 장치(50)를 포함하는 것을 특징으로 하는 서브스크라이버.
  21. 제20항에 있어서,
    상기 측정 및 보상 장치(50)는,
    데이터 전송 시스템의 네트워크 구조(24 내지 34)를 통해 데이터 전송 시스템의 송신 서브스크라이버(14)와 수신 서브스크라이버(36) 사이에서 신호(10)로 코드화된 데이터를 전송하기 위한 방법이며, 신호(10)로 코드화된 데이터는 소정의 구성을 갖는 데이터 프레임에서 비트 단위로 연속해서 전송되고, 상기 수신 서브스크라이버(36)에서 신호로 코드화된 데이터의 각각의 비트가 샘플링되며, 상기 신호(10)는 상기 네트워크 구조(24 내지 34)를 통한 전송을 기초로 하여 비대칭으로 지연되는 상기 방법을 실행하기 위한 수단을 포함하고,
    상기 네트워크 구조(24 내지 34)의 적어도 하나의 지점에서 상기 신호(10)의 비대칭성 지연이 검출되며, 상기 수신 서브스크라이버(36)가 상기 신호(10)로 코드화된 데이터의 비트를 샘플링하기 전에, 상기 비대칭성 지연이 적어도 부분적으로 보상되며,
    상기 신호(10)의 비대칭성 지연은 데이터 전송 중에 검출되어 보상되는 것을특징으로 하는 서브스크라이버.
  22. 신호(10)로 코드화된 데이터를 전송하기 위한 데이터 전송 시스템의 수신 서브스크라이버(36)의 통신 컨트롤러(38)이며, 상기 데이터 전송 시스템은 다수의 서브스크라이버(14, 36), 이 서브스크라이버들(14, 36) 사이에 형성되는 네트워크 구 조(24 내지 34), 그리고 소정의 구성을 갖는 데이터 프레임으로 상기 네트워크 구조(24 내지 34)를 통해 상기 송신 서브스크라이버(14)와 상기 수신 서브스크라이버(36) 사이에서 신호(10)로 코드화된 데이터를 비트 단위로 연속해서 전송하기 위한 수단을 포함하고, 상기 네트워크 구조(24 내지 36)를 통한 데이터 전송은 상기 신호(10)의 비대칭성 지연을 야기하며, 상기 수신 서브스크라이버(36)에는, 상기 신호(10)로 코드화된 데이터의 각각의 비트를 샘플링하기 위한 수단(60)이 배치되는 통신 컨트롤러에 있어서,
    상기 샘플링 수단(60) 전방에 상기 신호(10)의 비대칭성 지연을 측정하고 적어도 부분적으로 보상하기 위한 장치(50)를 포함하는 것을 특징으로 하는 통신 컨트롤러.
  23. 제22항에 있어서,
    상기 측정 및 보상 장치(50)는,
    데이터 전송 시스템의 네트워크 구조(24 내지 34)를 통해 데이터 전송 시스템의 송신 서브스크라이버(14)와 수신 서브스크라이버(36) 사이에서 신호(10)로 코드화된 데이터를 전송하기 위한 방법이며, 신호(10)로 코드화된 데이터는 소정의 구성을 갖는 데이터 프레임에서 비트 단위로 연속해서 전송되고, 상기 수신 서브스크라이버(36)에서 신호로 코드화된 데이터의 각각의 비트가 샘플링되며, 상기 신호(10)는 상기 네트워크 구조(24 내지 34)를 통한 전송을 기초로 하여 비대칭으로 지연되는 상기 방법을 실행하기 위한 수단을 포함하고,
    상기 네트워크 구조(24 내지 34)의 적어도 하나의 지점에서 상기 신호(10)의 비대칭성 지연이 검출되며, 상기 수신 서브스크라이버(36)가 상기 신호(10)로 코드화된 데이터의 비트를 샘플링하기 전에, 상기 비대칭성 지연이 적어도 부분적으로 보상되며,
    상기 신호(10)의 비대칭성 지연은 데이터 전송 중에 검출되어 보상되는 것을 특징으로 하는 통신 컨트롤러.
  24. 신호(10)로 코드화된 데이터를 전송하기 위한 데이터 전송 시스템의 수신 서브스크라이버(36)의 송수신 유닛(46)이며, 상기 데이터 전송 시스템은 다수의 서브스크라이버(14, 36), 이 서브스크라이버들(14, 36) 사이에 형성되는 네트워크 구조(24 내지 34), 그리고 소정의 구성을 갖는 데이터 프레임으로 상기 네트워크 구조(24 내지 34)를 통해 상기 송신 서브스크라이버(14)와 상기 수신 서브스크라이 버(36) 사이에서 신호(10)로 코드화된 데이터를 비트 단위로 연속해서 전송하기 위한 수단을 포함하고, 상기 네트워크 구조(24 내지 36)를 통한 데이터 전송은 상기 신호(10)의 비대칭성 지연을 야기하며, 상기 수신 서브스크라이버(36)에는, 상기 신호(10)로 코드화된 데이터의 각각의 비트를 샘플링하기 위한 수단(60)이 배치되는 송수신 유닛에 있어서,
    상기 샘플링 수단(60) 전방에 상기 신호(10)의 비대칭성 지연을 측정하고 적어도 부분적으로 보상하기 위한 장치(50)를 포함하는 것을 특징으로 하는 송수신 유닛.
  25. 제24항에 있어서,
    상기 측정 및 보상 장치(50)는,
    데이터 전송 시스템의 네트워크 구조(24 내지 34)를 통해 데이터 전송 시스템의 송신 서브스크라이버(14)와 수신 서브스크라이버(36) 사이에서 신호(10)로 코드화된 데이터를 전송하기 위한 방법이며, 신호(10)로 코드화된 데이터는 소정의 구성을 갖는 데이터 프레임에서 비트 단위로 연속해서 전송되고, 상기 수신 서브스크라이버(36)에서 신호로 코드화된 데이터의 각각의 비트가 샘플링되며, 상기 신호(10)는 상기 네트워크 구조(24 내지 34)를 통한 전송을 기초로 하여 비대칭으로 지연되는 상기 방법을 실행하기 위한 수단을 포함하고,
    상기 네트워크 구조(24 내지 34)의 적어도 하나의 지점에서 상기 신호(10)의 비대칭성 지연이 검출되며, 상기 수신 서브스크라이버(36)가 상기 신호(10)로 코드화된 데이터의 비트를 샘플링하기 전에, 상기 비대칭성 지연이 적어도 부분적으로 보상되며,
    상기 신호(10)의 비대칭성 지연은 데이터 전송 중에 검출되어 보상되는 것을 특징으로 하는 송수신 유닛.
  26. 신호(10)로 코드화된 데이터를 전송하기 위한 데이터 전송 시스템의 네트워크 구조에 배치되는 액티브 스타(26, 30; 30')이며, 상기 데이터 전송 시스템은 다수의 서브스크라이버(14, 36), 이 서브스크라이버들(14, 36) 사이에 형성되는 네트워크 구조(24 내지 34), 그리고 소정의 구성을 갖는 데이터 프레임으로 상기 네트워크 구조(24 내지 34)와 이 네트워크 구조 내에 배치되는 액티브 스타(26, 30; 30')를 통해서 상기 송신 서브스크라이버(14)와 상기 수신 서브스크라이버(36) 사이에서 신호(10)로 코드화된 데이터를 비트 단위로 연속해서 전송하기 위한 수단을 포함하고, 상기 네트워크 구조(24 내지 36)를 통한 데이터 전송은 상기 신호(10)의 비대칭성 지연을 야기하며, 상기 수신 서브스크라이버(36)에는, 상기 신호(10)로 코드화된 데이터의 각각의 비트를 샘플링하기 위한 수단(60)이 배치되는 액티브 스타에 있어서,
    상기 샘플링 수단(60) 전방에 상기 신호(10)의 비대칭성 지연을 측정하고 적어도 부분적으로 보상하기 위한 장치(50)를 포함하는 것을 특징으로 하는 액티브 스타.
  27. 제26항에 있어서,
    상기 측정 및 보상 장치(50)는,
    데이터 전송 시스템의 네트워크 구조(24 내지 34)를 통해 데이터 전송 시스템의 송신 서브스크라이버(14)와 수신 서브스크라이버(36) 사이에서 신호(10)로 코드화된 데이터를 전송하기 위한 방법이며, 신호(10)로 코드화된 데이터는 소정의 구성을 갖는 데이터 프레임에서 비트 단위로 연속해서 전송되고, 상기 수신 서브스크라이버(36)에서 신호로 코드화된 데이터의 각각의 비트가 샘플링되며, 상기 신호(10)는 상기 네트워크 구조(24 내지 34)를 통한 전송을 기초로 하여 비대칭으로 지연되는 상기 방법을 실행하기 위한 수단을 포함하고,
    상기 네트워크 구조(24 내지 34)의 적어도 하나의 지점에서 상기 신호(10)의 비대칭성 지연이 검출되며, 상기 수신 서브스크라이버(36)가 상기 신호(10)로 코드화된 데이터의 비트를 샘플링하기 전에, 상기 비대칭성 지연이 적어도 부분적으로 보상되며,
    상기 신호(10)의 비대칭성 지연은 데이터 전송 중에 검출되어 보상되는 것을특징으로 하는 액티브 스타.
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