KR101026476B1 - Phase-change random access memory device and method for manufacturing the same - Google Patents

Phase-change random access memory device and method for manufacturing the same Download PDF

Info

Publication number
KR101026476B1
KR101026476B1 KR1020040051053A KR20040051053A KR101026476B1 KR 101026476 B1 KR101026476 B1 KR 101026476B1 KR 1020040051053 A KR1020040051053 A KR 1020040051053A KR 20040051053 A KR20040051053 A KR 20040051053A KR 101026476 B1 KR101026476 B1 KR 101026476B1
Authority
KR
South Korea
Prior art keywords
phase change
lower electrode
contact
film
insulating layer
Prior art date
Application number
KR1020040051053A
Other languages
Korean (ko)
Other versions
KR20060002132A (en
Inventor
장헌용
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040051053A priority Critical patent/KR101026476B1/en
Publication of KR20060002132A publication Critical patent/KR20060002132A/en
Application granted granted Critical
Publication of KR101026476B1 publication Critical patent/KR101026476B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/068—Patterning of the switching material by processes specially adapted for achieving sub-lithographic dimensions, e.g. using spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Abstract

본 발명은 하부전극콘택(Bottom Electrode Contact)과 상변화막간의 접촉면적을 감소시켜 상변화막의 상변화(Phase Change)에 필요한 전류량을 감소시킬 수 있는 상변화 기억 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 상변화 기억 소자는 소정의 하부구조가 구비된 반도체 기판 상에 형성되며 기판의 일부위를 노출시키는 제 1콘택홀을 가진 제 1절연막과, 제 1콘택홀을 매립시키는 하부전극 콘택과, 하부전극 콘택을 포함한 제 1절연막 위에 형성되며 적어도 상기 하부전극 콘택의 일부위를 노출시키는 제 2절연막과, 제 2절연막 상에 형성되어 하부전극 콘택과 대응되는 양측부위에 각각 배열된 상부전극과, 상부전극의 양측벽을 덮는 제 1스페이서와, 상기 결과물 상에 형성되어 2절연막의 노출된 부위를 매립시켜 상기 하부전극 콘택과 접촉되는 상변화막 패턴을 포함하여 구성된다.The present invention discloses a phase change memory device capable of reducing the amount of current required for phase change of a phase change film by reducing the contact area between a bottom electrode contact and a phase change film, and a method of manufacturing the same. The disclosed phase change memory device includes a first insulating film having a first contact hole formed on a semiconductor substrate having a predetermined substructure and exposing a portion of the substrate, and a lower electrode contact filling the first contact hole. And a second insulating film formed on the first insulating film including the lower electrode contact and exposing at least a portion of the lower electrode contact, and an upper electrode formed on the second insulating film and arranged on both sides corresponding to the lower electrode contact, respectively. And a first spacer covering both sidewalls of the upper electrode, and a phase change layer pattern formed on the resultant to fill the exposed portions of the second insulating layer and contact the lower electrode contact.

이상에서와 같이, 본 발명은 스페이서 구조를 이용하여 상변화막 패턴은 하부전극 콘택 간의 접촉면적을 100nm이하로 감소시킴으로써, 상변화막 패턴의 상변화에 필요한 전류량, 즉, 상변화 기억 소자의 프로그램 동작에 필요한 전류량를 감소시킬 수 있다.As described above, the present invention uses a spacer structure to reduce the contact area between the lower electrode contacts to 100 nm or less, so that the amount of current required for the phase change of the phase change film pattern, that is, the program of the phase change memory device is reduced. The amount of current required for operation can be reduced.

Description

상변화 기억 소자 및 그 제조방법{PHASE-CHANGE RANDOM ACCESS MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}Phase change memory device and its manufacturing method {PHASE-CHANGE RANDOM ACCESS MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}

도 1은 상변화 기억 소자를 프로그램 및 소거시키는 방법을 설명하기 위한 그래프.1 is a graph for explaining a method of programming and erasing a phase change memory device.

도 2는 종래의 상변화 기억 소자를 설명하기 위한 단면도.2 is a cross-sectional view for explaining a conventional phase change memory element.

도 3은 본 발명의 일 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도.3 is a cross-sectional view illustrating a phase change memory device according to an embodiment of the present invention.

도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.4A to 4F are cross-sectional views illustrating processes of manufacturing a phase change memory device according to an embodiment of the present invention.

도 5는 본 발명의 다른 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도.5 is a cross-sectional view illustrating a phase change memory device according to another embodiment of the present invention.

도 6a 내지 도 6g는 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.6A to 6G are cross-sectional views illustrating processes for manufacturing a phase change memory device according to another exemplary embodiment of the present invention.

본 발명은 반도체 기억 소자 및 그 제조방법에 관한 것으로, 보다 상세하게 는, 하부전극 콘택(Bottom Electrode Contact)과 상변화막 간의 접촉면적을 감소시켜 상변화막의 상변화(Phase Change)에 필요한 전류량을 감소시키는 상변화 기억 소자 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of manufacturing the same. More particularly, the amount of current required for phase change of a phase change film is reduced by reducing the contact area between the bottom electrode contact and the phase change film. A phase change memory device for reducing and a method of manufacturing the same.

반도체 기억 소자는 디램(Dynamic Random Access Memory : DRAM) 및 에스램(Static Random Access Memory : SRAM)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성이면서 데이터의 입ㆍ출력이 빠른 램(RAM) 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입ㆍ출력이 느린 롬(Read Only Memory : ROM) 제품으로 크게 구분할 수 있다. 이와 같은 전형적인 기억 소자들은 저장된 전하 유무에 따라 논리 '0' 또는 논리 '1'을 나타낸다. Semiconductor memory devices, such as DRAM (Dynamic Random Access Memory) and SRAM (Static Random Access Memory (SRAM)), are volatile and fast data input / output (RAM) products that lose data over time. If you input data once, you can maintain the status, but it can be classified into ROM products that have slow input / output data. Such typical memory elements represent logic '0' or logic '1' depending on the stored charge.

여기서, 휘발성 기억 소자인 디램(DRAM)은 주기적인 리프레쉬(Refresh) 동작이 필요하기 때문에 높은 전하저장 능력이 요구되며, 이로 인해 캐패시터(Capacitor) 전극의 표면적을 증가시키기 위해 많은 노력이 시도되고 있다. 하지만 캐패시터 전극의 표면적 증가는 디램 소자의 집적도 증가를 어렵게 한다. Here, the DRAM, which is a volatile memory device, requires high charge storage capability because periodic refresh operation is required, and thus many efforts have been made to increase the surface area of a capacitor electrode. However, increasing the surface area of the capacitor electrode makes it difficult to increase the integration of the DRAM device.

한편, 불휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, EEPROM(Elecrtically Erasable and Programmable ROM)과 같이 전기적으로 입ㆍ출력이 가능한 플래쉬 기억(Flash Memory) 소자에 대한 수요가 늘고 있다.On the other hand, nonvolatile memory devices have almost indefinite storage capacities, and there is an increasing demand for flash memory devices that are electrically input and output such as EEPROM (Elecrtically Erasable and Programmable ROM).

이러한 플래쉬 기억 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트(Floating Gate)를 구비하는 수직 적층형 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 유전막과, 상기 플로팅 게이트의 상부 또는 주변에 형성된 컨트롤 게이트(Control Gate)를 포함하며, 상기 플래쉬 기억 셀의 데이타를 기입 또는 소거하는 원리는 상기 터널 산화막을 통하여 전하들을 터널링(Tunneling)시키는 방법을 사용한다. 이때, 전원 전압에 비하여 높은 동작 전압이 요구된다. 이로 인하여, 상기 플래쉬 기억 소자들은 기입 및 소거 동작에 필요한 전압을 형성하기 위하여 승압 회로가 요구된다. Such flash memory cells generally have a vertically stacked gate structure having a floating gate formed on a silicon substrate. The multilayer gate structure typically includes one or more tunnel oxide or dielectric layers and a control gate formed on or around the floating gate, wherein the principle of writing or erasing data in the flash memory cell is based on the tunnel oxide layer. A method of tunneling charges is used. At this time, a higher operating voltage than the power supply voltage is required. As a result, the flash memory elements require a boosting circuit to form a voltage necessary for writing and erasing operations.

따라서 비휘발성 특성 및 임의 접근이 가능하고, 소자의 집적도도 증가시키면서 구조가 간단한 새로운 기억 소자를 개발하기 위한 많은 노력이 있었으며, 이에 따라 나타난 대표적인 것이 상변화 기억 소자(Phase-Change Random Access Memory ; PRAM)이다. Therefore, many efforts have been made to develop a new memory device having a non-volatile characteristic and random access, and having a simple structure while increasing the integration of devices. A representative example is a phase-change random access memory (PRAM). )to be.

상변화 기억 소자는 상변화막으로서 칼코게나이드(Chalcogenide)막을 널리 사용한다. 이때, 상기 칼코게나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)을 함유하는 화합물막(이하, 'GST막' 이라 함)으로서, 상기 GST막은 제공되는 전류, 즉, 주울 열(Joule Heat)에 따라서 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 가역적인 상변화(Phase Change)를 일으킨다. The phase change memory device widely uses a chalcogenide film as a phase change film. In this case, the chalcogenide film is a compound film containing germanium (Ge), stevidium (Sb), and tellurium (Te) (hereinafter referred to as a 'GST film'), wherein the GST film is provided with a current, that is, Joule According to Joule Heat, a reversible phase change occurs between the amorphous state and the crystalline state.

도 1은 상변화 기억 소자를 프로그램 및 소거시키는 방법을 설명하기 위한 그래프로서, 가로축은 시간을 나타내고, 세로축은 상변화막에 가해지는 온도를 나타낸다. 1 is a graph for explaining a method of programming and erasing a phase change memory device, in which the horizontal axis represents time and the vertical axis represents temperature applied to the phase change film.

도 1에 도시된 바와 같이, 상변화막을 용융온도(Melting Temperature; Tm)보다 높은 온도에서 짧은시간(제1동작구간; t1) 동안 가열한 후에 빠른 속도로 냉각시 키면(Quenching) 상변화막은 비정질 상태(Amorphous State)로 변한다(곡선 'A' 참조). 이에 반하여, 상기 상변화막을 용융온도(Tm)보다 낮고 결정화 온도(Crystallization Temperature; Tc) 보다 높은 온도에서 제1동작구간(t1) 보다 긴시간(제2동작구간; t2) 동안 가열한 후에 냉각시키면, 상변화막은 결정 상태(Crystalline State)로 변한다(곡선 'B' 참조). As shown in FIG. 1, when the phase change film is heated at a temperature higher than the melting temperature (Tm) for a short time (first operating period; t 1 ), the phase change film is cooled at a high speed. Change to Amorphous State (see curve 'A'). On the contrary, the phase change film is heated at a temperature lower than the melting temperature Tm and higher than the crystallization temperature Tc for a longer time than the first operating period t 1 (second operating period t 2 ). Upon cooling, the phase change film changes to Crystalline State (see curve 'B').

여기서, 비정질 상태를 갖는 상변화막의 비저항(Resistivity)은 결정질 상태를 갖는 상변화막의 비저항보다 높다. 따라서, 읽기 모드에서 상기 상변화막을 통하여 흐르는 전류를 감지(Detection)함으로써, 상기 상변화 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별할 수 있다. Here, the resistivity of the phase change film having an amorphous state is higher than that of the phase change film having a crystalline state. Accordingly, by detecting the current flowing through the phase change layer in the read mode, it is possible to determine whether the information stored in the phase change memory cell is logic '1' or logic '0'.

상술한 바와 같이 상변화막의 상변화를 위해서는 주울 열(Joule Heat)이 필요하다. 통상적인 상변화 기억 소자에 있어서, 상변화막과 접촉하는 면적을 통해 높은 밀도의 전류를 흘려보내면, 상변화막 접촉면의 결정 상태가 변하며, 상기 접촉면이 작으면 작을 수록 상변화 물질의 상태를 변화시키는데 필요한 전류 밀도는 작아진다. As described above, Joule heat is required for the phase change of the phase change film. In a conventional phase change memory device, when a high density current flows through an area in contact with a phase change film, the crystal state of the phase change film contact surface changes, and the smaller the contact surface, the smaller the state of phase change material changes. The current density required to make it smaller.

도 2는 종래기술에 따른 상변화 기억 소자를 설명하기 위한 공정단면도이다.2 is a process cross-sectional view for explaining a phase change memory device according to the prior art.

종래기술에 따른 상변화 기억 소자는, 도 2에 도시된 바와 같이, 소정의 하부구조를 가진 반도체 기판(1) 상에 형성된 하부전극(Bottom Electrode)(3)과, 상기 하부전극(3)을 포함한 기판 상에 형성되어 상기 하부전극(3)의 일부를 노출시키는 제 1콘택홀을 가진 제 1절연막과, 상기 제 1콘택홀을 매립시켜 하부전극과 연결 되는 하부전극 콘택(Bottom Electrode Contact)과, 상기 하부전극 콘택 및 제 1절연막 상에 형성되어 하부전극 콘택을 노출시키는 제 2콘택홀을 가진 제 2절연막과, 제 2콘택홀을 매립시키는 상변화막 패턴과, 제 2절연막 상에 형성되어 상변화막 패턴과 연결되는 상부전극(Top Electrode)을 포함하여 구성된다.As shown in FIG. 2, a phase change memory device according to the related art includes a bottom electrode 3 formed on a semiconductor substrate 1 having a predetermined substructure and the bottom electrode 3. A first insulating layer having a first contact hole formed on a substrate including the first contact hole to expose a portion of the lower electrode 3, a bottom electrode contact buried in the first contact hole and connected to the lower electrode; A second insulating layer formed on the lower electrode contact and the first insulating layer and having a second contact hole exposing the lower electrode contact, a phase change layer pattern filling the second contact hole, and a second insulating layer formed on the second insulating layer It is configured to include a top electrode (Top Electrode) connected to the phase change film pattern.

상술한 구성을 가진 종래 기술에 따른 상변화 기억 소자에서, 상기 하부전극(3) 및 상부전극(17) 사이에 전류가 흐르면, 상기 하부전극 콘택(9)과 상기 상변화막 패턴(15)의 접촉면(19)을 통하는 전류 세기(즉, 열)에 따라 상기 접촉면(19)의 상변화막 패턴의 결정 상태가 변한다. 이때, 상변화막 패턴의 상태를 변화시키기 위해서 필요한 열은 상변화막 패턴(15)과 하부전극 콘택(9)의 접촉면(19)에 직접적인 영향을 받는다. 따라서 상기 상변화막 패턴(15)과 하부전극 콘택(9)간의 접촉면적은 가능한 작아야 한다.In the phase change memory device according to the related art having the above-described configuration, when a current flows between the lower electrode 3 and the upper electrode 17, the lower electrode contact 9 and the phase change layer pattern 15 The crystal state of the phase change film pattern of the contact surface 19 changes according to the current intensity (ie, heat) passing through the contact surface 19. At this time, the heat necessary to change the state of the phase change film pattern is directly affected by the contact surface 19 of the phase change film pattern 15 and the lower electrode contact 9. Therefore, the contact area between the phase change film pattern 15 and the lower electrode contact 9 should be as small as possible.

그러나, 이와 같은 종래의 상변화 기억 소자에서는, 하부전극 콘택을 통해서 하부전극과 상변화막 패턴이 연결되기 때문에, 상기 상변화막 패턴과 하부전극 콘택 간의 접촉면적이 전적으로 콘택홀에 대한 사진 공정 한계에 제한을 받게 되어서 접촉면적을 감소시키는 데에 어려움이 따른다. 이에, 상변화에 필요한 전류량이 커지는 문제점이 발생된다. However, in such a conventional phase change memory device, since the lower electrode and the phase change film pattern are connected through the lower electrode contact, the contact area between the phase change film pattern and the lower electrode contact is entirely limited to the photo process for the contact hole. There is a difficulty in reducing the contact area due to limitations in the area. Thus, a problem arises in that the amount of current required for phase change is increased.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 스페이서 구조를 이용하여 하부전극 콘택과 상변화막 패턴 간의 접촉면적을 100nm이하로 감소시켜 상변화막 패턴의 상변화(Phase Change)에 필요한 전류량을 감소시 킬 수 있는 상변화 기억 소자 및 그 제조방법을 제공함에 그 목적이 있다. Accordingly, the present invention has been made to solve the above problems, by using a spacer structure to reduce the contact area between the lower electrode contact and the phase change film pattern to less than 100nm phase change of the phase change film pattern (Phase Change) It is an object of the present invention to provide a phase change memory device capable of reducing the amount of current required in the present invention and a method of manufacturing the same.

상기와 같은 목적을 달성하기 위한 본 발명의 상변화 기억 소자는 소정의 하부구조가 구비된 반도체 기판 상에 형성되며 기판의 일부위를 노출시키는 제 1콘택홀을 가진 제 1절연막과,제 1콘택홀을 매립시키는 하부전극 콘택과, 하부전극 콘택을 포함한 제 1절연막 위에 형성되며 적어도 상기 하부전극 콘택의 일부위를 노출시키는 제 2절연막과, 제 2절연막 상에 형성되어 하부전극 콘택과 대응되는 양측부위에 각각 배열된 상부전극과, 상부전극의 양측벽을 덮는 제 1스페이서와, 상기 결과물 상에 형성되어 2절연막의 노출된 부위를 매립시켜 상기 하부전극 콘택과 접촉되는 상변화막 패턴을 포함하여 구성되는 것을 특징으로 한다.A phase change memory device of the present invention for achieving the above object is formed on a semiconductor substrate having a predetermined substructure and having a first insulating film having a first contact hole for exposing a portion of the substrate, the first contact A lower electrode contact filling the hole, a second insulating film formed on the first insulating film including the lower electrode contact and exposing at least a portion of the lower electrode contact, and both sides formed on the second insulating film and corresponding to the lower electrode contact. An upper electrode arranged at each of the portions, a first spacer covering both side walls of the upper electrode, and a phase change layer pattern formed on the resultant and filling the exposed portions of the second insulating layer to be in contact with the lower electrode contact; It is characterized in that the configuration.

상기 제 2절연막 상에 형성되어 상기 상부전극의 상면을 노출시키면서 상기 제 1스페이서를 포함한 상부전극의 측면을 애워싸되, 상기 하부전극 콘택을 노출시키는 제 3절연막을 더 포함한다.And a third insulating layer formed on the second insulating layer to surround an upper surface of the upper electrode and enclosing a side surface of the upper electrode including the first spacer and exposing the lower electrode contact.

상기 제 1스페이서 및 노출된 제 2절연막의 측면에 제 2스페이서를 더 포함한다.A second spacer is further included on side surfaces of the first spacer and the exposed second insulating layer.

상기 제 1스페이서는 질화막 재질이, 상기 제 2스페이서는 산화막 재질이 이용된다.The first spacer is made of a nitride film material, and the second spacer is made of an oxide film material.

상기 하부전극 콘택을 포함한 제 1절연막과 제 2절연막 사이에는 상기 하부전극 콘택과 연결되는 하부전극이 개재된다.A lower electrode connected to the lower electrode contact is interposed between the first insulating layer and the second insulating layer including the lower electrode contact.

상기 상변화막 패턴은 상기 제 1스페이서에 의해 상기 하부전극 콘택과 0.1 ㎛ 이하로 접촉된다.The phase change layer pattern is in contact with the lower electrode contact by 0.1 m or less by the first spacer.

상기 상변화막 패턴은 GST막으로 이루어지며, GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용한다.The phase change film pattern is made of a GST film, and any one of a GeSb2Te4 film and a Ge2Sb2Te5 film is used.

한편, 본 발명의 상변화 기억 소자의 제조방법은 소정의 하부구조가 구비된 반도체 기판 상에 제 1절연막을 형성하고 나서 제 1절연막을 식각하여 상기 기판의 일부위를 노출시키는 제 1콘택홀을 형성하는 단계와, 제 1콘택홀을 매립시키는 하부전극 콘택을 형성하는 단계와, 하부전극을 포함한 기판 상에 제 2절연막을 형성하는 단계와, 제 2절연막 상의 상기 하부전극 콘택과 대응되는 양측부위에 각각 상부전극을 형성하는 단계와, 상부전극의 양측벽에 제 1스페이서를 형성하는 단계와, 제 1스페이서를 포함한 상부전극을 마스크로 하여 제 2절연막을 식각하여 적어도 상기 하부전극 콘택의 일부위를 노출시키는 단계와, 2절연막의 노출된 부위를 매립시켜 하부전극 콘택과 접촉되는 상변화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.Meanwhile, the method of manufacturing a phase change memory device of the present invention includes forming a first insulating film on a semiconductor substrate having a predetermined substructure, and then etching a first insulating film to expose a first contact hole exposing a portion of the substrate. Forming a lower electrode contact to fill the first contact hole, forming a second insulating layer on the substrate including the lower electrode, and forming a second insulating layer on both sides of the second insulating layer. Forming an upper electrode on each side, forming a first spacer on both side walls of the upper electrode, and etching a second insulating layer using the upper electrode including the first spacer as a mask to form at least a portion of the lower electrode contact. And exposing the exposed portions of the second insulating layer to form a phase change layer pattern in contact with the lower electrode contact.

상기 하부전극 콘택 형성공정과 제 2절연막 형성 공정 사이에 상기 제 1절연막 상에 상기 하부전극 콘택과 연결되는 하부전극용 도전막을 형성하는 단계를 추가한다.The method may further include forming a conductive film for the lower electrode connected to the lower electrode contact on the first insulating layer between the lower electrode contact forming process and the second insulating film forming process.

상기 제 2절연막을 식각하는 공정과 상기 상변화막 패턴을 형성하는 공정 사이에 제 1스페이서 및 노출된 제 2절연막의 측면에 제 2스페이서를 형성하는 단계를 더 추가한다.The method may further include forming a second spacer on side surfaces of the first spacer and the exposed second insulating layer between the etching of the second insulating layer and the forming of the phase change layer pattern.

상기 제 1스페이서는 질화막을 이용하고, 제 2스페이서는 산화막을 이용한 다.The first spacer uses a nitride film and the second spacer uses an oxide film.

상기 상변화막 패턴은 상기 제 1스페이서에 의해 상기 하부전극 콘택과 0.1㎛ 이하로 접촉한다.The phase change layer pattern is in contact with the lower electrode contact by 0.1 m or less by the first spacer.

상기 제 2절연막을 식각하는 공정과 상기 상변화막 패턴을 형성하는 공정 사이에 상기 식각 후 잔류된 제 2절연막을 포함한 기판 상에 제 3절연막을 형성하는 단계와, 제 3절연막을 식각하여 상기 상부전극의 상면을 노출시키면서 상기 제 1스페이서를 포함한 상부전극의 측면을 애워싸되, 상기 하부전극 콘택을 노출시키는 단계를 더 추가한다.Forming a third insulating layer on the substrate including the second insulating layer remaining after the etching between the step of etching the second insulating layer and the step of forming the phase change layer pattern, and etching the upper portion by etching the third insulating layer. The side surface of the upper electrode including the first spacer is exposed while exposing the upper surface of the electrode, further exposing the lower electrode contact.

(실시예)(Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 일 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다. 3 is a cross-sectional view illustrating a phase change memory device according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 상변화 기억 소자는, 도 3에 도시된 바와 같이, 소정의 하부구조가 구비된 반도체 기판(30) 상에 형성되며 기판의 일부위를 노출시키는 제 1콘택홀(h3)을 가진 제 1절연막(32)과, 제 1콘택홀(h3)을 매립시키는 하부전극 콘택(34)과, 하부전극 콘택(34)을 포함한 제 1절연막 위에 형성되며 적어도 하부전극 콘택(34)과 대응된 일부위를 노출시키는 제 2절연막(36)과, 제 2절연막 (36)상의 하부전극 콘택(34)과 대응되는 양측부위에 각각 배열된 상부전극(38a)과, 상부전극(38a)의 양측벽을 덮는 제 1스페이서(42)와, 제 2절연막(36) 상에 형성되 어 상부전극(38a)의 상면을 노출시키면서 제 1스페이서(42)를 포함한 상부전극(38a)의 측면을 애워싸되 하부전극 콘택(34)을 노출시키는 제 3절연막(46)과, 제 3절연막(46)과 제 2절연막(36)의 노출된 부위를 매립시켜 하부전극 콘택(34)과 접촉되는 상변화막 패턴(48)을 포함하여 구성된다.As shown in FIG. 3, the phase change memory device according to an exemplary embodiment of the present invention may be formed on a semiconductor substrate 30 having a predetermined substructure and exposing a portion of the substrate. a first insulating film 32 having a h3), a lower electrode contact 34 filling the first contact hole h3, and a first insulating film including the lower electrode contact 34 and formed at least on the lower electrode contact 34. ), A second insulating film 36 exposing a portion corresponding to the top layer 38, an upper electrode 38a arranged on both sides corresponding to the lower electrode contact 34 on the second insulating film 36, and an upper electrode 38a, respectively. Side surface of the upper electrode 38a including the first spacer 42 formed on the first spacer 42 and the second insulating layer 36 to expose the upper surface of the upper electrode 38a. A third insulating layer 46 surrounding the lower electrode contact 34 is surrounded, and the exposed portions of the third insulating layer 46 and the second insulating layer 36 are buried. Is configured to include the contact on the lower electrode 34. The phase change layer pattern 48 is in contact with.

상기 상변화막 패턴(48)은 GST막으로 이루어지며, 구체적으로 예를들면 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용하여 형성된다. The phase change film pattern 48 is formed of a GST film. Specifically, for example, the phase change film pattern 48 is formed using one of a GeSb2Te4 film and a Ge2Sb2Te5 film.

도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.4A through 4F are cross-sectional views illustrating processes of manufacturing a phase change memory device according to an exemplary embodiment of the present invention.

상기 구성을 가진 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조방법은, 도 4a에 도시된 바와 같이, 소정의 하부구조가 구비된 반도체 기판(30) 상에 제 1절연막(32)을 형성하고 나서, 상기 제 1절연막(32)을 식각하여 상기 기판의 일부위를 노출시키는 제 1콘택홀(h3)을 형성한다. In the method of manufacturing the phase change memory device according to the exemplary embodiment having the above structure, as shown in FIG. 4A, the first insulating layer 32 is formed on the semiconductor substrate 30 having a predetermined substructure. After forming, the first insulating layer 32 is etched to form a first contact hole h3 exposing a portion of the substrate.

이어, 도 4b에 도시된 바와 같이, 상기 제 1콘택홀(h3)을 매립시키는 하부전극 콘택(34)을 형성한다. 이때, 상기 하부전극 콘택(34)은 다결정실리콘 계열 또는 금속 계열의 재질을 이용한다. 그런 다음, 상기 하부전극 콘택(34)을 포함한 기판 상에 제 2절연막(36) 및 상부전극용 도전막(38)을 차례로 형성한다. 이때, 상기 제 2절연막(36)으로는 HDP, USG, SOG, PSG, BPSG, HLD 및 TEOS중 어느 하나를 이용한다. 또한, 상기 상부전극용 도전막(38)으로는, 하부전극 콘택과 동일 재질인, 다결정실리콘 계열 또는 금속 계열을 이용한다.Subsequently, as shown in FIG. 4B, a lower electrode contact 34 filling the first contact hole h3 is formed. In this case, the lower electrode contact 34 uses a polysilicon-based or metal-based material. Thereafter, the second insulating layer 36 and the upper electrode conductive layer 38 are sequentially formed on the substrate including the lower electrode contact 34. In this case, any one of HDP, USG, SOG, PSG, BPSG, HLD, and TEOS may be used as the second insulating layer 36. In addition, as the upper electrode conductive film 38, a polysilicon series or a metal series, which is the same material as the bottom electrode contact, is used.

이후, 도 4c에 도시된 바와 같이, 상기 도전막 위에 감광막을 도포하고 노광 및 현상하여 상부전극영역을 덮는 감광막패턴(40)을 형성한 다음, 상기 감광막패턴(40)을 마스크로 하여 상기 도전막을 식각하여 하부전극 콘택(34)과 대응되는 제 2절연막(36)의 양측부위에 상부전극(38a)을 형성한다. 이때, 상기 식각공정 시, 제 2절연막(36)은 식각베리어 역할을 한다.Thereafter, as shown in FIG. 4C, a photoresist film is coated on the conductive film, and the photoresist film is exposed and developed to form a photoresist pattern 40 covering the upper electrode region. Then, the conductive film is used as the mask. The upper electrode 38a is formed on both sides of the second insulating layer 36 corresponding to the lower electrode contact 34 by etching. At this time, during the etching process, the second insulating layer 36 serves as an etching barrier.

이어, 도 4d에 도시된 바와 같이, 상부전극(38a)을 포함한 기판 상에 질화막(미도시)을 증착하고 나서, 상기 질화막을 전면식각하여 상부전극(38a)의 측면에 절연 스페이서(42)를 형성한다. 이때, 상기 절연 스페이서(42) 간의 간격은 0.1㎛이하로 형성되도록 한다.Subsequently, as illustrated in FIG. 4D, a nitride film (not shown) is deposited on the substrate including the upper electrode 38a, and then the entire surface of the nitride film is etched to form an insulating spacer 42 on the side of the upper electrode 38a. Form. At this time, the interval between the insulating spacers 42 is to be formed to less than 0.1㎛.

그런다음, 도 4e에 도시된 바와 같이, 상기 결과물 위에 제 3절연막(미도시)을 형성하고 나서, 상기 제 3절연막을 식각하여 상기 상부전극(38a)의 상면을 노출시키면서 상기 절연 스페이서(42)를 포함한 상부전극의 측면을 애워싸되, 상기 하부전극 콘택(34)과 대응된 부위를 노출시킨다. 이후, 상기 제 3절연막, 절연 스페이서(42) 및 상부전극(38a)를 마스크로 제 2절연막을 식각하여 하부전극 콘택의 일부위를 노출시키는 제 2콘택홀(h4)을 형성한다.Then, as shown in FIG. 4E, after forming a third insulating film (not shown) on the resultant, the third insulating film is etched to expose the top surface of the upper electrode 38a while exposing the insulating spacer 42. It surrounds the side of the upper electrode, including, to expose the portion corresponding to the lower electrode contact 34. Thereafter, the second insulating layer is etched using the third insulating layer, the insulating spacer 42, and the upper electrode 38a as a mask to form a second contact hole h4 exposing a portion of the lower electrode contact.

이어, 도 4f에 도시된 바와 같이, 상기 제 2콘택홀(h4)을 포함한 기판 위에 상변화막(미도시) 및 하드마스크용 질화막(미도시)을 차례로 형성한 후, 감광막패턴(미도시) 등을 이용하여 상기 하드마스크용 질화막 및 상변화막을 차례로 식각하여 상기 제 2콘택홀(h4)을 매립시켜 하부전극 콘택(34)과 접촉되는 각각의 상변화막 패턴(48) 및 하드마스크(50)를 형성한다. 이때, 상기 상변화막 패턴(48)은 절연 스페이서(42)에 의해 하부전극 콘택(34)과 0.1㎛ 이하로 접촉된다. Subsequently, as shown in FIG. 4F, after the phase change film (not shown) and the hard mask nitride film (not shown) are sequentially formed on the substrate including the second contact hole h4, a photoresist pattern (not shown) is formed. By etching the hard mask nitride film and the phase change film in turn, the second contact hole h4 is buried so as to contact the lower electrode contact 34 with each of the phase change film pattern 48 and the hard mask 50. ). In this case, the phase change layer pattern 48 is in contact with the lower electrode contact 34 by 0.1 μm or less by the insulating spacer 42.                     

상기와 같은 공정을 통해 제조되는 본 발명의 일 실시예에 따른 상변화 기억 소자에서, 상기 상변화막 패턴은 절연 스페이서에 의해 상기 하부전극과 0.1㎛ 이하로 접촉하게 되고 상부전극과는 오버레이(overlay)형태로 접촉된다. 이때, 상변화막 패턴의 상변화가 일어나는 부위는 하부전극 콘택과 접촉하고 있는 부분에 해당된다. In the phase change memory device according to the exemplary embodiment of the present invention manufactured through the above process, the phase change layer pattern is in contact with the lower electrode by 0.1 µm or less by an insulating spacer and is overlaid with the upper electrode. Contact In this case, a portion where the phase change of the phase change layer pattern occurs is in contact with the lower electrode contact.

도 5는 본 발명의 다른 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.5 is a cross-sectional view illustrating a phase change memory device according to another exemplary embodiment of the present invention.

본 발명의 다른 실시예에 따른 상변화 기억 소자는, 도 5에 도시된 바와 같이, 소정의 하부구조가 구비된 반도체 기판(60) 상에 형성되며 기판의 일부위를 노출시키는 제 1콘택홀(h5)을 가진 제 1절연막(62)과, 제 1콘택홀(h5)을 매립시키는 하부전극 콘택(64)과, 상기 제 1절연막(62) 상에 형성되어 하부전극 콘택(64)과 연결되는 하부전극(66)과, 하부전극(66)을 포함한 제 1절연막 위에 형성되며 적어도 하부전극 콘택(64)과 대응된 일부위를 노출시키는 제 2절연막(68)과, 제 2절연막 (68)상의 하부전극 콘택(64)과 대응되는 양측부위에 각각 배열된 상부전극(70a)과, 상부전극(70a)의 양측벽을 덮는 제 1절연 스페이서(72)와, 제 1절연 스페이서(72) 및 노출된 제 2절연막의 측면에 형성된 제 2절연 스페이서(74)와, 상기 결과물 상에 형성되어 제 2절연 스페이서(74)를 포함한 제 2콘택홀(h6)를 매립시켜 상기 하부전극 콘택(64)과 접촉되는 각각의 상변화막 패턴(76) 및 하드마스크(78)를 포함하여 구성된다.The phase change memory device according to another exemplary embodiment of the present invention may include a first contact hole (not shown) formed on a semiconductor substrate 60 having a predetermined substructure and exposing a portion of the substrate. a first insulating layer 62 having a h5, a lower electrode contact 64 filling the first contact hole h5, and a lower electrode contact 64 formed on the first insulating layer 62 and connected to the lower electrode contact 64. A second insulating film 68 formed on the first insulating film including the lower electrode 66 and the lower electrode 66 and exposing at least a portion corresponding to the lower electrode contact 64; An upper electrode 70a arranged at both sides corresponding to the lower electrode contact 64, a first insulating spacer 72 covering both side walls of the upper electrode 70a, a first insulating spacer 72, and an exposure A second insulating spacer 74 formed on the side surface of the second insulating film and a second insulating spacer 74 formed on the resultant. Each of the two contact holes h6 is embedded to include the phase change film pattern 76 and the hard mask 78 which are in contact with the lower electrode contact 64.

여기서, 상기 상변화막 패턴(76)은 GST막으로 이루어지며, 구체적으로는, GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용한다.Here, the phase change film pattern 76 is made of a GST film, and specifically, any one of a GeSb2Te4 film and a Ge2Sb2Te5 film is used.

도 6a 내지 도 6g는 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.6A through 6G are cross-sectional views illustrating processes of manufacturing a phase change memory device according to another exemplary embodiment of the present invention.

상기 구성을 가진 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법은, 도 6a에 도시된 바와 같이, 소정의 하부구조가 구비된 반도체 기판(60) 상에 제 1절연막(62)을 형성하고 나서, 상기 제 1절연막(62)을 식각하여 상기 기판의 일부위를 노출시키는 제 1콘택홀(h5)을 형성한다. In a method of manufacturing a phase change memory device according to another exemplary embodiment having the above structure, as illustrated in FIG. 6A, a first insulating layer 62 is formed on a semiconductor substrate 60 having a predetermined substructure. After forming, the first insulating layer 62 is etched to form a first contact hole h5 exposing a portion of the substrate.

이어, 도 6b에 도시된 바와 같이, 상기 제 1콘택홀(h5)을 매립시키는 하부전극 콘택(64)을 형성한다. 이때, 상기 하부전극 콘택(64)은 다결정실리콘 계열 또는 금속 계열의 재질을 이용한다. 그런 다음, 상기 하부전극 콘택(64)을 포함한 기판 위에 하부전극용 도전막(66), 제 2절연막(68) 및 상부전극용 도전막(70)을 차례로 형성한다. 이때, 상기 하부전극용 도전막(66)으로는 다결정실리콘 계열 또는 금속 계열의 재질을 이용한다. 또한, 상기 상부전극용 도전막(70)으로는 하부전극용 도전막과 동일 재질 또는 다른 재질을 이용할 수 있다.Subsequently, as shown in FIG. 6B, a lower electrode contact 64 is formed to fill the first contact hole h5. In this case, the lower electrode contact 64 uses a polysilicon-based or metal-based material. Thereafter, a lower electrode conductive film 66, a second insulating film 68, and an upper electrode conductive film 70 are sequentially formed on the substrate including the lower electrode contact 64. In this case, as the lower electrode conductive film 66, a material of polycrystalline silicon or metal is used. In addition, the upper electrode conductive film 70 may be made of the same material or a different material as the lower electrode conductive film.

이후, 도 6c에 도시된 바와 같이, 감광막패턴(미도시) 등을 이용하여 상기 상부전극용 도전막을 선택적으로 식각하여 제 2절연막(68) 상의 하부전극 콘택(64)과 대응된 양측부위에 잔류되는 상부전극(70a)을 형성한다.Thereafter, as illustrated in FIG. 6C, the conductive layer for the upper electrode is selectively etched using a photoresist pattern (not shown) or the like to remain on both sides of the lower electrode contact 64 on the second insulating layer 68. The upper electrode 70a is formed.

이어, 도 6d에 도시된 바와 같이, 상기 상부전극(70a)을 포함한 기판 전면에 질화막(미도시)을 형성하고 나서, 상기 질화막을 전면식각하여 상기 상부전극(70a)의 측벽에 제 1절연 스페이서(72)를 형성한다. Next, as shown in FIG. 6D, a nitride film (not shown) is formed on the entire surface of the substrate including the upper electrode 70a, and the entire surface of the nitride film is etched to form a first insulating spacer on the sidewall of the upper electrode 70a. Form 72.                     

그 다음, 도 6e에 도시된 바와 같이, 상기 제 1절연 스페이서를 포함한 상부전극을 마스크로 하여 상기 제 2절연막을 식각하여 제 2콘택홀(h6)을 형성한다.Next, as shown in FIG. 6E, the second insulating layer is etched using the upper electrode including the first insulating spacer as a mask to form a second contact hole h6.

이후, 도 6f에 도시된 바와 같이, 상기 제 2콘택홀(h6)을 포함한 기판 전면에 산화막(미도시)을 형성한 후, 상기 산화막을 전면식각하여 제 2콘택홀(h6) 즉, 제 1절연 스페이서(72) 및 노출된 제 2절연막의 측면에 제 2절연 스페이서(74)를 형성한다. 이로써, 제 1 및 제 2절연 스페이서(72)(74)에 의해 하부전극(66)의 개방된 직경이 100nm 이하로 형성된다. Thereafter, as shown in FIG. 6F, after an oxide film (not shown) is formed on the entire surface of the substrate including the second contact hole h6, the oxide film is etched to the entire surface to form the second contact hole h6, that is, the first contact hole. The second insulating spacer 74 is formed on side surfaces of the insulating spacer 72 and the exposed second insulating layer. As a result, the open diameter of the lower electrode 66 is formed to be 100 nm or less by the first and second insulating spacers 72 and 74.

이어, 도 6g에 도시된 바와 같이, 상기 결과물 위에 상변화막(미도시) 및 하드마스크용 질화막(미도시)을 차례로 형성한 후, 감광막패턴(미도시) 등을 이용하여 상기 하드마스크용 질화막 및 상변화막을 식각하여 상기 구조를 매립시켜 하부전극(66)과 접촉되는 각각의 상변화막 패턴(76) 및 하드마스크(78)를 형성한다. 이때, 상기 상변화막으로는 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용한다.Subsequently, as shown in FIG. 6G, a phase change film (not shown) and a hard mask nitride film (not shown) are sequentially formed on the resultant, and then the nitride film for hard mask is formed using a photoresist pattern (not shown). And the phase change layer is etched to form the phase change layer pattern 76 and the hard mask 78 in contact with the lower electrode 66. At this time, any one of the GeSb2Te4 film and the Ge2Sb2Te5 film is used as the phase change film.

상기와 같은 공정을 통해 제조되는 본 발명의 다른 실시예에 따른 상변화 기억 소자에서는, 상기 상변화막 패턴이 제 1 및 제 2절연 스페이서에 의해 상기 하부전극과 100nm 이하로 접촉하게 되고, 상부전극과는 오버레이형태로 접촉된다. 이때, 상변화막 패턴의 상변화가 일어나는 부위는 하부전극과 접촉하고 있는 부분(도 6g의 C참조)에 해당된다. In the phase change memory device according to another embodiment of the present invention manufactured through the above process, the phase change layer pattern is brought into contact with the lower electrode by less than 100 nm by the first and second insulating spacers, and the upper electrode Is in contact with the overlay. At this time, the portion where the phase change of the phase change film pattern occurs is a portion in contact with the lower electrode (see C of FIG. 6G).

이상에서와 같이, 본 발명은 스페이서 구조를 이용하여 상변화막 패턴과 하부전극 콘택 또는 하부전극 간의 접촉면적을 감소시킴으로써, 상변화막 패턴의 상 변화에 필요한 전류량, 즉, 상변화 기억 소자의 프로그램 동작에 필요한 전류량를 감소시킬 수 있다.As described above, the present invention reduces the contact area between the phase change film pattern and the lower electrode contact or the lower electrode by using a spacer structure, so that the amount of current required for the phase change of the phase change film pattern, that is, the program of the phase change memory device. The amount of current required for operation can be reduced.

Claims (14)

소정의 하부구조가 구비된 반도체 기판 상에 형성되며, 상기 기판의 일부위를 노출시키는 제 1콘택홀을 가진 제 1절연막과,A first insulating layer formed on a semiconductor substrate having a predetermined substructure and having a first contact hole exposing a portion of the substrate; 제 1콘택홀을 매립시키는 하부전극 콘택과, A lower electrode contact filling the first contact hole; 상기 하부전극 콘택을 포함한 제 1절연막 위에 형성되며, 적어도 상기 하부전극 콘택의 일부위를 노출시키는 제 2절연막과,A second insulating layer formed on the first insulating layer including the lower electrode contact and exposing at least a portion of the lower electrode contact; 상기 제 2절연막 상의 상기 하부전극 콘택과 대응되는 양측부위에 각각 배열된 상부전극과,An upper electrode arranged at both sides of the second insulating layer corresponding to the lower electrode contact; 상기 상부전극의 양측벽을 덮는 제 1스페이서와,A first spacer covering both sidewalls of the upper electrode; 상기 제 1스페이서를 포함한 상부전극 사이의 제 2절연막의 노출된 부위를 매립시켜 상기 하부전극 콘택과 접촉되는 상변화막 패턴을 포함하여 구성되는 것을 특징으로 하는 상변화 기억 소자.And a phase change layer pattern contacting the lower electrode contact by filling an exposed portion of the second insulating layer between the upper electrodes including the first spacer. 제 1항에 있어서, 상기 제 2절연막 상에 형성되어, 상기 상부전극의 상면을 노출시키면서 상기 제 1스페이서를 포함한 상부전극의 측면을 애워싸되, 상기 하부전극 콘택을 노출시키는 제 3절연막을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.The semiconductor device of claim 1, further comprising a third insulating layer formed on the second insulating layer to surround a top surface of the upper electrode while exposing an upper surface of the upper electrode and exposing the lower electrode contact. A phase change memory device, characterized in that. 제 1항에 있어서, 상기 제 1스페이서 및 상기 노출된 제 2절연막의 측면에 제 2스페이서를 더 포함하는 것을 특징으로 하는 상변화 기억 소자.The phase change memory device of claim 1, further comprising a second spacer on side surfaces of the first spacer and the exposed second insulating layer. 제 1항에 있어서, 상기 제 1스페이서는 질화막 재질이, 상기 제 2스페이서는 산화막 재질이 이용된 것을 특징으로 하는 상변화 기억 소자. The phase change memory device as claimed in claim 1, wherein the first spacer is formed of a nitride film and the second spacer is formed of an oxide film. 제 1항에 있어서, 상기 제 1절연막과 제 2절연막 사이에는 상기 하부전극 콘택과 연결되는 하부전극이 개재된 것을 특징으로 하는 상변화 기억 소자.The phase change memory device of claim 1, wherein a lower electrode connected to the lower electrode contact is interposed between the first insulating layer and the second insulating layer. 제 1항에 있어서, 상기 상변화막 패턴은 상기 제 1스페이서에 의해 상기 하부전극 콘택과 0.1㎛ 이하로 접촉된 것을 특징으로 하는 상변화 기억 소자.The phase change memory device as claimed in claim 1, wherein the phase change layer pattern is in contact with the lower electrode contact by 0.1 μm or less by the first spacer. 제 1항에 있어서, 상기 상변화막 패턴은 GST막으로 이루어지는 것을 특징으로 하는 상변화 기억 소자.The phase change memory device as claimed in claim 1, wherein the phase change film pattern is formed of a GST film. 제 7항에 있어서, 상기 GST막으로는 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용하는 것을 특징으로 하는 상변화 기억 소자.8. The phase change memory device as claimed in claim 7, wherein any one of a GeSb2Te4 film and a Ge2Sb2Te5 film is used as the GST film. 소정의 하부구조가 구비된 반도체 기판 상에 제 1절연막을 형성하고 나서, 상기 제 1절연막을 식각하여 상기 기판의 일부위를 노출시키는 제 1콘택홀을 형성하는 단계와,Forming a first insulating layer on a semiconductor substrate having a predetermined substructure, and then etching the first insulating layer to form a first contact hole exposing a portion of the substrate; 제 1콘택홀을 매립시키는 하부전극 콘택을 형성하는 단계와, Forming a lower electrode contact to fill the first contact hole; 상기 하부전극을 포함한 기판 상에 제 2절연막을 형성하는 단계와,Forming a second insulating film on the substrate including the lower electrode; 상기 제 2절연막 상의 상기 하부전극 콘택과 대응되는 양측부위에 각각 상부전극을 형성하는 단계와,Forming upper electrodes on both side portions of the second insulating layer corresponding to the lower electrode contacts; 상기 상부전극의 양측벽에 제 1스페이서를 형성하는 단계와,Forming a first spacer on both side walls of the upper electrode; 상기 제 1스페이서를 포함한 상부전극을 마스크로 하여 상기 제 2절연막을 식각하여 제 2콘택홀을 형성하는 단계와,Etching the second insulating layer using the upper electrode including the first spacer as a mask to form a second contact hole; 상기 제 2콘택홀을 매립시켜 상기 하부전극 콘택과 접촉되는 상변화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.And filling the second contact hole to form a phase change layer pattern in contact with the lower electrode contact. 제 9항에 있어서, 상기 하부전극 콘택 형성공정과 제 2절연막 형성 공정 사이에 상기 하부전극 콘택과 연결되는 하부전극용 도전막을 형성하는 단계를 추가하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.10. The method of claim 9, further comprising forming a conductive film for the lower electrode connected to the lower electrode contact between the lower electrode contact forming step and the second insulating film forming step. 제 9항에 있어서, 상기 제 2절연막을 식각하는 공정과 상기 상변화막 패턴을 형성하는 공정 사이에 상기 제 1스페이서 및 노출된 제 2절연막의 측면에 제 2스페이서를 형성하는 단계를 더 추가하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.The method of claim 9, further comprising forming a second spacer on side surfaces of the first spacer and the exposed second insulating layer between the etching of the second insulating layer and the forming of the phase change layer pattern. A method of manufacturing a phase change memory device, characterized in that. 제 11항에 있어서, 상기 제 1스페이서는 질화막을 이용하고, 제 2스페이서는 산화막을 이용하는 것을 특징으로 하는 상변화 기억 소자의 제조방법의 제조방법.12. The method of claim 11, wherein the first spacer uses a nitride film and the second spacer uses an oxide film. 제 9항에 있어서, 상기 상변화막 패턴은 상기 제 1스페이서에 의해 상기 하부전극 콘택과 0.1㎛ 이하로 접촉하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.The method of claim 9, wherein the phase change layer pattern is in contact with the lower electrode contact by 0.1 μm or less by the first spacer. 제 9항에 있어서, 상기 제 2절연막을 식각하는 공정과 상기 상변화막 패턴을 형성하는 공정 사이에 10. The method of claim 9, between etching the second insulating film and forming the phase change film pattern. 상기 식각 후 잔류된 제 2절연막을 포함한 기판 상에 제 3절연막을 형성하는 단계와, Forming a third insulating film on the substrate including the second insulating film remaining after the etching; 상기 제 3절연막을 식각하여 상기 상부전극의 상면을 노출시키면서 상기 제 1스페이서를 포함한 상부전극의 측면을 애워싸되, 상기 하부전극 콘택을 노출시키는 단계를 더 추가하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.And etching the third insulating layer to expose the upper surface of the upper electrode to surround the side surface of the upper electrode including the first spacer, and to expose the lower electrode contact. Manufacturing method.
KR1020040051053A 2004-07-01 2004-07-01 Phase-change random access memory device and method for manufacturing the same KR101026476B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040051053A KR101026476B1 (en) 2004-07-01 2004-07-01 Phase-change random access memory device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040051053A KR101026476B1 (en) 2004-07-01 2004-07-01 Phase-change random access memory device and method for manufacturing the same

Publications (2)

Publication Number Publication Date
KR20060002132A KR20060002132A (en) 2006-01-09
KR101026476B1 true KR101026476B1 (en) 2011-04-01

Family

ID=37105123

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040051053A KR101026476B1 (en) 2004-07-01 2004-07-01 Phase-change random access memory device and method for manufacturing the same

Country Status (1)

Country Link
KR (1) KR101026476B1 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100785807B1 (en) * 2006-12-05 2007-12-13 한국전자통신연구원 Method of fabricating a phase change memory device for enabling high integration without gap fill process
KR101026603B1 (en) * 2008-09-18 2011-04-04 주식회사 하이닉스반도체 Method of manufaturing Phase Change RAM
US8541765B2 (en) * 2010-05-25 2013-09-24 Micron Technology, Inc. Resistance variable memory cell structures and methods

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030080843A (en) * 2002-04-11 2003-10-17 삼성전자주식회사 Phase changeable memory cells having voids and methods of fabricating the same
KR20040032955A (en) * 2001-08-31 2004-04-17 오보닉스, 아이엔씨. Elevated pore phase-change memory
KR20040047272A (en) * 2002-11-29 2004-06-05 삼성전자주식회사 Phase changing type semiconductor memory device
KR20040054250A (en) * 2002-12-18 2004-06-25 삼성전자주식회사 Phase changeable memory cell and method for forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040032955A (en) * 2001-08-31 2004-04-17 오보닉스, 아이엔씨. Elevated pore phase-change memory
KR20030080843A (en) * 2002-04-11 2003-10-17 삼성전자주식회사 Phase changeable memory cells having voids and methods of fabricating the same
KR20040047272A (en) * 2002-11-29 2004-06-05 삼성전자주식회사 Phase changing type semiconductor memory device
KR20040054250A (en) * 2002-12-18 2004-06-25 삼성전자주식회사 Phase changeable memory cell and method for forming the same

Also Published As

Publication number Publication date
KR20060002132A (en) 2006-01-09

Similar Documents

Publication Publication Date Title
KR100668825B1 (en) Phase-change memory device and method for manufacturing the same
KR100668824B1 (en) Phase-change memory device and method for manufacturing the same
JP4953697B2 (en) Phase change memory element and manufacturing method thereof
JP2006229237A (en) Phase transformation memory element and its production process
KR100567067B1 (en) Phase-change memory device and method for manufacturing the same
KR100668826B1 (en) Phase-change memory device and method for manufacturing the same
KR101038311B1 (en) Phase-change memory device and method for manufacturing the same
KR101026476B1 (en) Phase-change random access memory device and method for manufacturing the same
KR100650724B1 (en) Method for manufacturing phase-change random access memory device
KR20060002133A (en) Method for manufacturing phase-change random access memory device
KR101006516B1 (en) Phase-change memory device and method for manufacturing the same
KR100650719B1 (en) Phase-change memory device and method for manufacturing the same
KR100650721B1 (en) Phase-change memory device and method for manufacturing the same
KR100650720B1 (en) Phase-change memory device and method for manufacturing the same
KR100650722B1 (en) Phase-change memory device and method for manufacturing the same
KR101052863B1 (en) Phase change memory device and manufacturing method thereof
KR101006517B1 (en) Phase-change memory device and method for manufacturing the same
KR100650723B1 (en) Phase-change memory device and method for manufacturing the same
KR20060001100A (en) Phase-change memory device and method for manufacturing the same
KR20060001098A (en) Phase-change memory device and method for manufacturing the same
KR100997784B1 (en) Method for manufacturing phase-change random access memory device
KR100728951B1 (en) Phase-change random access memory device and method for manufacturing the same
KR101006515B1 (en) Phase-change memory device and method for manufacturing the same
KR20060001090A (en) Phase-change memory device and method for manufacturing the same
KR20060002129A (en) Phase-change random access memory device and method for manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee