KR20030080843A - Phase changeable memory cells having voids and methods of fabricating the same - Google Patents
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Abstract
Description
본 발명은 비휘발성 기억소자 및 그 제조방법에 관한 것으로, 특히 보이드를 갖는 상변환 기억셀들 및 그 제조방법들에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile memory device and a method for manufacturing the same, and more particularly to phase change memory cells having voids and methods for manufacturing the same.
비휘발성 메모리소자들은 그들의 전원이 차단될지라도 그들 내에 저장된 데이타들이 소멸되지 않는 특징을 갖는다. 이러한 비휘발성 메모리소자들은 적층 게이트 구조(stacked gate structure)를 갖는 플래쉬 기억 셀들을 주로 채택하고 있다. 상기 적층 게이트 구조는 채널 상에 차례로 적층된 터널산화막, 부유게이트, 게이트 층간 유전체막(inter-gate dielectric layer) 및 제어게이트 전극을 포함한다. 따라서, 상기 플래쉬 기억 셀들의 신뢰성 및 프로그램 효율을 향상시키기 위해서는 상기 터널산화막의 막질이 개선되어야 하고 셀의 커플링 비율이 증가되어야 한다.Nonvolatile memory devices have a feature that data stored therein is not destroyed even if their power supply is cut off. Such nonvolatile memory devices mainly employ flash memory cells having a stacked gate structure. The stacked gate structure includes a tunnel oxide layer, a floating gate, an inter-gate dielectric layer, and a control gate electrode sequentially stacked on a channel. Therefore, in order to improve the reliability and program efficiency of the flash memory cells, the film quality of the tunnel oxide film should be improved and the coupling ratio of the cells should be increased.
상기 플래쉬 메모리소자들 대신에 새로운 비휘발성 기억소자들, 예컨대 상변환 기억소자들이 최근에 제안된 바 있다.Instead of the flash memory devices, new nonvolatile memory devices such as phase change memory devices have recently been proposed.
도 1은 상기 상변환 기억소자들의 단위 셀의 등가회로도를 보여준다.1 shows an equivalent circuit diagram of a unit cell of the phase change memory devices.
도 1을 참조하면, 상기 상변환 기억 셀은 하나의 억세스 트랜지스터(TA) 및 하나의 가변저항체(variable resistor; C)로 구성된다. 상기 가변저항체(C)는 하부전극, 상부전극 및 그들 사이에 개재된 상변환 물질막(phase changeable material layer)로 구성된다. 상기 가변저항체(C)의 상기 상부전극은 플레이트 전극(PL)과 접속된다. 또한, 상기 억세스 트랜지스터(TA)는 상기 하부전극과 접속된 소오스 영역, 상기 소오스 영역과 이격된(spaced apart) 드레인 영역 및 상기 소오스 영역 및 드레인 영역 사이의 채널 영역 상에 위치하는 게이트 전극을 포함한다. 상기 억세스 트랜지스터(TA)의 상기 게이트 전극 및 드레인 영역은 각각 워드라인(WL) 및 비트라인(BL)에 접속된다. 결과적으로, 상기 상변환 기억 셀의 등가회로도는 디램 셀의 등가회로도와 유사하다. 그러나, 상기 상변환 물질막의 성질은 상기 디램 셀에 채택되는 유전체막의 성질과는 전혀 다르다. 즉, 상기 상변환 물질막은 온도에 따라 2개의 안정된 상태(two stable states)를 갖는다.Referring to FIG. 1, the phase change memory cell includes one access transistor T A and one variable resistor C. Referring to FIG. The variable resistor C includes a lower electrode, an upper electrode, and a phase changeable material layer interposed therebetween. The upper electrode of the variable resistor C is connected to the plate electrode PL. In addition, the access transistor T A includes a source region connected to the lower electrode, a drain region spaced apart from the source region, and a gate electrode positioned on a channel region between the source region and the drain region. do. The gate electrode and the drain region of the access transistor T A are connected to a word line WL and a bit line BL, respectively. As a result, the equivalent circuit diagram of the phase change memory cell is similar to the equivalent circuit diagram of the DRAM cell. However, the nature of the phase change material film is completely different from that of the dielectric film employed in the DRAM cell. That is, the phase change material film has two stable states according to temperature.
도 2는 상기 상변환 기억 셀을 프로그램 및 소거시키는 방법을 설명하기 위한 그래프이다. 여기서, 가로축은 시간(T)을 나타내고, 세로축은 상기 상변환 물질막에 가해지는 온도(TMP)를 나타낸다.2 is a graph for explaining a method of programming and erasing the phase change memory cells. Here, the horizontal axis represents time T, and the vertical axis represents temperature TMP applied to the phase change material film.
도 2를 참조하면, 상기 상변환 물질막을 용융온도(melting temperature; Tm)보다 높은 온도에서 제1 기간(first duration; T1) 동안 가열한 후에 냉각시키면, 상기 상변환 물질막은 비정질 상태(amorphous state)로 변한다(곡선 ① 참조). 이에 반하여, 상기 상변환 물질막을 상기 용융온도(Tm)보다 낮고 결정화 온도(crystallization temperature; Tc)보다 높은 온도에서 상기 제1 기간(T1) 보다 긴 제2 기간(second duration; T2) 동안 가열한 후에 냉각시키면, 상기 상변환물질막은 결정 상태(crystalline state)로 변한다(곡선 ② 참조). 여기서, 비정질 상태를 갖는 상변환 물질막의 비저항은 결정질 상태를 갖는 상변환 물질막의 비저항보다 높다. 따라서, 읽기 모드에서 상기 상변환 물질막을 통하여 흐르는 전류를 감지(detection)함으로써, 상기 상변환 기억 셀에 저장된 정보가 논리 "1" 인지 또는 논리 "0"인지를 판별(discriminate)할 수 있다. 상기 상변환 물질막으로는 게르마늄(Ge), 텔루리움(tellurium; Te) 및 스티비움(stibium; Sb)을 함유하는 화합물막(compound material layer; 이하 'GTS막' 이라 함)이 널리 사용된다.Referring to FIG. 2, when the phase change material film is heated after cooling for a first duration T1 at a temperature higher than a melting temperature Tm, the phase change material film is in an amorphous state. (See curve ①). In contrast, the phase change material film is heated for a second duration T2 longer than the first period T1 at a temperature lower than the melting temperature Tm and higher than a crystallization temperature Tc. Upon cooling, the phase change material film changes to a crystalline state (see curve ②). Here, the specific resistance of the phase change material film having an amorphous state is higher than that of the phase change material film having a crystalline state. Accordingly, by detecting the current flowing through the phase change material film in the read mode, it is possible to discriminate whether the information stored in the phase change memory cell is a logic "1" or a logic "0". As the phase change material film, a compound material layer (hereinafter, referred to as a 'GTS film') containing germanium (Ge), tellurium (Te), and stevilium (Sb) is widely used.
도 3은 종래의 상변환 기억 셀들을 보여주는 단면도이다.3 is a cross-sectional view showing conventional phase change memory cells.
도 3을 참조하면, 반도체기판(11)의 소정영역에 활성영역을 한정하는 소자분리막(13)이 배치된다. 상기 활성영역을 가로질러 한 쌍의 평행한 워드라인들(15)이 배치된다. 상기 한 쌍의 워드라인들(15)의 양 옆에 위치하는 상기 활성영역에 불순물 영역들이 형성된다. 상기 한 쌍의 워드라인들(15) 사이의 활성영역에 형성된 불순물 영역은 공통 드레인 영역(17d)에 해당하고, 상기 공통 드레인 영역(17d) 양 옆의 불순물 영역들은 소오스 영역들(17s)에 해당한다. 상기 소오스/드레인 영역들(17s, 17d), 상기 워드라인들(15) 및 상기 소자분리막(13)을 갖는 반도체기판의 전면은 제1 층간절연막(19)으로 덮여진다. 상기 제1 층간절연막(19) 상에 상기 공통 드레인 영역(17d)과 전기적으로 접속된 비트라인(21)이 배치된다. 도면에서 상기 비트라인(21)의 일 부분만이 도시되었으나, 상기 비트라인(21)은 상기 워드라인들(15)의 상부를 가로지른다.Referring to FIG. 3, an isolation layer 13 defining an active region is disposed in a predetermined region of the semiconductor substrate 11. A pair of parallel word lines 15 are disposed across the active region. Impurity regions are formed in the active region positioned at both sides of the pair of word lines 15. An impurity region formed in an active region between the pair of word lines 15 corresponds to a common drain region 17d, and impurity regions adjacent to both sides of the common drain region 17d correspond to source regions 17s. do. The entire surface of the semiconductor substrate having the source / drain regions 17s and 17d, the word lines 15, and the device isolation layer 13 is covered with a first interlayer insulating layer 19. A bit line 21 electrically connected to the common drain region 17d is disposed on the first interlayer insulating layer 19. Although only a portion of the bit line 21 is shown in the figure, the bit line 21 crosses the upper portion of the word lines 15.
상기 비트라인(21)을 포함하는 반도체기판의 전면은 제2 층간절연막(23)으로덮여진다. 상기 제2 층간절연막(23) 내에 상기 각 소오스 영역들(17s)과 전기적으로 접속된 한 쌍의 콘택 플러그들(25)이 배치된다. 상기 제2 층간절연막(23) 상에 한 쌍의 상변환 물질막 패턴들(phase changeable material layer patterns; 27)이 배치된다. 상기 상변환 물질막 패턴들(27)의 각각은 상기 각 콘택 플러그들(25)을 덮는다. 상기 각 상변환 물질막 패턴들(27) 상에 상부전극들(29)이 적층된다. 상기 상변환 물질막 패턴들(27) 사이의 갭 영역들은 평탄화된 층간절연막(31)으로 채워진다. 상기 평탄화된 층간절연막(31) 및 상기 상부전극들(29)은 플레이트 전극(33)으로 덮여진다.The entire surface of the semiconductor substrate including the bit line 21 is covered with a second interlayer insulating film 23. A pair of contact plugs 25 electrically connected to the respective source regions 17s are disposed in the second interlayer insulating layer 23. A pair of phase changeable material layer patterns 27 is disposed on the second interlayer insulating layer 23. Each of the phase change material layer patterns 27 covers the contact plugs 25. Upper electrodes 29 are stacked on the phase change material layer patterns 27. The gap regions between the phase change material layer patterns 27 are filled with the planarized interlayer insulating layer 31. The planarized interlayer insulating film 31 and the upper electrodes 29 are covered with a plate electrode 33.
상기 한 쌍의 상변환 기억 셀들중 하나의 셀(A)을 프로그램시키기 위하여 상기 셀(A)의 콘택 플러그(25)에 선택적으로 프로그램 전압을 인가하면, 상기 셀(A)의 상변환 물질막 패턴(27) 및 콘택 플러그(25) 사이의 계면에서 열이 발생한다. 이에 따라, 상기 선택된 셀(A)의 상변환 물질막 패턴(27)의 일 부분(27a)이 비정질 상태로 변한다. 이때, 상기 선택된 셀(A)에서 발생된 열은 상기 도전성 플레이트 전극(33) 및/또는 상기 평탄화된 층간절연막(31)을 통하여 상기 비선택된 셀(B)의 상변환 물질막 패턴(27)에 전달될 수 있다. 이 경우에, 상기 비선택된 셀(B)의 상변환 물질막 패턴(27)의 일 부분(27b) 역시 비정질 상태로 변한다. 결과적으로, 상기 비선택된 셀(B)이 열적간섭 현상(thermal interference phenomenon)에 기인하여 약하게 프로그램될 수 있다. 이러한 열적간섭 현상(thermal interference phenomenon)은 상기 한 쌍의 셀들(A, B) 사이의 간격이 좁아짐에 따라 더욱 심하게 나타난다(appear).When a program voltage is selectively applied to the contact plug 25 of the cell A to program one cell A of the pair of phase change memory cells, the phase change material film pattern of the cell A Heat is generated at the interface between the 27 and the contact plug 25. Accordingly, a portion 27a of the phase change material film pattern 27 of the selected cell A is changed to an amorphous state. In this case, heat generated in the selected cell A is transferred to the phase change material film pattern 27 of the unselected cell B through the conductive plate electrode 33 and / or the planarized interlayer insulating layer 31. Can be delivered. In this case, a portion 27b of the phase change material film pattern 27 of the unselected cell B also changes to an amorphous state. As a result, the unselected cell B can be weakly programmed due to a thermal interference phenomenon. This thermal interference phenomenon is more severe as the gap between the pair of cells A and B becomes narrower.
상술한 바와 같이, 종래의 상변환 기억 셀들은 서로 동일한 높이(level)에 형성된다. 따라서, 하나의 상변환 기억 셀을 선택적으로 프로그램시킬 때 상기 선택된 셀과 이웃하는 비선택된 셀이 프로그램될 수 있다.As described above, conventional phase change memory cells are formed at the same level with each other. Thus, when selectively programming one phase change memory cell, an unselected cell neighboring the selected cell can be programmed.
본 발명이 이루고자 하는 기술적 과제는 서로 이웃하는 셀들 사이의 열적간섭 현상을 최소화시키기에 적합한 상변환 기억셀들 및 그 제조방법들을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide phase change memory cells suitable for minimizing thermal interference between neighboring cells and manufacturing methods thereof.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적 상변환 기억소자에 적합한 상변환 기억셀들 및 그 제조방법들을 제공하는 데 있다.Another object of the present invention is to provide phase change memory cells suitable for highly integrated phase change memory devices and methods of manufacturing the same.
도 1은 전형적인 상변환 기억소자(typical phase changeable memory device)의 단위 셀의 등가회로도이다.1 is an equivalent circuit diagram of a unit cell of a typical typical phase changeable memory device.
도 2는 상변환 기억 셀에 채택되는 상변환 물질의 특성을 설명하기 위한 그래프이다.2 is a graph for explaining the characteristics of the phase change material employed in the phase change memory cell.
도 3은 종래의 상변환 기억 셀들을 보여주는 단면도이다.3 is a cross-sectional view showing conventional phase change memory cells.
도 4는 본 발명의 일 실시예에 따른 상변환 기억셀들의 단면도이다.4 is a cross-sectional view of phase change memory cells according to an exemplary embodiment of the present invention.
도 5는 본 발명의 다른 실시예에 따른 상변환 기억셀들의 단면도이다.5 is a cross-sectional view of phase change memory cells according to another exemplary embodiment of the present invention.
도 6은 본 발명의 또 다른 실시예에 따른 상변환 기억셀들의 단면도이다.6 is a cross-sectional view of a phase change memory cell according to another embodiment of the present invention.
도 7, 도 8 및 도 9a는 본 발명의 일 실시예에 따른 상변환 기억셀들의 제조방법을 설명하기 위한 단면도들이다.7, 8, and 9A are cross-sectional views illustrating a method of manufacturing phase change memory cells according to an embodiment of the present invention.
도 9b는 도 9a에 보여진 단면도를 얻기 위한 공정들을 설명하기 위한 평면도이다.FIG. 9B is a plan view for explaining the processes for obtaining the cross-sectional view shown in FIG. 9A.
도 10 내지 도 12는 본 발명의 다른 실시예에 따른 상변환 기억셀들의 제조방법을 설명하기 위한 단면도들이다.10 to 12 are cross-sectional views illustrating a method of manufacturing phase change memory cells according to another exemplary embodiment of the present invention.
도 13 및 도 14는 본 발명의 또 다른 실시예에 따른 상변환 기억셀들의 제조방법을 설명하기 위한 단면도들이다.13 and 14 are cross-sectional views illustrating a method of manufacturing a phase change memory cell according to another embodiment of the present invention.
상기 기술적 과제들을 이루기 위하여, 본 발명은 낮은 열전도도(thermal conductivity)를 보이는 보이드들을 채택하는 상변환 기억셀들을 제공한다. 이 상변환 기억 셀들은 반도체기판 상에 형성된 하부 층간절연막과, 상기 하부 층간절연막을 관통하여 상기 반도체기판의 소정영역들과 접촉하는 복수개의 스토리지 노드 플러그들과, 상기 각 스토리지 노드 플러그들 상에 형성된 복수개의 정보 저장요소들과, 상기 정보 저장요소들을 갖는 반도체기판 상에 형성되고 상기 정보 저장요소들의 상부면들과 전기적으로 접속된 플레이트 전극과, 상기 각 정보 저장요소들의 표면들중 일 부분을 노출시키는 보이드를 포함한다.In order to achieve the above technical problem, the present invention provides phase change memory cells adopting voids exhibiting low thermal conductivity. The phase change memory cells may include a lower interlayer insulating layer formed on a semiconductor substrate, a plurality of storage node plugs penetrating the lower interlayer insulating layer and contacting predetermined regions of the semiconductor substrate, and formed on the respective storage node plugs. Exposing a plurality of information storage elements, a plate electrode formed on the semiconductor substrate having the information storage elements and electrically connected to upper surfaces of the information storage elements, and a portion of the surfaces of the respective information storage elements. Contains voids to make.
상기 기술적 과제들을 이루기 위하여, 본 발명은 낮은 열전도도를 보이는 보이들을 채택하는 상변환 기억 셀들의 제조방법을 제공한다. 이 방법은 반도체기판상에 하부 층간절연막을 형성하고, 상기 하부 층간절연막 상에 2차원적으로 배열된 복수개의 정보 저장요소들을 형성하고, 상기 정보 저장요소들을 갖는 반도체기판 상에 플레이트 전극을 형성하고, 상기 각 정보 저장요소들의 표면들중 일 부분을 노출시키는 보이드를 형성하는 것을 포함한다.In order to achieve the above technical problem, the present invention provides a method of manufacturing phase change memory cells adopting the boys showing low thermal conductivity. The method forms a lower interlayer insulating film on the semiconductor substrate, forms a plurality of information storage elements arranged two-dimensionally on the lower interlayer insulating film, and forms a plate electrode on the semiconductor substrate having the information storage elements. And forming a void that exposes a portion of the surfaces of the respective information storage elements.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명의 일 실시예에 따른 상변환 기억 셀들을 설명하기 위한 단면도이다.4 is a cross-sectional view illustrating phase change memory cells in accordance with an embodiment of the present invention.
도 4를 참조하면, 반도체기판(51) 상에 하부 층간절연막(66)이 배치된다. 상기 하부 층간절연막(66)은 차례로 적층된 하부 절연막(64) 및 식각저지막(65)을 포함한다. 바람직하게는, 상기 하부 절연막(64)은 실리콘 산화막이고 상기 식각저지막(65)은 실리콘 질화막이다. 상기 하부 층간절연막(66)을 관통하여 상기 반도체기판(51)의 소정영역들과 접촉하는 복수개의 스토리지 노드 플러그들(70)이 배치된다. 상기 스토리지 노드 플러그들(70)은 전기적인 에너지를 열 에너지로 변환시키기에 적합한 도전막, 예컨대 타이타늄 질화막인 것이 바람직하다. 또한, 상기 스토리지 노드 플러그들(70)의 각각은 차례로 적층된 폴리실리콘 플러그 및 타이타늄 질화막 플러그를 포함할 수도 있다.Referring to FIG. 4, a lower interlayer insulating film 66 is disposed on the semiconductor substrate 51. The lower interlayer insulating layer 66 may include a lower insulating layer 64 and an etch stop layer 65 that are sequentially stacked. Preferably, the lower insulating film 64 is a silicon oxide film and the etch stop film 65 is a silicon nitride film. A plurality of storage node plugs 70 penetrating the lower interlayer insulating layer 66 and contacting predetermined regions of the semiconductor substrate 51 are disposed. The storage node plugs 70 are preferably conductive films, such as titanium nitride, suitable for converting electrical energy into thermal energy. In addition, each of the storage node plugs 70 may include a polysilicon plug and a titanium nitride plug that are sequentially stacked.
상기 스토리지 노드 플러그들(70)을 갖는 반도체기판 상에 복수개의 정보 저장요소들(74)이 2차원적으로 배치된다. 상기 정보 저장요소들(74)의 각각은 차례로 적층된 상변환 물질막 패턴(71) 및 상부전극(73)을 포함한다. 상기 정보 저장요소들(74)을 갖는 반도체기판 상에 플레이트 전극(80)이 배치된다. 상기 플레이트 전극(80)은 차례로 적층된 하부 플레이트 전극(77) 및 상부 플레이트 전극(79)을 포함하는 것이 바람직하다. 상기 정보 저장요소들(74)의 측벽들 및 상기 플레이트 전극(80) 사이에는 스페이서 형태의 보이드들(75a)이 개재된다. 다시 말해서, 상기 플레이트 전극(80)은 상기 보이드들(75a)에 의해 상기 정보 저장요소들(74)의 측벽들로부터 이격된다. 이와 관련하여, 상기 하부 플레이트 전극(77)은 상기 상부 플레이트 전극(79)에 비하여 높은 경도를 갖는 도전막인 것이 바람직하다. 이는, 상기 보이드들(75a)의 형태가 변형되거나 그 공간이 축소되는 것을 방지하기 위함이다. 즉, 상기 상부 플레이트 전극(79)은 알루미늄막과 같은 비저항이 낮은 도전막인 것이 바람직하고, 상기 하부 플레이트 전극(77)은 상기 상부 플레이트 전극(79)에 비하여 견고한 타이타늄 질화막인 것이 바람직하다.The plurality of information storage elements 74 are two-dimensionally disposed on the semiconductor substrate having the storage node plugs 70. Each of the information storage elements 74 includes a phase change material film pattern 71 and an upper electrode 73 which are sequentially stacked. The plate electrode 80 is disposed on the semiconductor substrate having the information storage elements 74. The plate electrode 80 preferably includes a lower plate electrode 77 and an upper plate electrode 79 that are sequentially stacked. Voids 75a in the form of spacers are interposed between the sidewalls of the information storage elements 74 and the plate electrode 80. In other words, the plate electrode 80 is spaced apart from the sidewalls of the information storage elements 74 by the voids 75a. In this regard, the lower plate electrode 77 is preferably a conductive film having a higher hardness than the upper plate electrode 79. This is to prevent the shape of the voids 75a from being deformed or reduced in space. That is, the upper plate electrode 79 is preferably a conductive film having a low specific resistance such as an aluminum film, and the lower plate electrode 77 is preferably a titanium nitride film that is harder than the upper plate electrode 79.
상술한 바와 같이, 서로 이웃하는 정보 저장요소들 사이에 공기로 채워진 보이드들(75a)이 개재된다. 이에 따라, 종래기술에 비하여 서로 인접한 정보 저장요소들 사이의 열전도도를 현저히 감소시킬 수 있다.As described above, voids 75a filled with air are interposed between neighboring information storage elements. Accordingly, compared with the prior art, the thermal conductivity between adjacent information storage elements can be significantly reduced.
도 5는 본 발명의 다른 실시예에 따른 상변환 기억 셀들을 설명하기 위한 단면도이다.5 is a cross-sectional view for describing phase change memory cells according to another exemplary embodiment of the present invention.
도 5를 참조하면, 반도체기판(51) 상에 하부 절연막(102) 및 식각저지막(103)이 차례로 적층된다. 상기 식각저지막(103) 및 하부 절연막(102)의 소정영역들을 관통하여 상기 반도체기판(51)의 소정영역들과 접촉하는 복수개의 스토리지 노드 플러그들(110)이 배치된다. 상기 스토리지 노드 플러그들(110)은 상기식각저지막(103)의 상부면들로부터 위쪽으로 연장되어 돌출된다. 상기 스토리지 노드 플러그들(110)의 상부 외측벽들은 지지막 패턴들(107a)에 의해 둘러싸여진다. 또한, 상기 지지막 패턴들(107a)은 상기 식각저지막(103)의 상부면으로부터 보이드들(105a), 즉 하부 보이드들에 의해 이격된다. 다시 말해서, 상기 보이드들(105a)은 상기 지지막 패턴들(107a) 및 상기 식각저지막(103) 사이에 개재된다. 상기 보이드들(105a)은 희생막이 제거되어 형성된 언더컷 영역들에 해당한다. 결과적으로, 상기 스토리지 노드 플러그들(110)은 차례로 적층된 상기 하부 절연막(102), 식각저지막(103), 희생막, 지지막(107a)으로 이루어진 하부 층간절연막을 관통한다.Referring to FIG. 5, a lower insulating film 102 and an etch stop film 103 are sequentially stacked on the semiconductor substrate 51. A plurality of storage node plugs 110 penetrating through predetermined regions of the etch stop layer 103 and the lower insulating layer 102 to contact predetermined regions of the semiconductor substrate 51 are disposed. The storage node plugs 110 extend upward from the top surfaces of the etch stop layer 103. Upper outer walls of the storage node plugs 110 are surrounded by the support layer patterns 107a. In addition, the support layer patterns 107a are spaced apart from the upper surface of the etch stop layer 103 by the voids 105a, that is, the lower voids. In other words, the voids 105a are interposed between the support layer patterns 107a and the etch stop layer 103. The voids 105a correspond to undercut regions formed by removing a sacrificial layer. As a result, the storage node plugs 110 pass through the lower interlayer insulating layer including the lower insulating layer 102, the etch stop layer 103, the sacrificial layer, and the support layer 107a which are sequentially stacked.
상기 스토리지 노드 플러그들(110)은 복수개의 정보 저장요소들(114)로 덮여진다. 상기 정보 저장요소들(114)의 각각은 차례로 적층된 상변환 물질막 패턴(111) 및 상부전극(113)을 포함한다. 상기 상변환 물질막 패턴들(111)의 각각의 하부면은 상기 스토리지 노드 플러그(110) 및 그를 둘러싸는 상기 지지막 패턴(107a)과 접촉된다. 상기 정보 저장요소들(114) 사이의 갭 영역들은 절연막 패턴들(115)로 채워질 수도 있다. 상기 절연막 패턴들(115) 및 상기 정보 저장요소들(114)은 플레이트 전극(120)으로 덮여진다. 상기 플레이트 전극(120)은 도 4에서 설명한 실시예와 마찬가지로 차례로 적층된 하부 플레이트 전극(117) 및 상부 플레이트 전극(119)로 구성될 수 있다.The storage node plugs 110 are covered with a plurality of information storage elements 114. Each of the information storage elements 114 includes a phase change material film pattern 111 and an upper electrode 113 which are sequentially stacked. Lower surfaces of the phase change material layer patterns 111 may contact the storage node plug 110 and the support layer pattern 107a surrounding the storage node plug 110. The gap regions between the information storage elements 114 may be filled with the insulating layer patterns 115. The insulating layer patterns 115 and the information storage elements 114 are covered with a plate electrode 120. The plate electrode 120 may include a lower plate electrode 117 and an upper plate electrode 119 which are sequentially stacked as in the embodiment described with reference to FIG. 4.
도 6은 본 발명의 또 다른 실시예에 따른 상변환 기억 셀들을 설명하기 위한 단면도이다. 이 실시예에서, 하부 층간절연막, 스토리지 노드 플러그들 및 정보 저장요소들은 도 4에서 설명한 그것들과 동일한 구조적인 형태를 갖는다. 따라서, 이들에 대해서는 간단히 설명하기로 한다.6 is a cross-sectional view for describing phase change memory cells according to still another embodiment of the present invention. In this embodiment, the lower interlayer insulating film, the storage node plugs and the information storage elements have the same structural form as those described in FIG. Therefore, these will be briefly described.
도 6을 참조하면, 반도체기판(51) 상에 하부 층간절연막(66)이 적층된다. 상기 하부 층간절연막(66) 내에 복수개의 스토리지 노드 플러그들(70)이 배치된다. 상기 스토리지 노드 플러그들(70) 상에 복수개의 정보 저장요소들(74)이 2차원적으로 배열된다. 상기 정보 저장요소들(74)을 갖는 반도체기판 상부에 플레이트 전극(155)이 배치된다. 상기 플레이트 전극(155)은 복수개의 콘택 플러그들(153)을 통하여 상기 정보 저장요소들(74)과 전기적으로 접속된다. 상기 플레이트 전극(155)은 보이드들(151a)에 의해 상기 정보 저장요소들(74)의 상부면들로부터 이격된다. 상기 보이드들(151a)은 상기 정보 저장요소들(74) 사이의 갭 영역까지 연장된다.Referring to FIG. 6, a lower interlayer insulating film 66 is stacked on the semiconductor substrate 51. A plurality of storage node plugs 70 are disposed in the lower interlayer insulating layer 66. A plurality of information storage elements 74 are two-dimensionally arranged on the storage node plugs 70. The plate electrode 155 is disposed on the semiconductor substrate having the information storage elements 74. The plate electrode 155 is electrically connected to the information storage elements 74 through the plurality of contact plugs 153. The plate electrode 155 is spaced apart from the top surfaces of the information storage elements 74 by voids 151a. The voids 151a extend to the gap region between the information storage elements 74.
다음에, 본 발명의 실시예들에 따른 상변환 기억 셀들의 제조방법들을 설명하기로 한다.Next, methods of manufacturing phase change memory cells according to embodiments of the present invention will be described.
도 7, 도 8 및 도 9a는 본 발명의 일 실시예에 따른 상변환 기억 셀들의 제조방법을 설명하기 위한 단면도들이고, 도 9b는 도 9a의 단면도를 얻기 위한 플레이트 전극을 설명하기 위한 평면도이다.7, 8, and 9A are cross-sectional views illustrating a method of manufacturing a phase change memory cell according to an embodiment of the present invention, and FIG. 9B is a plan view illustrating a plate electrode for obtaining a cross-sectional view of FIG. 9A.
도 7을 참조하면, 반도체기판(51)의 소정영역에 소자분리막(53)을 형성하여 복수개의 활성영역들을 한정한다. 상기 활성영역들은 상기 반도체기판(51)에 2차원적으로 배열되도록 한정된다. 상기 활성영역들의 상부를 가로지르도록 복수개의 워드라인들(55)을 형성한다. 상기 활성영역들의 각각은 한 쌍의 워드라인들(55)에 의해 3개의 영역으로 분할된다. 상기 워드라인들(55) 및 상기 소자분리막(53)을 이온주입 마스크로 사용하여 상기 활성영역들에 불순물 이온들을 주입하여 불순물 영역들을 형성한다. 그 결과, 상기 각 활성영역들에 공통 드레인 영역(57d) 및 2개의 소오스 영역들(57s)이 형성된다. 상기 공통 드레인 영역들(57d) 및 소오스 영역들(57s)을 갖는 반도체기판의 전면 상에 제1 하부 절연막(59), 예컨대 실리콘 산화막을 형성한다. 상기 제1 하부 절연막(59)의 소정영역들을 관통하는 복수개의 하부 스토리지 노드 플러그들(61)을 형성한다. 상기 하부 스토리지 노드 플러그들(61)은 상기 소오스 영역과 접촉하도록 형성한다. 상기 하부 스토리지 노드 플러그들(61)은 폴리실리콘막으로 형성하는 것이 바람직하다.Referring to FIG. 7, a device isolation layer 53 is formed in a predetermined region of the semiconductor substrate 51 to define a plurality of active regions. The active regions are defined to be two-dimensionally arranged on the semiconductor substrate 51. A plurality of word lines 55 are formed to cross the upper portions of the active regions. Each of the active regions is divided into three regions by a pair of word lines 55. Impurity regions are formed by implanting impurity ions into the active regions using the word lines 55 and the device isolation layer 53 as ion implantation masks. As a result, a common drain region 57d and two source regions 57s are formed in each of the active regions. A first lower insulating layer 59, for example, a silicon oxide layer, is formed on the entire surface of the semiconductor substrate having the common drain regions 57d and the source regions 57s. A plurality of lower storage node plugs 61 may be formed to penetrate predetermined regions of the first lower insulating layer 59. The lower storage node plugs 61 are formed to contact the source region. The lower storage node plugs 61 may be formed of a polysilicon layer.
도 8을 참조하면, 상기 하부 스토리지 노드 플러그들(61)을 갖는 반도체기판의 전면 상에 제2 하부 절연막(63)을 형성한다. 상기 제2 하부 절연막(63)은 상기 제1 하부 절연막(59)과 동일한 물질막으로 형성하는 것이 바람직하다. 상기 제2 하부 절연막(63)을 형성하기 전에 상기 제1 하부 절연막(59) 상에 상기 공통 드레인 영역들(57d)과 전기적으로 접속된 복수개의 비트라인들(도시하지 않음)을 형성한다.Referring to FIG. 8, a second lower insulating layer 63 is formed on the entire surface of the semiconductor substrate having the lower storage node plugs 61. The second lower insulating layer 63 may be formed of the same material layer as the first lower insulating layer 59. Prior to forming the second lower insulating layer 63, a plurality of bit lines (not shown) electrically connected to the common drain regions 57d are formed on the first lower insulating layer 59.
계속해서, 상기 제2 하부 절연막(63) 상에 식각저지막(65)을 형성한다. 상기 식각저지막(65)은 실리콘 산화막에 대하여 식각 선택비를 갖는 실리콘 질화막 또는 탄탈륨 산화막으로 형성하는 것이 바람직하다. 상기 식각저지막(65) 및 상기 제2 하부 절연막(63)을 관통하여 상기 하부 스토리지 노드 플러그들(61)과 접촉하는 복수개의 상부 스토리지 노드 플러그들(69)을 형성한다. 상기 상부 스토리지 노드 프러그들(69)은 타이타늄 질화막과 같은 도전막으로 형성하는 것이 바람직하다. 상기하부 스토리지 노드 플러그들(61) 및 상부 스토리지 노드 플러그들(69)은 스토리지 노드 플러그들(70)을 구성한다. 또한, 상기 제1 하부 절연막(59) 및 상기 제2 하부 절연막(63)은 하부 절연막(64)을 구성하고, 상기 하부 절연막(64) 및 상기 식각저지막(65)은 하부 층간절연막(66)을 구성한다.Subsequently, an etch stop layer 65 is formed on the second lower insulating layer 63. The etch stop layer 65 may be formed of a silicon nitride film or a tantalum oxide film having an etching selectivity with respect to the silicon oxide film. A plurality of upper storage node plugs 69 penetrating the etch stop layer 65 and the second lower insulating layer 63 to contact the lower storage node plugs 61 are formed. The upper storage node plugs 69 may be formed of a conductive film such as a titanium nitride film. The lower storage node plugs 61 and the upper storage node plugs 69 constitute the storage node plugs 70. In addition, the first lower insulating layer 59 and the second lower insulating layer 63 constitute a lower insulating layer 64, and the lower insulating layer 64 and the etch stop layer 65 are lower interlayer insulating layers 66. Configure
상기 하부 층간절연막(66) 상에 상변환 물질막 및 상부전극막을 차례로 형성한다. 상기 상변환 물질막은 GTS막으로 형성하고, 상기 상부전극막은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 질화막(TaN), 탄탈륨 알루미늄 질화막(TaAlN) 또는 탄탈륨 실리콘 질화막(TaSiN)으로 형성하는 것이 바람직하다. 상기 상부전극막 및 상기 상변환 물질막을 연속적으로 패터닝하여 2차원적으로 배열된 복수개의 정보 저장요소들(74)을 형성한다. 이에 따라, 상기 정보 저장요소들(74)의 각각은 차례로 적층된 상변환 물질막 패턴(71) 및 상부전극(73)으로 구성된다. 상기 정보 저장요소들(74)의 각각은 상기 각 스토리지 노드 플러그들(70)을 덮도록 형성된다. 상기 정보 저장요소들(74)의 측벽 상에 스페이서들(75)을 형성한다. 상기 스페이서들(75)은 실리콘 산화막으로 형성하는 것이 바람직하다.A phase change material film and an upper electrode film are sequentially formed on the lower interlayer insulating film 66. The phase change material film is formed of a GTS film, and the upper electrode film is a titanium nitride film (TiN), a titanium aluminum nitride film (TiAlN), a titanium silicon nitride film (TiSiN), a tantalum nitride film (TaN), a tantalum aluminum nitride film (TaAlN), or tantalum silicon. It is preferable to form with nitride film (TaSiN). The upper electrode layer and the phase change material layer are successively patterned to form a plurality of information storage elements 74 arranged in two dimensions. Accordingly, each of the information storage elements 74 includes a phase change material film pattern 71 and an upper electrode 73 that are sequentially stacked. Each of the information storage elements 74 is formed to cover each of the storage node plugs 70. Spacers 75 are formed on the sidewalls of the information storage elements 74. The spacers 75 may be formed of a silicon oxide film.
도 9a 및 도 9b를 참조하면, 상기 스페이서들(75)을 갖는 반도체기판의 전면 상에 도전막을 형성하고, 상기 도전막을 패터닝하여 복수개의 홀들(80a)을 갖는 플레이트 전극(80)을 형성한다. 상기 복수개의 홀들(80a)은 도 9b에 보여진 바와 같이 상기 정보 저장요소들(74)의 코너들에 형성된 스페이서들(75)을 노출시키도록 형성하는 것이 바람직하다. 또한, 상기 도전막은 하부 도전막 및 상부 도전막을 차례로 형성하는 바람직하다. 상기 하부 도전막은 상부 도전막에 비하여 견고한 금속막, 예컨대 타이타늄 질화막으로 형성하는 것이 바람직하고, 상기 상부 도전막은 알루미늄막과 같은 비저항이 낮은 금속막으로 형성하는 것이 바람직하다. 따라서, 상기 플레이트 전극(80)은 차례로 적층된 하부 플레이트 전극(77) 및 상부 플레이트 전극(79)를 포함할 수 있다. 다음에, 상기 플레이트 전극(80)을 갖는 반도체기판을 불산용액(HF) 또는 완충 산화막 식각용액(BOE)에 담구어 상기 스페이서들(75)을 선택적으로 제거한다. 그 결과, 상기 정보 저장요소들(74)의 측벽을 둘러싸는 보이드들(75a), 즉 측벽 보이드들이 형성된다.9A and 9B, a conductive film is formed on an entire surface of the semiconductor substrate having the spacers 75, and the conductive film is patterned to form a plate electrode 80 having a plurality of holes 80a. The plurality of holes 80a may be formed to expose the spacers 75 formed at the corners of the information storage elements 74 as shown in FIG. 9B. In addition, the conductive film preferably forms a lower conductive film and an upper conductive film in this order. The lower conductive film is preferably formed of a metal film that is harder than the upper conductive film, such as a titanium nitride film, and the upper conductive film is preferably formed of a metal film having a low specific resistance such as an aluminum film. Therefore, the plate electrode 80 may include a lower plate electrode 77 and an upper plate electrode 79 which are sequentially stacked. Next, the spacers 75 are selectively removed by immersing the semiconductor substrate having the plate electrode 80 in a hydrofluoric acid solution (HF) or a buffer oxide film etching solution (BOE). As a result, voids 75a, ie sidewall voids, that surround the sidewalls of the information storage elements 74 are formed.
도 10 내지 도 12는 본 발명의 다른 실시예에 따른 상변환 기억 셀들의 제조방법을 설명하기 위한 단면도들이다.10 to 12 are cross-sectional views illustrating a method of manufacturing phase change memory cells in accordance with another embodiment of the present invention.
도 10을 참조하면, 반도체기판(51)에 제1 실시예와 동일한 방법을 사용하여 소자분리막(53), 워드라인들(55), 공통 드레인 영역들(57d), 소오스 영역들(57s), 제1 하부 절연막(59) 및 하부 스토리지 노드 플러그들(61)을 형성한다. 상기 제1 하부 절연막(59) 상에 상기 공통 드레인 영역들(57d)과 전기적으로 접속된 복수개의 비트라인들(도시하지 않음)을 형성한다. 상기 비트라인들을 갖는 반도체기판의 전면 상에 제2 하부 절연막(101), 식각저지막(103), 희생막(105) 및 지지막(107)을 차례로 형성한다. 상기 제2 하부 절연막(101)은 상기 제1 하부 절연막(59)과 동일한 물질막으로 형성하는 것이 바람직하다. 상기 제1 및 제2 하부 절연막(59, 101)은 하부 절연막(102)을 구성한다. 또한, 상기 식각저지막(103)은 실리콘 질화막으로 형성하는 것이 바람직하고, 상기 희생막(105)은 실리콘 산화막으로 형성하는 것이 바람직하다. 이에 더하여, 상기 지지막(107)은 탄탈륨 산화막 또는 실리콘 질화막으로 형성하는 것이 바람직하다. 여기서, 상기 하부 절연막(102), 식각저지막(103), 희생막(105) 및 지지막(107)은 하부 층간절연막을 구성한다.Referring to FIG. 10, the device isolation layer 53, the word lines 55, the common drain regions 57d, the source regions 57s, and the semiconductor substrate 51 may be formed using the same method as in the first embodiment. The first lower insulating layer 59 and the lower storage node plugs 61 are formed. A plurality of bit lines (not shown) that are electrically connected to the common drain regions 57d are formed on the first lower insulating layer 59. A second lower insulating film 101, an etch stop film 103, a sacrificial film 105, and a support film 107 are sequentially formed on the entire surface of the semiconductor substrate having the bit lines. The second lower insulating film 101 may be formed of the same material film as the first lower insulating film 59. The first and second lower insulating layers 59 and 101 form a lower insulating layer 102. In addition, the etch stop layer 103 may be formed of a silicon nitride layer, and the sacrificial layer 105 may be formed of a silicon oxide layer. In addition, the support layer 107 is preferably formed of a tantalum oxide film or a silicon nitride film. The lower insulating film 102, the etch stop film 103, the sacrificial film 105, and the support film 107 constitute a lower interlayer insulating film.
상기 지지막(107), 희생막(105), 식각저지막(103) 및 제2 하부 절연막(101)을 관통하여 상기 하부 스토리지 노드 플러그들(61)과 접촉하는 복수개의 상부 스토리지 노드 플러그들(109)을 형성한다. 상기 상부 스토리지 노드 플러그들(109)은 타이타늄 질화막으로 형성하는 것이 바람직하다. 상기 하부 스토리지 노드 플러그들(61) 및 상기 상부 스토리지 노드 플러그들(109)은 스토리지 노드 플러그들(110)을 구성한다.A plurality of upper storage node plugs penetrating the support layer 107, the sacrificial layer 105, the etch stop layer 103, and the second lower insulating layer 101 to contact the lower storage node plugs 61 ( 109). The upper storage node plugs 109 may be formed of a titanium nitride layer. The lower storage node plugs 61 and the upper storage node plugs 109 constitute the storage node plugs 110.
도 11을 참조하면, 상기 상부 스토리지 노드 플러그들(109)을 갖는 반도체기판 상에 제1 실시예와 동일한 방법을 사용하여 복수개의 정보 저장요소들(114)을 형성한다. 상기 정보 저장요소들(114)의 각각은 제1 실시예와 마찬가지로 차례로 적층된 상변환 물질막 패턴(111) 및 상부전극(113)을 포함한다. 계속해서, 상기 정보 저장요소들(114) 사이의 지지막(107)을 식각하여 상기 정보 저장요소들(114)의 하부에 잔존하는 지지막 패턴들(107a)을 형성한다. 이에 따라, 상기 희생막(105)의 소정영역들이 노출된다.Referring to FIG. 11, a plurality of information storage elements 114 are formed on a semiconductor substrate having the upper storage node plugs 109 using the same method as in the first embodiment. Each of the information storage elements 114 includes a phase change material film pattern 111 and an upper electrode 113 which are sequentially stacked as in the first embodiment. Subsequently, the support layer 107 between the information storage elements 114 is etched to form the support layer patterns 107a remaining under the information storage elements 114. Accordingly, predetermined regions of the sacrificial layer 105 are exposed.
도 12를 참조하면, 상기 희생막(105)을 선택적으로 제거하여 상기 지지막 패턴들(107a) 하부에 언더컷 형태의 보이드들(105a), 즉 하부 보이드들을 형성한다. 이어서, 상기 결과물의 전면에 실리콘 산화막과 같은 절연막을 증착한 후, 이를 평탄화시키어 상기 정보 저장요소들(114) 사이의 갭 영역 내에 절연막 패턴들(115)을형성한다. 절연막은 상기 하부 보이드들이 상기 절연막에 의해 채워지는 것을 방지하기 위하여 불량한 단차도포성을 보이는 증착공정을 사용하여 형성하는 것이 바람직하다. 상기 절연막 패턴들(115)을 형성하는 공정은 생략할 수도 있다. 상기 절연막 패턴들(115)이 형성된 결과물의 전면 상에 플레이트 전극(120)을 형성한다. 상기 플레이트 전극(115)은 제1 실시예에서와 같이 하부 플레이트 전극(117) 및 상부 플레이트 전극(119)으로 이루어진 2중층 구조를 갖도록 형성할 수 있다. 그러나, 본 실시예에서는 상기 플레이트 전극(80)을 관통하는 복수개의 홀들(도 9b의 80a)을 형성하는 것이 요구되지 않는다.Referring to FIG. 12, the sacrificial layer 105 is selectively removed to form undercut voids 105a, that is, lower voids, under the support layer patterns 107a. Subsequently, an insulating film, such as a silicon oxide film, is deposited on the entire surface of the resultant and then planarized to form insulating film patterns 115 in the gap region between the information storage elements 114. The insulating film is preferably formed using a deposition process showing poor step coverage in order to prevent the lower voids from being filled by the insulating film. The process of forming the insulating layer patterns 115 may be omitted. The plate electrode 120 is formed on the entire surface of the resultant product in which the insulating layer patterns 115 are formed. The plate electrode 115 may be formed to have a double layer structure consisting of a lower plate electrode 117 and an upper plate electrode 119 as in the first embodiment. However, in the present embodiment, it is not required to form a plurality of holes (80a in FIG. 9B) penetrating the plate electrode 80.
도 13 및 도 14는 본 발명이 또 다른 실시예에 따른 상변환 기억셀들의 제조방법을 설명하기 위한 단면도들이다.13 and 14 are cross-sectional views illustrating a method of manufacturing a phase change memory cell according to another embodiment of the present invention.
도 13을 참조하면, 반도체기판(51)에 제1 실시예와 동일한 방법을 사용하여 소자분리막(53), 워드라인들(55), 공통 드레인 영역들(57d), 소오스 영역들(57s),하부 층간절연막(66), 스토리지 노드 플러그들(70) 및 정보 저장요소들(74)을 형성한다. 상기 정보 저장요소들(74)을 갖는 반도체기판의 전면 상에 희생막(151)을 형성한다. 상기 희생막(151)은 상기 식각저지막(65)과 식각 선택비를 갖는 물질막, 예컨대 실리콘 산화막으로 형성하는 것이 바람직하다.Referring to FIG. 13, the device isolation layer 53, the word lines 55, the common drain regions 57d, the source regions 57s, and the semiconductor substrate 51 using the same method as in the first embodiment. The lower interlayer insulating layer 66, the storage node plugs 70, and the information storage elements 74 are formed. A sacrificial layer 151 is formed on the entire surface of the semiconductor substrate having the information storage elements 74. The sacrificial layer 151 may be formed of a material layer having an etching selectivity with the etch stop layer 65, for example, a silicon oxide layer.
도 14를 참조하면, 상기 희생막(151)을 관통하여 상기 상부전극들(73)의 소정영역들과 접촉하는 복수개의 콘택 플러그들(153)을 형성한다. 이어서, 상기 콘택 플러그들(153)을 갖는 반도체기판 상에 도 9a 및 도 9b에서 설명한 플레이트 전극(80)과 동일한 형태를 갖는 플레이트 전극(155)을 형성한다. 결과적으로, 상기플레이트 전극(155) 역시 상기 희생막(151)의 소정영역들을 노출시키는 복수개의 홀들을 갖는다. 이어서, 상기 희생막(151)을 습식 식각용액을 사용하여 선택적으로 제거한다. 그 결과, 상기 정보 저장요소들(74)의 상부면들 및 측벽들을 노출시키는 보이드들(151a)이 형성된다.Referring to FIG. 14, a plurality of contact plugs 153 are formed through the sacrificial layer 151 to contact predetermined regions of the upper electrodes 73. Subsequently, a plate electrode 155 having the same shape as the plate electrode 80 described with reference to FIGS. 9A and 9B is formed on the semiconductor substrate having the contact plugs 153. As a result, the plate electrode 155 also has a plurality of holes exposing predetermined regions of the sacrificial layer 151. Subsequently, the sacrificial layer 151 is selectively removed using a wet etching solution. As a result, voids 151a are formed that expose the top surfaces and sidewalls of the information storage elements 74.
상술한 바와 같이 본 발명의 실시예들에 따르면, 각 정보 저장요소들의 상부면, 측벽 및 하부면중 적어도 하나는 보이드에 의해 공기와 접촉한다. 따라서, 서로 이웃하는 정보 저장요소들 사이의 열전도도를 현저히 감소시킬 수 있다. 결과적으로, 선택된 하나의 셀을 프로그램시키기 위하여 상기 선택된 셀의 스토리지 노드 플러그에 프로그램 전압을 인가하여 열을 발생시킬지라도, 상기 선택된 셀와 이웃하는 비선택된 셀이 프로그램되는 현상을 방지할 수 있다.As described above, according to embodiments of the present invention, at least one of the top, sidewalls and bottom surfaces of each of the information storage elements is in contact with air by a void. Thus, the thermal conductivity between neighboring information storage elements can be significantly reduced. As a result, even if a heat is generated by applying a program voltage to the storage node plug of the selected cell to program the selected one cell, it is possible to prevent the programming of the non-selected cell neighboring the selected cell.
Claims (15)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0019672A KR100437457B1 (en) | 2002-04-11 | 2002-04-11 | Phase changeable memory cells having voids and methods of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0019672A KR100437457B1 (en) | 2002-04-11 | 2002-04-11 | Phase changeable memory cells having voids and methods of fabricating the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030080843A true KR20030080843A (en) | 2003-10-17 |
| KR100437457B1 KR100437457B1 (en) | 2004-06-23 |
Family
ID=32378559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0019672A KR100437457B1 (en) | 2002-04-11 | 2002-04-11 | Phase changeable memory cells having voids and methods of fabricating the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100437457B1 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7569430B2 (en) | 2006-02-13 | 2009-08-04 | Samsung Electronics Co., Ltd. | Phase changeable structure and method of forming the same |
| KR100931966B1 (en) * | 2006-02-13 | 2009-12-15 | 삼성전자주식회사 | Phase change structure and its formation method |
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| US7977662B2 (en) | 2007-11-15 | 2011-07-12 | Samsung Electronics Co., Ltd. | Phase-changeable memory devices having reduced susceptibility to thermal interference |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101994449B1 (en) | 2012-11-08 | 2019-06-28 | 삼성전자주식회사 | Phase change memory devices and methods for fabricating the same |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5166758A (en) * | 1991-01-18 | 1992-11-24 | Energy Conversion Devices, Inc. | Electrically erasable phase change memory |
| US5599745A (en) * | 1995-06-07 | 1997-02-04 | Micron Technology, Inc. | Method to provide a void between adjacent conducting lines in a semiconductor device |
| US5998244A (en) * | 1996-08-22 | 1999-12-07 | Micron Technology, Inc. | Memory cell incorporating a chalcogenide element and method of making same |
| WO2000057498A1 (en) * | 1999-03-25 | 2000-09-28 | Energy Conversion Devices, Inc. | Electrically programmable memory element with improved contacts |
-
2002
- 2002-04-11 KR KR10-2002-0019672A patent/KR100437457B1/en not_active IP Right Cessation
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| US7977662B2 (en) | 2007-11-15 | 2011-07-12 | Samsung Electronics Co., Ltd. | Phase-changeable memory devices having reduced susceptibility to thermal interference |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100437457B1 (en) | 2004-06-23 |
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