KR101038311B1 - Phase-change memory device and method for manufacturing the same - Google Patents

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Abstract

본 발명은 상변화막과 상, 하부전극간의 접촉면적을 감소시킴으로써, 상변화막의 상변화(phase change)에 필요한 전류량을 낮출 수 있으며, 상변화 기억 소자의 구동 스피드(speed) 능력을 향상시킬 수 있는 상변화 기억 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 상변화 기억 소자는, 소정의 하부구조를 포함하는 반도체 기판 상에 형성되어 상기 기판의 소정 부분을 노출시키는 제1콘택홀을 가진 제1절연막과, 상기 제1콘택홀을 매립하는 하부전극콘택과, 상기 하부전극콘택을 포함한 상기 제1절연막 상에 상기 하부전극콘택과 연결되도록 형성된 하부전극과, 상기 하부전극을 포함한 상기 제1절연막 상에 형성되어 상기 하부전극의 일부분을 노출시키는 제2콘택홀을 가진 제2절연막과, 상기 제2콘택홀을 매립하는 상변화막 패턴과, 상기 상변화막 패턴을 포함한 상기 제2절연막 상에 상기 상변화막 패턴과 연결되도록 형성된 상부전극을 포함하는 것을 특징으로 한다. The present invention can reduce the amount of current required for the phase change of the phase change film by reducing the contact area between the phase change film and the upper and lower electrodes, and can improve the driving speed capability of the phase change memory device. A phase change memory device and a method of manufacturing the same are disclosed. The disclosed phase change memory device includes a first insulating film having a first contact hole formed on a semiconductor substrate including a predetermined substructure and exposing a predetermined portion of the substrate, and filling the first contact hole. A lower electrode contact, a lower electrode formed to be connected to the lower electrode contact on the first insulating layer including the lower electrode contact, and formed on the first insulating layer including the lower electrode to expose a portion of the lower electrode; A second insulating layer having a second contact hole, a phase change layer pattern filling the second contact hole, and an upper electrode formed to be connected to the phase change layer pattern on the second insulating layer including the phase change layer pattern. It is characterized by including.

Description

상변화 기억 소자 및 그 제조방법{PHASE-CHANGE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}Phase change memory device and its manufacturing method {PHASE-CHANGE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}

도 1은 상변화 기억 소자를 프로그램 및 소거시키는 방법을 설명하기 위한 그래프.1 is a graph for explaining a method of programming and erasing a phase change memory device.

도 2는 종래의 상변화 기억 소자를 설명하기 위한 단면도.2 is a cross-sectional view for explaining a conventional phase change memory element.

도 3은 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도.3 is a cross-sectional view illustrating a phase change memory device according to an embodiment of the present invention.

도 4a 내지 도 4h는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.4A to 4H are cross-sectional views illustrating processes for manufacturing a phase change memory device according to an exemplary embodiment of the present invention.

-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing

40 : 반도체 기판 41 : 제1절연막40: semiconductor substrate 41: first insulating film

42 : 제1콘택홀 43 : 하부전극콘택42: first contact hole 43: lower electrode contact

44 : 하부전극용 도전막 45 : 제2절연막44 conductive film for lower electrode 45 second insulating film

46 : 제3절연막 44a : 하부전극46: third insulating film 44a: lower electrode

45a : 식각후 잔류된 제2절연막 46a : 식각후 잔류된 제3절연막45a: second insulating film remaining after etching 46a: third insulating film remaining after etching

45b : 제2절연막 패턴 47 : 제4절연막45b: second insulating film pattern 47: fourth insulating film

48 : 제2콘택홀 49 : 상변화막 패턴48: second contact hole 49: phase change film pattern

50 : 상부전극 A : 접촉부50: upper electrode A: contact portion

본 발명은 반도체 기억 소자에 관한 것으로, 보다 상세하게는, 상변화막과 상, 하부전극간의 접촉면적을 감소시킴으로써, 상변화막의 상변화(phase change)에 필요한 전류량을 낮추고, 상변화 기억 소자의 구동 스피드(speed) 능력을 향상시키기 위한 상변화 기억 소자 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, by reducing the contact area between the phase change film and the upper and lower electrodes, thereby reducing the amount of current required for the phase change of the phase change film, A phase change memory device for improving driving speed capability and a method for manufacturing the same.

반도체 기억 소자는 디램(dynamic random access memory : DRAM) 및 에스램(static random access memory : SRAM)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성이면서 데이터의 입ㆍ출력이 빠른 램(RAM) 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입ㆍ출력이 느린 롬(read only memory : ROM) 제품으로 크게 구분할 수 있다. 이와 같은 전형적인 기억 소자들은 저장된 전하 유무에 따라 논리 '0' 또는 논리 '1'을 나타낸다. Semiconductor memory devices, such as DRAM (dynamic random access memory) and SRAM (static random access memory (SRAM)), are volatile and fast data input / output (RAM) products that lose data over time. Once the data is entered, it can be maintained, but it can be divided into read only memory (ROM) products that have slow input / output data. Such typical memory elements represent logic '0' or logic '1' depending on the stored charge.

여기서, 휘발성 기억 소자인 디램(DRAM)은 주기적인 리프레쉬(refresh) 동작이 필요하기 때문에 높은 전하저장 능력이 요구되며, 이로 인해 캐패시터(capacitor) 전극의 표면적을 증가시키기 위해 많은 노력이 시도되고 있다. 하지만 캐패시터 전극의 표면적 증가는 디램 소자의 집적도 증가를 어렵게 한다. Here, the DRAM, which is a volatile memory device, requires high charge storage capability because periodic refresh operation is required, and thus many efforts have been made to increase the surface area of a capacitor electrode. However, increasing the surface area of the capacitor electrode makes it difficult to increase the integration of the DRAM device.

한편, 불휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, 특히, EEPROM(elecrtically erasable and programmable ROM)과 같이 전기적으로 입ㆍ출력 이 가능한 플래쉬 기억(flash memory) 소자에 대한 수요가 늘고 있다. On the other hand, nonvolatile memory devices have almost indefinite storage capacities, and in particular, there is an increasing demand for flash memory devices that can be electrically input and output such as EEPROM (elecrtically erasable and programmable ROM).

이러한 플래쉬 기억 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트(floating gate)를 구비하는 수직 적층형 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 유전막과, 상기 플로팅 게이트의 상부 또는 주변에 형성된 컨트롤 게이트(control gate)를 포함하며, 상기 플래쉬 기억 셀의 데이타를 기입 또는 소거하는 원리는 상기 터널 산화막을 통하여 전하들을 터널링(tunneling)시키는 방법을 사용한다. 이때, 전원 전압에 비하여 높은 동작 전압이 요구된다. 이로 인하여, 상기 플래쉬 기억 소자들은 기입 및 소거 동작에 필요한 전압을 형성하기 위하여 승압 회로가 요구된다. Such flash memory cells generally have a vertically stacked gate structure with a floating gate formed on a silicon substrate. The multilayer gate structure typically includes one or more tunnel oxide or dielectric films and a control gate formed on or around the floating gate, wherein the principle of writing or erasing data in the flash memory cell is based on It uses a method of tunneling charges through. At this time, a higher operating voltage than the power supply voltage is required. As a result, the flash memory elements require a boosting circuit to form a voltage necessary for writing and erasing operations.

따라서 비휘발성 특성 및 임의 접근이 가능하고, 소자의 집적도도 증가시키면서 구조가 간단한 새로운 기억 소자를 개발하기 위한 많은 노력이 있었으며, 이에 따라 나타난 대표적인 것이 상변화 기억 소자(phase change random access memory ; PRAM)이다. Therefore, many efforts have been made to develop a new memory device having a non-volatile characteristic, random access, and a simple structure while increasing the integration of the device. A representative example is a phase change random access memory (PRAM). to be.

상변화 기억 소자는 상변화막으로서 칼코게나이드(chalcogenide)막을 널리 사용한다. 이때, 상기 칼코게나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)을 함유하는 화합물막(이하, 'GST막' 이라 함)으로서, 상기 GST막은 제공되는 전류, 즉, 주울 열(joule heat)에 따라서 비정질(amorphouse) 상태와 결정질(crystalline) 상태 사이에서 전기적으로 스위치(switch)된다. The phase change memory device widely uses a chalcogenide film as a phase change film. In this case, the chalcogenide film is a compound film containing germanium (Ge), stevidium (Sb), and tellurium (Te) (hereinafter referred to as a 'GST film'), wherein the GST film is provided with a current, that is, Joule According to joule heat, the switch is electrically switched between an amorphous state and a crystalline state.

도 1은 상변화 기억 소자를 프로그램 및 소거시키는 방법을 설명하기 위한 그래프로서, 가로축은 시간을 나타내고, 세로축은 상변화막에 가해지는 온도를 나 타낸다. 1 is a graph for explaining a method of programming and erasing a phase change memory device, in which the horizontal axis represents time and the vertical axis represents temperature applied to the phase change film.

도 1에 도시된 바와 같이, 상변화막을 용융온도(melting temperature; Tm)보다 높은 온도에서 짧은시간(제1동작구간; t1) 동안 가열한 후에 빠른 속도로 냉각시키면(quenching) 상변화막은 비정질 상태(amorphous state)로 변한다(곡선 'A' 참조). 이에 반하여, 상기 상변화막을 용융온도(Tm)보다 낮고 결정화 온도(crystallization temperature; Tc) 보다 높은 온도에서 제1동작구간(t1) 보다 긴시간(제2동작구간; t2) 동안 가열한 후에 냉각시키면, 상변화막은 결정 상태(crystalline state)로 변한다(곡선 'B' 참조). As shown in FIG. 1, when the phase change film is heated at a temperature higher than the melting temperature (Tm) for a short time (first operating period; t 1 ) and then cooled rapidly (quenching), the phase change film is amorphous. Change to an amorphous state (see curve 'A'). On the contrary, the phase change film is heated at a temperature lower than the melting temperature Tm and higher than the crystallization temperature Tc for a longer time than the first operating period t 1 (second operating period; t 2 ). Upon cooling, the phase change film changes to a crystalline state (see curve 'B').

여기서, 비정질 상태를 갖는 상변화막의 비저항(resistivity)은 결정질 상태를 갖는 상변화막의 비저항보다 높다. 따라서, 읽기 모드에서 상기 상변화막을 통하여 흐르는 전류를 감지함으로써, 상기 상변화 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별할 수 있다. Here, the resistivity of the phase change film having an amorphous state is higher than that of the phase change film having a crystalline state. Therefore, by sensing the current flowing through the phase change film in the read mode, it is possible to determine whether the information stored in the phase change memory cell is logic '1' or logic '0'.

상술한 바와 같이 상변화막의 상변화를 위해서는 주울 열이 필요하다. 통상적인 상변화 기억 소자에 있어서, 상변화막과 접촉하는 면적을 통해 높은 밀도의 전류를 흘려보내면 상변화막 접촉면의 결정 상태가 변하며, 상기 접촉면이 작으면 작을 수록 상변화 물질의 상태를 변화시키는데 필요한 전류 밀도는 작아진다. As described above, Joule heat is required for the phase change of the phase change film. In a conventional phase change memory device, when a high density of current flows through an area in contact with a phase change film, the crystal state of the phase change film contact surface changes, and the smaller the contact surface changes the state of the phase change material. The required current density is small.

도 2는 종래의 상변화 기억 소자를 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a conventional phase change memory device.

도 2에 도시된 바와 같이, 종래의 상변화 기억 소자는 하부전극(bottom electrode)(11)이 형성된 반도체 기판(10)과, 상기 하부전극(11) 상에 형성되어 상 기 하부전극(11)의 소정 부분을 노출시키는 제1콘택홀(13)을 가진 제1절연막(12)과, 상기 제1콘택홀(13)을 매립하는 하부전극콘택(bottom electrode contact)(14)과, 상기 하부전극콘택(14)을 포함한 상기 제1절연막(12) 상에 형성되어 상기 하부전극콘택(14)을 노출시키는 제2콘택홀(16)을 가진 제2절연막(15)과, 상기 제2콘택홀(16)을 매립하는 상변화막(17)과, 상기 상변화막(17)을 포함한 상기 제2절연막(15) 상에 형성된 상부전극(top electrode)(18)을 포함한다. As shown in FIG. 2, the conventional phase change memory device includes a semiconductor substrate 10 having a bottom electrode 11 formed thereon, and a bottom electrode 11 formed on the bottom electrode 11. A first insulating film 12 having a first contact hole 13 exposing a predetermined portion of the substrate, a bottom electrode contact 14 filling the first contact hole 13, and the bottom electrode A second insulating film 15 having a second contact hole 16 formed on the first insulating film 12 including the contact 14 to expose the lower electrode contact 14, and the second contact hole ( And a top electrode 18 formed on the second insulating layer 15 including the phase change layer 17.

이와 같은 종래의 상변화 기억 소자에서, 상기 하부전극(11) 및 상부전극(18) 사이에 전류가 흐르면, 상기 하부전극콘택(14)과 상기 상변화막(17)의 접촉면(19)을 통하는 전류 세기(즉, 열)에 따라 상기 접촉면(19)의 상변화막의 결정 상태가 변한다. 이때, 상변화막의 상태를 변화시키기 위해서 필요한 열은 상변화막(17)과 하부전극콘택(14)의 접촉면(19)에 직접적인 영향을 받는다. 따라서 상기 상변화막(17)과 하부전극콘택(14)간의 접촉면적은 가능한한 작아야 한다.In the conventional phase change memory device, when a current flows between the lower electrode 11 and the upper electrode 18, the contact surface 19 between the lower electrode contact 14 and the phase change film 17 passes through. The crystal state of the phase change film of the contact surface 19 changes according to the current intensity (ie, heat). At this time, the heat required to change the state of the phase change film is directly affected by the contact surface 19 of the phase change film 17 and the lower electrode contact 14. Therefore, the contact area between the phase change film 17 and the lower electrode contact 14 should be as small as possible.

하지만 이와 같은 종래의 상변화 기억 소자에서는, 상기 하부전극콘택(14)을 통해서 하부전극(11)과 상변화막(17)이 연결되기 때문에, 상기 상변화막(17)과 하부전극콘택(14)간의 접촉면적이 전적으로 콘택홀에 대한 사진 공정 한계에 제한을 받게 되어서 접촉면적을 감소시키는 데에 어려움이 따른다. 이에, 상변화에 필요한 전류량이 커지게 되며, 상변화 기억 소자의 구동 스피드 능력이 저하되는 문제점이 발생된다. However, in the conventional phase change memory device, since the lower electrode 11 and the phase change film 17 are connected through the lower electrode contact 14, the phase change film 17 and the lower electrode contact 14 are connected. The contact area between) is entirely limited by the photo process limits for the contact hole, which makes it difficult to reduce the contact area. As a result, the amount of current required for the phase change is increased, and the driving speed capability of the phase change memory device is degraded.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 상변화막과 상, 하부전극간의 접촉면적을 감소시킴으로써, 상변화막의 상변화에 필요한 전류량을 낮출 수 있으며, 상변화 기억 소자의 구동 스피드 능력을 향상시킬 수 있는 상변화 기억 소자 및 그 제조방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, by reducing the contact area between the phase change film and the upper and lower electrodes, it is possible to lower the amount of current required for the phase change of the phase change film, It is an object of the present invention to provide a phase change memory device capable of improving the driving speed capability and a manufacturing method thereof.

상기와 같은 목적을 달성하기 위한 본 발명의 상변화 기억 소자는, 소정의 하부구조를 포함하는 반도체 기판 상에 형성되어 상기 기판의 소정 부분을 노출시키는 제1콘택홀을 가진 제1절연막과, 상기 제1콘택홀을 매립하는 하부전극콘택과, 상기 하부전극콘택을 포함한 상기 제1절연막 상에 상기 하부전극콘택과 연결되도록 형성된 하부전극과, 상기 하부전극을 포함한 상기 제1절연막 상에 형성되어 상기 하부전극의 일부분을 노출시키는 제2콘택홀을 가진 제2절연막과, 상기 제2콘택홀을 매립하는 상변화막 패턴과, 상기 상변화막 패턴을 포함한 상기 제2절연막 상에 상기 상변화막 패턴과 연결되도록 형성된 상부전극을 포함하는 것을 특징으로 한다. A phase change memory device of the present invention for achieving the above object is a first insulating film formed on a semiconductor substrate including a predetermined substructure and having a first contact hole for exposing a predetermined portion of the substrate, A lower electrode contact filling the first contact hole, a lower electrode formed to be connected to the lower electrode contact on the first insulating layer including the lower electrode contact, and formed on the first insulating layer including the lower electrode; A second insulating layer having a second contact hole exposing a portion of the lower electrode, a phase change layer pattern filling the second contact hole, and the phase change layer pattern on the second insulating layer including the phase change layer pattern It characterized in that it comprises an upper electrode formed to be connected to.

여기서, 상기 상변화막 패턴은 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나로 이루어진다. 또한, 상기 상변화막 패턴의 직경은 0.1㎛ 이하이다. Here, the phase change film pattern is made of any one of a GeSb2Te4 film and a Ge2Sb2Te5 film. In addition, the diameter of the phase change film pattern is 0.1 μm or less.

또한, 상기와 같은 목적을 달성하기 위한 본 발명의 상변화 기억 소자의 제조방법은, 소정의 하부구조를 포함하는 반도체 기판 상에 기판의 소정 부분을 노출시키는 제1콘택홀을 가진 제1절연막을 형성하는 단계; 상기 제1콘택홀을 도전막으로 매립시켜 하부전극콘택을 형성하는 단계; 상기 하부전극콘택을 포함한 상기 제1절연막 상에 하부전극용 도전막을 형성하는 단계; 상기 하부전극용 도전막 상에 식각률이 서로 다른 제2절연막 및 제3절연막을 차례로 형성하는 단계; 상기 제3절연 막, 제2절연막 및 하부전극용 도전막을 선택적으로 식각하여 상기 하부전극콘택과 연결되는 하부전극을 형성하는 단계; 상기 식각후 잔류된 제2절연막을 선택적으로 식각하여 제2절연막 패턴을 형성하는 단계; 상기 결과의 기판 전면에 제4절연막을 형성하는 단계; 상기 제2절연막 패턴이 노출될 때까지 상기 결과물을 씨엠피하는 단계; 상기 제2절연막 패턴을 선택적으로 제거하여 상기 하부전극의 일부분을 노출시키는 제2콘택홀을 형성하는 단계; 상기 제2콘택홀을 매립하는 상변화막 패턴을 형성하는 단계; 및 상기 상변화막 패턴과 연결되도록 상기 제4절연막 상에 상부전극을 형성하는 단계를 포함한다. In addition, a method of manufacturing a phase change memory device according to the present invention for achieving the above object includes a first insulating film having a first contact hole for exposing a predetermined portion of the substrate on a semiconductor substrate including a predetermined substructure. Forming; Filling the first contact hole with a conductive film to form a lower electrode contact; Forming a conductive film for a lower electrode on the first insulating layer including the lower electrode contact; Sequentially forming a second insulating layer and a third insulating layer having different etching rates on the lower electrode conductive layer; Selectively etching the third insulating film, the second insulating film and the conductive film for the lower electrode to form a lower electrode connected to the lower electrode contact; Selectively etching the second insulating layer remaining after the etching to form a second insulating layer pattern; Forming a fourth insulating film over the resulting substrate; CMP of the resultant until the second insulating pattern is exposed; Selectively removing the second insulating layer pattern to form a second contact hole exposing a portion of the lower electrode; Forming a phase change layer pattern filling the second contact hole; And forming an upper electrode on the fourth insulating layer to be connected to the phase change layer pattern.

여기서, 상기 제2절연막은 상기 제3절연막에 비해 식각률이 높은 산화막으로 이루어지며, 상기 제2절연막은 HDP, USG, SOG, TEOS, BPSG, PSG 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진다. 또한, 상기 제2절연막 패턴을 형성하는 단계는, 상기 식각후 잔류된 제2절연막을 0.1㎛ 이하의 직경을 갖도록 습식 식각한다. The second insulating layer may be formed of an oxide layer having a higher etching rate than the third insulating layer, and the second insulating layer may be any one selected from the group consisting of HDP, USG, SOG, TEOS, BPSG, PSG, and HLD oxide. In the forming of the second insulating layer pattern, the second insulating layer remaining after the etching is wet-etched to have a diameter of 0.1 μm or less.

(실시예)(Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다. 3 is a cross-sectional view illustrating a phase change memory device according to an exemplary embodiment of the present invention.

본 발명의 실시예에 따른 상변화 기억 소자는, 도 3에 도시된 바와 같이, 소정의 하부구조(미도시)를 포함하는 반도체 기판(20) 상에 형성되어 상기 기판(40) 의 소정 부분을 노출시키는 제1콘택홀(42)을 가진 제1절연막(41)과, 상기 제1콘택홀(22)을 매립하는 하부전극콘택(23)과, 상기 하부전극콘택(23)을 포함한 상기 제1절연막(21) 상에 상기 하부전극콘택(23)과 연결되도록 형성된 하부전극(24a)과, 상기 하부전극(24a)을 포함한 상기 제1절연막(21) 상에 형성된 제2절연막(27)과, 상기 하부전극(24a)의 일부분을 노출시키도록 상기 제2절연막(27) 내에 형성된 제2콘택홀(28)과, 상기 제2콘택홀(28)을 매립하는 상변화막 패턴(29)과, 상기 상변화막 패턴(29)을 포함한 상기 제2절연막(27) 상에 상기 상변화막 패턴(29)과 연결되도록 형성된 상부전극(30)을 포함한다. As shown in FIG. 3, a phase change memory device according to an exemplary embodiment of the present invention is formed on a semiconductor substrate 20 including a predetermined substructure (not shown), thereby forming a predetermined portion of the substrate 40. The first insulating layer 41 having the first contact hole 42 to be exposed, the lower electrode contact 23 filling the first contact hole 22, and the first electrode including the lower electrode contact 23. A lower electrode 24a formed on the insulating film 21 to be connected to the lower electrode contact 23, a second insulating film 27 formed on the first insulating film 21 including the lower electrode 24a; A second contact hole 28 formed in the second insulating layer 27 to expose a portion of the lower electrode 24a, a phase change layer pattern 29 filling the second contact hole 28, and The upper electrode 30 is formed on the second insulating layer 27 including the phase change layer pattern 29 to be connected to the phase change layer pattern 29.

여기서, 상기 하부전극콘택(23)과 상기 상부전극(30)은 모두 폴리실리콘 계열 및 금속 계열 중 어느 하나의 물질로 이루어진다. 그리고, 상기 상변화막 패턴(29)은 GST막으로 이루어지며, 이때, 상기 GST막으로는 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용한다. Here, the lower electrode contact 23 and the upper electrode 30 are both made of one of polysilicon and metal based materials. The phase change layer pattern 29 is formed of a GST layer, and in this case, any one of the GeSb 2 Te 4 layer and the Ge 2 Sb 2 Te 5 layer may be used as the GST layer.

또한, 상기 상변화막 패턴(29)은 0.1㎛ 이하의 작은 크기의 직경을 갖는다. 그리고, 상기 상변화막 패턴(29)의 상하부면에는 상기 상부전극(30), 하부전극(24a)과의 접촉부(A)가 형성되고, 상기 하부전극(24a)과 상기 상부전극(30)간에 전류가 흐르게 되면 상기 하부전극(24a)과 상기 상변화막 패턴(29)간의 접촉면에서 상기 상변화막 패턴(29)의 상변화가 일어난다. In addition, the phase change film pattern 29 has a diameter of a small size of 0.1㎛ or less. In addition, contact portions A of the upper electrode 30 and the lower electrode 24a are formed on upper and lower surfaces of the phase change layer pattern 29, and between the lower electrode 24a and the upper electrode 30. When a current flows, a phase change of the phase change layer pattern 29 occurs at a contact surface between the lower electrode 24a and the phase change layer pattern 29.

한편, 상기 상변화막 패턴(29)과 그 상하부면에 각각 존재하는 상기 상부전극(30), 하부전극(24a)과의 접촉면적은 상기 상변화막 패턴(29)의 직경과 비례하는데, 상기 상변화막 패턴(29)은 0.1㎛ 이하의 작은 크기의 직경을 갖으므로, 상기 상변화막 패턴(29)과 그 하부면에 존재하는 상기 하부전극(24a)간의 접촉면도 그만큼 좁은 넓이를 갖게 된다. 따라서, 상기 상변화막 패턴(29)의 상변화에 필요한 전류량을 낮출 수 있으며, 상변화 기억 소자의 구동 스피드(Speed) 능력을 향상시킬 수 있다.Meanwhile, a contact area between the phase change film pattern 29 and the upper electrode 30 and the lower electrode 24a on the upper and lower surfaces thereof is proportional to the diameter of the phase change film pattern 29. Since the phase change film pattern 29 has a small diameter of 0.1 μm or less, the contact surface between the phase change film pattern 29 and the lower electrode 24a on the lower surface thereof has a narrow width. . Therefore, the amount of current required for the phase change of the phase change film pattern 29 can be lowered, and the driving speed capability of the phase change memory element can be improved.

이하에서는 도 3에 도시된 상변화 기억 소자의 제조방법에 대하여 설명하도록 한다. Hereinafter, a method of manufacturing the phase change memory device shown in FIG. 3 will be described.

도 4a 내지 도 4h는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다. 4A to 4H are cross-sectional views illustrating processes of manufacturing a phase change memory device according to an exemplary embodiment of the present invention.

본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 도 4a에 도시된 바와 같이, 소정의 하부구조(미도시)를 포함하는 반도체 기판(40) 상에 상기 기판(40)의 소정 부분을 노출시키는 제1콘택홀(42)을 가진 제1절연막(41)을 형성한다. 이어서, 상기 제1콘택홀(42)을 도전막으로 매립시켜 하부전극콘택(43)을 형성한다. 여기서, 상기 하부전극콘택(43)은 폴리실리콘 계열 및 금속 계열 중 어느 하나의 물질로 이루어진다. In a method of manufacturing a phase change memory device according to an embodiment of the present invention, as shown in FIG. 4A, a predetermined portion of the substrate 40 is formed on a semiconductor substrate 40 including a predetermined substructure (not shown). The first insulating layer 41 having the first contact hole 42 exposing the light emitting layer is formed. Subsequently, the first contact hole 42 is filled with a conductive film to form a lower electrode contact 43. Here, the lower electrode contact 43 is made of one of polysilicon and metal based materials.

그런다음, 상기 하부전극콘택(43)을 포함한 상기 제1절연막(41) 상에 하부전극용 도전막(44)을 형성한다. 그런후에, 상기 하부전극용 도전막(44) 상에 식각률이 서로 다른 제2절연막(45) 및 제3절연막(46)을 차례로 형성한다. 여기서, 상기 제2절연막(45)은 상기 제3절연막(46)에 비해 식각률이 높은 산화막으로 이루어지며, 이때, 상기 제2절연막(45)은 HDP, USG, SOG, TEOS, BPSG, PSG 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진다. Then, a lower electrode conductive film 44 is formed on the first insulating layer 41 including the lower electrode contact 43. Thereafter, the second insulating layer 45 and the third insulating layer 46 having different etching rates are sequentially formed on the lower electrode conductive layer 44. Here, the second insulating layer 45 is formed of an oxide film having a higher etching rate than the third insulating layer 46, wherein the second insulating layer 45 is made of HDP, USG, SOG, TEOS, BPSG, PSG, and HLD. It is made of any one selected from the group consisting of oxide films.                     

그리고 나서, 도 4b에 도시된 바와 같이, 상기 제3절연막, 제2절연막 및 하부전극용 도전막을 선택적으로 식각하여 상기 하부전극콘택(43)과 연결되는 하부전극(44a)을 형성한다. 이때, 도 4b에서 미설명된 도면부호 45a, 46a는 각각 식각후 잔류된 제2절연막 및 식각후 잔류된 제3절연막을 나타낸 것이다. Then, as shown in FIG. 4B, the third insulating layer, the second insulating layer, and the conductive layer for the lower electrode are selectively etched to form a lower electrode 44a connected to the lower electrode contact 43. In this case, reference numerals 45a and 46a, which are not described with reference to FIG. 4B, indicate the second insulating film remaining after etching and the third insulating film remaining after etching, respectively.

다음으로, 도 4c에 도시된 바와 같이, 상기 식각후 잔류된 제2절연막을 선택적으로 식각하여 상기 하부전극(44a)과 상기 식각후 잔류된 제3절연막(46a) 사이에 제2절연막 패턴(45b)을 형성한다. 이때, 상기 식각후 잔류된 제2절연막을 0.1㎛ 이하의 작은 크기의 직경을 갖도록 습식 식각하여 상기 제2절연막 패턴(45b)을 형성한다. Next, as shown in FIG. 4C, the second insulating layer remaining after the etching is selectively etched to form a second insulating layer pattern 45b between the lower electrode 44a and the third insulating layer 46a remaining after the etching. ). At this time, the second insulating film remaining after the etching is wet-etched to have a diameter of a small size of 0.1㎛ or less to form the second insulating film pattern 45b.

그런 후, 도 4d에 도시된 바와 같이, 상기 하부전극(44a), 제2절연막 패턴(45b) 및 식각후 잔류된 제3절연막(46a)을 포함한 상기 제1절연막(41) 상에 제4절연막(47)을 형성한다. Thereafter, as shown in FIG. 4D, a fourth insulating layer 41 is disposed on the first insulating layer 41 including the lower electrode 44a, the second insulating layer pattern 45b, and the third insulating layer 46a remaining after etching. Form 47.

이어서, 도 4e에 도시된 바와 같이, 상기 제2절연막 패턴(45b)이 노출될 때까지 상기 결과물을 화학적 기계적 연마(chemical mechanical polishing ; 이하, 씨엠피)한다. Subsequently, as shown in FIG. 4E, the resultant is subjected to chemical mechanical polishing (CMP) until the second insulating layer pattern 45b is exposed.

그런다음, 도 4f에 도시된 바와 같이, 상기 제2절연막 패턴을 선택적으로 제거하여 상기 하부전극(44a)의 일부분을 노출시키는 제2콘택홀(48)을 형성한다. 이때, 상기 제2콘택홀(48)은 상기 제2절연막 패턴이 제거되어 형성된 것이므로, 상기 제2절연막 패턴의 직경과 동일한 직경, 즉, 0.1㎛ 이하의 작은 크기의 직경을 갖게된다. Next, as shown in FIG. 4F, the second insulating layer pattern is selectively removed to form a second contact hole 48 exposing a portion of the lower electrode 44a. In this case, since the second insulating layer pattern is formed by removing the second insulating layer pattern, the second contact hole 48 has the same diameter as that of the second insulating layer pattern, that is, a diameter having a small size of 0.1 μm or less.                     

계속해서, 도 4g에 도시된 바와 같이, 상기 제2콘택홀(48)을 매립하도록 상기 제4절연막(47) 상에 상변화막(미도시)을 형성한 후, 상기 제4절연막(47)이 노출될때까지 상기 상변화막을 식각하여 상기 제2콘택홀(48) 내에 상변화막 패턴(49)을 형성한다. 여기서, 상기 상변화막은 GST막으로 이루어지며, 이때, 상기 GST막으로는 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용한다. Subsequently, as shown in FIG. 4G, after forming a phase change film (not shown) on the fourth insulating film 47 to fill the second contact hole 48, the fourth insulating film 47 is formed. The phase change layer is etched until it is exposed to form a phase change layer pattern 49 in the second contact hole 48. Here, the phase change film is made of a GST film. At this time, any one of the GeSb2Te4 film and the Ge2Sb2Te5 film is used as the GST film.

한편, 상기 상변화막 패턴(49)은 상기 제2콘택홀(48)을 매립하도록 형성된 것이므로, 상기 제2콘택홀(48)의 직경과 동일한 직경, 즉, 0.1㎛ 이하의 작은 크기의 직경을 갖게된다. On the other hand, since the phase change film pattern 49 is formed to fill the second contact hole 48, the diameter of the second contact hole 48 is the same as the diameter of the second contact hole 48, that is, a diameter of a small size of 0.1 μm or less. Will have

이어, 도 4h에 도시된 바와 같이, 상기 상변화막 패턴(49)을 포함한 상기 제4절연막(47) 상에 상부전극용 도전막(미도시)을 형성한다. 그런 후, 상기 상부전극용 도전막을 선택적으로 식각하여 상기 제4절연막(47) 상에 상기 상변화막 패턴(49)과 연결되도록 상부전극(50)을 형성한다. 여기서, 상기 상부전극용 도전막은 폴리실리콘 계열 및 금속 계열 중 어느 하나의 물질로 이루어진다. 그리고, 상기 상변화막 패턴(49)의 상하부면에는 상기 상부전극(50), 하부전극(44a)과의 접촉부(A)가 형성되며, 상기 하부전극(44a)과 상기 상부전극(50)간에 전류가 흐르게 되면 상기 하부전극(44a)과 상기 상변화막 패턴(49)간의 접촉면에서 상기 상변화막 패턴(49)의 상변화가 일어난다. 여기서, 상기 상변화막 패턴(49)과 그 상하부면에 각각 존재하는 상기 상부전극(50), 하부전극(44a)과의 접촉면적은 상기 상변화막 패턴(49)의 직경과 비례하는데, 상기 상변화막 패턴(49)은 0.1㎛ 이하의 작은 크기의 직경을 갖으므로, 상기 상변화막 패턴(49)과 그 하부면에 존재하는 상기 하부전 극(44a)간의 접촉면도 그만큼 좁은 넓이를 갖게 된다. Subsequently, as shown in FIG. 4H, an upper electrode conductive film (not shown) is formed on the fourth insulating film 47 including the phase change film pattern 49. Thereafter, the upper electrode conductive layer is selectively etched to form the upper electrode 50 on the fourth insulating layer 47 so as to be connected to the phase change layer pattern 49. Here, the conductive film for the upper electrode is made of any one of polysilicon-based and metal-based. In addition, contact portions A of the upper electrode 50 and the lower electrode 44a are formed on upper and lower surfaces of the phase change layer pattern 49, and between the lower electrode 44a and the upper electrode 50. When a current flows, a phase change of the phase change layer pattern 49 occurs at a contact surface between the lower electrode 44a and the phase change layer pattern 49. Here, the contact area between the phase change film pattern 49 and the upper electrode 50 and the lower electrode 44a respectively present on the upper and lower surfaces thereof is proportional to the diameter of the phase change film pattern 49. Since the phase change film pattern 49 has a small diameter of 0.1 μm or less, the contact surface between the phase change film pattern 49 and the lower electrode 44a present on the bottom surface thereof has a narrow width. do.

따라서, 상기 상변화막 패턴(49)의 상변화에 필요한 전류량을 낮출 수 있으며, 상변화 기억 소자의 구동 스피드 능력을 향상시킬 수 있다.Therefore, the amount of current required for the phase change of the phase change film pattern 49 can be lowered, and the driving speed capability of the phase change memory element can be improved.

이상에서와 같이, 본 발명은 상변화막과 상, 하부전극간의 접촉면적을 감소시키도록 0.1㎛ 이하의 작은 크기의 직경을 갖는 상변화막 패턴을 상부전극과 하부전극 사이에 배치한다. 즉, 상기 상변화막 패턴과 상기 상, 하부전극간의 접촉면은 그 직경이 0.1㎛ 이하의 작은 크기를 갖게 되므로, 상기 접촉면의 면적도 그만큼 작게 할 수가 있다. As described above, according to the present invention, a phase change layer pattern having a diameter of less than 0.1 μm is disposed between the upper electrode and the lower electrode so as to reduce the contact area between the phase change layer and the upper and lower electrodes. That is, since the contact surface between the phase change film pattern and the upper and lower electrodes has a small size of 0.1 µm or less in diameter, the area of the contact surface can be made smaller.

따라서, 본 발명은 상변화막의 상변화(phase change)에 필요한 전류량을 낮출 수 있음은 물론, 상변화 기억 소자의 구동 스피드(speed) 능력을 향상시킬 수 있다. Therefore, the present invention can lower the amount of current required for the phase change of the phase change film, as well as improve the driving speed capability of the phase change memory element.

Claims (7)

삭제delete 삭제delete 삭제delete 소정의 하부구조를 포함하는 반도체 기판 상에 기판의 소정 부분을 노출시키는 제1콘택홀을 가진 제1절연막을 형성하는 단계;Forming a first insulating film having a first contact hole exposing a predetermined portion of the substrate on a semiconductor substrate including a predetermined substructure; 상기 제1콘택홀을 도전막으로 매립시켜 하부전극콘택을 형성하는 단계;Filling the first contact hole with a conductive film to form a lower electrode contact; 상기 하부전극콘택을 포함한 상기 제1절연막 상에 하부전극용 도전막을 형성하는 단계;Forming a conductive film for a lower electrode on the first insulating layer including the lower electrode contact; 상기 하부전극용 도전막 상에 식각률이 서로 다른 제2절연막 및 제3절연막을 차례로 형성하는 단계;Sequentially forming a second insulating layer and a third insulating layer having different etching rates on the lower electrode conductive layer; 상기 제3절연막, 제2절연막 및 하부전극용 도전막을 선택적으로 식각하여 상기 하부전극콘택과 연결되는 하부전극을 형성하는 단계;Selectively etching the third insulating layer, the second insulating layer, and the conductive layer for the lower electrode to form a lower electrode connected to the lower electrode contact; 상기 식각후 잔류된 제2절연막을 선택적으로 식각하여 제2절연막 패턴을 형성하는 단계;Selectively etching the second insulating layer remaining after the etching to form a second insulating layer pattern; 상기 제2절연막 패턴이 형성된 기판 결과물의 전면에 제4절연막을 형성하는 단계;Forming a fourth insulating layer on the entire surface of the substrate product on which the second insulating pattern is formed; 상기 제2절연막 패턴이 노출될 때까지 상기 제3절연막 및 제4절연막을 씨엠피하는 단계;CMPing the third and fourth insulating films until the second insulating pattern is exposed; 상기 노출된 제2절연막 패턴을 선택적으로 제거하여 상기 하부전극의 일부분을 노출시키는 제2콘택홀을 형성하는 단계;Selectively removing the exposed second insulating layer pattern to form a second contact hole exposing a portion of the lower electrode; 상기 제2콘택홀을 매립하는 상변화막 패턴을 형성하는 단계; 및Forming a phase change layer pattern filling the second contact hole; And 상기 상변화막 패턴과 연결되도록 상기 제4절연막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.And forming an upper electrode on the fourth insulating layer to be connected to the phase change layer pattern. 삭제delete 제 4 항에 있어서, 상기 제2절연막은 HDP, USG, SOG, TEOS, BPSG, PSG 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어지는 것을 특징으로 하는 상변화 기억 소자의 제조방법.5. The method of claim 4, wherein the second insulating film is one selected from the group consisting of HDP, USG, SOG, TEOS, BPSG, PSG, and HLD oxide films. 제 4 항에 있어서, 상기 제2절연막 패턴을 형성하는 단계는, 상기 식각후 잔류된 제2절연막을 0.1㎛ 이하의 직경을 갖도록 습식 식각하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.The method of claim 4, wherein the forming of the second insulating layer pattern comprises wet etching the second insulating layer remaining after the etching to have a diameter of 0.1 μm or less.
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Cited By (1)

* Cited by examiner, † Cited by third party
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US10056431B2 (en) 2016-12-07 2018-08-21 Samsung Electronics Co., Ltd. Variable resistance memory device

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100749740B1 (en) 2006-08-01 2007-08-17 삼성전자주식회사 Phase-change memory device and method of manufacturing the same
KR100861296B1 (en) * 2006-09-27 2008-10-01 주식회사 하이닉스반도체 PRAM device having confined cell structure and method of manufacuring the same
KR100829601B1 (en) 2006-09-27 2008-05-14 삼성전자주식회사 Chalcogenide compound target, method of forming the chalcogenide compound target and method for manufacturing a phase-change memory device
KR20080050098A (en) 2006-12-01 2008-06-05 주식회사 하이닉스반도체 Method of manufacturing phase change ram device
US8097870B2 (en) * 2008-11-05 2012-01-17 Seagate Technology Llc Memory cell with alignment structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040047272A (en) * 2002-11-29 2004-06-05 삼성전자주식회사 Phase changing type semiconductor memory device
KR20060001090A (en) * 2004-06-30 2006-01-06 주식회사 하이닉스반도체 Phase-change memory device and method for manufacturing the same
KR100650753B1 (en) 2005-06-10 2006-11-27 주식회사 하이닉스반도체 Phase change ram device and method of manufacturing the same
KR100728982B1 (en) 2006-04-14 2007-06-15 주식회사 하이닉스반도체 Phase change ram device and method of manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040047272A (en) * 2002-11-29 2004-06-05 삼성전자주식회사 Phase changing type semiconductor memory device
KR20060001090A (en) * 2004-06-30 2006-01-06 주식회사 하이닉스반도체 Phase-change memory device and method for manufacturing the same
KR100650753B1 (en) 2005-06-10 2006-11-27 주식회사 하이닉스반도체 Phase change ram device and method of manufacturing the same
KR100728982B1 (en) 2006-04-14 2007-06-15 주식회사 하이닉스반도체 Phase change ram device and method of manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10056431B2 (en) 2016-12-07 2018-08-21 Samsung Electronics Co., Ltd. Variable resistance memory device

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