KR20060002132A - Phase-change random access memory device and method for manufacturing the same - Google Patents

Phase-change random access memory device and method for manufacturing the same Download PDF

Info

Publication number
KR20060002132A
KR20060002132A KR1020040051053A KR20040051053A KR20060002132A KR 20060002132 A KR20060002132 A KR 20060002132A KR 1020040051053 A KR1020040051053 A KR 1020040051053A KR 20040051053 A KR20040051053 A KR 20040051053A KR 20060002132 A KR20060002132 A KR 20060002132A
Authority
KR
South Korea
Prior art keywords
phase change
insulating film
contact
lower electrode
spacer
Prior art date
Application number
KR1020040051053A
Other languages
Korean (ko)
Other versions
KR101026476B1 (en
Inventor
장헌용
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR20040051053A priority Critical patent/KR101026476B1/en
Publication of KR20060002132A publication Critical patent/KR20060002132A/en
Application granted granted Critical
Publication of KR101026476B1 publication Critical patent/KR101026476B1/en

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L45/00Solid state devices adapted for rectifying, amplifying, oscillating or switching without a potential-jump barrier or surface barrier, e.g. dielectric triodes; Ovshinsky-effect devices; Processes or apparatus peculiar to the manufacture or treatment thereof or of parts thereof
    • H01L45/04Bistable or multistable switching devices, e.g. for resistance switching non-volatile memory
    • H01L45/12Details
    • H01L45/122Device geometry
    • H01L45/1233Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L45/00Solid state devices adapted for rectifying, amplifying, oscillating or switching without a potential-jump barrier or surface barrier, e.g. dielectric triodes; Ovshinsky-effect devices; Processes or apparatus peculiar to the manufacture or treatment thereof or of parts thereof
    • H01L45/04Bistable or multistable switching devices, e.g. for resistance switching non-volatile memory
    • H01L45/14Selection of switching materials
    • H01L45/141Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H01L45/144Tellurides, e.g. GeSbTe
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L45/00Solid state devices adapted for rectifying, amplifying, oscillating or switching without a potential-jump barrier or surface barrier, e.g. dielectric triodes; Ovshinsky-effect devices; Processes or apparatus peculiar to the manufacture or treatment thereof or of parts thereof
    • H01L45/04Bistable or multistable switching devices, e.g. for resistance switching non-volatile memory
    • H01L45/16Manufacturing
    • H01L45/1666Patterning of the switching material
    • H01L45/1691Patterning process specially adapted for achieving sub-lithographic dimensions, e.g. using spacers

Abstract

본 발명은 하부전극콘택(Bottom Electrode Contact)과 상변화막간의 접촉면적을 감소시켜 상변화막의 상변화(Phase Change)에 필요한 전류량을 감소시킬 수 있는 상변화 기억 소자 및 그 제조방법을 개시한다. The present invention discloses a phase change memory device and a method of manufacturing the same capable of reducing the amount of current required for a phase-change film, a phase change (Phase Change) reduces the contact area between the phase change and the bottom electrode contact (Bottom Electrode Contact) interlude. 개시된 본 발명의 상변화 기억 소자는 소정의 하부구조가 구비된 반도체 기판 상에 형성되며 기판의 일부위를 노출시키는 제 1콘택홀을 가진 제 1절연막과, 제 1콘택홀을 매립시키는 하부전극 콘택과, 하부전극 콘택을 포함한 제 1절연막 위에 형성되며 적어도 상기 하부전극 콘택의 일부위를 노출시키는 제 2절연막과, 제 2절연막 상에 형성되어 하부전극 콘택과 대응되는 양측부위에 각각 배열된 상부전극과, 상부전극의 양측벽을 덮는 제 1스페이서와, 상기 결과물 상에 형성되어 2절연막의 노출된 부위를 매립시켜 상기 하부전극 콘택과 접촉되는 상변화막 패턴을 포함하여 구성된다. The phase change memory element of the invention as set forth are formed on the semiconductor substrate with a given infrastructure and the lower electrode contact to buried with the first insulating film having a first contact hole for exposing the upper portion of the substrate, a first contact hole, and, is the formed on the first insulating film including the lower electrode contact the second insulating film, the a is formed on the second insulating layer each arranged on both sides of portion corresponding to the lower electrode contacts the upper electrode to at least expose a portion above the lower electrode contact and, the first spacer and covering the both side walls of the upper electrode, is formed on the resultant product to fill the exposed area of ​​the second insulating film comprises a phase-change film pattern is in contact with the lower electrode contact.
이상에서와 같이, 본 발명은 스페이서 구조를 이용하여 상변화막 패턴은 하부전극 콘택 간의 접촉면적을 100nm이하로 감소시킴으로써, 상변화막 패턴의 상변화에 필요한 전류량, 즉, 상변화 기억 소자의 프로그램 동작에 필요한 전류량를 감소시킬 수 있다. As described above, the present invention by reducing the contact area between the phase change layer pattern is the bottom electrode contacts with a spacer structure to less than 100nm, the amount of current required for the phase change of the phase change layer pattern, i.e., the phase change memory element program It can be reduced jeonryuryangreul required for the operation.

Description

상변화 기억 소자 및 그 제조방법{PHASE-CHANGE RANDOM ACCESS MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME} The phase change memory device and a method of manufacturing {PHASE-CHANGE RANDOM ACCESS MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}

도 1은 상변화 기억 소자를 프로그램 및 소거시키는 방법을 설명하기 위한 그래프. Figure 1 is a graph for explaining how to program and erase a phase change storage element.

도 2는 종래의 상변화 기억 소자를 설명하기 위한 단면도. Figure 2 is a cross-sectional view of a conventional phase change memory element.

도 3은 본 발명의 일 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도. Figure 3 is a cross-sectional view of a phase change memory device according to an embodiment of the present invention.

도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도. Figure 4a-4f are process-specific cross-sectional views illustrating a method of manufacturing a phase change memory device according to an embodiment of the present invention.

도 5는 본 발명의 다른 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도. 5 is a cross-sectional view of a phase change memory device according to another embodiment of the present invention.

도 6a 내지 도 6g는 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도. Figures 6a through 6g are process-specific cross-sectional views illustrating a method of manufacturing a phase change memory device according to another embodiment of the present invention.

본 발명은 반도체 기억 소자 및 그 제조방법에 관한 것으로, 보다 상세하게 는, 하부전극 콘택(Bottom Electrode Contact)과 상변화막 간의 접촉면적을 감소시켜 상변화막의 상변화(Phase Change)에 필요한 전류량을 감소시키는 상변화 기억 소자 및 그 제조방법에 관한 것이다. The present invention is the amount of current necessary for the semiconductor memory device and relates to a manufacturing method and, more particularly, the bottom electrode contact (Bottom Electrode Contact) and by reducing the contact area between the phase change layer phase-change film, a phase change (Phase Change) It relates to a phase change memory device and a method of manufacturing the same that reduces.

반도체 기억 소자는 디램(Dynamic Random Access Memory : DRAM) 및 에스램(Static Random Access Memory : SRAM)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성이면서 데이터의 입ㆍ출력이 빠른 램(RAM) 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입ㆍ출력이 느린 롬(Read Only Memory : ROM) 제품으로 크게 구분할 수 있다. The semiconductor memory device is a DRAM (Dynamic Random Access Memory: DRAM) and S-RAM (Static Random Access Memory: SRAM) ll-volatile, yet the data input and output of a fast random access memory (RAM) of the data loss over time, with the product and , once you enter the data can maintain its state ROM, but the input and output of data slow: may be identified by (Read Only Memory ROM) product. 이와 같은 전형적인 기억 소자들은 저장된 전하 유무에 따라 논리 '0' 또는 논리 '1'을 나타낸다. In typical memory devices, such represent the logic "0" or logic "1" in accordance with the stored charge or not.

여기서, 휘발성 기억 소자인 디램(DRAM)은 주기적인 리프레쉬(Refresh) 동작이 필요하기 때문에 높은 전하저장 능력이 요구되며, 이로 인해 캐패시터(Capacitor) 전극의 표면적을 증가시키기 위해 많은 노력이 시도되고 있다. Here, the dynamic random access memory (DRAM) volatile storage element is a high charge storage capacity required due to the need for periodic refresh (Refresh) operation, whereby there is a lot of effort is attempted to increase the capacitor (Capacitor) surface area of ​​the electrode. 하지만 캐패시터 전극의 표면적 증가는 디램 소자의 집적도 증가를 어렵게 한다. However, increasing the surface area of ​​the capacitor electrode is difficult to increase the degree of integration of the DRAM device.

한편, 불휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, EEPROM(Elecrtically Erasable and Programmable ROM)과 같이 전기적으로 입ㆍ출력이 가능한 플래쉬 기억(Flash Memory) 소자에 대한 수요가 늘고 있다. On the other hand, the non-volatile memory device may gatneunde almost indefinite storage capacity, increasing demand for the EEPROM (Elecrtically Erasable and Programmable ROM) electrically flash memory (Flash Memory) is input and output as possible, such as devices.

이러한 플래쉬 기억 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트(Floating Gate)를 구비하는 수직 적층형 게이트 구조를 갖는다. The flash memory cell generally has a vertically stacked gate structure having a floating gate (Floating Gate) formed on the silicon substrate. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 유전막과, 상기 플로팅 게이트의 상부 또는 주변에 형성된 컨트롤 게이트(Control Gate)를 포함하며, 상기 플래쉬 기억 셀의 데이타를 기입 또는 소거하는 원리는 상기 터널 산화막을 통하여 전하들을 터널링(Tunneling)시키는 방법을 사용한다. A multi-layer gate structure is typically one or more of the tunnel oxide film or a dielectric film, and includes a control gate (Control Gate) formed in the top or the vicinity of the floating gate, the principle of write or erase the data in the flash memory cell is the tunnel oxide film through use a method of tunneling (tunneling) charges. 이때, 전원 전압에 비하여 높은 동작 전압이 요구된다. At this time, a high operating voltage is required in comparison to the supply voltage. 이로 인하여, 상기 플래쉬 기억 소자들은 기입 및 소거 동작에 필요한 전압을 형성하기 위하여 승압 회로가 요구된다. Due to this, the flash memory devices are a step-up circuit is required to form the voltages necessary for the write and erase operations.

따라서 비휘발성 특성 및 임의 접근이 가능하고, 소자의 집적도도 증가시키면서 구조가 간단한 새로운 기억 소자를 개발하기 위한 많은 노력이 있었으며, 이에 따라 나타난 대표적인 것이 상변화 기억 소자(Phase-Change Random Access Memory ; PRAM)이다. Therefore, the non-volatile characteristics, and random access is possible, and while the degree of integration of devices increases, too, had a lot of effort to develop a new storage device the structure simple, and thus leading to a phase change memory element (Phase-Change Random Access Memory appears along; PRAM )to be.

상변화 기억 소자는 상변화막으로서 칼코게나이드(Chalcogenide)막을 널리 사용한다. The phase change memory devices are widely used chalcogenide (Chalcogenide) film as a phase change film. 이때, 상기 칼코게나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)을 함유하는 화합물막(이하, 'GST막' 이라 함)으로서, 상기 GST막은 제공되는 전류, 즉, 주울 열(Joule Heat)에 따라서 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 가역적인 상변화(Phase Change)를 일으킨다. At this time, the chalcogenide film of germanium (Ge), styryl emptying (Sb) and telru Solarium as a compound film (hereinafter referred to as "GST layer ') containing (Te), the GST film provided current, i.e., joule heat (Joule heat) produces an amorphous (Amorphouse) and the crystalline state (crystalline) (phase change) reversible phase change between states according to the.

도 1은 상변화 기억 소자를 프로그램 및 소거시키는 방법을 설명하기 위한 그래프로서, 가로축은 시간을 나타내고, 세로축은 상변화막에 가해지는 온도를 나타낸다. 1 is a graph for explaining how to program and erase the phase change memory element, the horizontal axis represents time and the vertical axis represents the temperature applied to the phase change layer.

도 1에 도시된 바와 같이, 상변화막을 용융온도(Melting Temperature; Tm)보다 높은 온도에서 짧은시간(제1동작구간; t 1 ) 동안 가열한 후에 빠른 속도로 냉각시 키면(Quenching) 상변화막은 비정질 상태(Amorphous State)로 변한다(곡선 'A' 참조). 1, the phase-change film melt temperature (Melting Temperature; Tm) less time at higher temperatures; when cooled rapidly after heating for (the first operation period t 1) kimyeon (Quenching) a phase change film amorphous state changes to a (amorphous state) (see curve 'a'). 이에 반하여, 상기 상변화막을 용융온도(Tm)보다 낮고 결정화 온도(Crystallization Temperature; Tc) 보다 높은 온도에서 제1동작구간(t 1 ) 보다 긴시간(제2동작구간; t 2 ) 동안 가열한 후에 냉각시키면, 상변화막은 결정 상태(Crystalline State)로 변한다(곡선 'B' 참조). On the other hand, the phase-change film is a melting temperature (Tm), crystallization temperature lower than that after heating for;; (t 2 the second operation period), the first operation period (t 1), a longer period of time at a temperature above (Crystallization Temperature Tc) Upon cooling, resulting in change of a phase change film is a crystalline state (Crystalline state) (see curve 'B').

여기서, 비정질 상태를 갖는 상변화막의 비저항(Resistivity)은 결정질 상태를 갖는 상변화막의 비저항보다 높다. Here, the phase-change film in an amorphous state having a specific resistance (Resistivity) is higher than the phase-change layer having a specific resistance crystalline state. 따라서, 읽기 모드에서 상기 상변화막을 통하여 흐르는 전류를 감지(Detection)함으로써, 상기 상변화 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별할 수 있다. Therefore, it is possible to determine whether or not by sensing (Detection) the current through the phase-change film, and the information stored in the phase change memory cell, a logic '1' or a logic '0' on the reading mode.

상술한 바와 같이 상변화막의 상변화를 위해서는 주울 열(Joule Heat)이 필요하다. For the phase-change film, a phase change as described above it is required Joule heat (Joule Heat). 통상적인 상변화 기억 소자에 있어서, 상변화막과 접촉하는 면적을 통해 높은 밀도의 전류를 흘려보내면, 상변화막 접촉면의 결정 상태가 변하며, 상기 접촉면이 작으면 작을 수록 상변화 물질의 상태를 변화시키는데 필요한 전류 밀도는 작아진다. In a typical phase change memory device, send flow of high density current through the area in contact with the phase-change film, the crystal state of the phase change film contact surface varies, changing the state of the phase change material The smaller the contact surface is less current density is required to become small.

도 2는 종래기술에 따른 상변화 기억 소자를 설명하기 위한 공정단면도이다. Figure 2 is a sectional view for explaining a phase change memory element according to the prior art.

종래기술에 따른 상변화 기억 소자는, 도 2에 도시된 바와 같이, 소정의 하부구조를 가진 반도체 기판(1) 상에 형성된 하부전극(Bottom Electrode)(3)과, 상기 하부전극(3)을 포함한 기판 상에 형성되어 상기 하부전극(3)의 일부를 노출시키는 제 1콘택홀을 가진 제 1절연막과, 상기 제 1콘택홀을 매립시켜 하부전극과 연결 되는 하부전극 콘택(Bottom Electrode Contact)과, 상기 하부전극 콘택 및 제 1절연막 상에 형성되어 하부전극 콘택을 노출시키는 제 2콘택홀을 가진 제 2절연막과, 제 2콘택홀을 매립시키는 상변화막 패턴과, 제 2절연막 상에 형성되어 상변화막 패턴과 연결되는 상부전극(Top Electrode)을 포함하여 구성된다. As prior art the phase change memory device according to the art, shown in Figure 2, the lower electrode (Bottom Electrode) 3, and the lower electrode 3 formed on the semiconductor substrate (1) having a predetermined infrastructure is formed on the substrate including the first lower that the first insulating film having a contact hole, by filling the first contact hole connected to the lower electrode electrode contact exposing a portion of the lower electrode (3) (bottom electrode contact) and , it is formed on the first and second insulating film having a contact hole, the phase change layer pattern and the second insulating film to fill the second contact hole that is formed on the lower electrode contact and a first insulating film to expose the bottom electrode contact It is configured to include an upper electrode (top electrode) connected to a phase-change film pattern.

상술한 구성을 가진 종래 기술에 따른 상변화 기억 소자에서, 상기 하부전극(3) 및 상부전극(17) 사이에 전류가 흐르면, 상기 하부전극 콘택(9)과 상기 상변화막 패턴(15)의 접촉면(19)을 통하는 전류 세기(즉, 열)에 따라 상기 접촉면(19)의 상변화막 패턴의 결정 상태가 변한다. In the phase change memory element according to the related art having the above structure, the lower electrode 3 and the upper electrode 17 flows in a current between the lower electrode contact 9 and the phase-change film pattern 15 depending on the contact surface (19) a current intensity (i. e., heat) through the change the crystalline state of the phase change layer pattern of the contact surface (19). 이때, 상변화막 패턴의 상태를 변화시키기 위해서 필요한 열은 상변화막 패턴(15)과 하부전극 콘택(9)의 접촉면(19)에 직접적인 영향을 받는다. At this time, the heat necessary to change the state of the phase change layer pattern are directly affected in the contact surface 19 of the phase change layer pattern 15 and the bottom electrode contact (9). 따라서 상기 상변화막 패턴(15)과 하부전극 콘택(9)간의 접촉면적은 가능한 작아야 한다. Therefore, the contact area between the phase change layer pattern 15 and the bottom electrode contact (9) should be as small as possible.

그러나, 이와 같은 종래의 상변화 기억 소자에서는, 하부전극 콘택을 통해서 하부전극과 상변화막 패턴이 연결되기 때문에, 상기 상변화막 패턴과 하부전극 콘택 간의 접촉면적이 전적으로 콘택홀에 대한 사진 공정 한계에 제한을 받게 되어서 접촉면적을 감소시키는 데에 어려움이 따른다. However, such the conventional phase change memory element, since the lower electrode and the phase change through the lower electrode contact layer pattern is connected, the photolithography process limits for the phase-change film pattern and the area of ​​contact between the lower electrode contacts entirely contact hole to be subject to restrictions shall be difficulty in reducing the contact area. 이에, 상변화에 필요한 전류량이 커지는 문제점이 발생된다. Thus, the problem of enlarging the amount of current required for the phase change occurs.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 스페이서 구조를 이용하여 하부전극 콘택과 상변화막 패턴 간의 접촉면적을 100nm이하로 감소시켜 상변화막 패턴의 상변화(Phase Change)에 필요한 전류량을 감소시 킬 수 있는 상변화 기억 소자 및 그 제조방법을 제공함에 그 목적이 있다. Accordingly, the present invention is the as the phase change of the phase change layer pattern using the spacer structure to reduce the lower electrode contact and the contact area between the phase change layer pattern to less than 100nm (Phase Change) made in view of the above problems to to provide a phase change memory device and a method of manufacturing the same that can reduce the amount of current required during the Kiel it is an object.

상기와 같은 목적을 달성하기 위한 본 발명의 상변화 기억 소자는 소정의 하부구조가 구비된 반도체 기판 상에 형성되며 기판의 일부위를 노출시키는 제 1콘택홀을 가진 제 1절연막과,제 1콘택홀을 매립시키는 하부전극 콘택과, 하부전극 콘택을 포함한 제 1절연막 위에 형성되며 적어도 상기 하부전극 콘택의 일부위를 노출시키는 제 2절연막과, 제 2절연막 상에 형성되어 하부전극 콘택과 대응되는 양측부위에 각각 배열된 상부전극과, 상부전극의 양측벽을 덮는 제 1스페이서와, 상기 결과물 상에 형성되어 2절연막의 노출된 부위를 매립시켜 상기 하부전극 콘택과 접촉되는 상변화막 패턴을 포함하여 구성되는 것을 특징으로 한다. The phase change memory device of the present invention for achieving the above object is formed on a semiconductor substrate with a given infrastructure and a first insulating film having a first contact hole for exposing the upper portion of the substrate, the first contact two sides which are formed on the first insulating layer including the lower electrode contacts and lower electrode contacts to fill the hole formed on the second insulating film, a second insulating film to at least expose a portion above the lower electrode contacts corresponding to the lower electrode contact each arranged on a part the upper electrode and a first spacer which covers the side walls of the upper electrode, and is formed on the resultant product to fill the exposed area of ​​the second insulating film comprises a phase-change film pattern in contact with the lower electrode contact characterized in that the configuration.

상기 제 2절연막 상에 형성되어 상기 상부전극의 상면을 노출시키면서 상기 제 1스페이서를 포함한 상부전극의 측면을 애워싸되, 상기 하부전극 콘택을 노출시키는 제 3절연막을 더 포함한다. The second is formed on the second insulating film ssadoe while exposing the upper surface of the upper electrode aewo the side of the upper electrode including the first spacer and further includes a third insulating film to expose the bottom electrode contact.

상기 제 1스페이서 및 노출된 제 2절연막의 측면에 제 2스페이서를 더 포함한다. Further it includes a second spacer on a side surface of the second insulating film and exposing the first spacer.

상기 제 1스페이서는 질화막 재질이, 상기 제 2스페이서는 산화막 재질이 이용된다. The first spacer is a nitride material, wherein the second spacer is an oxide film material is used.

상기 하부전극 콘택을 포함한 제 1절연막과 제 2절연막 사이에는 상기 하부전극 콘택과 연결되는 하부전극이 개재된다. Between the lower electrode and the first insulating film including the contact, the second insulating film are sandwiched a lower electrode connected to the lower electrode contacts.

상기 상변화막 패턴은 상기 제 1스페이서에 의해 상기 하부전극 콘택과 0.1 ㎛ 이하로 접촉된다. The phase change layer pattern is contacted by the first spacer to be below the lower electrode contact and 0.1 ㎛.

상기 상변화막 패턴은 GST막으로 이루어지며, GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용한다. The phase change layer pattern is formed of a GST film, use any one of a film and GeSb2Te4 Ge2Sb2Te5 film.

한편, 본 발명의 상변화 기억 소자의 제조방법은 소정의 하부구조가 구비된 반도체 기판 상에 제 1절연막을 형성하고 나서 제 1절연막을 식각하여 상기 기판의 일부위를 노출시키는 제 1콘택홀을 형성하는 단계와, 제 1콘택홀을 매립시키는 하부전극 콘택을 형성하는 단계와, 하부전극을 포함한 기판 상에 제 2절연막을 형성하는 단계와, 제 2절연막 상의 상기 하부전극 콘택과 대응되는 양측부위에 각각 상부전극을 형성하는 단계와, 상부전극의 양측벽에 제 1스페이서를 형성하는 단계와, 제 1스페이서를 포함한 상부전극을 마스크로 하여 제 2절연막을 식각하여 적어도 상기 하부전극 콘택의 일부위를 노출시키는 단계와, 2절연막의 노출된 부위를 매립시켜 하부전극 콘택과 접촉되는 상변화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다. On the other hand, the first contact hole to the method of manufacturing a phase change memory device of the present invention after forming a first insulating film on a semiconductor substrate with a given infrastructure etching the first insulating film to expose a portion above the substrate formed step, a first contact corresponding to the step of forming the lower electrode contact to fill the hole, and forming a second insulating film on the substrate including the lower electrode, and the lower electrode contact on the second insulating film to both side portions and forming an upper electrode, respectively, a part of forming a first spacer on both side walls of the upper electrode and a first and by a top electrode including a spacer as a mask, etching the second insulating film, at least the lower electrode contact above and exposing, is characterized in that it comprises a step of embedding the exposed surfaces of the second insulating film to form a phase change layer pattern in contact with the lower electrode contact.

상기 하부전극 콘택 형성공정과 제 2절연막 형성 공정 사이에 상기 제 1절연막 상에 상기 하부전극 콘택과 연결되는 하부전극용 도전막을 형성하는 단계를 추가한다. Add the step of forming a contact between the lower electrode forming process and the second insulating film forming step on the first insulating film a conductive film for the lower electrode is connected to the lower electrode contacts.

상기 제 2절연막을 식각하는 공정과 상기 상변화막 패턴을 형성하는 공정 사이에 제 1스페이서 및 노출된 제 2절연막의 측면에 제 2스페이서를 형성하는 단계를 더 추가한다. Further adding a step of forming a second spacer on the side of said first spacer and the exposed between the step of forming the step and the phase change layer pattern for etching the second insulating film a second insulating film.

상기 제 1스페이서는 질화막을 이용하고, 제 2스페이서는 산화막을 이용한 다. The first spacer is used a nitride film, and the second spacers by using an oxide film.

상기 상변화막 패턴은 상기 제 1스페이서에 의해 상기 하부전극 콘택과 0.1㎛ 이하로 접촉한다. The phase change layer pattern may be contacted by the first spacer below 0.1㎛ from the lower electrode contact.

상기 제 2절연막을 식각하는 공정과 상기 상변화막 패턴을 형성하는 공정 사이에 상기 식각 후 잔류된 제 2절연막을 포함한 기판 상에 제 3절연막을 형성하는 단계와, 제 3절연막을 식각하여 상기 상부전극의 상면을 노출시키면서 상기 제 1스페이서를 포함한 상부전극의 측면을 애워싸되, 상기 하부전극 콘택을 노출시키는 단계를 더 추가한다. And forming a third insulating film on the substrate including the second insulating layer remaining after the etch between the step of forming the step and the phase change layer pattern for etching the second insulating film, the upper by etching the third insulating film while exposing the upper surface of the electrode ssadoe aewo the side of the upper electrode including the first spacer, and further add the step of exposing the lower electrode contact.

(실시예) (Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다. Hereinafter to be described in more detail a preferred embodiment of the present invention on the basis of the accompanying drawings.

도 3은 본 발명의 일 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다. Figure 3 is a cross-sectional view of a phase change memory device according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 상변화 기억 소자는, 도 3에 도시된 바와 같이, 소정의 하부구조가 구비된 반도체 기판(30) 상에 형성되며 기판의 일부위를 노출시키는 제 1콘택홀(h3)을 가진 제 1절연막(32)과, 제 1콘택홀(h3)을 매립시키는 하부전극 콘택(34)과, 하부전극 콘택(34)을 포함한 제 1절연막 위에 형성되며 적어도 하부전극 콘택(34)과 대응된 일부위를 노출시키는 제 2절연막(36)과, 제 2절연막 (36)상의 하부전극 콘택(34)과 대응되는 양측부위에 각각 배열된 상부전극(38a)과, 상부전극(38a)의 양측벽을 덮는 제 1스페이서(42)와, 제 2절연막(36) 상에 형성되 어 상부전극(38a)의 상면을 노출시키면서 제 1스페이서(42)를 포함한 상부전극(38a)의 측면을 애워싸되 하부전극 콘택(34)을 노출시키는 제 3절연막(46)과, 제 3절연막(46)과 제 2절연막(36)의 노출된 부위를 매립 A first contact hole for a phase change memory device according to an embodiment of the present invention, as shown in FIG. 3, is formed on a predetermined semiconductor substrate 30 is provided with a lower structure exposes the upper portion of the substrate ( h3) a first insulation film 32 and the first formed on the first insulating layer including the contact hole (h3) lower electrode contact 34 and lower electrode contacts (34) for embedding at least a bottom electrode contact (34 with ), the second insulating film 36 and the second insulating film 36, the lower electrode contact 34 and the upper electrode (38a) each arranged on both side portions corresponding to the upper electrode (38a on exposing a portion above the corresponding and ) and on both sides of the first spacer (42 covering the walls), the side of the upper electrode (38a) control formed on the second insulating film 36 while exposing a top surface of the upper electrode (38a) including a first spacer (42) aewo ssadoe lower electrode contact 34 is embedded in the exposed portion of the third insulating film 46 and a third insulating film 46 and the second insulating film 36 to expose 켜 하부전극 콘택(34)과 접촉되는 상변화막 패턴(48)을 포함하여 구성된다. Is configured to include the contact on the lower electrode 34. The phase change layer pattern 48 is in contact with.

상기 상변화막 패턴(48)은 GST막으로 이루어지며, 구체적으로 예를들면 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용하여 형성된다. The phase change layer pattern 48 is made of a GST layer is formed by, for example, by specifically using either a GeSb2Te4 layer and Ge2Sb2Te5 film.

도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다. Figure 4a-4f are a step by a cross-sectional view for explaining the manufacturing method of the memory element changes according to one embodiment of the present invention.

상기 구성을 가진 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조방법은, 도 4a에 도시된 바와 같이, 소정의 하부구조가 구비된 반도체 기판(30) 상에 제 1절연막(32)을 형성하고 나서, 상기 제 1절연막(32)을 식각하여 상기 기판의 일부위를 노출시키는 제 1콘택홀(h3)을 형성한다. Method of manufacturing a phase change memory device according to an embodiment of the present invention having the above structure, as shown in Figure 4a, a first insulating film 32 on a semiconductor substrate 30 having a given infrastructure after forming, by etching the first insulating film 32 to form a first contact hole (h3) that exposes a portion above the substrate.

이어, 도 4b에 도시된 바와 같이, 상기 제 1콘택홀(h3)을 매립시키는 하부전극 콘택(34)을 형성한다. Next, as illustrated in Figure 4b, to form a lower electrode contact 34 to fill the first contact hole (h3). 이때, 상기 하부전극 콘택(34)은 다결정실리콘 계열 또는 금속 계열의 재질을 이용한다. In this case, the lower electrode contact 34 is used in the material of the polycrystalline silicon-based or metal-based. 그런 다음, 상기 하부전극 콘택(34)을 포함한 기판 상에 제 2절연막(36) 및 상부전극용 도전막(38)을 차례로 형성한다. Then, a second insulating film 36 and the upper electrode conductive layer (38) on the substrate including the lower electrode contact 34, in turn. 이때, 상기 제 2절연막(36)으로는 HDP, USG, SOG, PSG, BPSG, HLD 및 TEOS중 어느 하나를 이용한다. At this time, as the second insulating film 36 is used in any one of the HDP, USG, SOG, PSG, BPSG, HLD and TEOS. 또한, 상기 상부전극용 도전막(38)으로는, 하부전극 콘택과 동일 재질인, 다결정실리콘 계열 또는 금속 계열을 이용한다. Further, the upper electrode conductive layer (38) is used for the bottom electrode contact is made of the same material, a polycrystalline silicon-based or metal-based.

이후, 도 4c에 도시된 바와 같이, 상기 도전막 위에 감광막을 도포하고 노광 및 현상하여 상부전극영역을 덮는 감광막패턴(40)을 형성한 다음, 상기 감광막패턴(40)을 마스크로 하여 상기 도전막을 식각하여 하부전극 콘택(34)과 대응되는 제 2절연막(36)의 양측부위에 상부전극(38a)을 형성한다. Then, as illustrated in Figure 4c, coating a photosensitive film on the conductive film, and exposed and developed to form a photoresist pattern 40 covering the upper electrode area, and then, to the photosensitive pattern 40 as a mask, the conductive film etching to form the upper electrode (38a) on both side portions of the second insulating film 36 corresponding to the lower electrode contact 34. 이때, 상기 식각공정 시, 제 2절연막(36)은 식각베리어 역할을 한다. In this case, during the etching process, the second insulating film 36 serves as an etching barrier.

이어, 도 4d에 도시된 바와 같이, 상부전극(38a)을 포함한 기판 상에 질화막(미도시)을 증착하고 나서, 상기 질화막을 전면식각하여 상부전극(38a)의 측면에 절연 스페이서(42)를 형성한다. Next, the upper electrode (38a), the insulating spacer 42 on the side of the upper electrode (38a) and then depositing a nitride layer (not shown) on the substrate, by the front etching the nitride film including, as shown in Figure 4d forms. 이때, 상기 절연 스페이서(42) 간의 간격은 0.1㎛이하로 형성되도록 한다. The spacing between the insulating spacer 42 is formed so as 0.1㎛ below.

그런다음, 도 4e에 도시된 바와 같이, 상기 결과물 위에 제 3절연막(미도시)을 형성하고 나서, 상기 제 3절연막을 식각하여 상기 상부전극(38a)의 상면을 노출시키면서 상기 절연 스페이서(42)를 포함한 상부전극의 측면을 애워싸되, 상기 하부전극 콘택(34)과 대응된 부위를 노출시킨다. Then, as shown in FIG 4e, and then forming a third insulating film (not shown) over the resultant product, wherein while etching the third insulating film to expose the upper surface of the upper electrode (38a) of the insulating spacer 42 aewo to the side of the upper electrode including ssadoe, thereby exposing the portion corresponding to the lower electrode contact 34. 이후, 상기 제 3절연막, 절연 스페이서(42) 및 상부전극(38a)를 마스크로 제 2절연막을 식각하여 하부전극 콘택의 일부위를 노출시키는 제 2콘택홀(h4)을 형성한다. Then, to form a second contact hole (h4) that exposes a portion above the lower electrode contacts by etching the second insulating film a third insulating film, the insulating spacer 42 and the upper electrode (38a) as a mask.

이어, 도 4f에 도시된 바와 같이, 상기 제 2콘택홀(h4)을 포함한 기판 위에 상변화막(미도시) 및 하드마스크용 질화막(미도시)을 차례로 형성한 후, 감광막패턴(미도시) 등을 이용하여 상기 하드마스크용 질화막 및 상변화막을 차례로 식각하여 상기 제 2콘택홀(h4)을 매립시켜 하부전극 콘택(34)과 접촉되는 각각의 상변화막 패턴(48) 및 하드마스크(50)를 형성한다. Next, (not shown) of the second one and then, the photoresist pattern to form a contact hole (h4) the substrate phase change layer (not shown) and a nitride film (not shown) for the hard mask on, including turn, as shown in Figure 4f and the like to the hard mask nitride film and the phase change then etching film for the second contact hole (h4) a to the lower electrode contact 34 and each of the phase change layer pattern contacts 48 and the hard mask (50 buried ) to form. 이때, 상기 상변화막 패턴(48)은 절연 스페이서(42)에 의해 하부전극 콘택(34)과 0.1㎛ 이하로 접촉된다. In this case, the phase change layer pattern 48 is in contact with less than 0.1㎛ and the lower electrode contact 34 by the insulating spacers (42).

상기와 같은 공정을 통해 제조되는 본 발명의 일 실시예에 따른 상변화 기억 소자에서, 상기 상변화막 패턴은 절연 스페이서에 의해 상기 하부전극과 0.1㎛ 이하로 접촉하게 되고 상부전극과는 오버레이(overlay)형태로 접촉된다. In the phase change memory device according to an embodiment of the present invention is manufactured through the process described above, the phase-change film pattern is brought into contact with the lower electrode 0.1㎛ below by insulating spacers and the upper electrode are overlaid (overlay ) are contacted in the form. 이때, 상변화막 패턴의 상변화가 일어나는 부위는 하부전극 콘택과 접촉하고 있는 부분에 해당된다. At this time, the portion where the phase change of the phase change layer pattern occurs is available for the portion in contact with the lower electrode contact.

도 5는 본 발명의 다른 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다. Figure 5 is a cross-sectional view of a phase change memory device according to another embodiment of the present invention.

본 발명의 다른 실시예에 따른 상변화 기억 소자는, 도 5에 도시된 바와 같이, 소정의 하부구조가 구비된 반도체 기판(60) 상에 형성되며 기판의 일부위를 노출시키는 제 1콘택홀(h5)을 가진 제 1절연막(62)과, 제 1콘택홀(h5)을 매립시키는 하부전극 콘택(64)과, 상기 제 1절연막(62) 상에 형성되어 하부전극 콘택(64)과 연결되는 하부전극(66)과, 하부전극(66)을 포함한 제 1절연막 위에 형성되며 적어도 하부전극 콘택(64)과 대응된 일부위를 노출시키는 제 2절연막(68)과, 제 2절연막 (68)상의 하부전극 콘택(64)과 대응되는 양측부위에 각각 배열된 상부전극(70a)과, 상부전극(70a)의 양측벽을 덮는 제 1절연 스페이서(72)와, 제 1절연 스페이서(72) 및 노출된 제 2절연막의 측면에 형성된 제 2절연 스페이서(74)와, 상기 결과물 상에 형성되어 제 2절연 스페이서(74)를 포함한 제 A first contact hole for a phase change memory device according to another embodiment of the present invention, as shown in FIG. 5, is formed on the semiconductor substrate 60 is equipped with a certain infrastructure, exposing the upper portion of the substrate ( and a first insulating layer 62 with h5), the first and contact the lower electrode contact 64 to fill the hole (h5), is formed on the first insulating film 62, which is connected to the lower electrode contact 64 on the lower electrode 66 and is first formed on the first insulating film including the lower electrode 66, the second insulating film 68, a second insulating film 68, exposing a portion above the at least corresponds to the lower electrode contact 64 the lower electrode contacts the top each arranged on either side region corresponding to the 64 electrodes (70a) and a first insulating spacer (72) which covers the side walls of the upper electrode (70a), the first insulating spacer 72 and the exposed the first claim, including a second insulating spacer 74 and the second insulating spacer 74 is formed on the output side formed on the second insulating film 2콘택홀(h6)를 매립시켜 상기 하부전극 콘택(64)과 접촉되는 각각의 상변화막 패턴(76) 및 하드마스크(78)를 포함하여 구성된다. 2 by filling the contact hole (h6) is configured to include each of the phase change layer pattern 76 and the hard mask 78 is in contact with the lower electrode contacts (64).

여기서, 상기 상변화막 패턴(76)은 GST막으로 이루어지며, 구체적으로는, GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용한다. Here, the phase change layer pattern 76 is formed of a GST film, specifically, uses either a GeSb2Te4 layer and Ge2Sb2Te5 film.

도 6a 내지 도 6g는 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다. Figures 6a through 6g are process-specific cross-sectional view for explaining the manufacturing method of the memory element phase change in accordance with another embodiment of the present invention.

상기 구성을 가진 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법은, 도 6a에 도시된 바와 같이, 소정의 하부구조가 구비된 반도체 기판(60) 상에 제 1절연막(62)을 형성하고 나서, 상기 제 1절연막(62)을 식각하여 상기 기판의 일부위를 노출시키는 제 1콘택홀(h5)을 형성한다. Method of manufacturing a phase change memory device according to another embodiment of the present invention having the above structure, a first insulating film 62 on a having a given infrastructure semiconductor substrate 60, as shown in Figure 6a formed, and etching the first insulating film 62 after forming the first contact hole (h5) exposing a portion above the substrate.

이어, 도 6b에 도시된 바와 같이, 상기 제 1콘택홀(h5)을 매립시키는 하부전극 콘택(64)을 형성한다. Next, as illustrated in Figure 6b, to form a lower electrode contact 64 to fill the first contact hole (h5). 이때, 상기 하부전극 콘택(64)은 다결정실리콘 계열 또는 금속 계열의 재질을 이용한다. In this case, the lower electrode contact 64 is used in the material of the polycrystalline silicon-based or metal-based. 그런 다음, 상기 하부전극 콘택(64)을 포함한 기판 위에 하부전극용 도전막(66), 제 2절연막(68) 및 상부전극용 도전막(70)을 차례로 형성한다. Then, to form the lower electrode conductive contact for the lower electrode on a substrate, including 64, film 66, the second insulating film 68 and a conductive film 70 for the upper electrode in order. 이때, 상기 하부전극용 도전막(66)으로는 다결정실리콘 계열 또는 금속 계열의 재질을 이용한다. In this case, the conductive film 66 for the lower electrode as is used in the material of the polycrystalline silicon-based or metal-based. 또한, 상기 상부전극용 도전막(70)으로는 하부전극용 도전막과 동일 재질 또는 다른 재질을 이용할 수 있다. Further, the upper electrode conductive layer (70) may use a conductive film made of the same material or different materials for the lower electrode.

이후, 도 6c에 도시된 바와 같이, 감광막패턴(미도시) 등을 이용하여 상기 상부전극용 도전막을 선택적으로 식각하여 제 2절연막(68) 상의 하부전극 콘택(64)과 대응된 양측부위에 잔류되는 상부전극(70a)을 형성한다. Then, as shown in Fig. 6c, the photosensitive film pattern (not shown) such as a and the upper electrode conductive layer is selectively etched to remain on the both sides portions corresponding to the lower electrode contact 64 on the second insulating film (68) for use which forms an upper electrode (70a).

이어, 도 6d에 도시된 바와 같이, 상기 상부전극(70a)을 포함한 기판 전면에 질화막(미도시)을 형성하고 나서, 상기 질화막을 전면식각하여 상기 상부전극(70a)의 측벽에 제 1절연 스페이서(72)를 형성한다. Then, a, and then forming a nitride film (not shown) on the substrate surface including the upper electrode (70a), the first insulating spacers on sidewalls of the upper electrode (70a) to the front etching the nitride layer as shown in Figure 6d to form 72.

그 다음, 도 6e에 도시된 바와 같이, 상기 제 1절연 스페이서를 포함한 상부전극을 마스크로 하여 상기 제 2절연막을 식각하여 제 2콘택홀(h6)을 형성한다. Then, to form a, the first insulating spacer by a second contact to the upper electrode as a mask, etching the second insulating film including holes (h6) as shown in Figure 6e.

이후, 도 6f에 도시된 바와 같이, 상기 제 2콘택홀(h6)을 포함한 기판 전면에 산화막(미도시)을 형성한 후, 상기 산화막을 전면식각하여 제 2콘택홀(h6) 즉, 제 1절연 스페이서(72) 및 노출된 제 2절연막의 측면에 제 2절연 스페이서(74)를 형성한다. Then, as shown in Fig. 6f, the second contact hole (h6), the second contact hole (h6), after forming an oxide film (not shown) over the entire surface of the substrate, by the front etching the oxide layer, including other words, the first insulating spacers (72) and to form a second insulating spacer (74) on the side of the exposed second insulating film. 이로써, 제 1 및 제 2절연 스페이서(72)(74)에 의해 하부전극(66)의 개방된 직경이 100nm 이하로 형성된다. Thus, the diameter of the opening of the lower electrode 66 by the first and second insulating spacers 72, 74 are formed below the 100nm.

이어, 도 6g에 도시된 바와 같이, 상기 결과물 위에 상변화막(미도시) 및 하드마스크용 질화막(미도시)을 차례로 형성한 후, 감광막패턴(미도시) 등을 이용하여 상기 하드마스크용 질화막 및 상변화막을 식각하여 상기 구조를 매립시켜 하부전극(66)과 접촉되는 각각의 상변화막 패턴(76) 및 하드마스크(78)를 형성한다. Next, as shown in Fig. 6g, after the formation of the resultant phase change layer (not shown) and a nitride film (not shown) for the hard mask on the turn, the photosensitive film pattern (not shown), a nitride film for the hard mask by using a and a phase-change film is etched by embedding the structure to form the individual phase change layer pattern 76 and the hard mask 78 is in contact with the lower electrode 66. 이때, 상기 상변화막으로는 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용한다. At this time, in the phase-change film is used in any of the film and GeSb2Te4 Ge2Sb2Te5 film.

상기와 같은 공정을 통해 제조되는 본 발명의 다른 실시예에 따른 상변화 기억 소자에서는, 상기 상변화막 패턴이 제 1 및 제 2절연 스페이서에 의해 상기 하부전극과 100nm 이하로 접촉하게 되고, 상부전극과는 오버레이형태로 접촉된다. The phase change memory device according to another embodiment of the present invention is produced through a process as described above, wherein the phase change layer pattern claim comes into contact with the lower electrode 100nm or less by the first and second insulating spacers, the upper electrode and it is contacted with an overlay form. 이때, 상변화막 패턴의 상변화가 일어나는 부위는 하부전극과 접촉하고 있는 부분(도 6g의 C참조)에 해당된다. At this time, the portion where the phase change of the phase change layer pattern that occurs is that the section (refer to C of FIG. 6g) in contact with the lower electrode.

이상에서와 같이, 본 발명은 스페이서 구조를 이용하여 상변화막 패턴과 하부전극 콘택 또는 하부전극 간의 접촉면적을 감소시킴으로써, 상변화막 패턴의 상 변화에 필요한 전류량, 즉, 상변화 기억 소자의 프로그램 동작에 필요한 전류량를 감소시킬 수 있다. As described above, the present invention by reducing the contact area between the phase change layer pattern and the lower electrode contact or the lower electrode by using a spacer structure, the amount of current required for the phase change of the phase change layer pattern, i.e., the phase change memory element program It can be reduced jeonryuryangreul required for the operation.

Claims (14)

  1. 소정의 하부구조가 구비된 반도체 기판 상에 형성되며, 상기 기판의 일부위를 노출시키는 제 1콘택홀을 가진 제 1절연막과, Is formed on a semiconductor substrate with a given infrastructure, and a first insulating film having a first contact hole exposing a portion of the upper substrate,
    제 1콘택홀을 매립시키는 하부전극 콘택과, The lower electrode contact to fill the first contact hole,
    상기 하부전극 콘택을 포함한 제 1절연막 위에 형성되며, 적어도 상기 하부전극 콘택의 일부위를 노출시키는 제 2절연막과, Is formed on the first insulating film including the lower electrode contact, and the second insulating film to expose at least a portion above the lower electrode contacts,
    상기 제 2절연막 상의 상기 하부전극 콘택과 대응되는 양측부위에 각각 배열된 상부전극과, Wherein the lower electrode contacts and each arranged in both side portions corresponding to the upper electrode on the second insulating film,
    상기 상부전극의 양측벽을 덮는 제 1스페이서와, And a first spacer which covers the side walls of the upper electrode,
    상기 결과물 상에 형성되어, 상기 제 1스페이서를 포함한 상부전극 사이의 제 2절연막의 노출된 부위를 매립시켜 상기 하부전극 콘택과 접촉되는 상변화막 패턴을 포함하여 구성되는 것을 특징으로 하는 상변화 기억 소자. Is formed on the resultant material, a phase change memory, characterized in that to fill the exposed area of ​​the second insulating film between the top electrode including the first spacer which comprises a phase-change film pattern is in contact with the lower electrode contact device.
  2. 제 1항에 있어서, 상기 제 2절연막 상에 형성되어, 상기 상부전극의 상면을 노출시키면서 상기 제 1스페이서를 포함한 상부전극의 측면을 애워싸되, 상기 하부전극 콘택을 노출시키는 제 3절연막을 더 포함하는 것을 특징으로 하는 상변화 기억 소자. The included in one of the preceding claims, formed on the second insulating film, while exposing the top surface of the upper electrode ssadoe aewo the side of the upper electrode including the first spacer, the more the third insulating film to expose the bottom electrode contact the phase change memory device characterized in that.
  3. 제 1항에 있어서, 상기 제 1스페이서 및 상기 노출된 제 2절연막의 측면에 제 2스페이서를 더 포함하는 것을 특징으로 하는 상변화 기억 소자. The method of claim 1, wherein the first spacer and the phase change memory element according to claim 1, further comprising a second spacer on a side surface of the second insulating said exposed.
  4. 제 1항에 있어서, 상기 제 1스페이서는 질화막 재질이, 상기 제 2스페이서는 산화막 재질이 이용된 것을 특징으로 하는 상변화 기억 소자. The method of claim 1, wherein the first spacer is a phase change memory device of the nitride material, wherein the second spacer is characterized in that the oxide film using the material.
  5. 제 1항에 있어서, 상기 제 1절연막과 제 2절연막 사이에는 상기 하부전극 콘택과 연결되는 하부전극이 개재된 것을 특징으로 하는 상변화 기억 소자. The method of claim 1, wherein the phase change memory element is such that a lower electrode connected to the lower electrode contact interposed between the first insulating film and second insulating film.
  6. 제 1항에 있어서, 상기 상변화막 패턴은 상기 제 1스페이서에 의해 상기 하부전극 콘택과 0.1㎛ 이하로 접촉된 것을 특징으로 하는 상변화 기억 소자. The method of claim 1, wherein the phase change memory elements to the phase change layer pattern by said first spacer, wherein the contact to less than 0.1㎛ from the lower electrode contact.
  7. 제 1항에 있어서, 상기 상변화막 패턴은 GST막으로 이루어지는 것을 특징으로 하는 상변화 기억 소자. The method of claim 1, wherein the phase change memory element, characterized in that the phase-change layer pattern is formed of a GST film.
  8. 제 7항에 있어서, 상기 GST막으로는 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용하는 것을 특징으로 하는 상변화 기억 소자. The method of claim 7, wherein the phase change memory element, characterized in that one to the GST layer is a film of GeSb2Te4 and Ge2Sb2Te5 film.
  9. 소정의 하부구조가 구비된 반도체 기판 상에 제 1절연막을 형성하고 나서, 상기 제 1절연막을 식각하여 상기 기판의 일부위를 노출시키는 제 1콘택홀을 형성하는 단계와, Forming a first contact hole exposing a portion above the substrate by etching the first insulating film and then forming a first insulating film on a semiconductor substrate with a given infrastructure,
    제 1콘택홀을 매립시키는 하부전극 콘택을 형성하는 단계와, And the method comprising: forming a bottom electrode contact for the buried contact hole,
    상기 하부전극을 포함한 기판 상에 제 2절연막을 형성하는 단계와, Forming a second insulating film on the substrate including the lower electrode,
    상기 제 2절연막 상의 상기 하부전극 콘택과 대응되는 양측부위에 각각 상부전극을 형성하는 단계와, And forming an upper electrode on each of both side portions corresponding to the lower electrode contacts on the second insulating film,
    상기 상부전극의 양측벽에 제 1스페이서를 형성하는 단계와, Forming a first spacer on both side walls of the upper electrode,
    상기 제 1스페이서를 포함한 상부전극을 마스크로 하여 상기 제 2절연막을 식각하여 제 2콘택홀을 형성하는 단계와, And forming a second contact hole by etching the second insulating film and an upper electrode including the first spacer as a mask,
    상기 제 2콘택홀을 매립시켜 상기 하부전극 콘택과 접촉되는 상변화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법. Method of manufacturing a phase change memory device characterized in that to fill the second contact hole, and forming a phase change layer pattern in contact with the lower electrode contact.
  10. 제 9항에 있어서, 상기 하부전극 콘택 형성공정과 제 2절연막 형성 공정 사이에 상기 하부전극 콘택과 연결되는 하부전극용 도전막을 형성하는 단계를 추가하는 것을 특징으로 하는 상변화 기억 소자의 제조방법. The method of claim 9, wherein the method for manufacturing a phase change memory device characterized in that the further step of forming between the lower electrode contact formation process and the second insulating film formation step a conductive film for the lower electrode is connected to the lower electrode contacts.
  11. 제 9항에 있어서, 상기 제 2절연막을 식각하는 공정과 상기 상변화막 패턴을 형성하는 공정 사이에 상기 제 1스페이서 및 노출된 제 2절연막의 측면에 제 2스페이서를 형성하는 단계를 더 추가하는 것을 특징으로 하는 상변화 기억 소자의 제조방법. 10. The method of claim 9 further comprising, between the step of forming the step and the phase change layer pattern for etching the second insulating film of the first spacer and the exposed first on the side of the second insulating film to the second further step of forming the spacer further method of manufacturing a phase change memory element, characterized in that.
  12. 제 11항에 있어서, 상기 제 1스페이서는 질화막을 이용하고, 제 2스페이서는 산화막을 이용하는 것을 특징으로 하는 상변화 기억 소자의 제조방법의 제조방법. The method of claim 11, wherein the first spacer is used a nitride film, and a second spacer manufacturing method of a method of manufacturing a phase change memory element, characterized in that use of the oxide film.
  13. 제 9항에 있어서, 상기 상변화막 패턴은 상기 제 1스페이서에 의해 상기 하부전극 콘택과 0.1㎛ 이하로 접촉하는 것을 특징으로 하는 상변화 기억 소자. The method of claim 9, wherein the phase change memory elements to the phase change layer pattern by said first spacer, wherein contacting with the lower electrode contact and 0.1㎛ below.
  14. 제 9항에 있어서, 상기 제 2절연막을 식각하는 공정과 상기 상변화막 패턴을 형성하는 공정 사이에 10. The method of claim 9 further comprising, between the step of forming the step and the phase change layer pattern for etching the second insulating film
    상기 식각 후 잔류된 제 2절연막을 포함한 기판 상에 제 3절연막을 형성하는 단계와, And forming a third insulating film on the substrate including the residual first insulating film after the etching,
    상기 제 3절연막을 식각하여 상기 상부전극의 상면을 노출시키면서 상기 제 1스페이서를 포함한 상부전극의 측면을 애워싸되, 상기 하부전극 콘택을 노출시키는 단계를 더 추가하는 것을 특징으로 하는 상변화 기억 소자의 제조방법. By etching the third insulating film while exposing a top surface of the upper electrode ssadoe aewo the side of the upper electrode including the first spacer, the phase change memory element according to claim 1, further adding a step of exposing the lower electrode contact method.
KR20040051053A 2004-07-01 2004-07-01 Phase-change random access memory device and method for manufacturing the same KR101026476B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR20040051053A KR101026476B1 (en) 2004-07-01 2004-07-01 Phase-change random access memory device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20040051053A KR101026476B1 (en) 2004-07-01 2004-07-01 Phase-change random access memory device and method for manufacturing the same

Publications (2)

Publication Number Publication Date
KR20060002132A true KR20060002132A (en) 2006-01-09
KR101026476B1 KR101026476B1 (en) 2011-04-01

Family

ID=37105123

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20040051053A KR101026476B1 (en) 2004-07-01 2004-07-01 Phase-change random access memory device and method for manufacturing the same

Country Status (1)

Country Link
KR (1) KR101026476B1 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100785807B1 (en) * 2006-12-05 2007-12-13 한국전자통신연구원 Method of fabricating a phase change memory device for enabling high integration without gap fill process
KR101026603B1 (en) * 2008-09-18 2011-04-04 주식회사 하이닉스반도체 Method of manufaturing Phase Change RAM
WO2011149505A3 (en) * 2010-05-25 2012-02-02 Micron Technology, Inc. Resistance variable memory cell structures and methods

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6764894B2 (en) * 2001-08-31 2004-07-20 Ovonyx, Inc. Elevated pore phase-change memory
KR100437457B1 (en) * 2002-04-11 2004-06-23 삼성전자주식회사 Phase changeable memory cells having voids and methods of fabricating the same
KR20040047272A (en) * 2002-11-29 2004-06-05 삼성전자주식회사 Phase changing type semiconductor memory device
KR20040054250A (en) * 2002-12-18 2004-06-25 삼성전자주식회사 Phase changeable memory cell and method for forming the same

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100785807B1 (en) * 2006-12-05 2007-12-13 한국전자통신연구원 Method of fabricating a phase change memory device for enabling high integration without gap fill process
KR101026603B1 (en) * 2008-09-18 2011-04-04 주식회사 하이닉스반도체 Method of manufaturing Phase Change RAM
WO2011149505A3 (en) * 2010-05-25 2012-02-02 Micron Technology, Inc. Resistance variable memory cell structures and methods
CN102934229A (en) * 2010-05-25 2013-02-13 美光科技公司 Resistance variable memory cell structures and methods
US8541765B2 (en) 2010-05-25 2013-09-24 Micron Technology, Inc. Resistance variable memory cell structures and methods
KR101421367B1 (en) * 2010-05-25 2014-07-18 마이크론 테크놀로지, 인크. Resistance variable memory cell structures and methods
US9287502B2 (en) 2010-05-25 2016-03-15 Micron Technology, Inc. Resistance variable memory cell structures and methods

Also Published As

Publication number Publication date
KR101026476B1 (en) 2011-04-01

Similar Documents

Publication Publication Date Title
US7238959B2 (en) Phase change memory device employing thermally insulating voids and sloped trench, and a method of making same
US6839263B2 (en) Memory array with continuous current path through multiple lines
US7521706B2 (en) Phase change memory devices with contact surface area to a phase changeable material defined by a sidewall of an electrode hole and methods of forming the same
US6841793B2 (en) Phase-changeable devices having an insulating buffer layer and methods of fabricating the same
KR100818498B1 (en) Electrically rewritable non-volatile memory element and method of manufacturing the same
US7067837B2 (en) Phase-change memory devices
US7867815B2 (en) Spacer electrode small pin phase change RAM and manufacturing method
US7939816B2 (en) Multi-bit memory device having resistive material layers as storage node and methods of manufacturing and operating the same
US6759267B2 (en) Method for forming a phase change memory
KR100598100B1 (en) Method of fabricating a phase changeable memory device
JP2007243169A (en) Phase change memory cell having heat insulation mechanism
CN100502080C (en) Memory and method for manufacturing memory device
JP2009267219A (en) Semiconductor memory device and manufacturing method thereof
JP2007501519A (en) Phase change access device for memory
US20070210348A1 (en) Phase-change memory device and methods of fabricating the same
JP5661992B2 (en) Nonvolatile memory device including stacked NAND-type resistive memory cell string and method of manufacturing the same
KR100504697B1 (en) Phase-changeable memory cell and method for fabricating the same
US20070069402A1 (en) Lateral phase change memory
JP5160116B2 (en) Nonvolatile memory device
JP2004274055A (en) Storage cell for memory element, as well as phase change type memory element and its forming method
JP2007273988A (en) Phase change memory element connected to edge part of thin film electrode, and method of manufacturing same
KR100437458B1 (en) Phase change memory cells and methods of fabricating the same
JP4634405B2 (en) Phase change memory cell having heat dissipation means
KR100763908B1 (en) Phase changing material, Phase change Random Access Memory comprising the same and methods of operating the same
CN1218384C (en) Self-aligned, programmable phase change memory and method for manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee