KR101004878B1 - 적층형 인덕터 - Google Patents
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Abstract
본 발명의 일 양태에 따른 적층형 인덕터는, 복수의 절연체층이 적층된 본체와; 상기 본체의 대향하는 양 측면에 형성된 복수의 외부 연결 전극과; 상기 본체 내에서 상기 절연체층 상에 형성되고, 상기 외부 연결 전극에 의해 연결되어 코일 구조를 형성하는 복수의 내부 도체 패턴과; 상기 본체의 양 단부면에 형성되어 상기 코일 구조의 양단에 각각 연결된 제1 및 제2 단자 전극;을 포함한다.
적층형 인덕터, 코일
Description
본 발명은 적층형 인덕터에 관한 것으로, 보다 상세하게는 기존의 적층형 인덕터에 사용되는 비아(via)를 사용하지 않음으로써 칩 인덕터의 제조가 용이하고 제조 비용을 낮출 수 있으며 비아 사용으로 인해 생기는 인덕터 제품의 불량을 원천적으로 방지할 수 있는 적층형 인덕터 구조에 관한 것이다.
일반적인 적층형 인덕터는 내부 도체 패턴이 형성된 복수의 자성체층을 적층한 구조를 가지며, 내부 도체 패턴은 각 자성체층에 형성된 도전성 비아에 의해 순차적으로 접속되어 전체적으로 코일 구조를 형성한다.
예를 들어, 도 1a 및 1b에 도시된 바와 같이 현재 사용되는 적층형 인덕터(1)는 2 단자 형태로서, 복수 자성체층들(A1~A12)의 적층 구조를 갖는 본체와 본체의 2개 단부면(end faces)에 형성된 단자 전극(11, 12)을 갖는다. 도 1b에 도시된 바와 같이, 본체(10) 내부에는 자성체층(A2~A11) 상에 도체 패턴(B1~B10)이 형성되어 있고, 각 도체 패턴(B1~B10)의 한쪽 끝부분은 도전성 비아(C1~C9)와 전기적으로 접속되어 도체 패턴(B1~B10)과 비아(C1~C9)는 전체적으로 코일(L) 구조를 이 룬다. 도체 패턴(B1)의 인출부(B1a)는 자성체층(A2)의 일 단부면으로 인출되어 단자 전극(12)에 접속되고, 도체 패턴(B10)의 인출부(B10a)는 자성체층(A11)의 타 단측면으로 인출되어 단자 전극(11)에 접속된다. 이로써 적층체 내에 배치되면서 단자 전극(11, 12)에 접속되는 코일(L) 구조를 얻게 된다.
그러나, 상술한 적층형 인덕터(1)를 제조하기 위해서는 내부 도체 패턴(B1~B10)을 서로 연결하는 비아(C1~C9)를 형성하여야 하고, 비아 형성을 위해 자성체층(그린 시트)의 정확한 위치에 비아홀(관통홀)을 뚫어야 하는 공정상의 어려움이 있다. 자성체층에 관통홀 형성시 관통홀의 내벽의 표면 거칠기 또는 요철이 발생하기 쉬운데, 이러한 비아홀 내벽의 요철은 저항 증가의 원인으로 작용하여 인덕터의 Q값을 저하시킨다. 또한, 비아홀 펀칭시 자성체 페라이트 분진이나 그린 시트 아래의 PET 필름 분진이 발생하여 불량을 야기시킬 수 있다. 뿐만 아니라 비아홀의 위치가 정확하지 않을 경우 도체 패턴과 비아간의 접속이 불완전하거나 접속이 않될 가능성도 있다. 비아와 도체 패턴간의 접속 불량을 방지하기 위해서, 도체 패턴은 비아와의 접속부에서 통상 도체 패턴 중앙부 폭보다 넓은 폭을 갖는 비아 패드부를 갖는데, 이러한 상대적으로 넓은 폭의 비아 패드부로 인해 도체 패턴은 불필요한 공간을 점유하게 되고 도체 패턴에 의한 루프 크기가 제한된다.
본 발명의 일 측면은, 내부 도체 패턴들이 비아 없이도 서로 접속되어 코일 구조를 구성하고, 비아 사용으로 인한 제품 불량, 특성 저화 및 제조 비용의 증가 원인을 제거할 수 있으며, 제조가 용이한 적층형 인덕터를 제공한다.
본 발명의 일 양태에 따른 적층형 인덕터는, 복수의 절연체층이 적층된 본체와; 상기 본체의 대향하는 양 측면에 형성된 복수의 외부 연결 전극과; 상기 본체 내에서 상기 절연체층 상에 형성되고, 상기 외부 연결 전극에 의해 연결되어 코일 구조를 형성하는 복수의 내부 도체 패턴과; 상기 본체의 양 단부면에 형성되어 상기 코일 구조의 양단에 각각 연결된 제1 및 제2 단자 전극;을 포함한다.
본 발명의 실시형태에 따르면, 적층 방향을 따라 인접 배치된 내부 도체 패턴 사이는 상기 외부 연결 전극에 의해 전기적으로 접속될 수 있다. 상기 복수의 내부 도체 패턴 중 최하단의 내부 도체 패턴은 일단이 제1 단자 전극에 접속되고, 최상단의 내부 도체 패턴은 일단이 제2 단자 전극에 접속되고, 상기 최하단 내부 도체 패턴과 최상단 내부 도체 패턴 사이의 내부 도체 패턴들은 양단 모두가 상기 외부 연결 전극에 접속될 수 있다.
본 발명의 실시형태에 따르면, 상기 단자 전극은 상기 본체의 양 단부면의 일부 폭만큼만 도포할 수 있다. 이와 달리, 상기 단자 전극은 상기 본체의 양 단부면 전체를 도포(cover)할 수 있다.
본 발명의 실시형태에 따르면, 상기 내부 도체 패턴은 각 도체 패턴의 길이가 길어지도록 상기 절연체층의 측변에 인접하게 상기 절연체층의 측변을 따라 형성될 수 있다. 상기 각각의 내부 도체 패턴은 각 내부 도체 패턴의 전체 길이에 걸쳐 일정한 폭을 가질 수 있다.
본 발명의 실시형태에 따르면, 상기 본체의 동일 측면으로 인출된 내부 도체 패턴의 양단은 항상 서로 인접 배치된 외부 연결 전극에 접속될 수 있다.
본 발명의 실시형태에 따르면, 상기 복수의 외부 연결 전극은 상기 본체의 전체 높이에 걸쳐 연장될 수 있다.
본 발명의 실시형태에 따르면, 상기 적층형 인덕터는 서로 대향하는 양 측면 각각에 동일한 개수의 외부 연결 전극을 가질 수 있다.
일 실시예로서, 상기 적층형 인덕터는 상기 본체의 서로 대향하는 양 측면 각각에 외부 연결 전극 4개씩 형성되어 총 8개의 외부 연결 전극을 가질 수 있다. 상기 복수의 외부 연결 전극은, 상기 본체의 둘레를 따라 순차적으로 배치된 제1 내지 제8 외부 연결 전극일 수 있다. 상기 복수의 내부 도체 패턴은, 적층방향으로 순차 배치된 제1 내지 제9 내부 도체 패턴일 수 있다. 상기 제1 내부 도체 패턴은 일단이 제1 단자 전극에 접속되고 타단이 제1 외부 연결 전극에 접속될 수 있다. 제2 내부 도체 패턴은 일단이 제1 외부 연결 전극에 접속되고, 타단이 제2 외부 연결 전극에 접속될 수 있다. 제3 내부 도체 패턴은 일단이 제2 외부 연결 전극에 접속되고, 타단이 제3 외부 연결 전극에 접속될 수 있다. 제4 내부 도체 패턴은 일단이 제3 외부 연결 전극에 접속되고, 타단이 제4 외부 연결 전극에 접속될 수 있다. 제5 내부 도체 패턴은 일단이 제4 외부 연결 전극에 접속되고, 타단이 제5 외부 연결 전극에 접속될 수 있다. 제6 내부 도체 패턴은 일단이 제5 외부 연결 전극에 접속되고, 타단이 제6 외부 연결 전극에 접속될 수 있다. 제7 내부 도체 패턴은 일단이 제6 외부 연결 전극에 접속되고, 타단이 제7 외부 연결 전극에 접속될 수 있다. 제8 내부 도체 패턴은 일단이 제7 외부 연결 전극에 접속되고, 타단이 제8 외부 연결 전극에 접속될 수 있다. 제9 내부 도체 패턴은 일단이 제8 외부 연결 전극에 접속되고, 타단이 제2 단자 전극에 접속될 수 있다.
본 발명에 따르면, 기존의 적층형 인덕터 구조에서 내부 도체 패턴들간을 연결하기 위해 필수적으로 사용되고 있는 비아를 사용할 필요가 없고 이에 의해 적층형 인덕터의 제조가 용이하며 제조 단가를 낮출 수 있다. 또한 비아 사용으로 인한 비아와 내부 도체 패턴 간의 접속 불량, 접속 불안정을 원천적으로 방지할 수 있고, 비아 또는 관통홀 형성시 발생하는 분진 등에 의한 오염 문제와 특성 저하의 문제를 제거할 수 있다. 뿐만 아니라, 내부 도체 패턴보다 넓은 폭의 비아 패드의 사용을 제거함으로써 내부 도체 패턴의 공간 활용도가 높아지고 내부 도체 패턴에 의한 루프를 더 넓게 형성할 수 있다. 이로써, 동일 적층수라도 더 큰 인덕턴스 값을 얻을 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당 기술분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 도면 상의 동일한 부호로 표시되는 요소는 동일하거나 유사한 요소이다.
도 2는 본 발명의 실시형태에 따른 적층형 인덕터(100)의 외형을 나타낸 사시도이고, 도 3은 적층형 인덕터(100)를 YY' 라인을 따라 자른 단면도이며, 도 4는 적층형 인덕터(100)의 내부 구조를 설명하기 위한 평단면도이다.
도 2에 도시된 바와 같이, 적층형 인덕터(100)는 직육면체 형상의 본체(101), 단자 전극(141, 142), 그리고 외부 연결 전극(131~138)을 갖는다. 본체(100)는 복수의 절연체층(도 4의 도면부호 101a 참조)이 적층되어 형성된다. 절연체층(101a)은 예컨대, Ni-Cu-Zn계, Ni-Cu계 또는 Mn-Cu계 페라이트 등의 자성체 재질로 될 수 있고, 절연체층(101a)들 중 일부층은 비자성 절연체 재질로 될 수도 있다. 본 실시형태에서는 적층형 인덕터(100)가 8개의 외부 연결 전극을 구비하고 있으나, 본 발명이 이에 한정되는 것은 아니며 더 많거나 더 적은 개수의 외부 연결 전극을 가질 수도 있다.
본체(101)의 양 단부면에 형성된 단자 전극(141, 142: 각각 제1 및 제2 단자 전극이라 함)은 외부 회로, 예컨대 적층형 인덕터(100)가 PCB 등의 회로 기판에 실장될 경우 회로 기판 상의 회로에 전기적으로 연결된다. 이에 반하여, 본체(101)의 대향하는 양 측면에 형성된 외부 연결 전극(131~138: 순차적으로 제1 내지 제8 외부 전극이라 함)은, 후술하는 바와 같이 내부 도체 패턴(121~129: 순차적으로 제1 내지 제9 내부 도체 패턴이라 함)를 연결하는 역할을 하며 기존의 비아 사용의 필요성을 제거한다. 실제 적층형 인덕터(100)가 PCB에 실장될 때 외부 연결 전극(131~138)은 PCB 상의 외부 회로에 직접 연결되지 않는다. 제1 내지 제8 외부 전극(131~138)은 본체(101)의 둘레를 따라 순차적으로 배치되어 있고, 제1 내지 제9 내부 도체 패턴(121~129)은 적층방향을 따라 순차적으로 배치되어 있다.
도 3 및 4에 도시된 바와 같이, 각 내부 도체 패턴(121~129)은 외부 연결 전극(131~138)에 의해 연결되어 전체적으로 코일 구조를 이룬다. 도 3에 도시된 바와 같이, 내부 도체 패턴들(121~129)에 의한 코일 구조의 양단은 인출부(121a, 129a)를 통해 제1 및 제2 단자(141, 142)에 각각 연결된다.
도 4 및 5를 참조하여 내부 도체 패턴(121~129) 및 외부 연결 전극(131~138)과 이들의 연결 관계를 보다 상세히 설명하면 다음과 같다. 도 5는 상기 적층형 인덕터(100)에 있어서, 내부 도체 패턴과 외부 연결 전극 간의 연결 관계를 설명하기 위한 측면도이며, 편의상 단자 전극(141, 142)의 도시를 생략하였다.
각 내부 도체 패턴(121~129)은 일정한 폭을 갖는 라인 형태로서 절연체층(101a) 상에서 한쪽 방향(시계 방향 또는 반시계 방향 중 어느 하나)으로 회전하여 소정의 루프를 형성한다. 최하단의 제1 내부 도체 패턴(121)의 일단(121a)은 제1 단자 전극(141)으로 인출되어 접속되고 타단은 제1 외부 연결 전극(131)으로 인출되어 접속된다. 제2 내부 도체 패턴(122)의 일단은 제1 외부 연결 전극(131)으로 인출되어 접속되고 타단은 제2 외부 연결 전극(132)으로 인출되어 접속된다. 제3 내부 도체 패턴(123)의 일단은 제2 외부 연결 전극(132)으로 인출되어 접속되고 타단은 제3 외부 연결 전극(133)으로 인출되어 접속된다. 제4 내부 도체 패턴(124)의 일단은 제3 외부 연결 전극(133)으로 인출되어 접속되고 타단은 제4 외부 연결 전극(134)으로 인출되어 접속된다. 제5 내부 도체 패턴(125)의 일단은 제4 외부 연결 전극(134)으로 인출되어 접속되고 타단은 제5 외부 연결 전극(135)으로 인출되어 접속된다. 마찬가지로, 제6 및 제7 내부 도체 패턴(126, 127)의 일단은 각각 제5 및 제6 외부 연결 전극(135, 136)으로 인출되어 접속되고, 타단은 각각 제6 및 제7 외부 연결 전극(136, 137)으로 인출되어 접속된다. 마지막으로 최상단의 제8 내부 도체 패턴(128)의 일단은 제8 외부 연결 전극(138)으로 인출되어 접속되고, 타 단(129a)은 제2 단자 전극(142)으로 인출되어 접속된다.
상술한 바와 같이 최상하단의 내부 도체 패턴의 일단(121a, 129a)이 단자 전극(141, 142)에 접속됨과 아울러, 상하로(적층방향으로) 인접한 2개의 내부 도체 패턴 사이는 외부 연결 전극에 의해 서로 연결된다. 특히, 최상단과 최하단 사이의 내부 도체 패턴(122~128)은 양단 모두가 외부 연결 전극에 연결되어 있다. 즉, 도 5에 도시된 바와 같이, 제1 내부 도체 패턴(121)과 제2 내부 도체 패턴(122)은 제1 외부 연결 전극(131)에 의해 연결되고, 제2 및 제3 내부 도체 패턴(122, 123)은 제2 외부 연결 전극(132)에 의해 연결되고, 제3 및 제4 내부 도체 패턴(123, 124)은 제3 외부 연결 전극(133)에 의해 연결되고, 제4 및 제5 내부 도체 패턴(124, 125)은 제4 외부 연결 전극(134)에 의해 연결된다. 마찬가지로, 본체(101)의 반대편 측면에서도 제5 및 제6 내부 도체 패턴(125, 126), 제6 및 제7 내부 도체 패턴(126, 127), 제7 및 제8 내부 도체 패턴(127, 128), 그리고 제8 및 제9 내부 도체 패턴(128, 129)이 제5 내지 제8 외부 연결 전극(135, 138)에 의해 각각 연결된다. 이에 따라, 내부 도체 패턴들(121~129)은 서로 연결되어 코일 구조를 이루고, 그 코일 구조의 양단(121a, 129a)은 단자 전극에 연결된다.
상술한 적층형 인덕터 구조에 따르면, 기존의 비아 사용없이도 내부 도체 패턴들이 용이하게 서로 연결되어 코일 구조를 이룬다. 이로써 비아 사용으로 인해 발생하는 상술한 공정상, 특성상 여러가지 문제점들(루프 크기 증가의 제한, 비아 접속 불량, 비아 내벽 표면의 요철에 의한 저항 증가, 비아홀 펀칭시 발생하는 분진으로 인한 오염 등)이 원천적으로 방지된다. 또한, 비아 대신에 외부 연결 전극을 사용하기 때문에, 넓은 폭의 비아 패드가 필요없고, 각 내부 도체 패턴(121~129)은 전체 길이에 걸쳐 동일한 폭으로 형성될 수 있다. 따라서, 도 4에 도시된 바와 같이, 각 내부 도체 패턴(121~129)을 절연체층(101a)의 측변에 인접하게 측변을 따라 형성함으로써 내부 도체 패턴(121~129)에 의한 루프 크기를 더욱 크게 할 수 있고, 이로써 동일 적층수라도 기존의 비아 사용 인덕터에 비하여 인덕턴스를 더 크게 증가시킬 수 있다.
또한, 바람직하게는, 동일 적층수에서의 최대한의 인덕턴스 확보를 위하여, 도 4에 도시된 바와 같이, 본체(101)의 동일 측면으로 인출된 양단을 갖는 내부 도체 패턴들(122, 123, 124, 126, 127, 128)은 가능한한 길게 회전하여 각 패턴의 양단이 항상 서로 인접 배치된 외부 연결 전극에 접속되도록 한다. 예를 들어, 제2 내부 도체 패턴(122)은 거의 1회의 턴수로 길게 연장되어 제2 내부 도체 패턴(122)의 양단은 서로 인접 배치된 외부 연결 전극(131, 132)에 접속되도록 한다. 또한, 제1 내부 도체 패턴(121)은 제1 단자 전극(141)에의 인출부(121a)에서 시작하여 길게 회전하여 제1 단자 전극(141)에 인접한 제1 외부 연결 전극(131)으로 인출된다. 제5 내부 도체 패턴(125)은 제4 외부 연결 전극(134)에서 시작하여 길게 회전하여, 제4 외부 연결 전극(134)과 가장 인접한 반대 측면의 외부 연결 전극(즉, 제5 외부 연결 전극(135))으로 인출된다. 코일 구조의 단자 연결을 위해서, 최하단의 제9 내 부 도체 패턴(129)은 제2 단자 전극(141)으로 인출되어야 한다. 이로써, 각 내부 도체 패턴(121~129)은 가능한한 길게 연장될 수 있고, 1층당 턴(turn)수가 최대가 되어 동일 적층수에서 최대의 내부 도체의 턴수를 확보할 수 있고 인덕턴스 향상에 기여하게 된다.
적층형 인덕터(100)의 외부 연결 전극(131~138)과 단자 전극(141, 142)은 스크린 인쇄 등의 방법으로 용이하게 형성할 수 있다. 다단자 MLC(Mutilayer Ceramic Capacitor) 제조 공정에서의 측면 전극 인쇄 공정을 적용함으로써, 도 2에 도시된 바와 같이 본체(101)의 전체 높이에 걸쳐 수직으로 연장된 외부 연결 전극(131~138)을 용이하게 형성할 수 있다. 마찬가지로, 도 2에 도시된 바와 같은 단자 전극(141, 142)도 스크린 인쇄법으로 용이하게 형성할 수 있다. 도 2의 실시형태에서는, 단자 전극(141, 142)은 내부 전극 패턴(121, 129)이 노출되는 영역을 커버할 수 있도록 일부 영역(일부 폭)에만 도포되어 있다. 그러나, 단자 전극(141, 142)은 본체(101)의 단부면 전체를 도포하도록 형성될 수도 있다.
상술한 실시형태의 적층형 인덕터(100)에서는, 외부 연결 전극(131~138)이 본체(101)의 양 측면 각각에 동일한 개수로 배치되어 있고, 특히 각 측면에 4개씩 총 8개의 외부 연결 전극이 배치되어 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 예를 들어, 본체(101)의 양 측면 각각에 3개, 5개 또는 그 이상의 외부 연결 전극이 구비될 수도 있다. 상술한 실시형태와 유사한 방식으로 내부 도체 패턴 및 그 인출부를 형성할 경우, 외부 연결 전극의 수에 따라 코일의 턴수가 결정된다. 예를 들어, 외부 연결 전극의 수를 증가시키면 코일의 턴수를 증가시킬 수 있고, 외부 연결 전극의 수를 감소시키면 코일 턴수도 감소하게 된다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.
도 1a는 종래기술에 따른 적층형 인덕터의 외형을 나타낸 사시도이다.
도 1b는 도 1a의 적층형 인덕터의 내부 구조를 나타낸 분해 사시도이다.
도 2는 본 발명의 실시형태에 따른 적층형 인덕터의 외형을 나타낸 사시도이다.
도 3은 도 2의 적층형 인덕터를 YY' 라인을 따라 자른 단면도이다.
도 4는 도 2의 적층형 인덕터의 내부 도체 패턴 구조를 나타낸 평단면도이다.
도 5는 도 2의 적층형 인덕터에 있어서, 내부 도체 패턴과 외부 연결 전극 간의 연결 관계를 설명하기 위한 측면도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 적층형 인덕터 101: 본체
101a: 절연체층 121~129: 내부 도체 패턴
131~138: 외부 연결 전극 141, 142: 단자 전극
Claims (11)
- 복수의 절연체층이 적층된 본체;상기 본체의 대향하는 양 측면에 형성된 복수의 외부 연결 전극;상기 본체 내에서 상기 절연체층 상에 형성되고, 상기 외부 연결 전극에 의해 연결되어 코일 구조를 형성하는 복수의 내부 도체 패턴; 및상기 본체의 양 단부면에 형성되어 상기 코일 구조의 양단에 각각 연결된 제1 및 제2 단자 전극을 포함하고,상기 복수의 내부 도체 패턴 중 최하단의 내부 도체 패턴은 일단이 제1 단자 전극에 접속되고 타단이 상기 외부 연결 전극 중 하나에 접속되며, 최상단의 내부 도체 패턴은 일단이 제2 단자 전극에 접속되고 타단이 상기 외부 연결 전극 중 하나에 접속되고,상기 최하단의 내부 도체 패턴과 최상단의 내부 도체 패턴 사이의 내부 도체 패턴의 일단은 바로 위에 인접 배치된 내부 도체 패턴의 일단에 연결된 외부 연결 전극에 접속되고, 타단은 바로 아래 인접 배치된 내부 도체 패턴의 일단에 연결된 외부 연결 전극에 접속되는 것을 특징으로 하는 적층형 인덕터.
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- 제1항에 있어서,상기 단자 전극은 상기 본체의 양 단부면의 일부 폭을 도포하는 것을 특징으 로 하는 적층형 인덕터.
- 제1항에 있어서,상기 단자 전극은 상기 본체의 양 단부면 전체를 도포하는 것을 특징으로 하는 적층형 인덕터.
- 제1항에 있어서,상기 내부 도체 패턴은 각 도체 패턴의 길이가 길어지도록 상기 절연체층의 측변에 인접하게 상기 절연체층의 측변을 따라 형성된 것을 특징으로 하는 적층형 인덕터.
- 제1항에 있어서,상기 각각의 내부 도체 패턴은 각 내부 도체 패턴의 전체 길이에 걸쳐 일정한 폭을 갖는 것을 특징으로 하는 적층형 인덕터.
- 제1항에 있어서,상기 본체의 동일 측면으로 인출된 내부 도체 패턴의 양단은 항상 서로 인접 배치된 외부 연결 전극에 접속된 것을 특징으로 하는 적층형 인덕터.
- 제1항에 있어서,상기 복수의 외부 연결 전극은 상기 본체의 전체 높이에 걸쳐 연장되어 있는 것을 특징으로 하는 적층형 인덕터.
- 제1항에 있어서,상기 적층형 인덕터는 서로 대향하는 양 측면 각각에 동일한 개수의 외부 연결 전극을 갖는 것을 특징으로 하는 적층형 인덕터.
- 제9항에 있어서,상기 적층형 인덕터는 상기 본체의 서로 대향하는 양 측면 각각에 외부 연결 전극 4개씩 형성되어 총 8개의 외부 연결 전극을 갖는 것을 특징으로 하는 적층형 인덕터.
- 제10항에 있어서,상기 복수의 외부 연결 전극은, 상기 본체의 둘레를 따라 순차적으로 배치된 제1 내지 제8 외부 연결 전극이고,상기 복수의 내부 도체 패턴은 적층방향으로 순차 배치된 제1 내지 제9 내부 도체 패턴이고,상기 제1 내부 도체 패턴은 일단이 제1 단자 전극에 접속되고 타단이 제1 외부 연결 전극에 접속되고,상기 제2 내지 제8 내부 도체 패턴은 일단이 상기 제1 내지 제7 외부 연결 전극에 순차적으로 각각 접속되고, 타단이 제2 내지 제8 외부 연결 전극에 순차적으로 각각 접속되고,상기 제9 내부 도체 패턴은 일단이 제8 외부 연결 전극에 접속되고, 타단이 제2 단자 전극에 접속된 것을 특징으로 하는 적층형 인덕터.
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|---|---|---|---|
| KR1020080042524A KR101004878B1 (ko) | 2008-05-07 | 2008-05-07 | 적층형 인덕터 |
Applications Claiming Priority (1)
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2008
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