KR100999082B1 - 박막트랜지스터 기판 - Google Patents

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Abstract

정전기 척(chuck) 사용시 박막트랜지스터(TFT) 소자에 정전기 손상이 야기되는 것을 방지할 수 있도록 한 TFT 기판이 개시된다.
본 발명에서 제안된 TFT 기판은, 다수의 게이트 배선과, 상기 게이트 배선을 둘러싸고 있는 제 1 배선(게이트 가드링)과, 상기 게이트 배선과 절연되며, 상기 게이트 배선에 대해 수직하게 형성되어 있는 다수의 데이터 배선; 및 상기 데이터 배선을 둘러싸고 있는 제 2 배선(데이터 배선)을 포함하고, 상기 제 1 배선과 상기 제 2 배선이 전기적으로 분리되도록(또는 연결되도록) 형성된 것을 특징으로 한다.
이와 같이 제 1 및 제 2 배선을 설계하면, 적하 방식으로 액정을 주입할 때나 혹은 CVD 공정으로 보호막을 형성할 때 정전기 척을 사용하더라도 게이트 배선과 데이터 배선 간에 전위차가 발생되지 않으므로, TFT 소자의 정전기 손상을 막고, TFT의 특성 변화를 방지할 수 있게 된다.
정전기 손상, 게이트 배선, 데이터 배선, TFT 특성 변화

Description

박막트랜지스터 기판{Thin Film Transistor substrate}
도 1은 정전기 척의 구조를 도시한 개략도이고,
도 2는 복수의 단위 셀(12셀)이 구비된 TFT 기판이 도 1의 정전기 척에 탑재된 상태를 보인 개략도이며,
도 3은 종래의 게이트 배선과 데이터 배선의 가드링 설계 방식을 보인 개략도이고,
도 4는 도 3과 같이 가드링을 설계했을 때의 게이트에 걸리는 전위와 데이터에 걸리는 전위를 비교하기 위한 개념도이며,
도 5는 본 발명의 제 1 실시예에 의한 게이트 배선과 데이터 배선의 가드링 설계 방식을 보인 개략도이고,
도 6은 도 5와 같이 가드링을 설계했을 때의 게이트에 걸리는 전위와 데이터에 걸리는 전위를 비교하기 위한 개념도이며,
도 7은 본 발명의 제 2 실시예에 의한 게이트 배선과 데이터 배선의 가드링 설계 방식을 보인 개략도이고,
도 8은 도 7과 같이 가드링을 설계했을 때의 게이트에 걸리는 전위와 데이터에 걸리는 전위를 비교하기 위한 개념도이다.
본 발명은 정전기 방지용 가드링이 구비된 액정표시장치에 관한 것으로, 보다 상세하게는 정전기 척(chuck) 사용시 박막트랜지스터(TFT:이하, TFT라 한다) 소자에 정전기 손상이 야기되는 것을 방지할 수 있도록 한 TFT 기판에 관한 것이다.
액정표시소자(LCD)는 전계 생성 전극이 각각 형성되어 있는 두 유리기판(TFT 기판, 칼라필터 기판)을, 두 전극이 형성되어 있는 면이 마주 대하도록 배치하고, 두 기판 사이에 액정을 주입한 다음, 두 전극에 전압을 인가하여 생성되는 전기장에 의해 액정분자를 움직이므로써 이에 따라 달리지는 빛의 투과율에 의해 화상을 표시하는 장치이다.
상기 액정 주입 공정은 기존의 진공 필링(filling) 방식에서 적하 방식으로 변경되고 있으며, 적하 방식에서는 글래스를 지지하기 위해 정전기력을 사용하고 있다.
적하 방식에 의한 액정 주입은, 정전기 척 위에 TFT 기판을 장착하고, 상기 기판 상에 도트(dot) 방식으로 액정을 드랍(drop)한 후, TFT 기판 상측에 칼라필터 기판을 위치 정렬하고, 이들 두 기판을 어셈블리(assembly)하는 방식으로 진행된다.
도 1은 적하 방식으로 액정 주입시, 실제 라인에 적용된 바 있는 정전기 척의 구조를 보인 개략도이다. 상기 개략도는 TFT 기판이 탑재되는 부분을 위에서 내려다 본 상태를 도시한 것으로, 도 1에 의하면 정전기 척에서는 TFT 기판을 지지 하기 위한 정전기 발생 전압을 (+) 극성과 (-) 극성을 혼합하여 사용하고 있음을 알 수 있다. 이처럼 한가지 극성을 사용하지 않고, 영역별로 (+) 극성과 (-) 극성으로 나누어 전압을 인가한 것은 TFT 기판과 정전기 척 간의 밀착력을 좋게 하기 위함이다.
하지만, 적하 방식으로 TFT 기판과 칼라필터 기판 사이에 액정을 주입하면, 정전기 척 사용으로 인해 기판 상의 TFT 소자에 정전기 손상이 발생하여 TFT 특성이 변화(shift)될 뿐 아니라 이로 인해 각종 얼룩 불량 및 전원 오프(off)시 방전(discharge) 불량이 야기되는 등의 문제가 발생된다.
도 1의 정전기 척이 기판 상의 모든 TFT 소자에 전정기 손상을 발생시키는 것은 아니고, 도 2에서 알 수 있듯이 1매 기판 내에서 몇몇 셀에만 손상을 야기시키는데 이는 다음의 이유에서 비롯된다.
도 2는 일 예로서, 1매 글래스에 12셀이 생산되는 17인치 기판이 정전기 척 위에 탑재된 상태를 보인 개략도이다. 도 2를 참조하면 B, L, J 3셀은 셀 전체가 (-) 극성의 정전 전압이 인가되고 있으며, 이 3셀에서 정전기 불량이 발생함을 알 수 있다.
B, L, J 3셀에서 정전기 불량이 발생하는 메커니즘을 설명하면 다음과 같다. TFT 소자 제조시에는 통상, 정전기로 인한 TFT 손상을 막고자 게이트 라인과 데이터 라인 형성시 이들 배선 라인과는 별도로 게이트 가드링과 데이터 가드링을 각각 더 형성하고 있다. 도 3에는 이들 게이트 배선과 데이터 배선의 가드링 설계 방식을 보인 개략도가 제시되어 있다.
도 3의 왼쪽 도면을 참조하면, 단위 픽셀 내의 게이트 형성부에는 복수의 게이트 배선(미도시)이 배치되고, 이들 게이트 배선의 외곽 라인을 따라서는 게이트 가드링(G/R1)이 설계되며, 게이트 배선과 게이트 가드링(G/R1)은 전기적으로 접속되고, 게이트 배선 및 게이트 가드링은 A-D, B-E, C-F, … 등 인접 2셀끼리 연결되도록 설계되어 있음을 알 수 있다.
반면 도 3의 오른쪽 도면을 참조하면, 단위 픽셀 내의 데이터 형성부에는 복수의 데이터 배선(미도시)이 배치되고, 이들 데이터 배선의 외곽 라인을 따라서는 데이터 가드링(G/R2)이 설계되며, 데이터 배선과 데이터 가드링(G/R2)은 전기적으로 접속되고, 데이터 배선 및 데이터 가드링은 인접 셀과 연결되지 않도록 설계되어 있음을 알 수 있다.
위와 같은 가드링 설계에서는 플로팅(floating) 상태로 볼 수 있는 게이트 배선 및 데이터 배선의 전위가 하부 정전 전압에 의해 결정된다. 'B'셀을 예로 들면 게이트 배선은 가드링(G/R1)에 의해 인접 'E'셀과 연결되어 있기 때문에 (-) 전압과 (+) 전압의 평균 전위로 결정되는 반면, 데이터 배선은 'E'셀과 연결되어 있지 않으므로 (-) 전압에 의해 전위가 결정된다.
이해를 돕고자, 도 4에는 도 3과 같이 가드링을 설계했을 때 'B'셀의 게이트 배선에 걸리는 전위와 데이터 배선에 걸리는 전위를 비교하기 위한 개념도를 도시해 놓았다. 도 4의 왼쪽 도면은 게이트 배선에 걸리는 전위를 나타내고, 도 4의 오른쪽 도면은 데이터 배선에 걸리는 전위를 나타낸다.
도 3 및 도 4의 왼쪽 도면을 참조하면, 게이트 배선의 경우 'B'셀이 게이트 가드링(G/R1)에 의해 'E'셀과 연결되어 있기 때문에 (-)3kV 전압과 (+)3kV 전압의 평균 전위 즉, 0V 근처에서 'B'셀의 게이트 배선 전위가 결정됨을 알 수 있다.
반면 데이터 배선의 경우는 도 3 및 도 4의 오른쪽 도면에서 알 수 있듯이 'B'과 'E'셀이 가드링(G/R2)에 의해 연결되어 있지 않기 때문에 'B'셀은(-)3kV에서 데이터 배선의 전위가 결정되고, 이와 인접된 'E'셀은 (+)3kV에서 데이터 배선의 전위가 결정됨을 알 수 있다.
즉, 'B'셀의 경우 게이트 배선의 전위가 데이터 배선의 전위보다 높게 형성되는 것을 알 수 있다. 도 4에서 미설명 참조부호 s는 TFT 기판을 나타낸다.
이처럼, 적하 공정을 진행하는 시간 동안 'B'셀의 '게이트 배선과 S/D용 데이터 배선'간에 전위차가 발생되면 '게이트-S/D'간에 DC 스트레스가 인가되어 TFT의 특성 변화가 일어나게 된다. 'B'셀의 TFT 특성을 측정한 결과, 포지티브(positive) 방향으로 변화(shift)된 것과 일치함이 확인되었다.
플로팅 전극에서 결정되는 전위는 시뮬레이션을 해야 알겠지만 정전 전압을 kV 단위로 사용하고 있기 때문에 '게이트-S/D'간 DC 전압은 상당히 클것으로 추정된다.
정전기 손상으로 인해 야기되는 TFT의 특성 변화는 액정 주입 공정을 진행할 때 뿐만 아니라 정전기 척이 사용되는 모든 공정(예컨대, CVD법으로 보호막을 형성하는 공정)에서 발생되므로, 현재 대한 개선책이 시급하게 요구되고 있다.
본 발명의 목적은, 게이트 배선과 데이터 배선간에 전위차가 생기지 않도록 이들 가드링 구조를 변경하므로써, 적하 방식으로 액정을 주입할 때나 혹은 CVD 공정으로 보호막을 형성할 때 TFT 소자에 정전기 손상이 발생하는 것을 막고, TFT의 특성 변화가 야기되는 것을 방지할 수 있도록 한 TFT 기판을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명의 제 1 실시예에서는, 다수의 게이트 및 데이터 배선, 그리고 이들을 둘러싸는 게이트 및 데이터 가드링을 포함하는 복수개의 단위 셀을 갖는 TFT에 있어서, 인접된 2셀 간의 게이트 가드링끼리 전기적으로 분리되고, 인접된 2셀 간의 데이터 가드링끼리 전기적으로 분리되도록 하여, 상기 게이트 배선과 상기 데이터 배선 간에 전위차가 생기지 않도록 한 것을 특징으로 하는 TFT 기판이 제공된다.
상기 목적을 달성하기 위하여 본 발명의 제 2 실시예에서는, 다수의 게이트 및 데이터 배선, 그리고 이들을 둘러싸는 게이트 및 데이터 가드링을 포함하는 복수의 단위 셀을 갖는 TFT에 있어서, 인접된 2셀 간의 게이트 가드링끼리 전기적으로 연결되고, 인접된 2셀 간의 데이터 가드링끼리 전기적으로 연결되도록 하여, 게이트 배선과 상기 데이터 배선 간에 전위차가 생기지 않도록 한 것을 특징으로 하는 TFT 기판이 제공된다.
이때, 다수의 게이트 배선은 쇼팅 바(shorting bar)로 묶여 있고, 쇼팅 바에 의해 묶여진 상기 게이트 배선은 게이트 가드링에 연결되도록 설계된다.
또한, 다수의 데이터 배선은 쇼팅 바(shorting bar)로 묶여있고, 쇼팅 바에 의해 묶여진 상기 데이터 배선은 데이터 가드링에 연결되도록 설계된다.
상기 구조로 TFT 기판의 게이트 가드링과 데이터 가드링을 설계하면, 적하 방식으로 액정을 주입할 때나 또는 CVD 공정으로 보호막을 형성할 때, 정전기 척을 사용하더라도 게이트 배선과 데이터 배선 간에 전위차가 발생되지 않으므로, TFT 소자에 정전기 손상이 발생하는 것을 막을 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 5는 본 발명의 제 1 실시예에 의한 게이트 배선과 데이터 배선의 가드링 설계 방식을 보인 개략도이다. 여기서는 'B'셀과 'E'셀을 일 예로 들어 설명한다.
도 5를 참조하면, 본 발명의 제 1 실시예에서 제안된 가드링 설계 방식은 게이트 가드링(G/R1)과 데이터 가드링(G/R2)이 인접된 2셀('B'셀과 'E'셀)끼리 연결되지 않도록 구성되어 있음을 알 수 있다.
이때, 게이트 배선과 게이트 가드링(G/R1)은 도 5의 왼쪽 도면에 보인 바와 같이 단위 픽셀 내의 게이트 형성부에는 다수개의 게이트 배선(미도시)이 배치되고, 이들 게이트 배선의 외곽 라인을 따라서는 게이트 가드링(G/R1)이 설계되며, 다수의 게이트 배선은 쇼팅 바(shorting bar)로 묶여져 있고, 쇼팅 바에 의해 묶여진 게이트 배선은 다시 게이트 가드링(G/R1)에 연결되도록 레이아웃 배치된다.
그리고, 데이터 배선과 데이터 가드링(G/R2)은 도 5의 오른쪽 도면에 보인 바와 같이 단위 픽셀 내의 데이터 형성부에는 다수개의 데이터 배선(미도시)이 배치되고, 이들 데이터 배선의 외곽 라인을 따라서는 데이터 가드링(G/R2)이 설계되며, 다수의 데이터 배선은 쇼팅 바(shorting bar)로 묶여져 있고, 쇼팅 바에 의해 묶여진 데이터 배선은 다시 데이터 가드링(G/R2)에 연결되도록 레이아웃 배치된다.
도 6은 도 5와 같이 가드링을 설계했을 때의 게이트에 걸리는 전위와 데이터에 걸리는 전위를 비교하기 위한 개념도이다. 도 6의 왼쪽 도면은 게이트 배선에 걸리는 전위를 나타내고, 도 6의 오른쪽 도면은 데이터 배선에 걸리는 전위를 나타낸다. 여기서는 'B'셀을 일 예로 들어 설명한다.
도 5 및 도 6의 왼쪽 도면을 참조하면, 게이트 배선의 경우 'B'셀과 'E'셀이 가드링(G/R1)에 의해 연결되어 있지 않기 때문에 'B'셀은 (-)3kV에서 게이트 배선의 전위가 결정되고, 이와 인접된 'E'셀은 (+)3kV에서 게이트 배선의 배선의 전위가 결정됨을 알 수 있다.
도 5 및 도 6의 오른쪽 도면을 참조하면, 데이터 배선의 경우 역시 'B'셀과 'E'셀이 가드링(G/R2)에 의해 연결되어 있지 않기 때문에 'B'셀은(-)3kV에서 데이터 배선의 전위가 결정되고, 이와 인접된 'E'셀은 (+)3kV에서 데이터 배선의 전위가 결정됨을 알 수 있다.
즉, 제 1 실시예에서는 'B'셀의 게이트 배선 전위와 데이터 배선 전위가 모두 동일하게 (-)3kV로 형성됨을 알 수 있다. 도 6에서 미설명 참조부호 s는 TFT 기판을 나타낸다.
따라서 도 5의 구조로 가드링(G/R1),(G/D2)을 설계하면, 적하 방식으로 액정을 주입할 때나 또는 CVD 공정으로 보호막을 형성할 때, 정전기 척을 사용하더라도 게이트 배선과 데이터 배선 간에 전위차가 발생되지 않으므로, TFT 소자에 정전기 손상이 발생하는 것을 막을 수 있게 된다.
또한, 이로 인해 TFT의 특성 변화를 방지할 수 있으므로, TFT 특성 변화로 인해 야기되던 각종 얼룩 불량 및 전원 오프(off)시의 방전(discharge) 불량 등을 모두 해소할 수 있게 된다.
도 7은 본 발명의 제 2 실시예에 의한 게이트 배선과 데이터 배선의 가드링 설계 방식을 보인 개략도이다. 이 경우 역시, 'B'셀과 'E'셀을 일 예로 들어 설명한다.
도 7을 참조하면, 본 발명의 제 2 실시예에서 제안된 가드링 설계 방식은 게이트 가드링(G/R1)과 데이터 가드링(G/R2)이 모두 A-D, B-E, C-F, … 등 인접 2셀끼리 연결되도록 구성되어 있음을 알 수 있다,
이때, 게이트 배선과 게이트 가드링(G/R1)은 도 7의 왼쪽 도면에 보인 바와 같이, 단위 픽셀 내의 게이트 형성부에는 다수개의 게이트 배선(미도시)이 배치되고, 이들 게이트 배선의 외곽 라인을 따라서는 게이트 가드링(G/R1)이 형성되며, 다수의 게이트 배선은 쇼팅 바(shorting bar)로 묶여져 있고, 쇼팅 바에 의해 묶여진 게이트 배선은 다시 게이트 가드링(G/R1)에 연결되도록 레이아웃 배치된다.
그리고, 데이터 배선과 데이터 가드링(G/R2)은 도 7의 오른쪽 도면에 보인 바와 같이, 단위 픽셀 내의 데이터 형성부에는 다수개의 데이터 배선(미도시)이 배치되고, 이들 데이터 배선의 외곽 라인을 따라서는 데이터 가드링(G/R2)이 설계되며, 다수의 데이터 배선은 쇼팅 바(shorting bar)로 묶여져 있고, 쇼팅 바에 의해 묶여진 데이터 배선은 다시 데이터 가드링(G/R2)에 연결되도록 레이아웃 배치된다.
도 8은 도 7과 같이 가드링을 설계했을 때의 게이트에 걸리는 전위와 데이터 에 걸리는 전위를 비교하기 위한 개념도이다. 도 8의 왼쪽 도면은 게이트 배선에 걸리는 전위를 나타내고, 도 8의 오른쪽 도면은 데이터 배선에 걸리는 전위를 나타낸다. 이 경우 역시 'B'셀을 일 예로 들어 설명한다.
도 7및 도 8의 왼쪽 도면을 참조하면, 게이트 배선의 경우 'B'셀이 게이트 가드링(G/R1)에 의해 'E'셀과 연결되어 있기 때문에 (-)3kV 전압과 (+)3kV 전압의 평균 전위 즉, 0V 근처에서 'B'셀의 게이트 배선 전위가 결정됨을 알 수 있다.
도 7 및 도 8의 오른쪽 도면을 참조하면, 데이터 배선의 경우 역시 'B'셀과 'E'셀의 가드링(G/R2)에 의해 연결되어 있기 때문에 (-)3kV 전압과 (+)3kV 전압의 평균 전위 즉, 0V 근처에서 'B'셀의 게이트 배선 전위가 결정됨을 알 수 있다.
즉, 제 2 실시예에서는 'B'셀의 게이트 배선 전위와 데이터 배선 전위가 모두 동일하게 0kV 근처에서 형성됨을 알 수 있다. 도 8에서 미설명 참조부호 s는 TFT 기판을 나타낸다.
따라서 도 7의 구조로 가드링(G/R1),(G/D2)을 설계하면 적하 방식으로 액정을 주입할 때나 혹은 CVD 공정으로 보호막을 형성할 때 정전기 척을 사용하더라도 TFT 소자에 정전기 손상이 발생하지 않게 되고, 이로 인해 TFT의 특성 변화가 야기되는 것을 방지할 수 있게 된다. TFT의 특성 변화로 인해 야기되는 각종 불량 역시 해결됨은 물론이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 인접된 2셀 간의 '게이트 가드링과 게이트 가드링 간' 그리고 '데이터 가드링과 데이터 가드링 간'이 각각 전기적으로 분리되도록(또는 각각 전기적으로 연결되도록) 소자 설계를 이루므로써, 적하 방식으로 액정을 주입하거나 CVD 공정으로 보호막을 형성하더라도 게이트 배선과 데이터 배선 간에 전위차가 발생되지 않으므로, 정전기 척 사용으로 인한 TFT 소자의 정전기 손상을 막고, TFT 특성 변화를 방지할 수 있게 된다.

Claims (5)

  1. 다수의 게이트 배선;
    상기 게이트 배선을 둘러싸고 있는 제 1 배선;
    상기 게이트 배선과 절연되며, 상기 게이트 배선에 대해 수직하게 형성되어 있는 다수의 데이터 배선; 및
    상기 데이터 배선을 둘러싸고 있는 제 2 배선을 포함하고,
    상기 제 1 배선과 상기 제 2 배선이 전기적으로 분리되도록 형성되어 있는 것을 특징으로 하는 박막트랜지스터 기판.
  2. 다수의 게이트 배선;
    상기 게이트 배선을 둘러싸고 있는 제 1 배선;
    상기 게이트 배선과 절연되며, 상기 게이트 배선에 대해 수직하게 형성되어 있는 다수의 데이터 배선; 및
    상기 데이터 배선을 둘러싸고 있는 제 2 배선을 포함하고,
    상기 제 1 배선과 상기 제 2 배선이 전기적으로 연결되도록 형성되어 있는 것을 특징으로 하는 박막트랜지스터 기판.
  3. 제 1항 또는 제 2항에 있어서,
    상기 제 1 배선은 게이트 가드링이고, 상기 제 2 배선은 데이터 가드링인 것 을 특징으로 하는 박막트랜지스터 기판.
  4. 제 1항 또는 제 2항에 있어서,
    상기 다수의 게이트 배선은 쇼팅 바(shorting bar)로 묶여 있고, 상기 쇼팅 바에 의해 묶여진 상기 게이트 배선은 상기 제 1 배선에 연결된 것을 특징으로 하는 박막트랜지스터 기판.
  5. 제 1 항 또는 제 2항에 있어서,
    상기 다수의 데이터 배선은 쇼팅 바(shorting bar)로 묶여 있고, 상기 쇼팅 바에 의해 묶여진 상기 데이터 배선은 상기 제 2 배선에 연결된 것을 특징으로 하는 박막트랜지스터 기판.
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