KR100991380B1 - 개구부의 경사진 측벽을 보상할 수 있는 반도체 소자의제조방법 - Google Patents

개구부의 경사진 측벽을 보상할 수 있는 반도체 소자의제조방법 Download PDF

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개구부의 경사진 측벽을 보상할 수 있는 반도체 소자의 제조 방법을 제공한다. 이 방법은, 측벽이 경사진 개구부를 갖는 반도체 기판 상에 보상막을 형성하고 전면식각을 실시하여, 상기 개구부 측벽을 덮는 보상 패턴을 형성함으로써 상기 개구부가 수직 측벽을 갖도록 하는데 그 특징이 있다.
개구부, 측벽, 경사, 스텝커버리지, 공정마진

Description

개구부의 경사진 측벽을 보상할 수 있는 반도체 소자의 제조 방법{Fabrication method of semiconductor device capable of compensating sloped side wall of opening}
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 공정 단면도.
도 2는 경사진 측벽을 갖는 개구부의 형성을 설명하는 단면도.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체 소자의 제조 공정 단면도.
* 도면의 주요부분에 대한 도면 부호의 설명 *
30: 반도체 기판 31, 33, 35, 39: 층간절연막
32, 34: 플러그 36, 40: 포토레지스트 패턴
37: 보상막 37a: 보상막 패턴
38: 비트라인
본 발명은 반도체 소자 제조 분야에 관한 것으로, 보다 상세하게는 개구부의 경사진 측벽을 보상할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
0.10㎛ 이하의 기술을 적용하여 반도체 소자를 형성하는 경우, 콘택홀, 비아홀 및 트렌치 등과 같은 개구부의 깊이가 증가되고 디자인 룰 (Design Rule)이 감소된다. 이에 따라, 식각마스크로 이용되는 포토레지스트(photoresist)의 두께가 얇아져 깊은 개구부를 형성하기 위해 식각공정을 진행할 경우 포토레지스트가 부식되는 현상이 발생되어 원하는 패턴을 반도체 기판 상에 제대로 구현하기 어렵다. 이에 따라, 식각전 또는 식각 과정에서 폴리머를 발생시키어 포토레지스트 패턴을 보호하고 있다. 그러나, 이에 따라 개구부의 측벽이 경사진 프로파일을 갖게된다.
이하, 도 1a 내지 도 1c 그리고 도 2를 참조하여 종래 기술에 따른 반도체 소자의 제조 방법을 설명한다.
도 1a를 참조하면, 반도체 기판(10)을 덮는 층간절연막(11)을 통과하여 상기 반도체 기판(10)과 연결되는 플러그들(12)을 형성한다. 상기 플러그들(12)은 비트라인과 연결되는 제1 플러그(12a)와 캐패시터와 연결되는 제2 플러그(12b)를 포함한다. 이어서, 상기 플러그들(12)을 갖는 상기 반도체 기판(10) 상에 층간절연막(13)을 형성하고, 상기 층간절연막(13)을 통과하여 상기 제1 플러그(12a)와 연결되는 비트라인 플러그(14)를 형성한다. 다음으로, 상기 비트라인 플러그(14)를 갖는 상기 반도체 기판(10) 상에 층간절연막(15)을 형성하고, 상기 층간절연막(15) 상에 비트라인 형성 영역을 정의하는 포토레지스트 패턴(PR1)을 형성한다. 다음으로, 상기 포토레지스트 패턴(PR1)을 식각마스크로 이용하여 상기 층간절연막(15)을 식각해서 상기 층간절연막(15) 내에 트렌치(T1)를 형성한다. 상기 층간절연막(15)을 식각하는 과정에서 포토레지스트 패턴(PR1)에 폴리머가 부착되도록 하기 위하여 CxFy계 또는 CaHbFc계의 가스를 이용한 플라즈마 식각을 실시할 수 있다. 이에 따라, 식각이 진행될수록 노출되는 층간절연막(15)의 폭이 좁아진다. 따라서, 상기 층간절연막(15) 내에 형성되는 상기 트렌치(T1)는 경사진 측벽(SW1)을 갖게된다. 즉, 도 2에 보이는 바와 같이, 반도체 기판(20) 상에 형성된 식각대상막(21) 상에 식각마스크로서 포토레지스트 패턴(PR)을 형성하고, 폴리머가 발생되는 분위기에서 식각을 진행할 경우, 상기 포토레지스트 패턴(PR)에 폴리머가 부착된다. 포토레지스트 패턴(PR)의 표면에 부착된 폴리머 역시 식각마스크로서 역할한다. 도 2에서 도면부호 'S1' 및 'S2'는 각각 폴리머가 부착되기 전, 후의 식각마스크의 표면을 나타낸다. 이러한 폴리머의 발생 및 부착에 따라, 식각마스크에 의해 정의되는 개구부의 폭이 'W1'에서 'W2'로 점차 감소되어 식각대상막(21) 내에 형성되는 개구부(T)는 경사진 측벽(SW)을 갖게된다.
도 1b를 참조하면, 상기 포토레지스트 패턴(PR1)을 제거한다. 이어서, 상기 트렌치(T1)를 채우는 전도막을 형성하고 연마공정을 실시하여 상기 트렌치(T1) 내에 비트라인(16)을 형성한다. 다음으로, 상기 비트라인(16)을 갖는 상기 반도체 기판(10) 상에 층간절연막(17)을 형성하고, 상기 층간절연막(17) 상에 캐패시터 전극(캐패시터 플러그 영역)을 정의하는 포토레지스트 패턴(PR2)을 형성한다.
도 1c를 참조하면, 상기 층간절연막들(17, 15, 13)을 선택적으로 식각하여 상기 제2 플러그(12b)를 노출시키는 제2 트렌치(T2)를 형성한다. 상기 제2 트렌치(T2)를 형성하기 위한 식각과정에서 상기 포토레지스 패턴(PR2)을 보호하기 위하여 폴리머를 발생시킨다. 따라서, 전술한 바와 같은 이유로, 상기 제2 트렌치(T2) 역시 경사진 측벽(SW2)을 갖게된다.
전술한 과정에 따라 형성되는 트렌치(T2)는 경사진 측벽(SW2)을 가져 개구부 저면의 폭이 개구부 입구의 폭보다 좁아진다. 따라서, 포토레지스트 패턴(PR2)으로 정의되는 트렌치의 폭(W3)을 개구부 저면의 폭(W4) 보다 넓게 할 수 있어, 포토리소그래피 공정 여유도를 증가시킬 수 있다. 그러나, 비트라인(16)과 제2 트렌치(T2) 사이의 간격(A)이 좁아져 포토레지스트 패턴(PR2)의 정렬 마진은 더욱 좁아지고, 비트라인(16)과 상기 트렌치(T2) 내에 형성되는 캐패시터 전극(캐패시터 플러그) 사이의 단락이 발생될 가능성이 높아지는 문제점이 있다.
전술한 바와 같은 문제점을 해결하기 위한 본 발명은, 개구부의 경사진 측벽을 보상할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
본 발명은 측벽이 경사진 개구부를 갖는 반도체 기판 상에 보상막을 형성하고 전면식각을 실시하여, 상기 개구부 측벽을 덮는 보상 패턴을 형성함으로써 상기 개구부가 수직 측벽을 갖도록 하는데 그 특징이 있다.
본 발명의 일실시예에 따른 반도체 소자의 제조 방법은, 측벽이 경사진 제1 개구부를 갖는 반도체 기판을 마련하는 단계; 상기 제1 개구부를 갖는 반도체 기판 상에 보상막을 형성하는 단계; 및 상기 보상막을 전면식각하여 상기 제1 개구부의 측벽을 덮는 보상 패턴을 형성하여, 상기 보상 패턴으로 둘러싸여 수직한 측벽을 갖는 제2 개구부를 형성하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막을 통과하여 상기 반도체 기판과 연결되는 비트라인 연결용 제1 플러그 및 캐패시터 연결용 제2 플러그를 형성하는 단계; 상기 제1 플러그 및 상기 제2 플러그가 형성된 상기 반도체 기판 상에 제2 층간절연막을 형성하는 단계; 상기 제2 층간절연막을 통과하여 상기 제1 플러그와 연결되는 비트라인을 형성하는 단계; 상기 비트라인이 형성된 상기 반도체 기판 상에 제3 층간절연막을 형성하는 단계; 상기 제3 층간절연막 상에 포토레지스트 패턴을 형성하는 단계; 폴리머를 발생시키는 식각조건에서 상기 포토레지스트 패턴을 식각마스크로, 상기 제3 층간절연막 및 제2 층간절연막을 식각하여, 그 저면에 상기 제2 플러그를 노출시키며 경사진 측벽을 갖는 제1 개구부를 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 제1 개구부를 갖는 반도체 기판 상에 보상막을 형성하는 단계; 및 상기 보상막을 전면식각하여 상기 제1 개구부 측벽을 덮는 보상 패턴을 형성하여, 상기 보상 패턴으로 둘러싸여 수직한 측벽을 갖는 제2 개구부를 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
이하, 도 3a 내지 도 3i를 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명한다.
도 3a를 참조하면, 반도체 기판(30)을 덮는 층간절연막(31)을 통과하여 상기 반도체 기판(30)과 연결되는 플러그들(32)을 형성한다. 상기 플러그들(32)은 비트라인과 연결되는 제1 플러그(32a)와 캐패시터와 연결되는 제2 플러그(32b)를 포함한다. 이어서, 상기 플러그들(32)을 갖는 상기 반도체 기판(30) 상에 제2 층간절연막(33)을 형성하고, 상기 층간절연막(33)을 통과하여 상기 제1 플러그(32a)와 연결되는 비트라인 플러그(34)를 형성한다. 다음으로, 상기 비트라인 플러그(34)를 갖는 상기 반도체 기판(30) 상에 층간절연막(35)을 형성하고, 상기 층간절연막(35) 상에 비트라인 형성 영역을 정의하는 포토레지스트 패턴(36)을 형성한다. 경우에 따라, 상기 비트라인 플러그(34) 및 상기 층간절연막(35)의 형성은 생략될 수 있다. 이때, 상기 포토레지스트 패턴(36)은 상기 층간절연막(33) 상에 형성될 수 있다.
도 3b를 참조하면, 상기 포토레지스트 패턴(36)을 식각마스크로 이용하여 상기 층간절연막(35)을 식각해서 상기 층간절연막(35) 내에 트렌치(T1)를 형성한다. 다음으로, 상기 포토레지스트 패턴(36)을 제거한다. 한편, 상기 층간절연막(35)을 식각하는 과정에서 포토레지스트 패턴(36)에 폴리머가 부착되도록 하기 위하여 CxFy계 또는 CaHbFc계의 가스를 이용한 플라즈마 식각을 실시할 수 있다. 또한, 플라즈마가 안정적으로 발생하고 폴리머가 안정적이고 균일하게 부착될 수 있도록 하기 위하여 비활성가스를 더 사용할 수 있다. 이와 같이 폴리머가 발생되는 식각조건에서 상기 층간절연막(35)을 식각함에 따라, 상기 트렌치(T1)는 경사진 측벽(SW1)을 갖게된다.
도 3c를 참조하면, 상기 트렌치(T1)를 갖는 상기 반도체 기판(30) 상에 스텝커버리지가 불량한 보상막(37)을 형성한다. 상기 보상막(37)의 스텝커버리지는 30 % 이하가 되도록 형성하는 것이 바람직하다. 본 발명의 실시예에 따라, 상기 보상막(37)은 플라즈마 화학기상증착법(plasma enhanced chemical vapor deposition)으로 USG(undoped silicate glass)를 증착하여 형성할 수 있다. 상기 USG는 싱글 타입(single type)의 저압 화학기상증착(low pressure chemical vapor deposition) 장치에서 형성할 수 있다. 이 경우, SiH4에 대한 NH3의 유량비가 3배 이상이 되도록 공급하여 스텝커버리지가 30 %를 넘지 않는 USG를 형성할 수도 있다.
도 3d를 참조하면, 상기 보상막(37)을 전면식각하여 상기 트렌치(T1)의 경사진 측벽(SW1)을 덮는 보상막 패턴(37a)을 형성한다. 이에 따라, 상기 보상막 패턴(37a)으로 둘러싸여 수직한 측벽을 갖는 트렌치(T2)가 얻어진다. 한편, 상기 층간절연막(35)의 표면이 노출될 때까지 상기 보상막(37)을 전면식각할 수도 있다.
도 3e를 참조하면, 상기 트렌치(T2)를 갖는 반도체 기판(30) 상에 전도막을 형성하여 상기 트렌치(T2)를 채우고, 화학 기계적 연마(chemical mechanical polishing) 공정을 실시하여 상기 트렌치(T2) 내에 비트라인(38)을 형성한다.
도 3f를 참조하면, 상기 비트라인(38)을 갖는 상기 반도체 기판(30) 상에 층간절연막(39)을 형성하고, 상기 층간절연막(39) 상에 캐패시터 전극(또는 캐패시터 플러그) 영역을 정의하는 포토레지스트 패턴(40)을 형성한다.
도 3g를 참조하면, 상기 층간절연막들(39. 35, 33)을 선택적으로 식각하여 상기 제2 플러그(32b)를 노출시키는 트렌치(T3)를 형성한다. 상기 트렌치(T3)를 형성하기 위한 식각과정에서 상기 포토레지스패턴(PR2)을 보호하기 위하여 폴리머를 발생시킨다. 따라서, 전술한 바와 같은 이유로, 상기 트렌치(T3) 역시 경사진 측벽(SW2)을 갖게된다. 그러나, 상기 보상막 패턴(37a)에 의해 상기 비트라인(38)과 상기 트렌치(T3) 사이의 간격(B)이 보다 충분히 확보될 수 있다. 이에 따라, 상기 포토레지스트 패턴(PR2) 형성의 공정 여유도가 증가한다. 아울러, 상기 비트라인(38)과 상기 트렌치(T3) 내에 형성되는 캐패시터 전극(또는 캐패시터 플러그) 사이의 단락을 보다 효과적으로 방지할 수 있다.
도 3h를 참조하면, 상기 포토레지스트 패턴(PR3)을 제거하고 상기 트렌치(T3) 내에 캐패시터 전극(또는 캐패시터 플러그)(31)을 형성한다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 바와 같이 이루어지는 본 발명은, 개구부의 경사진 측벽 상에 보상 패턴을 형성하여 수직한 측벽을 갖는 개구부를 형성할 수 있다. 이에 따라, 공정 여유도를 증가시킬 수 있다. 또한 본 발명은, 비트라인이 형성되는 트렌치 측벽을 수직하게 형성함으로써 비트라인과 캐패시터 전극 사이의 콘택을 효과적으로 방지할 수 있다.

Claims (10)

  1. 삭제
  2. 삭제
  3. 반도체 기판 상에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막을 통과하여 상기 반도체 기판과 연결되는 비트라인 연결용 제1 플러그 및 캐패시터 연결용 제2 플러그를 형성하는 단계;
    상기 제1 플러그 및 상기 제2 플러그가 형성된 상기 반도체 기판 상에 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막을 통과하여 상기 제1 플러그와 연결되는 비트라인을 형성하는 단계;
    상기 비트라인이 형성된 상기 반도체 기판 상에 제3 층간절연막을 형성하는 단계;
    상기 제3 층간절연막 상에 포토레지스트 패턴을 형성하는 단계;
    폴리머를 발생시키는 식각조건에서 상기 포토레지스트 패턴을 식각마스크로, 상기 제3 층간절연막 및 제2 층간절연막을 식각하여, 그 저면에 상기 제2 플러그를 노출시키며 경사진 측벽을 갖는 제1 개구부를 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 제1 개구부를 갖는 반도체 기판 상에 보상막을 형성하는 단계; 및
    상기 보상막을 전면식각하여 상기 제1 개구부 측벽을 덮는 보상 패턴을 형성하여, 상기 보상 패턴으로 둘러싸여 수직한 측벽을 갖는 제2 개구부를 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 비트라인을 형성하는 단계는,
    상기 제2 층간절연막을 통과하여 상기 제1 플러그를 노출시키는 트렌치를 형성하는 단계;
    상기 트렌치를 갖는 상기 반도체 기판 상에 전도막을 형성하여 상기 트렌치를 채우는 단계; 및
    상기 제2 층간절연막의 상부면이 노출될 때까지 상기 전도막을 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 3 항에 있어서,
    상기 제2 개구부를 형성하는 단계 후,
    상기 제2 개구부를 통과하여 상기 제2 플러그와 연결되는 캐패시터 전극을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  6. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 보상막은 스텝커비리지가 30 %를 넘지않도록 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 보상막은 플라즈마 화학기상증착법으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 7 항에 있어서,
    상기 보상막은 USG로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 보상막은 저압 화학기상증착 장치에서 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제 9 항에 있어서,
    SiH4와 NH3를 공급하여 상기 USG를 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
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