KR100975279B1

KR100975279B1 - 과전류 검출 회로 및 그 지연 회로

Info

Publication number: KR100975279B1
Application number: KR1020030086619A
Authority: KR
Inventors: 가와고에오사무; 도쿠마루야스히로
Original assignee: 미쓰미덴기가부시기가이샤
Priority date: 2003-01-22
Filing date: 2003-12-02
Publication date: 2010-08-12
Also published as: JP2004226185A; TW200415835A; CN1518183A; KR20040067807A; TWI328325B; JP4221572B2

Abstract

지연 회로를 구비한 과전류 검출 회로에서는, 지연 회로의 지연 시간중에, 쇼트 등에 의해 큰 전류가 흐르면, 방전 제어 스위치에 큰 전류가 흘러, 방전 제어 스위치가 파괴되는 일이 있었다.

지연 회로(25)를 가지고, 방전 제어 스위치(113)의 on 시간을 제어하는 과전류 검출 회로(20a)에 있어서, 지연 회로(25)는, 지연 시간을 연속적, 아날로그적으로 변화시킴으로써, 방전 제어 스위치(113)에서의 급격한 상태변화에 응답하여, 신속하게 당해 방전 제어 스위치(113)를 off 상태로 할 수 있는 구성을 가지고 있다. 이것에 의해, 방전 제어 스위치(113)에 대전류가 긴 시간 흐르는 것을 방지하여, 당해 방전 제어 스위치(113)의 파괴를 방지할 수 있다.

전지 유닛, 2차전지, 전류 검출 저항, 방전 제어 스위치, 과전류 검출부, 지연 회로, 차동 회로.

Description

과전류 검출 회로 및 그 지연 회로{OVERCURRENT DETECTING CIRCUIT AND ITS DELAY CIRCUIT}

도 1은 본 발명의 1실시형태에 관계되는 전지 유닛의 구성을 설명하기 위한 블록도이다.

도 2는 도 1에 도시된 전지 유닛에 포함되는 전압 검출 기능부착 지연 회로의 특성을 도시하는 도면이다.

도 3은 도 1에 도시된 전압 검출 기능부착 지연 회로의 일부의 구성을 구체적으로 도시하는 회로도이다.

도 4는 도 3에 도시된 회로의 일부를 상세하게 설명하는 회로도이다.

도 5는 본 발명의 다른 실시형태에 관계되는 전지 유닛의 구성을 도시하는 블록도이다.

도 6은 종래의 전지 유닛의 구성을 설명하는 블록도이다.

도 7은 도 6에 도시된 과전류 검출 회로의 특성을 설명하는 도면이다.

(부호의 설명)

10, 10a, 10b 과전류 검출 회로

11, 11a, 11b 전지 유닛

111 2차전지

112 전류 검출 저항

113 방전 제어 스위치

101 양극단자

102 음극단자

20 과전류 검출부

21 지연 회로

25, 25a 전압 검출 기능부착 지연 회로

본 발명은, 리튬이온 전지 등, 충전가능한 2차전지를 보호하는 2차전지 보호 회로에 관한 것이며, 특히, 당해 2차전지 보호 회로에 사용되는 지연 회로에 관한 것이다.

일반적으로, 이 종류의 2차전지 보호 회로는, 양극단자 및 음극단자를 구비한 전지 유닛(전지 팩)내에 2차전지와 함께 수용되어, 사용할 때는, 전지 유닛의 양극단자와 음극단자 사이에는, 카메라 등의 디바이스가 부하로서 접속된다. 이와 같이, 전지 유닛에 부하가 접속된 경우, 전지 유닛내의 2차전지는, 방전 상태가 되어, 부하를 구동, 동작시킨다. 다른 한편, 전지 유닛내의 2차전지를 충전할 때는, 전지 유닛의 양극단자와 음극단자 사이에 충전기가 접속되어서, 2차전지는 충전 상태가 된다.

여기에서, 전지 유닛내에 수용되는 2차전지에는, 니켈-카드뮴 전지, 니켈-수은 전지, 리튬이온 전지 등, 여러 전지가 각종의 디바이스에 따라 접속된다. 이중, 니켈-카드뮴 전지 및 니켈 수은전지는, 전지용량이 0으로 될 때까지 사용한 후에 충전하지 않으면, 즉, 얕은 방전·충전을 반복하면, 전지능력이 저하된다는 특성을 가지고 있다. 이와 같이, 얕은 방전·충전을 반복함으로써 전지능력이 저하되는 효과를 메모리 효과라 부른다.

한편, 리튬이온 전지는, 상기한 메모리 효과를 가지지 않아, 2차전지로서 이상적이지만, 지나치게 방전하여 전지전압이 소정전압보다도 낮아져버리면, 전지의 구성 물질이 변질되어, 과방전 상태가 되어서 전지수명이 짧아져버린다. 또, 리튬이온 전지에서는, 충전기에 의한 충전중, 완전충전 상태로 되어도 전지전압은 계속해서 상승하여, 과충전 상태가 되는 경우가 있다. 이와 같이, 과충전 상태가 되면, 리튬이온 전지에서는, 리튬 금속의 석출에 의해 전극간 쇼트가 발생할 우려가 있다. 더욱이, 리튬이온 전지에서 양극단자와 음극단자 사이가 쇼트 상태가 되면, 큰 방전 전류가 흘러, 과전류상태가 되는 경우가 있다.

전지 유닛에 2차전지와 함께 포함되는 2차전지 보호 회로, 특히, 리튬이온 전지용의 2차전지 보호 회로는, 전술한 과충전 상태, 과방전 상태, 및, 과전류상태를 검출해서, 이것들의 상태가 각각 검출되면, 충전 전류 및 방전 전류를 차단함으로써, 2차전지를 보호하는 기능을 구비하고 있다. 이 때문에, 2차전지 보호 회로는, 과충전 검출 회로, 과방전 검출 회로, 및, 과전류 검출 회로를 구비하고 있다.

한편, 충전중 혹은 방전중에, 단시간 사이에, 전류 혹은 전압이 어떠한 원인 에 의해 일시적으로 크게 변동하는 일이 있다. 전술한 단시간내의 일시적인 변동이 생겨도, 실제로는, 과충전, 과방전, 혹은, 과전류상태로는 되고 있지 않으므로, 이와 같은 단시간에 있어서의 전류, 전압의 변동에 의해, 과충전 검출 회로, 과방전 검출 회로, 및, 과전류 검출 회로를 불동작 상태로 해 놓을 필요가 있다.

이 때문에, 이들 과충전 검출 회로, 과방전 검출 회로, 및, 과전류 검출 회로에는, 전류, 전압의 단시간 변동에 의해서는 보호 동작을 하지 않도록 하기 위해서, 일정시간만, 각 검출 회로를 불동작 상태, 즉, 불감응 상태로 하는 불감응 시간 설정 회로가 각각 설치되어 있다. 구체적으로는, 이들 불감응 시간 설정 회로로서, 지연 회로가 설치되어 있고, 상기한 일정시간은 지연 회로의 지연 시간으로서 설정되어 있다.

이들 2차전지 보호 회로의 과충전 검출 회로, 과방전 검출 회로, 및, 과전류 검출 회로중, 과전류 검출 회로에 사용되는 지연 회로로서, 일본 특원 2002-309470 명세서에 기재된 지연 회로가 있다. 제안된 지연 회로는, 과전류가 검출되면, 클록 발진기로부터의 클록 신호의 카운트를 개시하고, 클록 신호를 소정의 값까지 카운트하고, 소정의 값까지 카운트 되어도 과전류가 검출되어 있으면, 유효 검출 신호를 출력하는 구성을 가지고 있다. 이 경우, 과전류 검출 회로는, 전류 유닛에 부하로서 접속되는 디바이스에 흐르는 부하 전류를 검출하는 저항에 접속되어, 당해 저항의 양단 전압을 과전류 검출 회로에 의해 검출함으로써, 지연 시간을 제어하고 있다. 이 구성에서는, 과전류의 검출 신호에 순간적인 변동이 있어도, 정확하게 소정의 값까지 카운트할 수 있다.

도 6을 참조하면, 종래, 리튬이온 전지 등의 2차전지를 포함하는 전지 유닛(11)내에 설치되는 과전류 검출 회로(10)의 다른 예가 도시되어 있다. 도시된 전지 유닛(11)은, 출력 단자로서 양극단자(101)와 음극단자(102)를 구비하고 있고, 당해 양극단자(101)와 음극단자(102) 사이에는, 방전시에 카메라 등의 부하가 접속되고, 충전시에 충전기가 접속된다.

도시된 전지 유닛(11)은, 과전류 검출 회로(10), 리튬이온 전지 등의 2차전지(111), 전류 검출 저항(112), 및, 방전 제어 스위치(113)에 의해서만 특징지어져 있는데, 실제로는, 과전류 검출 회로(10) 이외에, 도시되지 않은 과방전 검출 회로 및 과충전 검출 회로가 전지 유닛(11)내에는 설치되어 있다. 이들 과충전 검출 회로 및 과방전 검출 회로는 설명을 간략화하기 위해서, 도 6에서는 생략되어 있다.

전지 유닛(11)의 양극단자(101)에는, 방전 제어 스위치(113)를 구성하는 P채널 FET의 드레인이 접속되고, 그 소스에는, 2차전지(111)의 캐소드가 접속되어 있다. 한편, 2차전지(111)의 애노드와, 음극단자(102) 사이에는, 전류 검출 저항(112)이 접속되어 있고, 당해 전류 검출 저항(112)의 양단에는, 과전류 검출 회로(10)가 접속되어 있다.

구체적으로 설명하면, 과전류 검출 회로(10)는 과전류 검출부(20)와, 소정의 지연 시간이 설정된 지연 회로(21)에 의해 구성되어 있고, 과전류 검출부(20)는 전류 검출 저항(112)의 양단에 접속되어, 당해 전류 검출 저항(112)에 흐르는 전류에 의해 생기는 전압 강하를 과전류 검출부(20)에 의해 검출하고 있다.

과전류 검출부(20)는, 임계값 전압을 기준전압으로서 설정한 전압비교기를 가지며, 이 전압비교기에서, 전류 검출 저항(112)의 양단에서의 전압 강하를 기준전압과 비교한다. 이 예에서는, 기준전압보다도 전류 검출 저항(112)의 양단 전압 강하가 작을 경우, 전압비교기는 논리 “0”레벨의 출력 신호를 지연 회로(21)에 출력하고, 다른 한편, 기준전압보다도 전류 검출 저항(112)의 양단 전압 강하가 커지면, 과전류라고 판정하여, 논리 “1”레벨의 출력 신호를 지연 회로(21)에 출력한다.

여기에서, 전지 유닛(11)의 양극단자(101)와 음극단자(102) 사이에, 부하가 접속되고, 2차전지(111)가 방전하고 있는 상태에 있는 것으로 한다. 이 상태에서는, 과전류 검출부(20)는, 논리 “0”레벨의 출력 신호를 지연 회로(21)에 출력하고 있고, 방전 제어 스위치(113)를 구성하고 있는 P채널 FET에는, 지연 회로(21)로부터 저레벨 신호가 공급되고 있다. 이 결과, 과전류가 검출되지 않은 상태에서는, 방전 제어 스위치(113)는 on 상태에 있다.

한편, 부하에 흐르는 전류가 커지고, 전류 검출 저항(112)의 양단에서의 전압 강하가 임계값을 초과하면, 과전류 검출부(20)는 고레벨 신호를 출력 신호로서 지연 회로(21)에 출력한다. 지연 회로(21)는, 소정의 지연 시간이 경과한 시점에서도, 과전류 검출부(20)로부터 고레벨 신호가 부여되고 있는 경우, 고레벨 신호를 방전 제어 스위치(113)에 출력함으로써, 방전 제어 스위치(113)를 off상태로 하고, 이 결과, 방전은 정지한다.

이와 같이, 지연 회로(21)는, 과전류상태가 소정의 지연 시간 계속한 것을 감시하는 동작을 행하고 있다. 이 지연 회로(21)를 설치함으로써, 소정의 지연 시 간에 미치지 못하는 시간만큼, 일시적으로 과전류상태가 생겨도, 지연 회로(21)는, 고레벨 신호를 방전 제어 스위치(113)에 출력하지 않는다. 바꾸어 말하면, 과전류상태가 소정의 지연 시간 계속했을 경우에만, 방전 제어 스위치(113)는, off 상태로 된다. 이 구성에서는, 과전류상태가 단시간 계속해도, 방전 제어 스위치(113)는 off 상태로는 되지 않기 때문에, 일시적으로 생기는 과전류가 잘못 검출되는 것을 방지할 수 있다.

(특허문헌 1)

일본 특원 2002-309470 명세서

이 종류, 전지 유닛에 부하로서 접속되는 디바이스 부하는, 디바이스의 동작시와 불동작시 사이에서 크게 변동하고, 이 결과, 방전 상태에서 부하에 흐르는 전류도 크게 변동하는 경향이 있어, 극단적인 경우, 양극단자와 음극단자 사이가 쇼트할 수도 있다.

도 6에 도시된 전류 검출 저항(112)의 저항값은, 전류 검출 저항(112)에 의한 손실이 억제되어 있기 때문에, 방전 제어 스위치(113)에 의한 손실이 문제가 될 것으로 예측된다. 다른 한편, 도 6에 도시되어 있는 지연 회로에서의 지연 시간은, 부하 전류의 대소에 관계없이 일정하다. 이와 같이, 일정한 지연 시간을 갖는 지연 회로를 사용한 경우, 일정한 지연 시간내에는, 큰 부하 전류가, 순간적으로, 전지 유닛의 방전 제어 스위치(113)를 구성하는 FET에 흐른다. 이 결과, 당해 스위치(113)를 구성하는 FET에 악영향이 생겨버려, 경우에 따라서는 FET의 파괴를 초 래할 수도 있다.

상기한 점을 도 7을 참조하여, 구체적으로 설명한다. 도 7에는, 도 6에 도시된 과전류 검출 회로(10)의 특성이 도시되어 있고, 도 7에서, 횡축은, 전류 검출 저항(112)에 흐르는 전류(I)를 나타내고, 종축은 지연 회로(21)에서의 지연 시간(T)을 나타내고 있다. 도면으로부터도 명백한 바와 같이, 전류 검출 저항(112)에 흐르는 전류(I)가 설정 전류 레벨(Id)을 초과하면, 지연 회로(21)는 일정한 지연 시간(Td)만큼, 과전류 검출부(20)의 출력을 지연시키는 특성을 가지고 있다. 또한, 전류 검출 저항(112)에 흐르는 전류(I)는, 실제로는, 과전류 검출부(20)에서, 전류 검출 저항(112)의 양단 전압으로 변환되고, 당해 양단 전압이 임계값 전압과 비교된다.

도시된 특성을 갖는 과전류 검출 회로(10)를 사용했을 경우, 전류 검출 저항(112)에 일시적으로 설정 전류 레벨(Id)을 초과하는 전류가 흐르고, 일정한 지연 시간내에, 원래의 정상의 전류 레벨로 되돌아가면, 방전 제어 스위치(113)는, 지연 회로(21)의 출력에 의해 일정한 지연 시간내에 있어서 on 상태에 유지되어 있다. 이 때문에, 방전 제어 스위치(113)에는 큰 부하 전류가 흐르고, 이 결과, 방전 제어 스위치(113)를 구성하는 FET는 파괴되어 버리는 경우가 있다.

한편, 전술한 일본 특원 2002-309470 명세서에 기재된 지연 회로와 같이, 클록 발진기로부터의 클록을 카운터에 의해 카운팅하는 형식의 지연 회로에서는, 카운터의 카운트 값을 복수 설정해 둠으로써, 불감응 시간을 디지털적으로 단계적으로 변화시킬 수 있는 것으로 생각된다. 그렇지만, 이와 같이, 디지털적으로 불감 응 시간을 변화시키는 지연 회로에서는, 부하 전류에 따라서 리얼타임으로 지연 시간을 변화시킬 수는 없다. 이 때문에, 쇼트 등과 같이, 급격하게 부하 전류가 변화된 경우, 전술한 지연 회로는, 이 변화에 따를 수 없어, 방전 제어 스위치를 구성하는 소자의 파괴를 방지할 수 없다.

본 발명의 목적은, 순간적으로, 또한, 급격하게 전류가 변화된 경우에도, 전지 유닛내의 내부소자의 파괴를 방지할 수 있는 과전류 검출 회로를 제공하는 것이다.

본 발명의 다른 목적은, 급격한 전류 변동이 생겨도, 방전 제어 스위치의 파괴를 방지할 수 있는 과전류 검출 회로를 구비한 전지 유닛을 제공하는 것이다.

본 발명의 또 다른 목적은, 부하 전류에 따라서 지연 특성을 연속적으로 변화시킬 수 있는 지연 회로를 제공하는 것이다.

본 발명의 제 1 태양에 의하면, 1쌍의 입출력 단자, 2차전지, 상기 1쌍의 입출력 단자의 일방의 단자와 상기 2차전지의 일방의 전극 사이에 접속된 방전 제어 스위치, 상기 1쌍의 입출력 단자의 타방의 단자와 상기 2차전지의 타방의 전극 사이에 접속된 전류 검출 저항을 구비한 전지 유닛에 설치된 과전류 검출 회로에 있어서, 상기 전류 검출 저항의 양단에 접속되고, 당해 전류 검출 저항의 양단 전압을 소정의 기준전압과 비교하여, 비교 결과를 출력하는 과전류 검출부와, 상기 전류 검출 저항의 양단 전압이 상기 기준전압을 초과한 것을 나타내는 신호가 상기 비교 결과로서 주어지면, 당해 비교 결과를 소정의 지연 시간만큼 지연시켜, 당해 소정의 지연 시간 이상, 상기 양단 전압이 상기 기준전압을 초과해 있는 경우, 상기 방전 스위치를 off로 하는 지연 회로를 가지고, 상기 지연 회로는, 상기 방전 제어 스위치의 on 저항의 양단에서 생기는 전압 강하를 감시하는 감시 수단과, 상기 on 저항에 흐르는 전류에 의한 상기 on 저항간의 전압 강하가 소정의 전압 이상으로 되면, 상기 on 저항에 흐르는 전류가 커짐에 따라서 지연 시간이 상기 소정의 지연 시간으로부터 아날로그적으로 감소하는 특성을 갖는 아날로그 지연부를 갖는 것을 특징으로 하는 과전류 검출 회로를 얻을 수 있다.

본 발명의 제 2 태양에 의하면, 상기 감시 수단은, 상기 방전 제어 스위치의 양단에 접속되어, 상기 on 저항에 의한 전압 강하에 따른 전류를 출력하는 차동 회로에 의해 구성되고, 다른 한편, 상기 아날로그 지연부는, 상기 차동 회로로부터의 전류에 의해, 전류 제어되는 전류원과, 이 전류원에 직렬로 접속된 커패시터와, 당해 전류원과 커패시터의 공통 접속점에서의 전압을 예정된 전압과 비교하는 비교 회로를 갖는 것을 특징으로 하는 과전류 검출 회로를 얻을 수 있다.

본 발명의 제 3 태양에 의하면, 상기 방전 스위치는 FET에 의해 구성되어 있는 것을 특징으로 하는 과전류 검출 회로를 얻을 수 있다.

본 발명의 제 4 태양에 의하면, 1쌍의 입출력 단자, 2차전지, 상기 1쌍의 입출력 단자의 일방의 단자와 상기 2차전지의 일방의 전극 사이에 접속된 방전 제어 스위치, 상기 1쌍의 입출력 단자의 타방의 단자와 상기 2차전지의 타방의 전극 사이에 접속된 전류 검출 저항과, 상기 전류 검출 저항의 양단에 접속되어, 당해 전류 검출 저항의 양단 전압을 소정의 기준전압과 비교하고, 비교 결과를 출력하는 과전류 검출부와, 상기 전류 검출 저항의 양단 전압이 상기 기준전압을 초과한 것을 나타내는 신호가 상기 비교 결과로서 주어지면, 당해 비교 결과를 소정의 지연 시간만큼 지연시켜, 당해 소정의 지연 시간 이상, 상기 양단 전압이 상기 기준전압을 초과해 있는 경우, 상기 방전 스위치를 off로 하는 지연 회로를 가지고, 상기 지연 회로는, 상기 방전 제어 스위치의 on 저항의 양단에서 생기는 전압 강하를 감시하는 감시 수단과, 상기 on 저항에 흐르는 전류에 의한 상기 on 저항간의 전압 강하가 소정의 전압 이상이 되면, 상기 on 저항에 흐르는 전류가 커짐에 따라서 지연 시간이 상기 소정의 지연 시간으로부터 아날로그적으로 감소하는 특성을 갖는 아날로그 지연부를 갖는 것을 특징으로 하는 전지 유닛을 얻을 수 있다.

본 발명의 제 5 태양에 의하면, 1쌍의 입출력 단자, 2차전지, 상기 1쌍의 입출력 단자의 일방의 단자와 상기 2차전지의 일방의 전극 사이에 접속된 방전 제어 스위치, 상기 1쌍의 입출력 단자의 타방의 단자와 상기 2차전지의 타방의 전극 사이에 접속된 전류 검출 저항을 구비한 전지 유닛에 설치된 과전류 검출 회로에 있어서, 상기 전류 검출 저항의 양단에 접속되어, 당해 전류 검출 저항의 양단 전압을 소정의 기준전압과 비교하고, 비교 결과를 출력하는 과전류 검출부와, 상기 전류 검출 저항의 양단 전압이 상기 기준전압을 초과한 것을 나타내는 신호가 상기 비교 결과로서 주어지면, 당해 비교 결과를 소정의 지연 시간만큼 지연시켜, 당해 소정의 지연 시간 이상, 상기 양단 전압이 상기 기준전압을 초과해 있는 경우, 상기 방전 스위치를 off로 하는 지연 회로를 가지고, 상기 지연 회로는, 상기 전류 검출 저항의 양단에서 생기는 전압 강하를 감시하는 감시 수단과, 상기 전류 검출 저항에 흐르는 전류에 의한 상기 전압 강하가 설정된 전압 이상이 되면, 상기 전류 검출 저항에 흐르는 전류가 커짐에 따라서 지연 시간이 상기 소정의 지연 시간으로부터 아날로그적으로 감소하는 특성을 갖는 아날로그 지연부를 갖는 것을 특징으로 하는 과전류 검출 회로를 얻을 수 있다.

본 발명의 제 6 태양에 의하면, 소정의 저항 소자 양단에서의 전압 강하에 따른 전류를 공급하는 전류원과, 당해 전류원에 직렬로 접속된 커패시터와, 당해 전류원과 커패시터의 공통 접속점에서의 전압을 예정된 전압과 비교하는 비교 회로를 가지고, 지연 시간을 아날로그적으로 가변할 수 있는 것을 특징으로 하는 지연 회로를 얻을 수 있다.

(발명의 실시형태)

도 1을 참조하면, 본 발명의 1실시형태에 관계되는 전지 유닛(11a)의 개략 구성이 도시되어 있다. 도 1에 도시된 전지 유닛(11a)은, 과전류 검출 회로(20a)로서, 방전 제어 스위치(113)의 on 저항에 의한 전압 강하를 검출하는 기능을 갖는 전압 검출 기능부착 지연 회로(25)를 사용하고 있는 점에서, 도 6의 과전류 검출 회로(20)와 상위하다. 도 1에 도시되어 있는 바와 같이, 전압 검출 기능부착 지연 회로(25)는, P채널 FET에 의해 구성되는 방전 제어 스위치(113)의 입출력 단자(즉, P채널 FET의 소스, 드레인)에 접속되어, 당해 P채널 FET의 on 저항에 의한 전압 강하를 검출하고, 당해 전압 강하에 따라 지연 시간을 아날로그적으로, 즉, 연속적으로 변화시키는 특성을 구비하고 있다.

도 2를 참조하면, 도 1에 도시된 전압 검출 기능부착 지연 회로(25)의 특성 이 도시되어 있고, 횡축은 방전 제어 스위치(113)에 흐르는 전류(I), 종축은 전압 검출 기능부착 지연 회로(25)의 지연 시간을 도시하고 있다. 도 2로부터도 명백한 바와 같이, 방전 제어 스위치(113)에 흐르는 전류(I)가 설정된 전류 레벨(If)을 초과하면, 당해 지연 회로(25)는 과전류 검출부(20a)의 출력을 소정의 지연 시간(Td)만큼 지연시키는 상태가 된다. 더욱이, 전류(I)가 커지면, 전압 검출 기능부착 지연 회로(25)의 지연 시간은, 전류(I) 레벨의 증가에 따라서, Td로부터 Ta까지, 아날로그적으로, 즉, 연속적으로 짧아진다. 이와 같은 특성을 갖는 전압 검출 기능부착 지연 회로(25)를 사용함으로써, 단시간에 순간적으로 큰 전류(I)가 방전 제어 스위치(113)에 흐른 경우, 극히 짧은 지연 시간후, 방전 제어 스위치(113)를 off 상태로 할 수 있고, 이 결과, 방전 스위치(113)를 구성하는 FET의 파괴를 방지할 수 있다.

도 1에 도시된 방전 제어 스위치(113)를 구성하는 P채널 FET는, 양극단자(101)에 접속된 드레인, 2차전지(111)의 캐소드에 접속된 소스, 및, 전압 검출 기능부착 지연 회로(25)에 접속된 게이트를 구비하고, 전류 검출 저항(112)은 음극단자(102)에 접속되어 있다.

한편, 방전 제어 스위치(113)을 N채널 FET로 구성하는 경우, 음극단자(102)에 소스를 접속하고, 드레인을 2차전지(111)의 애노드에 접속하도록 구성하는 동시에, 게이트에 대해 도 1과는 반대극성의 신호를 부여하도록 구성하면 된다. 또, 이 경우, 전류 검출 저항(112)은, 양극단자(101)와 2차전지(111)의 캐소드 사이에 접속된다. 이 구성 자체는 알려져 있으므로, 여기에서는, 상술하지 않는다.

다음에, 도 3을 참조하여, 도 1에 도시된 전압 검출 기능부착 지연 회로(25)의 구체적 구성에 대하여 설명한다. 도시된 전압 검출 기능부착 지연 회로(25)는, P채널 FET에 의해 구성된 방전 제어 스위치(113)의 입출력 단자간의 on 저항에 의한 전압 강하를 감시하는 감시 회로로서, 차동 회로(251)를 가지고 있다. 즉, 차동 회로(251)는 P채널 FET의 소스, 드레인과의 사이에 접속되어, 당해 FET의 on 저항을 흐르는 전류에 따라 발생하는 전압 강하를 감시하고, 감시된 전압을 전류로 변환하여, 지연부에 출력하고 있다. 도 3에 도시된 지연부는, 도 2에 도시하는 바와 같은 아날로그적인 지연 특성을 가지고 있기 때문에, 여기에서는, 아날로그 지연부라고 부른다. 여기에서, P채널 FET의 소스 및 드레인의 전압을 각각 Vcc 및 CS라고 한다.

도시된 아날로그 지연부는, 차동 회로(251)로부터 부여되는 전류에 의해 전류 제어되는 전류원(252)을 구비하고 있다. 당해 전류원(252)에는, 직렬로 커패시터(253)의 일단이 접속되고, 커패시터(253)의 타단은 접지되어 있다. 또, 전류원(252)과 커패시터(253)의 공통 접속점은, 비교 회로(254)의 일방의 입력 단자에 접속되고, 당해 비교 회로(254)의 타방의 입력 단자에는, 예정된 전압을 공급하는 전압원(255)이 접속되어 있다. 이 구성에서는, 전류원(252)으로부터의 전류에 의해 커패시터(253)가 충전되고, 이 때문에, 비교 회로(254)의 일방의 입력 단자의 전압은, 전류원(252)의 전류에 따라서 상승한다.

방전 제어 스위치(113)를 흐르는 전류가 급격하게 증가한 경우, 차동 회로(251)의 전류도 급격하게 증가하고, 결과적으로 전류원(252)으로부터 커패시터(253)에 공급되는 전류도 급격하게 증가한다. 따라서, 커패시터(253)의 전압은, 급속하게 상승하여 전압원(255)의 전압을 단시간에 초과해버려, 비교 회로(254)로부터는, 단시간 사이에 출력 신호가 출력된다.

비교 회로(254)의 출력 신호 및 과전류 검출부의 출력 신호에 따라서, 방전 제어 스위치(113)를 off 상태로 하도록 구성해 두면, 당해 방전 제어 스위치(113)는 단시간 사이에, on 상태로부터 off 상태로 바뀌어, 짧은 지연 시간을 갖는 지연 회로를 구성할 수 있다.

한편, 방전 제어 스위치(113)를 흐르는 전류가 완만하게 증가한 경우, 차동 회로(251)의 전류도 천천히 증가하고, 전류원(252)으로부터 커패시터(253)에 공급되는 전류도 서서히 증가한다. 따라서, 커패시터(253)의 전압도 천천히 상승하므로, 전압원(255)에 설정된 전압을 초과하기 위해서 비교적 긴 시간이 걸린다. 이 결과로서, 도 2에 도시하는 바와 같은 전류(I), 지연 시간(T) 특성을 얻을 수 있다.

도 4를 참조하면, 도 3에 도시된 전류원(252)의 구체적인 구성예가 도시되어 있다. 도 4에 도시되어 있는 바와 같이, 전류원(252)은, 차동 회로(251)로부터의 출력에 따른 전류를 공급하는 전류원 회로(31)와, PNP 트랜지스터(Tr1, Tr2, Tr3)에 의해 구성된 제 1 커런트 미러 회로, 및, NPN 트랜지스터(Tr4, Tr5)에 의해 구성된 제 2 커런트 미러 회로를 구비하고 있다. 트랜지스터(Tr1, Tr2 및, Tr3)의 이미터에는, 각각 저항이 접속되고, 당해 저항을 통하여, Vcc, CS, 및, Vcc의 전압이 부여되고 있다.

차동 회로(251)로부터의 출력 신호에 따른 전류가 전류원 회로(31)로부터 제 1 커런트 미러 회로에 공급되면, 트랜지스터(Tr1)에 흐르는 전류에 비례한 전류가 트랜지스터(Tr2, Tr3)에 흐른다. 또, 트랜지스터(Tr2, Tr3)는 제 2 커런트 미러 회로(Tr4, Tr5)에 접속되어 있기 때문에, 당해 트랜지스터(Tr2, Tr3)에는 서로 비례한 전류가 흐른다. 이 결과, 트랜지스터(Tr3과 Tr5)의 공통 접속점에 접속된 커패시터(253)는, 차동 회로(251)의 출력 신호에 대응한 전류로 충전된다.

도 5를 참조하여, 본 발명의 다른 실시형태에 관계되는 전지 유닛(11b)을 설명한다. 도시된 전지 유닛(11b)의 과전류 검출 회로(10b)는, 도 1과 동일한 구성을 구비한 과전류 검출부(20a)와, 당해 과전류 검출부(20a)에 접속되는 동시에, 전류 검출 저항(112)의 양단에 접속된 전압 검출 기능부착 지연 회로(25a)를 가지고 있다. 이와 같이, 도시된 전압 검출 기능부착 지연 회로(25a)에는, 전류 검출 저항(112)의 양단 전압도 주어지는 점 이외에, 도 1에 도시된 전지 유닛(11a)과 동일한 구성을 구비하고 있다. 도 5에 도시된 전압 검출 기능부착 지연 회로(25a)는, 도 3에 도시된 회로(25)와 동일한 구성을 구비하고, 차동 회로(251)의 2개의 입력 단자를 전류 검출 저항(112)의 양단에 접속하면 된다.

상기한 실시형태는, 주로 리튬이온 전지를 2차전지로서 사용한 경우에 대하여 설명했는데, 본 발명은 하등 이것에 한정되지 않고, 니켈-카드뮴 전지, 니켈-수은 전지 등에도 적용할 수 있다.

본 발명에 의하면, FET 혹은 전류 검출 저항의 양단에서의 전압 강하에 따라 서, 지연 시간을 아날로그적으로 가변함으로써, 지극히 단시간내에 생기는 급격한 전류변화에 의해, FET에 대전류가 흐르는 것을 방지할 수 있고, 디지털적으로 지연 시간을 변화시키는 경우에 비해, 과전류를 고속으로 검출하여, FET의 파괴를 방지할 수 있다는 이점이 있다.

Claims

1쌍의 입출력 단자, 2차전지, 상기 1쌍의 입출력 단자의 일방의 단자와 상기 2차전지의 일방의 전극 사이에 접속된 방전 제어 스위치, 상기 1쌍의 입출력 단자의 타방의 단자와 상기 2차전지의 타방의 전극 사이에 접속된 전류 검출 저항을 구비한 전지 유닛에 설치된 과전류 검출 회로에서, 상기 전류 검출 저항의 양단에 접속되어, 당해 전류 검출 저항의 양단 전압을 소정의 기준전압과 비교하고, 비교 결과를 출력하는 과전류 검출부와, 상기 전류 검출 저항의 양단 전압이 상기 기준전압을 초과한 것을 나타내는 신호가 상기 비교 결과로서 주어지면, 당해 비교 결과를 소정의 지연 시간만큼 지연시켜, 당해 소정의 지연 시간 이상, 상기 양단 전압이 상기 기준전압을 초과해 있는 경우, 상기 방전 스위치를 off로 하는 지연 회로를 가지고,

상기 지연 회로는, 상기 방전 제어 스위치의 on 저항의 양단에서 생기는 전압 강하를 감시하는 감시 수단과, 상기 on 저항에 흐르는 전류에 의한 상기 on 저항 사이의 전압 강하가 소정의 전압 이상이 되면, 상기 on 저항에 흐르는 전류가 커짐에 따라서 지연 시간이 상기 소정의 지연 시간으로부터 아날로그적으로 감소하는 특성을 갖는 아날로그 지연부를 가지고,

상기 감시 수단은, 상기 방전 제어 스위치의 양단에 접속되어, 상기 on 저항에 의한 전압 강하에 따른 전류를 출력하는 차동 회로에 의해 구성되고,

상기 아날로그 지연부는, 상기 차동 회로로부터의 전류에 의해 전류 제어되는 전류원과, 이 전류원에 직렬로 접속된 커패시터와, 당해 전류원과 커패시터의 공통 접속점에서의 전압을 예정된 전압과 비교하는 비교 회로를 가지고,

상기 전류원은, 상기 감시수단으로부터의 출력신호에 응답하여 전류를 공급하는 전류원 회로와, 상기 전류원 회로에 접속된 제1 커런트 미러 회로와, 상기 제1 커런트 미러 회로와 상기 커패시터에 접속된 제2 커런트 미러 회로를 가지는 것을 특징으로 하는 과전류 검출 회로.

삭제

제 1 항에 있어서, 상기 방전 스위치는 FET에 의해 구성되어 있는 것을 특징으로 하는 과전류 검출 회로.

1쌍의 입출력 단자, 2차전지, 상기 1쌍의 입출력 단자의 일방의 단자와 상기 2차전지의 일방의 전극 사이에 접속된 방전 제어 스위치, 상기 1쌍의 입출력 단자의 타방의 단자와 상기 2차전지의 타방의 전극 사이에 접속된 전류 검출 저항과, 상기 전류 검출 저항의 양단에 접속되어, 당해 전류 검출 저항의 양단 전압을 소정의 기준전압과 비교하고, 비교 결과를 출력하는 과전류 검출부와, 상기 전류 검출 저항의 양단 전압이 상기 기준전압을 초과한 것을 나타내는 신호가 상기 비교 결과로서 주어지면, 당해 비교 결과를 소정의 지연 시간만큼 지연시켜, 당해 소정의 지연 시간 이상, 상기 양단 전압이 상기 기준전압을 초과해 있는 경우, 상기 방전 스위치를 off로 하는 지연 회로를 가지고,

상기 전류원은, 상기 감시수단으로부터의 출력신호에 응답하여 전류를 공급하는 전류원 회로와, 상기 전류원 회로에 접속된 제1 커런트 미러 회로와, 상기 제1 커런트 미러 회로와 상기 커패시터에 접속된 제2 커런트 미러 회로를 가지는 것을 특징으로 하는 전지 유닛.

1쌍의 입출력 단자, 2차전지, 상기 1쌍의 입출력 단자의 일방의 단자와 상기 2차전지의 일방의 전극 사이에 접속된 방전 제어 스위치, 상기 1쌍의 입출력 단자의 타방의 단자와 상기 2차전지의 타방의 전극 사이에 접속된 전류 검출 저항을 구비한 전지 유닛에 설치된 과전류 검출 회로에 있어서, 상기 전류 검출 저항의 양단에 접속되어, 당해 전류 검출 저항의 양단 전압을 소정의 기준전압과 비교하고, 비교 결과를 출력하는 과전류 검출부와, 상기 전류 검출 저항의 양단 전압이 상기 기준전압을 초과한 것을 나타내는 신호가 상기 비교 결과로서 주어지면, 당해 비교 결과를 소정의 지연 시간만큼 지연시켜, 당해 소정의 지연 시간 이상, 상기 양단 전압이 상기 기준전압을 초과해 있는 경우, 상기 방전 스위치를 off로 하는 지연 회로를 가지고,

상기 지연 회로는, 상기 전류 검출 저항의 양단에서 생기는 전압 강하를 감시하는 감시 수단과, 상기 전류 검출 저항에 흐르는 전류에 의한 상기 전압 강하가 설정된 전압 이상이 되면, 상기 전류 검출 저항에 흐르는 전류가 커짐에 따라서 지연 시간이 상기 소정의 지연 시간으로부터 아날로그적으로 감소하는 특성을 갖는 아날로그 지연부를 가지고,

상기 감시 수단은, 상기 전류 검출 저항의 양단에 접속되어 전압 강하에 따른 전류를 출력하는 차동 회로에 의해 구성되고,

소정의 저항 소자 양단에서 생기는 전압 강하를 감시하는 감시 수단과, 상기 저항소자에 흐르는 전류에 의한 상기 전압 강하가 설정된 전압 이상이 되면, 상기 저항 소자에 흐르는 전류가 커짐에 따라서 지연 시간이 소정의 지연 시간으로부터 아날로그적으로 감소하는 특성을 갖는 아날로그 지연부를 가지고,

상기 아날로그 지연부는, 상기 소정의 저항 소자 양단에서의 전압 강하에 따른 전류를 공급하는 전류원과, 당해 전류원에 직렬로 접속된 커패시터와, 당해 전류원과 커패시터의 공통 접속점에서의 전압을 예정된 전압과 비교하는 비교 회로를 가지고,

상기 전류원은, 상기 감시수단으로부터의 출력신호에 응답하여 전류를 공급하는 전류원 회로와, 상기 전류원 회로에 접속된 제1 커런트 미러 회로와, 상기 제1 커런트 미러 회로와 상기 커패시터에 접속된 제2 커런트 미러 회로를 가지고, 지연 시간을 아날로그적으로 가변할 수 있는 것을 특징으로 하는 지연 회로.