KR100969127B1 - 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지 - Google Patents
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Abstract
실시예에 따른 발광 소자는 β-Ga2O3를 포함하는 기판; 상기 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물; 상기 발광구조물 상에 전극; 및 상기 기판의 측면 영역에 다공질막을 포함한다.
Description
실시예는 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 전기에너지가 빛에너지로 변환되는 특성의 p-n 접합 다이오드를 주기율표 상의 Ⅲ족과 Ⅴ족의 원소를 화합함으로써 생성할 수 있다. LED는 화합물 반도체의 조성비 및 재질을 조절함으로써 다양한 색상 구현이 가능하다.
발광 다이오드는 순 방향 전압 인가 시 n층의 전자와 p층의 정공이 결합하여 전도대(Conduction band)와 가전대(Valance band)의 에너지 갭에 해당하는 만큼의 빛 에너지를 생성할 수 있다.
발광 다이오드의 재질의 일종인 질화물 반도체는 높은 열적 안정성과 폭넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) LED, 녹색(Green) LED, 자외선(UV) LED 등은 상용화되어 널리 사용되고 있다.
실시예는 새로운 구조를 갖는 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지를 제공한다.
실시예는 발광 효율 및 신뢰성이 향상된 발광 소자 및 그 제조방법을 제공한다.
실시예는 제조방법이 효율적인 발광 소자를 제공한다.
실시예에 따른 발광 소자는 β-Ga2O3를 포함하는 기판; 상기 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물; 상기 발광구조물 상에 전극; 및 상기 기판의 측면 영역에 다공질막을 포함한다.
실시예에 따른 발광 소자 제조방법은 β-Ga2O3를 포함하는 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 순차적으로 적층하여 발광구조물을 형성하는 단계; 상기 발광구조물의 칩 경계 영역을 따라 아이솔레이션 에칭을 실시하여, 상기 발광구조물을 개별 발광 소자 단위로 구분하는 단계; 상기 개별 발광 소자 단위로 구분된 발광구조물의 측면 및 상면을 둘러싸도록 패시베이션층을 형성하는 단계; 및 상기 기판을 전기화학적 에칭 방법을 사용하여 분리하는 단계를 포함한다.
실시예는 새로운 구조를 갖는 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지를 제공할 수 있다.
실시예는 발광 효율 및 신뢰성이 향상된 발광 소자 및 그 제조방법을 제공할 수 있다.
실시예는 제조방법이 효율적인 발광 소자를 제공할 수 있다.
도 1은 실시예에 따른 발광 소자의 측 단면도
도 2는 실시예에 따른 발광 소자의 β-Ga2O3를 포함하는 기판의 두 개의 벽개면(a plane of cleavage)을 도시한 도면
도 3은 실시예에 따른 발광 소자의 β-Ga2O3를 포함하는 기판의 벽개면의 결정 구조를 나타낸 도면
도 4 내지 도 11은 실시예에 따른 발광 소자의 제조방법을 설명하는 도면
도 12는 다른 실시예에 따른 발광 소자의 측 단면도
도 13은 실시예에 따른 발광 소자를 포함하는 발광 소자 패키지의 단면도
도 2는 실시예에 따른 발광 소자의 β-Ga2O3를 포함하는 기판의 두 개의 벽개면(a plane of cleavage)을 도시한 도면
도 3은 실시예에 따른 발광 소자의 β-Ga2O3를 포함하는 기판의 벽개면의 결정 구조를 나타낸 도면
도 4 내지 도 11은 실시예에 따른 발광 소자의 제조방법을 설명하는 도면
도 12는 다른 실시예에 따른 발광 소자의 측 단면도
도 13은 실시예에 따른 발광 소자를 포함하는 발광 소자 패키지의 단면도
실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
이하, 첨부된 도면을 참조하여 실시예에 따른 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지에 대해 설명한다.
도 1은 실시예에 따른 발광 소자(100)의 측 단면도이다.
도 1을 참조하면, 실시예에 따른 발광 소자(100)는 β-Ga2O3를 포함하는 기판(105)과, 상기 기판(105) 상에 제1 도전형 반도체층(112), 활성층(114) 및 제2 도전형 반도체층(116)을 포함하여 빛을 생성하는 발광구조물(110)과, 상기 발광구조물(110) 상에 전극(120)과, 상기 기판(105)의 측면 영역에 다공질막(108)과, 상기 발광구조물(110)의 적어도 측면 영역에 패시베이션층(130)을 포함할 수 있다.
상기 기판(105)에 포함된 β-Ga2O3은 대략 Eg = 4.8 eV (260 nm)의 높은 밴드 갭(band gap)을 갖는 재질로써, n형 또는 p형의 도전형 도펀트를 도핑하는 경우 전기 전도성을 가질 수 있다. 따라서, 상기 β-Ga2O3를 포함하는 기판(105)은 상기 전극(120)과 함께 수직 방향의 전극 구조를 이루어, 상기 발광구조물(110)에 전원을 제공할 수 있다.
또한, 상기 β-Ga2O3를 포함하는 기판(105)은 가시광선 파장 영역으로부터 자외선 파장 영역에 대해 광 흡수가 적은 투광성을 갖는다. 따라서, 상기 발광구조물(110)에서 방출된 빛은 상기 기판(105)에 의해 흡수되지 않고, 상기 기판(105)을 투과하여 외부로 추출될 수 있어 실시예에 따른 발광 소자(100)의 발광 효율이 향상될 수 있다.
또한, 상기 β-Ga2O3는 상기 GaN 계열의 반도체 재질과의 격자 상수 및 열 팽창 계수 차이가 적으므로, 상기 기판(105) 상에 GaN 계열의 발광구조물(110)을 양호한 결정성을 갖도록 성장할 수 있으며 상기 발광 소자(100)의 신뢰성을 향상시킬 수 있다.
또한, 상기 β-Ga2O3를 포함하는 기판(105)은 질화 처리를 통해, 산소 원자(O)를 질소 원자(N)로 치환함으로써 용이하게 GaN 재질을 표면에 형성할 수 있다. 이러한 GaN 재질은 GaN 계열의 상기 발광구조물(110)을 성장하는데에 사용되는 버퍼층(Buffer Layer) 역할을 할 수도 있다. 이러한 버퍼층은 상기 기판(105) 상에 상기 발광구조물(110)을 안정적으로 성장할 수 있도록 한다.
그런데, 상기 β-Ga2O3를 포함하는 기판(105)은 상술한 장점에도 불구하고, 결정 구조 상의 문제에 의해 복수 개의 발광 소자를 개별 발광 소자 단위로 분리하는 칩 분리 공정이 용이하지 않은 문제가 있다. 이하, 이에 대해 자세히 설명한다.
도 2는 상기 β-Ga2O3를 포함하는 기판(105)의 두 개의 벽개면(a plane of cleavage)을 도시한 도면이다. 또한, 도 3의 (a)는 상기 β-Ga2O3를 포함하는 기판(105)의 [100]면의 결정 구조를 나타낸 도면이고, 도 3의 (b)는 [001]면의 결정 구조를 나타낸 도면이다. 도 3에 있어서, 크고 작은 구 모양들은 상기 β-Ga2O3를 포함하는 기판(105)을 구성하는 원소들을 나타낸다.
도 2를 참조하면, 상기 β-Ga2O3를 포함하는 기판(105)은 결정 구조의 특성 상 [100]면(100 plane)과 [001]면(001 plane)에 해당하는 두 개의 벽개면을 갖는다. 이때 상기 [100]면과 [001]면은 서로 72.3°의 끼인각을 가진다.
도 3의 (a)를 참조하면, 상기 [100]면은 층상 구조를 가지므로, 박리(peeling)가 쉽게 일어나는 특성을 가지는 것을 알 수 있다. 도 3의 (b)를 참조하면, 상기 [001]면은 상기 [100]면에 대해 수직 방향이 아닌 72.3°의 각도를 가지도록 분리되는 결정 구조를 가진 것을 알 수 있다.
상기 발광구조물(110)을 상기 [100]면에 성장하는 경우, 칩 분리를 용이하게 진행하기 위해서는 상기 [001]면이 상기 [100]면과 직교하는 것이 바람직하다.
하지만, 상기 β-Ga2O3를 포함하는 기판(105)의 두 개의 벽개면은 서로 직교하지 않고, 72.3°의 끼인각을 가짐에 따라 칩 분리 공정에 어려움이 발생할 수 있다.
구체적으로는, 상기 [100]면에 상기 발광구조물(110)을 성장하는 [100]-oriented β-Ga2O3 기판(105)을 이용하여 복수 개의 발광 소자(100)를 제조한 후, 칩 분리를 위한 스크리빙(scribing), 다이싱(dicing) 공정을 실시하는 과정에서 문제가 발생할 수 있다.
즉, 칩 분리를 위한 스크리빙(scribing), 다이싱(dicing) 공정 등에 의해 상기 [100]면의 박리(peeling)가 일어나거나, 여러 번에 걸친 스크리빙(scribing)을 실시해도 칩 분리가 되지 않는 문제가 발생할 수 있다.
따라서, 실시예에서는 상기 칩 분리 공정을 전기화학적 에칭 방법(Electrochemical Etching)을 사용하여 실시함으로써, 발광 소자 제조 공정의 신뢰성을 향상시켰다.
구체적으로 설명하면, 상기 전기화학적 에칭 방법(Electrochemical Etching)은 상기 칩 분리 공정에서 복수 개의 발광 소자를 성장한 웨이퍼(Wafer)를 에칭 용액에 담그고, 상기 에칭 용액에 바이어스(Bias) 전압을 인가하여 칩 분리를 실시하는 방법이다.
상기 바이어스(Bias) 전압에 의해 상기 에칭 용액의 활성화 에너지가 상승되어 상기 복수 개의 발광 소자들 사이의 칩 계면이 효과적으로 식각될 수 있다. 상기 바이어스(Bias) 전압이 인가되지 않는 경우, 에칭 용액의 활성화 에너지만으로는 상기 β-Ga2O3 기판(105)의 칩 계면의 에칭이 효과적으로 이루어지지 않는다.
상기 기판(105)의 두께는 예를 들어 1μm 내지 500μm로 형성될 수 있다. 다만, 상기 기판(105)의 두께는 빛을 효율적으로 투과 및 추출시키고, 상기 칩 분리 공정이 용이하게 실시될 수 있는 조건 등을 고려하여 결정될 수 있으며, 이에 대해 한정하지는 않는다.
한편, 상기 전기화학적 에칭 방법(Electrochemical Etching)에 의해 상기 β-Ga2O3 기판(105)의 측면 영역에는 상기 다공질막(108)이 형성될 수 있다.
상기 전기화학적 에칭 방법(Electrochemical Etching)에 의해 에칭 용액 및 바이어스(Bias) 전압에 따른 전류가 상기 β-Ga2O3 기판(105)의 칩 계면에 침투하여 칩 분리가 이루어지게 되는데, 칩 분리 공정이 완료된 후에 잔존물로써 상기 다공질막(108)이 형성되는 것이다.
따라서, 상기 다공질막(108)은 상기 기판(105)과 동일한 재질로 형성되지만, 결정 구조가 상이할 수 있다. 구체적으로는, 상기 기판(105) 및 상기 다공질막(108)은 모두 β-Ga2O3로 형성되지만, 상기 기판(105)은 결정질 구조를 갖는 반면에 상기 다공질막(108)은 다공질(porous) 구조를 가질 수 있다. 즉, 상기 다공질막(108)은 다수의 미세한 구멍을 포함하여 상기 기판(105)에 비해 치밀하지 못한 결정 구조를 가질 수 있다.
또한, 상기 기판(105)의 측면에는 상기 에칭 용액에 포함된 원소들이 일부 검출될 수 있다. 예를 들어, 상기 전기화학적 에칭 방법(Electrochemical Etching)에 상기 에칭 용액으로써 H3PO4, KOH, H2O2, HF, H2SO4 중 어느 하나를 사용하는 경우, 상기 기판(105)의 측면에 인(P), 칼륨(K), 불소(F) 또는 황(S) 중 적어도 하나의 성분이 소량 검출될 수 있다.
상기 기판(105) 상에는 상기 발광구조물(110)이 형성될 수 있다. 상기 발광구조물(110)은 3족 내지 5족 화합물 반도체, 예를 들어, AlInGaN, GaAs, GaAsP, GaP 계열의 화합물 반도체 재질로 형성될 수 있으며, 바람직하게는 GaN 계열의 반도체 재질로 형성되어 빛을 생성할 수 있다.
상기 기판(105)의 β-Ga2O3재질은 상기 AlInGaN, GaAs, GaAsP, GaP 계열의 화합물 반도체 재질, 특히 GaN 계열의 반도체 재질과의 격자 상수 및 열 팽창 계수 차이가 적으므로, 상기 기판(105) 상에 상기 발광구조물(110)을 양호한 결정성을 갖도록 성장할 수 있다.
또한, 상기 화합물 반도체 재질로 형성된 상기 발광구조물(110)은 가시광선 또는 자외선 계열의 파장 영역을 갖는 빛을 방출하게 되는데, 이러한 파장 영역을 갖는 빛은 상기 β-Ga2O3 기판(105)에 의해 투과되어 외부로 효과적으로 추출될 수 있다.
또한, 실시예에 따른 발광 소자(100)의 광 추출 효율을 극대화하기 위해 상기 발광구조물(100)의 상면에는 러프니스(roughness)가 형성될 수 있다.
상기 발광구조물(110)은 예를 들어, 상기 제1 도전형 반도체층(112), 상기 활성층(114) 및 상기 제2 도전형 반도체층(116)이 순차적으로 적층되어 형성될 수 있으나, 이에 대해 한정하지는 않는다.
상기 제1 도전형 반도체층(112)은 제1 도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체, 예를 들어, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등으로 이루어진 군에서 선택될 수 있다. 상기 제1 도전형 반도체층(112)이 n형 반도체층인 경우, 상기 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함한다. 상기 제1 도전형 반도체층(112)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1 도전형 반도체층(112) 상에는 상기 활성층(114)이 형성될 수 있다. 상기 활성층(114)은 제1 도전형 반도체층(112)을 통해서 주입되는 전자와 이후 형성되는 제2 도전형 반도체층(116)을 통해서 주입되는 정공이 서로 만나서 화합물 반도체 재질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
상기 활성층(114)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 상기 활성층(114)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층 또는 InGaN 우물층/AlGaN 장벽층의 주기로 형성될 수 있다.
또한, 상기 활성층(114)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수도 있으며, 상기 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
상기 활성층(114) 상에는 상기 제2 도전형 반도체층(116)이 형성될 수 있다. 상기 제2 도전형 반도체층(116)은 제2 도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2 도전형 반도체층(116)이 p형 반도체층인 경우, 상기 제2 도전형 도펀트는 Mg, Zn 등과 같은 p형 도펀트를 포함한다. 상기 제2 도전형 반도체층(116)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
한편, 상기 발광구조물(110)은 상기 제2 도전형 반도체층(116) 상에 n형 반도체층을 포함할 수 있다. 또한 상기 제1 도전형 반도체층(112)이 p형 반도체층이고, 상기 제2 도전형 반도체층(116)이 n형 반도체층으로 구현될 수도 있다. 이에 따라 상기 발광구조물(110)은 np 접합, pn 접합, npn 접합 및 pnp 접합 구조 중 적어도 하나로 형성될 수 있다.
또한, 비록 도시되지는 않았지만 상기 발광구조물(110)과 상기 기판(105) 사이에는 버퍼층(Buffer Layer)이 형성될 수도 있다. 상기 버퍼층은 상기 발광구조물(110)과 상기 기판(105) 사이의 격자 상수 차이를 완화하기 위해 형성될 수 있다.
상기 버퍼층은 별도의 층으로 상기 발광구조물(110)을 성장하기 전에 미리 성장하거나, 상기 β-Ga2O3를 포함하는 기판(105)의 표면을 질화 처리시킴으로써 형성할 수 있다. 즉, 상기 β-Ga2O3를 포함하는 기판(105)의 표면에 질화 처리를 실시하여 Ga2O3의 산소 원소(O)를 질소 원소(N)로 치환하여 형성된 GaN층을 버퍼층으로써 형성할 수 있다.
상기 제1 도전형 반도체층(112)은 상기 β-Ga2O3를 포함하는 기판(105)에 전기적으로 연결되고, 상기 제2 도전형 반도체층(116)은 상기 전극(120)에 전기적으로 연결되어 외부 전원으로부터 전자와 정공을 제공받을 수 있다.
상기 β-Ga2O3를 포함하는 기판(105)에 도전형 도펀트가 도핑되는 경우, 상기 β-Ga2O3를 포함하는 기판(105)은 전기 전도성을 갖게 되므로, 전극 역할을 수행할 수 있다.
상기 전극(120)은 상기 발광구조물(110) 상에 형성될 수 있다. 상기 전극(120)은 예를 들어, Cu, Ag, Al, Ni, Ti, Cr, Pd, Au 또는 Sn 등의 금속 재질로 이루어진 군에서 적어도 하나를 포함하도록 단층 또는 다층 구조로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 전극(120)은 와이어(Wire) 등이 본딩되는 본딩 패드 영역과, 상기 본딩 패드 영역으로부터 분기되어 전류를 스프레딩 시키는 날개(Wing) 영역을 포함할 수 있으나, 이에 대해 한정하지는 않는다.
또한 상기 전극(120)은 전류 스프레딩 효과를 극대화하기 위해 상기 발광구조물(110) 상면의 전 영역을 덮는 투광성전극층(미도시)을 포함할 수도 있다.
상기 투광성전극층(미도시)은 투광성 및 전기 전도성을 갖는 재질, 예를 들어 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, Ni, Ag 또는 Au 중 하나 이상을 포함하여 단층 또는 다층 구조로 형성될 수 있다.
상기 발광구조물(110)의 적어도 측면에는 상기 패시베이션층(130)이 형성될 수 있다. 상기 패시베이션층(130)은 상기 발광구조물(110)이 칩 분리를 위한 상기 전기화학적 에칭 방법(Electrochemical Etching)에 의해 손상되거나, 외부 전극 등과 전기적으로 쇼트되는 것을 방지할 수 있다.
도시된 것처럼, 상기 패시베이션층(130)은 상기 발광구조물(110)의 측면 영역과, 상기 발광구조물(110)의 상면의 일부 영역에 형성될 수 있으나, 이에 대해 한정하지는 않는다.
상기 패시베이션층(130)은 상기 전기화학적 에칭 방법(Electrochemical Etching)에 사용되는 에칭 용액에 의해 식각되지 않으면서, 투광성 및 전기 절연성을 갖는 재질로 형성될 수 있다. 구체적으로는, 상기 패시베이션층(130)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 또는 TiOx 중 적어도 하나로 형성될 수 있으나 이에 대해 한정하지는 않는다.
도 4 내지 도 11은 실시예에 따른 발광 소자(100)의 제조방법을 설명하는 도면이다. 다만, 앞에서 설명한 내용과 중복되는 내용은 생략하거나 간략히 설명한다.
도 4를 참조하면, 상기 β-Ga2O3를 포함하는 기판(105) 상에 상기 발광구조물(110)을 형성할 수 있다.
상기 발광구조물(110)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 성장 방법 중 적어도 하나를 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 5를 참조하면, 상기 발광구조물(110) 상에 복수 개의 발광 소자들을 개별 발광 소자 단위로 구분하는 칩 경계 영역이 노출되도록 마스크 패턴(141)을 형성할 수 있다.
상기 마스크 패턴(141)은 예를 들어, 포토레지스트(Photo Resist)로 형성될 수 있으며, 포토리소그래피(Photolithography) 공정에 의해 형성될 수 있으나 이에 대해 한정하지는 않는다.
도 5 및 도 6을 참조하면, 상기 마스크 패턴(141)을 따라 상기 발광구조물(110)에 아이솔레이션(Isolation) 에칭을 실시하여 복수 개의 발광 소자를 개별 발광 소자 단위로 구분할 수 있다.
상기 아이솔레이션 에칭은 예를 들어, ICP(Inductively Coupled Plasma), RIE(Reactive Ion Etch)와 같은 드라이 에칭 방법에 의해 실시될 수 있으나 이에 대해 한정하지는 않는다.
또한, 상기 아이솔레이션 에칭을 실시한 후, 상기 마스크 패턴(141)은 제거될 수 있다.
도 7을 참조하면, 개별 발광 소자 단위로 구분된 발광구조물(110)에 패시베이션층(130a)을 형성할 수 있다.
상기 패시베이션층(130a)은 상기 전기화학적 에칭 방법(Electrochemical Etching)을 실시할 때 상기 발광구조물(110)이 손상되는 것을 방지하기 위해 형성될 수 있다.
이를 위해, 상기 패시베이션층(130a)은 상기 개별 발광 소자 단위로 구분된 발광 소자의 발광구조물(110)의 상면 및 측면 영역에 형성될 수 있다. 바람직하게는, 상기 패시베이션층(130a)은 상기 발광구조물(110)이 노출되지 않도록 상기 발광구조물(110)을 둘러쌀 수 있다.
상기 패시베이션층(130a)은 전자빔(E-beam) 증착, 스퍼터링(Sputtering) 및 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등과 같은 증착 공정에 의해 형성될 수 있으나, 이에 대해 한정하지는 않는다.
상기 패시베이션층(130a)은 상기 전기화학적 에칭 방법(Electrochemical Etching)에 사용되는 에칭 용액에 의해 식각되지 않으면서, 투광성 및 전기 절연성을 갖는 재질로 형성될 수 있다. 구체적으로는, 상기 패시베이션층(130a)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 또는 TiOx 중 적어도 하나로 형성될 수 있으나 이에 대해 한정하지는 않는다.
도 8을 참조하면, 도 7의 발광 소자(100A)가 형성된 웨이퍼(Wafer)를 용기 안에 채워진 에칭 용액에 담그고, 상기 에칭 용액에 바이어스(Bias) 전압을 인가하는 상기 전기화학적 에칭 방법(Electrochemical Etching)에 의해, 상기 기판(105)을 분리하는 칩 분리 공정을 실시할 수 있다.
상기 에칭 용액은 예를 들어, H3PO4, KOH, H2O2, HF, H2SO4 등의 에칭 용액을 포함할 수 있으나, 이에 대해 한정하지는 않는다.
또한, 상기 바이어스(Bias) 전압은 예를 들어, 1V 내지 100V를 인가할 수 있다. 상기 바이어스(Bias) 전압이 100V를 초과하는 경우 상기 발광 소자(100)에 손상이 발생할 수 있기 때문이다.
다만, 상기 바이어스(Bias) 전압의 크기는 상기 에칭 용액의 성분 및 상기 기판(105)의 두께 등에 따라 달라질 수 있으며 이에 대해 한정하지는 않는다.
또한, 상기 전기화학적 에칭 방법(Electrochemical Etching)의 효과를 극대화하기 위해 초음파 발생기를 이용해 초음파(Ultra Sonic)를 발생시킴으로써 에칭 용액이 상기 기판(105)의 칩 계면에 효과적으로 침투되도록 할 수 있다.
도 9를 참조하면, 상기 칩 분리 공정에 의해 상기 복수 개의 발광 소자(100B)들이 각각 물리적으로 분리된다. 즉, 상기 기판(105)이 칩 경계 영역을 따라 물리적으로 분리되게 된다.
또한, 각각의 발광 소자(100B)들의 기판(105)의 측면 영역에는 상기 다공질막(108)이 형성될 수 있다. 상기 다공질막(108)은 상기 전기화학적 에칭 방법(Electrochemical Etching)에 의해 칩 경계 영역의 계면이 분리되는 과정에서 발생할 수 있으며, 상기 기판(105)과 동일한 재질을 가지되 상기 기판(105)보다 치밀하지 못한 결정 구조를 가질 수 있다.
도 10은 상기 전기화학적 에칭 방법(Electrochemical Etching)에 의한 칩 분리 공정의 실험 결과 형성된 복수 개의 발광 소자(100B)들을 실제로 나타내는 도면이다.
상기 실험은 H3PO4을 에칭 용액으로 사용하고, 상기 바이어스(Bias) 전압을 100V 이하로 유지하고, 상기 패시베이션층(130a)으로 SiO2를 사용하는 조건으로 실시되었다.
도 10을 참조하면, 상기 복수 개의 발광 소자(100B)들과, 상기 복수 개의 발광 소자(100B)들 사이의 칩 경계 영역(C)에 노출된 웨이퍼 표면을 확인할 수 있다. 즉, 실시예에 따른 전기화학적 에칭 방법(Electrochemical Etching)에 의해 β-Ga2O3를 포함하는 기판(105)에 대한 효과적인 칩 분리가 가능하다는 것을 알 수 있다.
도 10 및 도 11을 참조하면, 상기 패시베이션층(130a)을 일부 제거하고, 상기 발광구조물(110) 상에 상기 전극(120)을 형성함으로써 실시예에 따른 발광 소자(100)를 제공할 수 있다.
상기 전극(120)은 증착 또는 도금 방법에 의해 형성될 수 있으나, 이에 대해 한정하지는 않는다.
또한, 상기 발광구조물(110)의 상면에 웨트 에칭을 실시하여 러프니스(roughness)를 형성할 수 있다.
도 12는 다른 실시예에 따른 발광 소자(200)의 측 단면도이다.
도 12를 참조하면, 상기 발광 소자(200)는 β-Ga2O3를 포함하는 기판(105)과, 상기 기판(105) 상에 제1 도전형 반도체층(112), 활성층(114) 및 제2 도전형 반도체층(116)을 포함하여 빛을 생성하는 발광구조물(110)과, 상기 발광구조물(110) 상에 전극(120)과, 상기 기판(105)의 측면 영역에 다공질막(108)과, 상기 발광구조물(110)의 적어도 측면 영역에 패시베이션층(130)을 포함할 수 있다.
상기 발광 소자(200)는 도 1의 발광 소자(100)에 비해 상기 기판(105)의 측면 영역(105a)의 형상을 제외하고는 동일하다.
즉, 상기 기판(105)의 측면 영역(105a)은 곡면 형상을 가질 수 있으며, 상기 곡면의 곡률 및 표면의 거칠기 등은 상기 전기화학적 에칭 방법(Electrochemical Etching)에 사용되는 에칭 용액 및 바이어스(Bias) 전압의 크기 등에 따라 결정될 수 있다.
다시 말해, 상기 전기화학적 에칭 방법은 기본적으로 웨트 에칭을 사용하므로, 상기 웨트 에칭의 등방성 식각면이 상기 기판(105)의 측면 영역(105a)에 반영되어, 상기 측면 영역(105a)이 곡면을 가질 수 있다.
<발광 소자 패키지>
도 13은 실시예에 따른 발광 소자(100)를 포함하는 발광 소자 패키지의 단면도이다.
도 13을 참조하면, 실시예에 따른 발광 소자 패키지는 몸체(20)와, 상기 몸체(20)에 설치된 제1 전극층(31) 및 제2 전극층(32)과, 상기 몸체(20)에 설치되어 상기 제1 전극층(31) 및 제2 전극층(32)과 전기적으로 연결되는 실시예에 따른 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩부재(40)를 포함한다.
상기 몸체(20)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(100)의 주위에 경사면이 형성될 수 있다.
상기 제1 전극층(31) 및 제2 전극층(32)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다. 또한, 상기 제1 전극층(31) 및 제2 전극층(32)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 제1,2 전극층(31,32) 중 어느 하나는 상기 몸체(20)를 관통하여 형성될 수도 있으며, 이는 상기 발광 소자(100)의 전극 구조에 따라 변형 가능하다.
상기 발광 소자(100)는 상기 몸체(20) 상에 설치되거나 상기 제1 전극층(31) 또는 제2 전극층(32) 상에 설치될 수 있다.
상기 발광 소자(100)는 상기 제1 전극층(31) 및 제2 전극층(32)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.
상기 몰딩부재(40)는 상기 발광 소자(100)를 포위하여 보호할 수 있다. 또한, 상기 몰딩부재(40)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
상기 발광 소자 패키지는 상기에 개시된 실시 예들의 발광 소자 중 적어도 하나를 하나 또는 복수개로 탑재할 수 있으며, 이에 대해 한정하지는 않는다.
실시 예에 따른 발광 소자 패키지는 복수개가 기판 상에 어레이되며, 상기 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 반도체 발광소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
105 : β-Ga2O3를 포함하는 기판 108 : 다공질막
110 : 발광구조물 120 : 전극
130 : 패시베이션층
110 : 발광구조물 120 : 전극
130 : 패시베이션층
Claims (19)
- β-Ga2O3를 포함하는 기판;
상기 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물;
상기 발광구조물 상에 전극; 및
상기 기판의 측면 영역에 다공질막을 포함하는 발광 소자. - 제 1항에 있어서,
상기 다공질막은 상기 기판과 동일한 재질의 상이한 결정 구조를 갖는 발광 소자. - 제 1항에 있어서,
상기 기판의 측면은 곡면을 갖는 발광 소자. - 제 1항에 있어서,
상기 기판의 두께는 1μm 내지 500μm 인 발광 소자. - 제 1항에 있어서,
상기 다공질막은 인(P), 불소(F), 황(S) 또는 칼륨(K) 중 적어도 하나를 포함하는 발광 소자. - 제 1항에 있어서,
상기 기판은 도전형 도펀트를 포함하는 발광 소자. - 제 1항에 있어서,
상기 발광구조물의 적어도 측면 영역에 형성된 패시베이션층을 포함하는 발광 소자. - 제 7항에 있어서,
상기 패시베이션층은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 또는 TiOx 중 적어도 하나를 포함하는 발광 소자. - 제 1항에 있어서,
상기 발광구조물과 상기 기판 사이에 버퍼층을 포함하는 발광 소자. - 제 9항에 있어서,
상기 버퍼층은 GaN 재질을 포함하는 발광 소자. - β-Ga2O3를 포함하는 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 순차적으로 적층하여 발광구조물을 형성하는 단계;
상기 발광구조물의 칩 경계 영역을 따라 아이솔레이션 에칭을 실시하여, 상기 발광구조물을 개별 발광 소자 단위로 구분하는 단계;
상기 개별 발광 소자 단위로 구분된 발광구조물의 측면 및 상면을 둘러싸도록 패시베이션층을 형성하는 단계; 및
상기 기판을 전기화학적 에칭 방법을 사용하여 개별 발광 소자 단위로 분리하는 단계를 포함하는 발광 소자 제조방법. - 제 11항에 있어서,
상기 전기화학적 에칭 방법은,
상기 발광구조물 및 상기 기판을 에칭 용액에 담그고, 상기 에칭 용액에 바이어스 전압을 인가하는 단계를 포함하는 발광 소자 제조방법. - 제 12항에 있어서,
상기 에칭 용액은 H3PO4, KOH, H2O2, HF 또는 H2SO4 중 적어도 하나의 용액을 포함하는 발광 소자 제조방법. - 제 12항에 있어서,
상기 바이어스 전압은 1V 내지 100V인 발광 소자 제조방법. - 제 12항에 있어서,
상기 전기화학적 에칭 방법은 초음파를 사용하는 발광 소자 제조방법. - 제 11항에 있어서,
상기 전기화학적 에칭 방법에 의해 상기 기판의 측면 영역에 다공질막이 형성되는 단계를 포함하는 발광 소자 제조방법. - 제 11항에 있어서,
상기 전기화학적 에칭 방법을 실시한 이후,
상기 발광구조물의 상부의 패시베이션층을 일부 제거하는 단계; 및
상기 발광구조물 상에 전극을 형성하는 단계를 포함하는 발광 소자 제조방법. - 제 11항에 있어서,
상기 발광구조물을 형성하기 전에,
상기 기판의 상면에 버퍼층을 형성하는 단계를 포함하는 발광 소자 제조방법. - 제 18항에 있어서,
상기 버퍼층은 상기 기판의 표면을 질화 처리함으로써 형성되는 발광 소자 제조방법.
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