KR100965510B1 - Simox 기판의 제조 방법 및 그 방법에 의해 얻어지는 simox 기판 - Google Patents

Simox 기판의 제조 방법 및 그 방법에 의해 얻어지는 simox 기판 Download PDF

Info

Publication number
KR100965510B1
KR100965510B1 KR1020087003281A KR20087003281A KR100965510B1 KR 100965510 B1 KR100965510 B1 KR 100965510B1 KR 1020087003281 A KR1020087003281 A KR 1020087003281A KR 20087003281 A KR20087003281 A KR 20087003281A KR 100965510 B1 KR100965510 B1 KR 100965510B1
Authority
KR
South Korea
Prior art keywords
wafer
oxygen
heat treatment
layer
buried oxide
Prior art date
Application number
KR1020087003281A
Other languages
English (en)
Other versions
KR20080037015A (ko
Inventor
나오시 아다치
유키오 코마츠
Original Assignee
가부시키가이샤 섬코
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 섬코 filed Critical 가부시키가이샤 섬코
Publication of KR20080037015A publication Critical patent/KR20080037015A/ko
Application granted granted Critical
Publication of KR100965510B1 publication Critical patent/KR100965510B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26533Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3226Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Element Separation (AREA)

Abstract

디바이스 공정에서의 중금속 오염을 기판 내부에 효율적으로 포획할 수 있다. 웨이퍼 내부에 산소 이온 주입하는 공정과, 웨이퍼를 소정의 가스 분위기 중 1300∼1390℃에서 제1 열처리하여 매립 산화층을 형성함과 아울러 웨이퍼 표면에 SOI층을 형성하는 공정을 포함하며, 산소 이온 주입 전의 웨이퍼가 8×1017∼1.8×1018atoms/cm3(구 ASTM)의 산소 농도를 가지며, 매립 산화층이 웨이퍼 전체면에 걸쳐 형성되고, 제1 열처리한 웨이퍼를 소정의 가스 분위기 중 400∼900℃에서 1∼96시간 제2 열처리하여 매립 산화층의 바로 아래에 형성되는 결합 집합층보다 하방의 벌크층에 산소 석출물을 형성하는 공정과, 제2 열처리한 웨이퍼를 소정의 가스 분위기 중 제2 열처리 온도보다 높은 900∼1250℃에서 1∼96시간 제3 열처리하여 형성된 산소 석출핵을 산소 석출물로 성장시키는 공정을 포함하는 것을 특징으로 한다.
석출핵, 웨이퍼, SIMOX, SOI, 기판, 성장, 열처리, 3단계

Description

SIMOX 기판의 제조 방법 및 그 방법에 의해 얻어지는 SIMOX 기판{METHOD OF MANUFACTURING SIMOX SUBSTRATE AND SIMOX SUBSTRATE OBTAINED BY THIS METHOD}
본 발명은 실리콘 단결정 본체에 매립 산화층(Buried Oxide)을 통하여 단결정 실리콘층(이하, SOI층이라고 함.)이 형성된 SOI(Silicon-0n-Insulator) 기판 중 SIMOX(Separation by Implanted Oxygen) 기술에 의한 SIMOX 기판의 제조 방법 및 그 방법에 의해 얻어지는 SIMOX 기판에 관한 것이다. 더욱 상세하게는, 디바이스 공정에서의 중금속 오염을 기판 내부에 효율적으로 포획할 수 있는 SIMOX 기판의 제조 방법 및 그 방법에 의해 얻어지는 SIMOX 기판에 관한 것이다.
SOI 기판은 (1)소자와 기판 사이의 기생 용량을 저감할 수 있으므로 디바이스 동작의 고속화가 가능하고, (2)방사선 내압이 뛰어나며, (3)유전체 분리가 용이하기 때문에 고집적화가 가능하고, 나아가 (4)내 래치업(latch-up)의 특성을 향상시킬 수 있는 등의 매우 뛰어난 특징을 갖는다. 현재 SOI 기판의 제조 방법에는 크게 두 개로 분류할 수 있다. 하나의 방법은 박막화되는 활성 웨이퍼와 지지 웨 이퍼를 맞붙여서 형성하는 본딩법이며, 다른 방법은 웨이퍼 표면으로부터 산소 이온을 주입하여 웨이퍼 표면으로부터 소정의 깊이의 영역에 매립 산화층을 형성하는 SIMOX법이다. 특히 SIMOX법은 제조 공정 수가 적기 때문에 향후 유효한 방법으로 기대되고 있다.
SIMOX 기판의 제조 방법으로는 실리콘 단결정 기판의 일측의 주면을 경면 가공한 후에 이 경면 가공면으로부터 산소 이온을 임플란테이션(implantation)에 의해 기판 내의 소정 깊이로 주입하는 산소 이온 주입 공정과, 산소 이온을 주입한 기판에 산화 분위기 하에서 고온 열처리를 실시함으로써 기판 내부에 매립 산화층을 형성하는 고온 열처리 공정으로 구성된다. 구체적으로는, 실리콘 단결정 기판을 500℃∼650℃의 온도로 유지하고, 기판 표면으로부터 1017∼1018/cm2 정도의 산소 원자 이온 또는 산소 분자 이온을 소정의 깊이에 주입한다. 계속하여 산소 이온을 주입한 실리콘 기판을 500℃∼700℃의 온도로 유지한 열처리로 내에 투입하고, 슬립을 발생시키지 않도록 서서히 승온을 시작하여 1300℃∼1390℃ 정도의 온도에서 10시간 정도의 열처리를 실시한다. 이 고온 열처리에 의해 기판 내부에 주입된 산소 이온이 실리콘과 반응하여 기판 내부에 매립 산화층이 형성된다.
한편, 디바이스 제조 프로세스에서 디바이스 특성에 직접적 악영향을 미치는 금속을 기판 표면으로부터 제거하는 게터링(gettering) 기술로는 기판 뒷면에 샌드 블래스트로 왜곡을 주는 방법, 기판 뒷면에 다결정 실리콘막을 퇴적하는 방법, 기판 뒷면에 고농도의 인을 주입하는 방법 등의 외부 게터링법(External Gettering) 이 있으나, 실리콘 기판 내부에 석출된 산소 석출물에 기인하는 결정 결함의 왜곡 필드(strain field)를 이용하는 내부 게터링(Intrinsic Gettering)이 양산성이 뛰어나 청정한 게터링 방법으로서 일부에서는 양산에 이용되고 있다.
그러나 일반적으로 SIMOX 기판은 기판 내부에 매립 산화층을 형성하기 위하여 산소 이온 주입 후 1300℃ 전후의 고온 열처리가 필요하기 때문에 이 고온 열처리에 의해 벌크층(bulk layer) 내에 내부 게터링 싱크(sink)인 산소 석출물을 형성하기는 어렵다고 일컬어지고 있었다.
이러한 전술한 문제점을 해결하는 방책으로서 실리콘 단결정 기판에 산소 이온을 주입한 후 기판을 수소 분위기 또는 산소를 소량 포함하는 질소 분위기 중에서 1200∼1300℃의 온도에서 6∼12시간 열처리를 실시하여 매립 산화층을 형성한 후, 저온에서 고온까지 단계적 또는 연속적으로 온도를 상승시켜 열처리를 실시하는 반도체 기판의 제조 방법이 제안된 바 있다(예컨대 특허 문헌 1 참조). 이 특허 문헌 1에 개시되는 구체적인 열처리의 조건으로서 단계적인 열처리 방법으로 500℃에서 출발하여 50~100℃의 단계로 순차상승시켜 최종 온도를 850℃로 하는 방법이, 연속적인 열처리 발명으로 500℃에서 출발하여 0.2∼1.0℃/분의 기울기로 최종 온도를 850℃로 하는 방법이 기재되어 있다. 그러나 SIMOX 기판의 매립 산화층을 형성하기 위하여 1300℃ 정도의 고온 열처리를 실시함으로써 결정 인상 시에 기인하는 산소 석출핵의 축소 및 소멸이 일어나고 있기 때문에, 상기 특허 문헌 1에 개시되는 열처리 조건으로는 산소 석출핵의 성장이 억제되기 때문에 최종 도달 온도가 850℃에서는 충분한 게터링 효과를 얻을 수 없었다.
또한 부분적으로 매립 산화층이 형성되지 않는 영역을 가지며, 실리콘 단결정 기판 벌크 또는 실리콘 단결정 기판 뒷면에 결정 결함 또는 결정 왜곡에 의한 게터링 수단이 부여된 구조를 갖는 SIMOX 기판 및 그 제조 방법이 제안된 바 있다(예컨대, 특허 문헌 2 참조.). 이 특허 문헌 2에서는 매립 산화층이 단편적으로 표층 근방에 형성되어 있으며, 게터링하기 위한 열처리 조건이 500∼900℃의 범위에서 산소 석출핵을 형성, 밀도는 105개/cm3∼109개/cm3의 범위이며, 제2 열처리로서 1000∼1150℃의 범위에서 상기 석출핵을 성장시켜 석출물으로 할 수도 있다고 기재되어 있다.
그러나, 실시예 중에 종래 기술에 따른 SIMOX, 즉 웨이퍼 전체면에 매립 산화막이 성장된 SIMOX를 참조 샘플로서 중금속의 정량 오염에 의한 기판 표면의 결정 결함 발생량을 평가하고 있는데, 부분 매립 산화막의 실시예에서는 표면 결함이 거의 관찰되지 않고 있는 데 반해, 종래 SIMOX에서는 105∼106개/cm2의 피트(pits) 및 적층 결함(stacking faults)이 관찰되고 있다. 즉 특허 문헌 1에서도 완전한 게터링 기술이 확립되어 있지 않음을 의미하고 있다.
특허 문헌 1: 일본 특허 공개 평 7-193072호 공보(청구항 1∼3)
특허 문헌 2: 일본 특허 공개 평 5-82525호 공보(청구항 1, 2, 4 및 5, 단락 [0019]∼단락[0023])
비 특허 문헌 1: J. Electrochem. Soc., 142, 2059, (1995)
발명의 개시
발명이 해결하고자 하는 과제
한편, SIMOX 기판을 제조할 때의 특징으로서 매립 산화층의 바로 아래에는 두께 200nm 정도의 결함 집합층이 필연적으로 형성되며, 이 결함 집합층에는 게터링 효과가 있다는 것이 개시되어 있다(예컨대 비 특허 문헌 1 참조.). 즉, 비 특허 문헌 1에 개시된 내용에 입각해 보면, SIMOX 기판의 제조 공정에서 돌발적으로 중금속 오염이 발생하였을 때, 상기 특허 문헌 1이나 상기 특허 문헌 2에 개시되는 SIMOX 기판의 산소 석출물에서는 충분한 게터링 효과를 얻을 수 없는 경우, 매립 산화층 바로 아래의 결함 집합층에도 중금속이 포획되어 버리는 것을 생각할 수 있다.
또한, 최근 SIMOX 기판의 SOI층에서의 박막화가 요망되고 있으므로, 매립 산화층 바로 아래의 결함 집합층에 포획된 중금속 오염 영역이 디바이스 특성에 영향을 줄 가능성이 있으며, 적어도 디바이스 특성에 영향을 주지 않고, 또한 프로세스 중에서의 돌발적인 중금속 오염을 효율적으로 포획할 수 있는 게터링원을 갖는 SIMOX 기판의 설계 방법이 필요하였다.
본 발명의 목적은 결함 집합층의 중금속 포획 농도를 저감시키면서 벌크층 내부에 중금속을 효율적으로 포획할 수 있는 SIMOX 기판의 제조 방법 및 그 방법에 의해 얻어지는 SIMOX 기판을 제공하는 것에 있다.
과제를 해결하기 위한 수단
청구항 1에 따른 발명은, 도 1(a)∼도 1(e)에 도시한 바와 같이, 실리콘 웨이퍼(11)의 내부에 산소 이온을 주입하는 공정과, 웨이퍼(11)를 산소와 불활성 가스의 혼합 가스 분위기 중 1300∼1390℃에서 제1 열처리함으로써 웨이퍼(11) 표면으로부터 소정의 깊이의 영역에 매립 산화층(12)을 형성함과 아울러 매립 산화층(12) 상의 웨이퍼 표면에 SOI층(13)을 형성하는 공정을 포함하는 SIMOX 기판의 제조 방법의 개량이다.
그 특징 있는 구성은, 산소 이온 주입하기 전의 실리콘 웨이퍼(11)가 8×1017∼1.8×1018atoms/cm3(구 ASTM)의 산소 농도를 가지며, 매립 산화층(12)이 웨이퍼 전면에 걸쳐 형성되고, 제1 열처리한 웨이퍼를 산소, 질소, 아르곤, 수소 또는 이들의 혼합 가스 분위기 중 400∼900℃에서 1∼96시간 제2 열처리함으로써 매립 산화층(12)의 바로 아래에 형성되는 결함 집합층(14a)보다 하방의 벌크층(14)에 산소 석출핵(14b)을 형성하는 공정과, 제2 열처리한 웨이퍼를 산소, 질소, 아르곤, 수소 또는 이들의 혼합 가스 분위기 중 제2 열처리 온도보다 높은 900∼1250℃에서 1∼96시간 제3 열처리함으로써 벌크층(14)에 형성된 산소 석출핵(14b)을 산소 석출물(14c)로 성장시키는 공정을 포함하는 데 있다.
청구항 1에 따른 발명에서는, 결함 집합층(14a)보다 하방의 벌크층(14)에 산소 석출물(14c)로 이루어지는 게터링원을 가지며, 산소 석출물(14c)의 밀도가 1×108∼1×1012개/cm3이고, 산소 석출물(14c)의 크기가 50nm 이상인 SIMOX 기판을 얻을 수 있다.
청구항 2에 따른 방법은, 청구항 1에 따른 발명으로서, 제2 열처리가 400℃ 내지 900℃의 일부 범위 또는 모든 범위에서 0.1∼5.0℃/분의 속도로 승온함으로써 1∼96시간의 범위 내에서 수행되고, 제3 열처리가 900℃ 내지 1250℃의 일부 범위 또는 모든 범위에서 0.1∼20℃/분의 속도로 승온함으로써 1∼96시간의 범위 내에서 수행되는 제조 방법이다.
청구항 3에 따른 발명은, 실리콘 웨이퍼(11)의 내부에 산소 이온을 주입하는 공정과, 웨이퍼(11)를 산소와 불활성 가스의 혼합 가스 분위기 중 1300∼1390℃에서 제1 열처리함으로써 웨이퍼(11) 표면으로부터 소정의 깊이의 영역에 매립 산화층(12)을 형성함과 아울러 매립 산화층(12) 상의 웨이퍼 표면에 SOI층(13)을 형성하는 공정을 포함하는 SIMOX 기판의 제조 방법의 개량이다.
그 특징 있는 구성은, 산소 이온 주입하기 전의 실리콘 웨이퍼(11)가 8×1017∼1.8×1018atoms/cm3(구 ASTM)의 산소 농도를 가지며, 매립 산화층(12)이 웨이퍼 전면에 걸쳐 또는 부분적으로 형성되고, 제1 열처리한 웨이퍼를 1050∼1350℃에서 1∼900초 동안 유지시킨 후, 그 후 승온 속도 10℃/초 이상으로 강온하는 급속 열처리를 실시함으로써 상기 매립 산화층(12)보다 하방의 벌크층(14)에 공공을 주입하는 공정과, 급속 열처리한 웨이퍼를 산소, 질소, 아르곤, 수소 또는 이들의 혼합 가스 분위기 중 500∼1000℃에서 1∼96시간 제2 열처리함으로써 매립 산화층(12)의 바로 아래에 형성되는 결함 집합층(14a)보다 하방의 벌크층(14)에 산소 석출핵(14b)을 형성하는 공정을 포함하는 데 있다.
청구항 3에 따른 발명에서는, 제2 열처리까지를 수행한 SIMOX 기판을 반도체 디바이스 제조업체의 디바이스 제조 공정에서 열처리하면 상기 산소 석출핵이 산소 석출물로 성장하여 웨이퍼 전면에 걸쳐 IG 효과를 갖게 된다.
청구항 4에 따른 발명은, 청구항 3에 따른 발명으로서, 제2 열처리한 웨이퍼를 산소, 질소, 아르곤, 수소 또는 이들의 혼합 가스 분위기 중 제2 열처리 온도보다 높은 900∼1250℃에서 1∼96시간 제3 열처리함으로써 벌크층(14)에 형성된 산소 석출핵(14b)을 산소 석출물(14c)로 성장시키는 공정을 더 포함하는 제조 방법이다.
청구항 5에 따른 발명은, 청구항 3에 따른 발명으로서, 제2 열처리가 500℃ 내지 1000℃의 일부 범위 또는 모든 범위에서 0.1∼5.0℃/분의 속도로 승온함으로써 1∼96시간의 범위 내에서 수행되는 제조 방법이다.
청구항 6에 따른 발명은, 청구항 4에 따른 발명으로서, 제3 열처리가 900℃ 내지 1250℃의 일부 범위 또는 모든 범위에서 0.1∼20℃/분의 속도로 승온함으로써 1∼96시간의 범위 내에서 수행되는 제조 방법이다.
청구항 7에 따른 발명은, 도 1(e) 또는 도 2(f)에 도시한 바와 같이, 청구항 1 내지 6 중 어느 한 항에 기재된 방법으로 제조된 SIMOX 기판으로서, 웨이퍼 표면으로부터 소정의 깊이의 영역에 형성된 매립 산화층(12)과, 매립 산화층 상의 웨이퍼 표면에 형성된 SOI층(13)과, 매립 산화층(12)의 바로 아래에 형성된 결함 집합층(14a)과, 매립 산화층(12)의 하방의 벌크층(14)을 구비하며, 결함 집합층(14a)보다 하방의 벌크층(14)에 산소 석출물(14c)로 이루어지는 게터링원을 가지며, 산소 석출물(14c)의 밀도가 1×108∼1×1012개/cm3이고, 상기 산소 석출물(14c)의 크기가 50nm 이상인 것을 특징으로 하는 SIMOX 기판이다.
청구항 7에 따른 발명에서는, 결함 집합층(14a)보다 하방의 벌크층(14)에 산소 석출물(14c)로 이루어지는 게터링원을 가지며, 산소 석출물(14c)의 밀도가 1×108∼1×1012개/cm3이고, 산소 석출물(14c)의 크기가 50nm 이상이므로 결함 집합층(14a)보다 강한 게터링원이 되기 때문에 종래 결함 집합층(14a)에 포획되던 중금속 오염물의 대부분을 결함 집합층에 포획시키지 않고 벌크층(14)의 산소 석출물(14c)로 게터링할 수 있다.
발명의 효과
본 발명의 SIMOX 기판에서는 결함 집합층보다 하방의 벌크층에 산소 석출물로 이루어지는 게터링원을 가지며, 산소 석출물의 밀도가 1×108∼1×1012개/cm3이고 산소 석출물의 크기가 50nm 이상이므로 결함 집합층보다 강한 게터링원이 되기 때문에, 결함 집합층의 중금속 포획 농도를 저감시킬 수 있으면서, 벌크층 내부에 중금속을 효율적으로 포획할 수 있다.
도 1은 본 발명의 SIMOX 기판의 제1 제조 방법을 도시한 공정도.
도 2는 본 발명의 SIMOX 기판의 제2 제조 방법을 도시한 공정도.
<부호의 설명>
10: SIMOX 기판
11: 실리콘 웨이퍼
12: 매립 산화층
13: SOI층
14: 벌크층
14a: 결함 집합층
14b: 산소 석출핵
14c: 산소 석출물
15: 공공(vacancy)
다음, 본 발명을 실시하기 위한 제1 최선의 형태를 도면을 참조하여 설명한다.
본 발명은 실리콘 웨이퍼 내부에 산소 이온을 주입한 후, 열처리함으로써 웨이퍼 표면으로부터 소정의 깊이의 영역에 매립 산화층이 형성되고, 그 웨이퍼 표면에 SOI층이 형성된 SIMOX 기판에 관한 것이다. 그리고, 도 1에 도시한 바와 같이, 본 발명의 SIMOX 기판의 제조 방법은, 산소 이온을 주입한 후의 웨이퍼(11)를 3단계로 열처리하고, 그 후 웨이퍼(11) 표면(surface)에 형성된 산화막(11b, 11c)을 제거하는 것이다. 이들 각 공정을 이하에 나타내었다.
(1-1)산소 이온 주입 공정
먼저 도 1(a)에 도시한 바와 같이, 실리콘 웨이퍼(11)를 준비하여 이 웨이퍼(11)에 산소 이온을 주입한다. 준비한 산소 이온 주입하기 전의 실리콘 웨이퍼(11)는 8×1017∼1.8×1018atoms/cm3(구 ASTM)의 산소 농도를 갖는 것이 준비된다. 이 준비하는 실리콘 웨이퍼는 에피택셜 웨이퍼 또는 어닐링된 웨이퍼일 수도 있다.
그리고 준비된 이러한 실리콘 웨이퍼(11)의 내부에 산소 이온을 주입한다. 이 산소 이온의 주입은 종래로부터 행해지고 있는 수단과 동일한 수단에 의해 행해진다. 그리고, 최종적으로 얻어진 SIMOX 기판의 SOI층(13)의 두께가 10∼200nm, 바람직하게는 20∼100nm가 되도록 웨이퍼(11) 표면으로부터 소정의 깊이의 영역(11a)에 산소 이온이 주입된다. SOI층(13)의 두께가 10nm 미만이면 SOI층(13)의 두께를 제어하기가 어렵고, SOI층(13)의 두께가 200nm를 초과하면 산소 이온 주입기의 가속 전압 상 곤란하다.
(1-2)제1 열처리 공정
다음, 도 1(b)에 도시한 바와 같이, 산소 이온이 주입된 웨이퍼(11)를 산소와 불활성 가스의 혼합 가스 분위기 중 1300∼1390℃의 온도에서 제1 열처리한다. 불활성 가스로는 아르곤 가스나 질소 가스를 들 수 있다. 따라서, 이 제1 열처리의 가스 분위기는 산소와 아르곤의 혼합 가스, 또는 산소와 질소의 혼합 가스인 것이 바람직하다. 그리고, 이 제1 열처리의 열처리 시간은 1∼20시간, 바람직하게는 10∼20시간인 것이 바람직하다.
이 제1 열처리에 의해 웨이퍼(11) 표면(front surface) 및 이면(rear surface)에는 산화막(11b, 11c)이 형성되고, 웨이퍼(11) 표면으로부터 소정의 깊이의 영역(11a)에는 매립 산화층(12)이 웨이퍼 전면에 걸쳐 형성된다. 더욱이, 표측의 산화막(11b)과 매립 산화층(12) 사이에는 SOI층(13)이 형성된다. 또한 매립 산화층(12) 바로 아래에는 결함 집합층(14a)이 필연적으로 형성된다.
(1-3)제2 열처리 공정
다음, 도 1(c)에 도시한 바와 같이, 제1 열처리한 웨이퍼(11)를 산화막(11b, 11c)을 남긴 상태에서 또는 산화막(11b, 11c)을 제거한 상태에서 산소, 질소, 아르곤, 수소 또는 이들의 혼합 가스 분위기 중에서 제2 열처리한다. 산화막(11b, 11c)을 남긴 상태에서 제2 열처리를 수행하면, 특히 비산화성 가스 분위기이면 SOI층(13)의 두께가 감소하거나 변화를 발생시키지 않기 때문에 바람직하다. 이 이유는, 첫째, 산화성 가스 분위기 중에서 제2 열처리를 수행하면 산화막(11b, 11c)이 더 성장함으로써 웨이퍼 표면의 실리콘이 소비되고, 둘째 수소나 아르곤 가스 분위기 중에서 제2 열처리를 수행하면 SOI층(13)이 식각되어 버리기 때문이다. 한편, SOI층(13)의 두께가 비교적 두꺼운 경우에는 SOI층(13)의 두께가 감소하여도 소정의 두께의 SOI층(13)이 얻어지므로 산화막(11b, 11c)을 제거한 상태에서 제2 열처리를 수행할 수도 있다. 이 제2 열처리의 가스 분위기는 질소 가스, 아르곤 가스 또는 미량 산소를 부가한 질소 또는 아르곤 가스가 바람직하다.
또한, 제2 열처리 조건은 400∼900℃의 온도에서 1∼96시간 수행된다. 제2 열처리 온도를 400∼900℃의 범위 내로 규정한 것은, 하한값 미만에서는 핵 형성 온도가 과도하게 낮아 장시간의 열처리가 필요해지고, 상한값을 초과하면 산소 석출핵 형성이 발생하지 않기 때문이다. 또한 제2 열처리 시간을 1∼96시간의 범위 내로 규정한 것은, 하한값 미만에서는 산소 석출핵을 형성하는 데 시간이 지나치게 짧고, 상한값을 초과하면 생산성의 열화라는 문제를 발생시키기 때문이다. 이 제2 열처리는 500∼800℃의 온도에서 4∼35시간 수행되는 것이 더욱 바람직하다. 또한 제2 열처리는 400℃ 내지 900℃의 일부 범위 또는 모든 범위에서 0.1∼5.0℃/분의 속도, 바람직하게는 0.1∼1.0℃/분으로 승온함으로써 1∼96시간, 바람직하게는 4∼35시간의 범위 내에서 수행할 수도 있다. 이 제2 열처리를 수행함으로써 매립 산화층(12)의 바로 아래에 형성되는 결함 집합층(14a)보다 하방의 벌크층(14)에 산소 석출핵(14b)이 형성된다.
(1-4)제3 열처리 공정
다음, 도 1(d)에 도시한 바와 같이, 제2 열처리한 웨이퍼(11)를 제3 열처리한다. 이 제3 열처리는 산소, 질소, 아르곤, 수소 또는 이들의 혼합 가스 분위기 중에서 제2 열처리 온도보다 높은 900∼1250℃에서 1∼96시간 수행된다. 이 제3 열처리의 가스 분위기는 질소 가스, 아르곤 가스 또는 미량 산소를 부가한 질소 또는 아르곤 가스가 바람직하다. 제3 열처리 온도를 900∼1250℃의 범위 내로 규정한 것은, 하한값 미만에서는 산소 석출핵의 성장이 충분히 일어나기가 어렵고, 상한값을 초과하면 산소 석출물의 용해라는 문제를 발생시키기 때문이다. 또한 제3 열처리 시간을 1∼96시간의 범위 내로 규정한 것은, 하한값 미만에서는 산소 석출물의 성장이 충분하지 않고, 상한값을 초과하면 생산성의 열화라는 문제를 발생시키기 때문이다. 또한, 제3 열처리는 1000∼1200℃에서 8∼24시간으로 수행되는 것이 바람직하다. 더욱이, 제3 열처리는 900℃ 내지 1250℃의 일부 범위 또는 모든 범위에서 0.1∼20℃/분의 속도, 바람직하게는 1∼5℃/분으로 승온함으로써 1∼96시간, 바람직하게는 8∼24시간의 범위 내에서 수행할 수도 있다. 이 제3 열처리를 수행함으로써 벌크층(14)에 형성된 산소 석출핵(14b)을 산소 석출물(14c)로 성장시킬 수 있다.
(1-5)산화막(11b, 1c) 제거 공정
마지막의 도 1(e)에 도시한 바와 같이, 제3 열처리한 웨이퍼(11) 표면 및 이면의 산화막(11b, 11c)을 불산 등에 의해 제거한다. 이에 따라, 웨이퍼 표면으로부터 소정의 깊이의 영역에 형성된 매립 산화층(12)과, 매립 산화층 상의 웨이퍼 표면에 형성된 SOI층(13)과, 매립 산화층(12)의 바로 아래에 형성된 결함 집합층(14a)과, 매립 산화층(12)의 하방의 벌크층(14)을 구비하며, 결함 집합층(14a)보다 하방의 벌크층(14)에 산소 석출물(14c)로 이루어지는 게터링원을 가지며, 산소 석출물(14c)의 밀도가 1×108∼1×1012개/cm3이고, 산소 석출물(14c)의 크기가 50nm 이상인 것을 특징으로 하는 SIMOX 기판을 얻을 수 있다.
이 SIMOX 기판에서는 결함 집합층(14a)보다 하방의 벌크층(14)에 밀도가 1×108∼1×1012개/cm3, 크기가 50nm 이상인 산소 석출물(14c)을 가지고 있기 때문에, 디바이스 프로세스 중에서의 돌발적인 중금속 오염을 이 산화 석출물(14c)에 의해 효율적으로 포획할 수 있다. 또한, 이 산화 석출물(14c)은 결함 집합층(14a)보다 강한 게터링원이 되기 때문에, 종래 결함 집합층(14a)에 포획되던 중금속 오염물을 벌크층(14)의 산소 석출물(14c)로 게터링할 수 있다. 이 결과, 예컨대 중금속 농도가 1×1011∼1×1012개/cm2가 되도록 중금속으로 강제 오염시켰을 때, 결함 집합층(14a)에 포획되는 중금속 농도를 5×109개/cm2 이하의 수준으로까지 줄일 수 있다. 물론, 매립 산화층이 부분적으로 형성된 SIMOX 기판에서도 적용할 수 있다.
다음, 본 발명을 실시하기 위한 제2 최선의 형태를 도면을 참조하여 설명한다.
본 발명은 실리콘 웨이퍼 내부에 산소 이온을 주입한 후, 열처리함으로써 웨이퍼 표면으로부터 소정의 깊이의 영역에 매립 산화층이 형성되고, 그 웨이퍼 표면에 SOI층이 형성된 SIMOX 기판에 관한 것이다. 그리고, 도 2에 도시한 바와 같이, 본 발명의 SIMOX 기판의 제조 방법은, 산소 이온을 주입한 후의 웨이퍼(11)를 3단계 또는 4단계로 열처리하고, 그 후 웨이퍼(11) 표면에 형성된 산화막(11b, 11c)을 제거하는 것이다. 이들 각 공정을 이하에 나타내었다.
(2-1)산소 이온 주입 공정
먼저 도 2(a)에 도시한 바와 같이, 실리콘 웨이퍼(11)를 준비하여 이 웨이퍼(11)에 산소 이온을 주입한다. 준비한 산소 이온 주입하기 전의 실리콘 웨이퍼(11)는 8×1017∼1.8×1018atoms/cm3(구 ASTM)의 산소 농도를 갖는 것이 준비된다. 이 준비하는 실리콘 웨이퍼는 에피택셜 웨이퍼 또는 어닐링된 웨이퍼일 수도 있다.
그리고 준비된 이러한 실리콘 웨이퍼(11)의 내부에 산소 이온을 주입한다. 이 산소 이온의 주입은 종래로부터 행해지고 있는 수단과 동일한 수단에 의해 행해진다. 그리고, 최종적으로 얻어진 SIMOX 기판의 SOI층(13)의 두께가 10∼200nm, 바람직하게는 20∼100nm가 되도록 웨이퍼(11) 표면으로부터 소정의 깊이의 영역(11a)에 산소 이온이 주입된다. SOI층(13)의 두께가 10nm 미만이면 SOI층(13)의 두께를 제어하기가 어렵고, SOI층(13)의 두께가 200nm를 초과하면 산소 이온 주입기의 가속 전압 상 곤란하다.
또한, 실리콘 웨이퍼(11) 표면의 원하는 위치에 부분적으로 마스크 등을 형성하고나서 실리콘 웨이퍼(11)의 내부에 산소 이온을 주입함으로써 마스크를 형성하지 않는 곳의 하방에는 웨이퍼 내부에 산소 이온이 주입되고, 마스크를 형성한 곳의 하방에는 웨이퍼 내부에 산소 이온이 주입되지 않으므로, 후속하는 제1 열처리를 실시함으로써 마스크를 형성하지 않는 곳의 하방에만 매립 산화층(12)이 부분적으로 형성된다.
(2-2)제1 열처리 공정
다음, 도 2(b)에 도시한 바와 같이, 산소 이온이 주입된 웨이퍼(11)를 산소와 불활성 가스의 혼합 가스 분위기 중 1300∼1390℃의 온도에서 제1 열처리한다. 불활성 가스로는 아르곤 가스나 질소 가스를 들 수 있다. 따라서, 이 제1 열처리의 가스 분위기는 산소와 아르곤의 혼합 가스, 또는 산소와 질소의 혼합 가스인 것이 바람직하다. 그리고, 이 제1 열처리의 열처리 시간은 1∼20시간, 바람직하게는 10∼20시간인 것이 바람직하다.
이 제1 열처리에 의해 웨이퍼(11) 표면 및 이면에는 산화막(11b, 11c)이 형성되고, 웨이퍼(11) 표면으로부터 소정의 깊이의 영역(11a)에는 매립 산화층(12)이 웨이퍼 전면에 걸쳐 형성된다. 또한, 마스크 등에 의해 웨이퍼(11) 표면으로부터 소정의 깊이의 영역에 산소 이온을 부분적으로 주입한 경우, 부분적으로 매립 산화층(12)이 형성된다. 더욱이, 표측의 산화막(11b)과 매립 산화층(12) 사이에는 SOI층(13)이 형성된다. 또한 매립 산화층(12) 바로 아래에는 결함 집합층(14a)이 필연적으로 형성된다.
(2-3)급속 열처리 공정
다음, 도 2(c)에 도시한 바와 같이, 제1 열처리한 웨이퍼를 1050℃∼1350℃에서 1초∼900초 동안 유지시킨 후, 그 후 강온 속도 10℃/초 이상으로 강온하는 급속 열처리를 실시한다. 이 급속 열처리의 가스 분위기는 아르곤 가스 또는 암모니아 함유 가스 분위기가 바람직하다.
또한, 급속 열처리 조건은 1050℃∼1350℃에서 1초∼900초 동안 유지시킨다. 급속 열처리 온도를 1050℃∼1350℃의 범위 내로 규정한 것은, 하한값 미만에서는 산소 석출의 형성을 촉진시키기에 충분한 공공(vacancy)량을 웨이퍼 내에 주입할 수 없고, 상한값을 초과하면 열처리 시에 웨이퍼에 슬립 전위(slip dislocation)가 발생하여 디바이스 제작 시에 지장을 초래하게 되어 바람직하지 않기 때문이다. 바람직한 열처리 온도는 1100∼1300℃이다. 또한 유지 시간을 1초∼900초 동안으로 한 것은, 하한값 미만에서는 웨이퍼의 면내 및 깊이 방향에 있어서, 원하는 열처리 도달 온도까지 소요되는 시간이 다르고, 품질 변화(불균일)를 만들어내는 원인이 될 것이 우려되기 때문이다. 또한 상한값을 규정한 것은, 슬립 저감 및 생산성을 고려하였기 때문이다. 바람직한 유지 시간은 10∼60초 동안이다. 상기 급속 열처리 온도에서 소정 시간 유지함으로써 웨이퍼 내부에 공공이 주입되는데, 주입된 공공을 웨이퍼 내부에 붙잡아 두려면, 웨이퍼를 강온시킬 때의 냉각 속도가 중요한 역할을 하게 된다. 주입된 공공은 웨이퍼 표면에 도달하면 소실되며, 최표면 가까이에서는 농도가 저하하여, 그로 인해 발생하는 농도차에 의해 내부에서 표면 쪽으로 공공의 외방 확산이 일어나는 것으로 사료된다. 따라서, 냉각 속도가 느리면 강온(降溫, temperature reduction)에 머무르는 시간이 길어지고, 그 만큼 외방 확산이 진행하게 되어, 일단 고온의 RTA 열처리에 의해 주입된 공공이 감소하고, 산소 석출핵 형성에 충분한 만큼의 양을 확보할 수 없게 되는 것으로 사료된다.
따라서, 소정의 유지를 행한 후, 강온 속도 10℃/초 이상으로 강온한다. 강온 속도를 10℃/초 이상으로 규정한 것은, 하한값 미만이면 공공 소실의 억제 효과를 얻을 수 없기 때문이다. 상한값을 설정하지 않은 이유는, 10℃/초를 초과하면 그 효과는 거의 바뀌지 않기 때문이다. 그러나, 강온 속도를 지나치게 높게 설정하면 냉각 중에 웨이퍼 면내 온도 균일성이 악화되어 슬립이 발생하기 때문에, 강온 속도는 생산성을 고려하여 10∼100℃/초로 제어하는 것이 바람직하다. 보다 바람직한 강온 속도는 15∼50℃/초이다. 이 급속 열처리를 실시함으로써 매립 산화층(12)보다 하방의 벌크층(14)에 공공(15)이 주입된다. 이 급속 열처리에 의해 웨이퍼 면내의 산소 석출물 밀도 분포의 면내 균일성이 확보되고, 저산소 농도의 실리콘 웨이퍼라 하더라도 산소 석출물 성장의 확실성이 향상된다. 또한, 이 급속 열처리를 실시하지 않는 경우, 후속하는 공정을 실시하였다고 해도 웨이퍼 면내의 산소 석출물 밀도 분포를 균일하게 할 수 없을 우려가 있다.
(2-4)제2 열처리 공정
다음, 도 2(d)에 도시한 바와 같이, 급속 열처리한 웨이퍼(11)를 산화막(11b, 11c)을 남긴 상태에서 또는 산화막(11b, 11c)을 제거한 상태에서 산소, 질소, 아르곤, 수소 또는 이들의 혼합 가스 분위기 중에서 제2 열처리한다. 산화막(11b, 11c)을 남긴 상태에서 제2 열처리를 수행하면, 특히 비산화성 가스 분위기에서는 SOI층(13)의 두께가 감소하거나 변화(불균일)를 발생시키지 않기 때문에 바람직하다. 이 이유는, 첫째 산화성 가스 분위기 중에서 제2 열처리를 수행하면 산화막(11b, 11c)이 더 성장함으로써 웨이퍼 표면의 실리콘이 소비되고, 둘째 수소나 아르곤 가스 분위기 중에서 제2 열처리를 수행하면 SOI층(13)이 식각되어 버리기 때문이다. 한편, SOI층(13)의 두께가 비교적 두꺼운 경우에는 SOI층(13)의 두께가 감소하여도 소정의 두께의 SOI층(13)을 얻을 수 있으므로, 산화막(11b, 11c)을 제거한 상태에서 제2 열처리를 수행할 수도 있다. 이 제2 열처리의 가스 분위기는 질소 가스, 아르곤 가스 또는 미량 산소를 부가한 질소 또는 아르곤 가스가 바람직하다.
또한, 제2 열처리 조건은 500∼1000℃의 온도에서 1∼96시간 수행된다. 제2 열처리 온도를 500∼1000℃의 범위 내로 규정한 것은, 하한값 미만에서는 핵 형성 온도가 지나치게 낮아 장시간의 열처리가 필요해지고, 상한값을 초과하면 산소 석출핵 형성이 발생하지 않기 때문이다. 또한 제2 열처리 시간을 1∼96시간의 범위 내로 규정한 것은, 하한값 미만에서는 산소 석출핵을 형성하는 데 시간이 지나치게 짧고, 상한값을 초과하면 생산성의 열화라는 문제를 발생시키기 때문이다. 이 제2 열처리는 500∼800℃의 온도에서 4∼35시간 수행되는 것이 더욱 바람직하다. 또한 제2 열처리는 500℃ 내지 1000℃의 일부 범위 또는 모든 범위에서 0.1∼5.0℃/분의 속도, 바람직하게는 0.1∼1.0℃/분으로 승온함으로써 1∼96시간, 바람직하게는 4∼35시간의 범위 내에서 수행할 수도 있다. 이 제2 열처리를 수행함으로써 매립 산화층(12)의 바로 아래에 형성되는 결함 집합층(14a)보다 하방의 벌크층(14)에 산소 석출핵(14b)이 형성된다. 이 제2 열처리까지 종료한 SIMOX 기판은 반도체 디바이스 제조업체의 디바이스 제조 공정에서 열처리하면, 상기 산소 석출핵이 산소 석출물로 성장하여, 웨이퍼 전면에 걸쳐 IG 효과를 갖게 된다.
(2-5)제3 열처리 공정
다음, 도 2(e)에 도시한 바와 같이, 제2 열처리한 웨이퍼(11)를 제3 열처리한다. 이 제3 열처리는 산소, 질소, 아르곤, 수소 또는 이들의 혼합 가스 분위기 중에서 제2 열처리 온도보다 높은 900∼1250℃에서 1∼96시간 수행된다. 이 제3 열처리의 가스 분위기는 질소 가스, 아르곤 가스 또는 미량 산소를 부가한 질소 또는 아르곤 가스가 바람직하다. 제3 열처리 온도를 900∼1250℃의 범위 내로 규정한 것은, 하한값 미만에서는 산소 석출핵의 성장이 충분히 일어나기 어렵고, 상한값을 초과하면 산소 석출물의 용해라는 문제가 발생하기 때문이다. 또한 제3 열처리 시간을 1∼96시간의 범위 내로 규정한 것은, 하한값 미만에서는 산소 석출물의 성장이 충분하지 않고, 상한값을 초과하면 생산성의 열화라는 문제를 발생시키기 때문이다. 또한, 제3 열처리는 1000∼1200℃에서 8∼24시간 수행되는 것이 바람직하다. 더욱이, 제3 열처리는 900℃ 내지 1250℃의 일부 범위 또는 모든 범위에서 0.1∼20℃/분의 속도, 바람직하게는 1∼5℃/분으로 승온함으로써 1∼96시간, 바람직하게는 8∼24시간의 범위 내에서 수행할 수도 있다. 이 제3 열처리를 수행함으로써 벌크층(14)에 형성된 산소 석출핵(14b)을 산소 석출물(14c)로 성장시킬 수 있다.
(2-6)산화막(11b, 11c) 제거 공정
마지막의 도 2(f)에 도시한 바와 같이, 제3 열처리한 웨이퍼(11) 표면 및 이면의 산화막(11b, 11c)을 불산 등에 의해 제거한다. 이에 따라, 웨이퍼 표면으로부터 소정의 깊이의 영역에 형성된 매립 산화층(12)과, 매립 산화층 상의 웨이퍼 표면에 형성된 SOI층(13)과, 매립 산화층(12)의 바로 아래에 형성된 결함 집합층(14a)와, 매립 산화층(12)의 하방의 벌크층(14)을 구비하며, 결함 집합층(14a)보다 하방의 벌크층(14)에 산소 석출물(14c)로 이루어지는 게터링원을 가지며, 산소 석출물(14c)의 밀도가 1×108∼1×1012개/cm3이고, 산소 석출물(14c)의 크기가 50nm 이상인 것을 특징으로 하는 SIMOX 기판을 얻을 수 있다.
이 SIMOX 기판에서는 결함 집합층(14a)보다 하방의 벌크층(14)에 밀도가 1×108∼1×1012개/cm3, 크기가 50nm 이상인 산소 석출물(14c)을 가지고 있기 때문에, 디바이스 프로세스 중에서의 돌발적인 중금속 오염을 이 산화 석출물(14c)에 의해 효율적으로 포획할 수 있다. 또한, 이 산화 석출물(14c)은 결함 집합층(14a)보다 강한 게터링원이 되기 때문에, 종래 결함 집합층(14a)에 포획되던 중금속 오염물을 벌크층(14)의 산소 석출물(14c)로 게터링할 수 있다. 이 결과, 예컨대 중금속 농도가 1×1011∼1×1012개/cm2인 기판이 되도록 중금속으로 강제 오염시켰을 때, 결함 집합층(14a)에 포획되는 중금속 농도를 5×109개/cm2 이하의 수준으로까지 줄일 수 있다.
다음 본 발명의 실시예를 비교예와 함께 상세하게 설명한다.
<실시예 1>
먼저 도 1(a)에 도시한 바와 같이, CZ법에 의해 육성한 산소 농도 1.3×1018atoms/cm3(구 ASTM) 및 비저항 20Ω·cm의 실리콘 잉곳으로부터 소정의 두께로 잘라낸 CZ 실리콘 웨이퍼를 준비하였다. 이어서, 이 웨이퍼를 550℃의 온도로 가열하고, 이 상태에서 실리콘 웨이퍼의 소정의 영역(예컨대 기판 표면으로부터 약 0.4μm의 영역)에 다음 조건으로 산소 이온을 주입하였다.
가속 전압: 180keV
빔 전류: 50mA
도즈량: 4×1017/cm2
이온 주입 후에 웨이퍼 표면에 SC-1 및 SC-2 세정을 행하였다. 계속하여 도 1(b)에 도시한 바와 같이, 웨이퍼(11)를 열처리로 내에 넣고 산소 분압 0.5%의 Ar 가스 분위기 중 1350℃의 일정 온도에서 4시간 유지한 후, 계속하여 로내 분위기의 산소 분압을 70%까지 증가시키고 4시간 더 유지하는 제1 열처리를 수행하였다. 이 제1 열처리한 웨이퍼를 도 1(c)에 도시한 바와 같이, 표면의 산화막(11b, 11c)을 남긴 상태에서 1% 산소 분위기 중 500℃부터 850℃까지 1.0℃/분으로 연속 승온한 후에 850℃에서 1시간 유지하는 제2 열처리를 수행하였다. 이 제2 열처리한 웨이퍼(11)를, 도 1(d)에 도시한 바와 같이, 1% 산소 분위기 중 850℃부터 5.0℃/분의 승온 속도로 1100℃까지 승온한 후에 1100℃에서 8시간 유지하는 제3 열처리를 수행하였다. 그 후 이 제3 열처리한 웨이퍼를 3.0℃/분의 강온 속도로 700℃까지 강온시켰다. 열처리를 마친 웨이퍼 표면 및 이면의 산화막(11b, 11c)을 HF 용액으로 제거하여 SIMOX 기판을 얻었다. 이 SIMOX 기판을 실시예 1로 하였다.
<실시예 2>
먼저 도 1(a)에 도시한 바와 같이, CZ법에 의해 육성한 산소 농도 1.4×1018atoms/cm3(구 ASTM), 질소 농도 4.0×1014atoms/cm3(구 ASTM) 및 비저항 10Ω·cm의 실리콘 잉곳으로부터 소정의 두께로 잘라낸 CZ 실리콘 웨이퍼를 준비하였다. 이어서, 이 웨이퍼를 550℃의 온도로 가열하고, 이 상태에서 실리콘 웨이퍼의 소정의 영역(예컨대, 기판 표면으로부터 약 0.4μm의 영역)에 다음 조건으로 산소 이온을 주입하였다.
가속 전압: 180keV
빔 전류: 50mA
도즈량: 4×1017/cm2
이온 주입 후에 웨이퍼 표면에 SC-1 및 SC-2 세정을 행하였다. 계속하여 도 1(b)에 도시한 바와 같이, 웨이퍼(11)를 열처리로 내에 넣고 산소 분압 0.5%의 Ar 가스 분위기 중 1350℃의 일정 온도에서 4시간 유지한 후, 계속하여 로내 분위기의 산소 분압을 70%까지 증가시키고 4시간 더 유지하는 제1 열처리를 수행하였다. 이 제1 열처리한 웨이퍼를 도 1(c)에 도시한 바와 같이, 표면의 산화막(11b, 11c)을 남긴 상태에서 1% 산소(아르곤 베이스) 분위기 중 600℃부터 700℃까지 0.5℃/분으로 연속 승온한 후에 700℃에서 1시간 유지하는 제2 열처리를 수행하였다. 이 제2 열처리한 웨이퍼(11)를, 도 1(d)에 도시한 바와 같이, 1% 산소 분위기 중 700℃부터 5.0℃/분의 승온 속도로 1000℃까지 승온한 후에 1000℃에서 16시간 유지하는 제3 열처리를 수행하였다. 그 후 이 제3 열처리한 웨이퍼를 3.0℃/분의 강온 속도로 700℃까지 강온시켰다. 열처리를 마친 웨이퍼 표면 및 이면의 산화막(11b, 11c)을 HF 용액으로 제거하여 SIMOX 기판을 얻었다. 이 SIMOX 기판을 실시예 2로 하였다.
<실시예 3>
제2 열처리로서 700℃에서 4시간 유지한 것 이외에는 실시예 2와 동일한 방법으로 SIMOX 기판을 얻었다. 이 SIMOX 기판을 실시예 3으로 하였다.
<실시예 4>
제2 열처리로서 700℃에서 8시간 유지한 것 이외에는 실시예 2와 동일한 방 법으로 SIMOX 기판을 얻었다. 이 SIMOX 기판을 실시예 4로 하였다.
<실시예 5>
먼저, 도 1(a)에 도시한 바와 같이, CZ법에 의해 육성한 산소 농도 1.4×1018atoms/cm3(구 ASTM), 탄소 농도 2.02×1016atoms/cm3(구 ASTM) 및 비저항 10Ω·cm의 실리콘 잉곳으로부터 소정의 두께로 잘라낸 CZ 실리콘 웨이퍼를 준비하였다. 이 CZ 실리콘 웨이퍼 표면에 실리콘 에피택셜막을 3μm 퇴적시켰다. 다음으로, 이 웨이퍼를 550℃의 온도로 가열하고, 이 상태에서 실리콘 웨이퍼의 소정의 영역(예컨대, 기판 표면으로부터 약 0.4μm의 영역)에 다음 조건으로 산소 이온을 주입하였다.
가속 전압: 180keV
빔 전류: 50mA
도즈량: 4×1017/cm2
이온 주입 후에 웨이퍼 표면에 SC-1 및 SC-2 세정을 행하였다. 계속하여 도 1(b)에 도시한 바와 같이, 웨이퍼(11)를 열처리로 내에 넣고 산소 분압 0.5%의 Ar 가스 분위기 중 1350℃의 일정 온도에서 4시간 유지한 후, 계속하여 로내 분위기의 산소 분압을 70%까지 증가시키고 4시간 더 유지하는 제1 열처리를 수행하였다. 이 제1 열처리한 웨이퍼를 도 1(c)에 도시한 바와 같이, 표면의 산화막(11b, 11c)을 남긴 상태에서 질소 분위기 중 700℃에서 8시간 유지하는 제2 열처리를 수행하였다. 이 제2 열처리한 웨이퍼(11)를, 도 1(d)에 도시한 바와 같이 질소 분위기 중 700℃부터 5.0℃/분의 승온 속도로 1000℃까지 승온한 후에, 1000℃에서 16시간 유지하는 제3 열처리를 수행하였다. 그 후 이 제3 열처리한 웨이퍼를 3.0℃/분의 강온 속도로 700℃까지 강온시켰다. 열처리를 마친 웨이퍼 표면 및 이면의 산화막(11b, 11c)을 HF 용액으로 제거하여 SIMOX 기판을 얻었다. 이 SIMOX 기판을 실시예 5로 하였다.
<비교예 1>
제2 열처리 및 제3 열처리를 실시하지 않은 것 이외에는 실시예 1과 동일한 방법으로 SIMOX 기판을 얻었다. 이 SIMOX 기판을 비교예 1로 하였다.
<비교예 2>
제2 열처리 및 제3 열처리 대신 500℃부터 출발하고, 최종 도달 온도가 850℃가 될 때까지 1.0℃/분으로 연속 승온하는 열처리를 실시한 것 이외에는 실시예 1과 동일한 방법으로 SIMOX 기판을 얻었다. 이 SIMOX 기판을 비교예 2로 하였다.
<비교 시험 1>
실시예 1∼5 및 비교예 1, 2의 각 SIMOX 기판(10)의 표면 산화막(11b, 11c)을 제거한 후, 각 SIMOX 기판의 SOI층(13), 매립 산화층(12) 및 매립 산화층 바로 아래의 결함 집합층(14a)을 불산 질산 수용액(fluorinated acid/nitric acid aqueous solution)으로 각각 용해 회수하고, 이들 회수한 용해액에 ICP-MS 측정(Inductively Coupled Plasma-Mass Spectrometry; 유도 결합 플라즈마 질량 분석)을 행하고, 용해액 속에 포함되는 철, 니켈, 아연 및 구리에 대한 중금속 농도를 측정하였다. 또한, 실시예 1∼5 및 비교예 1, 2의 벌크층(14)을 각각 완전 용 해하고, 완전 용해한 용해액 속의 중금속 농도를 측정하였다.
니켈 이외의 중금속 즉, 철, 아연 및 구리에 대해서는 실시예 1∼5 및 비교예 1, 2의 SIMOX 기판 모두 SOI층, 매립 산화층, 결함 집합층 및 벌크층에는 관찰되지 않았다. 실시예 1∼5 및 비교예 1, 2의 SIMOX 기판의 각 층에 각각 포함되는 니켈 농도 결과를 표 1에 각각 나타내었다.

니켈 농도 [atoms/cm2] [atoms/cm3]
SOI 층 매립 산화층 결함 집합층 벌크층
실시예 1 < 5.0 X 109 < 5.0 X 109 < 5.0 X 109
2.6 X 1011
~
4.8 X 1011

〃 2 < 5.0 X 109 < 5.0 X 109 < 5.0 X 109
〃 3 < 5.0 X 109 < 5.0 X 109 < 5.0 X 109
〃 4 < 5.0 X 109 < 5.0 X 109 < 5.0 X 109
〃 5 < 5.0 X 109 < 5.0 X 109 < 5.0 X 109
비교예 1 5.0 X 1010 5.0 X 1010 5.0 X 1010 < 1.0 X 1011
〃 2 5.0 X 1010 5.0 X 1010 5.0 X 1010 < 1.0 X 1011
표 1에서 알 수 있는 바와 같이, 비교예 1, 2의 SIMOX 기판에서는 SOI층, 매립 산화층 및 결함 집합층에 각각 표면 농도 환산으로 5.0×1010atoms/cm2 정도의 니켈이 관찰되었다. 한편, 벌크층 속의 니켈 농도는 검출 한계값 이하이었다. 이에 반해 실시예 1∼5의 SIMOX 기판에서는 SOI층, 매립 산화층 및 결함 집합층에서는 니켈 농도는 검출 한계값 이하이었다. 또한 벌크층 속의 니켈 농도는 2.6×1011∼4.8×1011atoms/cm3를 나타내어, 벌크층에 형성된 산소 석출물에 의해 확실하게 중금속 불순물이 게터링되어 있음을 알 수 있었다.
<비교 시험 2>
실시예 1∼5 및 비교예 1, 2의 SIMOX 기판을 각각 2분할로 벽개하였다. 이 벽개한 두 개의 기판을 라이트(Wright) 식각액으로 선택 식각을 행하였다. 먼저, 어느 하나의 기판을 광학 현미경에 의한 관찰에 의해 기판 벽개면 표면으로부터 깊이 2μm에서의 산소 석출물을 측정하고 그 밀도를 구하였다. 비교예 1, 2의 SIMOX 기판에서의 산소 석출물 밀도는 5×107개/cm3 이하이었다. 한편, 실시예 1∼5의 SIMOX 기판에서의 산소 석출물 밀도는 1×108∼1×1012개/cm3의 범위 내이었다. 또한 매립 산화층 바로 아래에서부터 10μm까지의 영역에는 산소 석출물이 존재하지 않는 DZ층(Denuded Zone)이 존재해 있었다.
다음, 나머지 하나의 기판을 전자 현미경에 의해 관찰하고, 산소 석출물의 크기를 구하였다. 비교예 1, 2의 SIMOX 기판은 산소 석출물의 크기는 50nm 이하이었으나, 실시예 1∼5의 SIMOX 기판은 산소 석출물의 크기의 대부분이 50nm 이상이라는 것을 알 수 있었다.
<비교 시험 3>
실시예 5에서 얻어진 샘플의 일부를 FT-IR(Fourier transform infrared absorption spectroscopy) 장치에 의해 측정하여 열처리 후의 잔존 산소 농도를 측정한 결과, 잔존 산소 농도는 5×1017atoms/cm3이었으나, 산소 석출물 성장 열처리 전후에서의 휨량의 변화는 없었다.
<실시예 6>
먼저 도 2(a)에 도시한 바와 같이, CZ법에 의해 육성한 산소 농도 1.0×1018atoms/cm3(구 ASTM) 및 비저항 20Ω·cm의 실리콘 잉곳으로부터 소정의 두께로 잘라낸 CZ 실리콘 웨이퍼를 준비하였다. 이어서, 이 웨이퍼를 550℃의 온도로 가열하고, 이 상태에서 실리콘 웨이퍼의 소정의 영역에(예컨대, 기판 표면으로부터 약 0.4μm의 영역) 다음 조건으로 산소 이온을 주입하였다.
가속 전압: 180keV
빔 전류: 50mA
도즈량: 4×1017/cm2
이온 주입 후에 웨이퍼 표면에 SC-1 및 SC-2 세정을 행하였다. 계속하여 도 2(b)에 도시한 바와 같이, 웨이퍼(11)를 종형 열처리로 내에 넣고 산소 분압 0.5%의 Ar 가스 분위기 중 1350℃의 일정 온도에서 4시간 유지한 후, 계속하여 로내 분위기의 산소 분압을 70%까지 증가시키고 4시간 더 유지하는 제1 열처리를 수행하였다. 이 제1 열처리한 웨이퍼를 도 2(c)에 도시한 바와 같이 암모니아 함유 가스 분위기 하에서 승온 속도 50℃/초로 1150℃까지 승온한 후, 120초 동안 유지시키고, 그 후 강온 속도 50℃/초로 400℃까지 강온시키는 급속 열처리를 수행하였다. 이 급속 열처리한 웨이퍼(11)를, 도 2(d)에 도시한 바와 같이 표면의 산화막(11b, 11c)을 남긴 상태에서 횡형 배치식 로내에 넣고 아르곤 분위기 중 800℃의 일정 온도에서 48시간 유지하는 제2 열처리를 수행하였다. 열처리를 마친 웨이퍼 표면 및 이면의 산화막을 HF 용액으로 제거하여 SIMOX 기판을 얻었다. 이 SIMOX 기판을 실시예 6으로 하였다.
<비교 시험 4>
실시예 1 및 6의 SIMOX 기판을 2분할로 벽개하였다. 이 벽개한 기판을 라이트(Wright) 식각액으로 선택 식각을 행하였다. 기판을 광학 현미경에 의한 관찰에 의해 기판 벽개면 표면으로부터 깊이 3μm에서의 산소 석출물을 측정하고 그 밀도를 구하였다. 실시예 1의 SIMOX 기판에서의 산소 석출물 밀도는 1×104개/cm3 이하이었다. 한편, 실시예 6의 SIMOX 기판에서의 산소 석출물 밀도는 8×104개/cm3의 범위 내이었다.
<비교 시험 5>
실시예 6 및 비교예 1의 각 SIMOX 기판(10)의 표면 산화막(11b, 11c)을 제거한 후, 각 SIMOX 기판의 SOI층(13), 매립 산화층(12) 및 매립 산화층 바로 아래의 결함 집합층(14a)을 불산 질산 수용액으로 각각 용해 회수하고, 이들 회수한 용해액에 ICP-MS 측정을 행하고, 용해액 속에 포함되는 니켈 농도를 측정하였다. 또한, 실시예 6 및 비교예 1의 벌크층(14)을 이면으로부터 1μm를 제외한 벌크층과 이면으로부터 1μm의 영역으로 각각 분별하여 완전 용해하고, 완전 용해한 각 용해액 속의 니켈 농도를 측정하였다.
실시예 6의 SIMOX 기판에는 이면으로부터 1μm를 제외한 벌크 영역에는 니켈이 검출되었지만, 그 이외의 영역에는 니켈은 검출되지 않았다. 한편, 비교예 1의 SIMOX 기판에서는 매립 산화층 바로 아래의 결함 집합층(14a)에 니켈이 검출되었다.
본 발명의 SIMOX 기판에서는 결함 집합층보다 하방의 벌크층에 산소 석출물로 이루어지는 게터링원을 가지며, 산소 석출물의 밀도가 1×108∼1×1012개/cm3이고 산소 석출물의 크기가 50nm 이상이므로 결함 집합층보다 강한 게터링원이 되기 때문에, 결함 집합층의 중금속 포획 농도를 저감시킬 수 있고, 벌크층 내부에 중금속을 효율적으로 포획할 수 있다.

Claims (7)

  1. 실리콘 웨이퍼(11)의 내부에 산소 이온을 주입하는 공정과, 상기 웨이퍼(11)를 산소와 불활성 가스의 혼합 가스 분위기 중 1300∼1390℃에서 제1 열처리함으로써 상기 웨이퍼(11) 표면으로부터 소정의 깊이의 영역에 매립 산화층(12)을 형성함과 아울러 상기 매립 산화층(12) 상의 웨이퍼 표면에 SOI층(13)을 형성하는 공정을 포함하는 SIMOX 기판의 제조 방법에 있어서,
    상기 산소 이온 주입하기 전의 실리콘 웨이퍼(11)가 8×1017∼1.8×1018atoms/cm3(구 ASTM)의 산소 농도를 가지며, 상기 매립 산화층(12)이 웨이퍼 전체면에 걸쳐 형성되고,
    상기 제1 열처리한 웨이퍼를 비산화성 가스 분위기 중(질소 가스는 제외함) 또는 1% 이하의 산소 가스를 포함하는 산화성 가스 분위기 중 400∼900℃에서 1∼96시간 제2 열처리함으로써 상기 매립 산화층(12)의 바로 아래에 형성되는 결함 집합층(14a)보다 하방의 벌크층(14)에 산소 석출핵(14b)을 형성하는 공정과,
    상기 제2 열처리한 웨이퍼를 비산화성 가스 분위기 중(질소 가스는 제외함) 또는 1% 이하의 산소 가스를 포함하는 산화성 가스 분위기 중 상기 제2 열처리 온도보다 높은 900∼1250℃에서 1∼96시간 제3 열처리함으로써 상기 벌크층(14)에 형성된 산소 석출핵(14b)을 산소 석출물(14c)로 성장시키는 공정을 포함하는 것을 특징으로 하는 SIMOX 기판의 제조 방법.
  2. 청구항 1에 있어서, 제2 열처리가 400℃ 내지 900℃의 일부 범위 또는 모든 범위에서 0.1∼5.0℃/분의 속도로 승온함으로써 1∼96시간의 범위 내에서 수행되고, 제3 열처리가 900℃ 내지 1250℃의 일부 범위 또는 모든 범위에서 0.1∼20℃/분의 속도로 승온함으로써 1∼96시간의 범위 내에서 수행되는 SIMOX 기판의 제조 방법.
  3. 실리콘 웨이퍼(11)의 내부에 산소 이온을 주입하는 공정과, 상기 웨이퍼(11)를 산소와 불활성 가스의 혼합 가스 분위기 중 1300∼1390℃에서 제1 열처리함으로써 상기 웨이퍼(11) 표면으로부터 소정의 깊이의 영역에 매립 산화층(12)을 형성함과 아울러 상기 매립 산화층(12) 상의 웨이퍼 표면에 SOI층(13)을 형성하는 공정을 포함하는 SIMOX 기판의 제조 방법에 있어서,
    상기 산소 이온 주입하기 전의 실리콘 웨이퍼(11)가 8×1017∼1.8×1018atoms/cm3(구 ASTM)의 산소 농도를 가지며, 상기 매립 산화층(12)이 웨이퍼 전체면에 걸쳐 또는 부분적으로 형성되고,
    상기 제1 열처리한 웨이퍼를 1050∼1350℃에서 1∼900초 동안 유지시킨 후, 그 후 승온 속도 10℃/초 이상으로 강온하는 급속 열처리를 실시함으로써 상기 매립 산화층(12)보다 하방의 벌크층(14)에 공공을 주입하는 공정과,
    상기 급속 열처리한 웨이퍼를 비산화성 가스 분위기 중(질소 가스는 제외함) 또는 1% 이하의 산소 가스를 포함하는 산화성 가스 분위기 중 500∼1000℃에서 1∼96시간 제2 열처리함으로써 상기 매립 산화층(12)의 바로 아래에 형성되는 결함 집합층(14a)보다 하방의 벌크층(14)에 산소 석출핵(14b)을 형성하는 공정을 포함하는 것을 특징으로 하는 SIMOX 기판의 제조 방법.
  4. 청구항 3에 있어서, 제2 열처리한 웨이퍼를 비산화성 가스 분위기 중(질소 가스는 제외함) 또는 1% 이하의 산소 가스를 포함하는 산화성 가스 분위기 중 상기 제2 열처리 온도보다 높은 900∼1250℃에서 1∼96시간 제3 열처리함으로써 벌크층(14)에 형성된 산소 석출핵(14b)을 산소 석출물(14c)로 성장시키는 공정을 더 포함하는 SIMOX 기판의 제조 방법.
  5. 청구항 3에 있어서, 제2 열처리가 500℃ 내지 1000℃의 일부 범위 또는 모든 범위에서 0.1∼5.0℃/분의 속도로 승온함으로써 1∼96시간의 범위 내에서 수행되는 SIMOX 기판의 제조 방법.
  6. 청구항 4에 있어서, 제3 열처리가 900℃ 내지 1250℃의 일부 범위 또는 모든 범위에서 0.1∼20℃/분의 속도로 승온함으로써 1∼96시간의 범위 내에서 수행되는 SIMOX 기판의 제조 방법.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 기재된 방법으로 제조된 SIMOX 기판으로서, 웨이퍼 표면으로부터 소정의 깊이의 영역에 형성된 매립 산화층(12)과, 상기 매립 산화층 상의 웨이퍼 표면에 형성된 SOI층(13)과, 상기 매립 산화층(12) 의 바로 아래에 형성된 결함 집합층(14a)과, 상기 매립 산화층(12)의 하방의 벌크층(14)을 구비하며,
    상기 결함 집합층(14a)보다 하방의 상기 벌크층(14)에 산소 석출물(14c)로 이루어지는 게터링원을 가지며, 상기 산소 석출물(14c)의 밀도가 1×108∼1×1012개/cm3이고, 상기 산소 석출물(14c)의 크기가 50nm 이상인 것을 특징으로 하는 SIMOX 기판.
KR1020087003281A 2005-07-11 2005-07-11 Simox 기판의 제조 방법 및 그 방법에 의해 얻어지는 simox 기판 KR100965510B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2005/012734 WO2007007386A1 (ja) 2005-07-11 2005-07-11 Simox基板の製造方法及び該方法により得られるsimox基板

Publications (2)

Publication Number Publication Date
KR20080037015A KR20080037015A (ko) 2008-04-29
KR100965510B1 true KR100965510B1 (ko) 2010-06-24

Family

ID=37636794

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087003281A KR100965510B1 (ko) 2005-07-11 2005-07-11 Simox 기판의 제조 방법 및 그 방법에 의해 얻어지는 simox 기판

Country Status (5)

Country Link
US (1) US20080251879A1 (ko)
EP (1) EP1906450A4 (ko)
KR (1) KR100965510B1 (ko)
CN (1) CN101223641A (ko)
WO (1) WO2007007386A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4706199B2 (ja) * 2004-07-20 2011-06-22 株式会社Sumco Simox基板の製造方法
DE102008027521B4 (de) * 2008-06-10 2017-07-27 Infineon Technologies Austria Ag Verfahren zum Herstellen einer Halbleiterschicht
JP5752264B2 (ja) * 2010-12-27 2015-07-22 シャンハイ シングイ テクノロジー カンパニー リミテッドShanghai Simgui Technology Co., Ltd 不純物のゲッタリングプロセスで絶縁層付きの半導体基板を製造する方法
JP6704781B2 (ja) * 2016-04-27 2020-06-03 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハ
US10651281B1 (en) * 2018-12-03 2020-05-12 Globalfoundries Inc. Substrates with self-aligned buried dielectric and polycrystalline layers
CN115188825B (zh) * 2022-07-04 2024-01-30 弘大芯源(深圳)半导体有限公司 一种制造抗辐射金属氧化物半导体场效应器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960000952B1 (ko) * 1991-03-05 1996-01-15 후지쓰 가부시끼가이샤 반도체 장치의 생산공정
JPH1167781A (ja) * 1997-08-08 1999-03-09 Sumitomo Metal Ind Ltd シリコン半導体基板の熱処理方法
JP2005175390A (ja) * 2003-12-15 2005-06-30 Sumitomo Mitsubishi Silicon Corp Simox基板及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2539296B2 (ja) * 1991-03-05 1996-10-02 富士通株式会社 半導体装置の製造方法
US6743495B2 (en) * 2001-03-30 2004-06-01 Memc Electronic Materials, Inc. Thermal annealing process for producing silicon wafers with improved surface characteristics
EP1423871A2 (en) * 2001-06-22 2004-06-02 MEMC Electronic Materials, Inc. Process for producing silicon on insulator structure having intrinsic gettering by ion implantation
US6784072B2 (en) * 2002-07-22 2004-08-31 International Business Machines Corporation Control of buried oxide in SIMOX
EP1909309A4 (en) * 2005-07-22 2010-10-20 Sumco Corp METHOD OF MANUFACTURING A SIMOX WAFER AND SIMOX WAFER MANUFACTURED ACCORDING TO SUCH A METHOD
JP2007208023A (ja) * 2006-02-02 2007-08-16 Sumco Corp Simoxウェーハの製造方法
JP2007227424A (ja) * 2006-02-21 2007-09-06 Sumco Corp Simoxウェーハの製造方法
JP5061489B2 (ja) * 2006-04-05 2012-10-31 株式会社Sumco Simoxウェーハの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960000952B1 (ko) * 1991-03-05 1996-01-15 후지쓰 가부시끼가이샤 반도체 장치의 생산공정
JPH1167781A (ja) * 1997-08-08 1999-03-09 Sumitomo Metal Ind Ltd シリコン半導体基板の熱処理方法
JP2005175390A (ja) * 2003-12-15 2005-06-30 Sumitomo Mitsubishi Silicon Corp Simox基板及びその製造方法

Also Published As

Publication number Publication date
US20080251879A1 (en) 2008-10-16
CN101223641A (zh) 2008-07-16
EP1906450A4 (en) 2011-07-27
EP1906450A1 (en) 2008-04-02
WO2007007386A1 (ja) 2007-01-18
KR20080037015A (ko) 2008-04-29

Similar Documents

Publication Publication Date Title
KR20090006878A (ko) Simox 기판의 제조방법 및 그 방법에 의해 얻어지는 simox 기판
KR100733111B1 (ko) 접합 soi 웨이퍼의 제조방법 및 접합 soi 웨이퍼
KR100701341B1 (ko) 실리콘 웨이퍼의 제조방법 및 실리콘 웨이퍼
JP4970724B2 (ja) 高抵抗シリコンウエーハの製造方法
EP0948037B1 (en) Method for manufacturing a silicon epitaxial wafer
KR100779341B1 (ko) 고저항 실리콘 웨이퍼의 제조 방법, 에피택셜 웨이퍼 및soi 웨이퍼의 제조 방법
KR100875909B1 (ko) Simox 웨이퍼의 제조 방법 및 이 방법에 의해 얻어진simox 웨이퍼
KR20050111528A (ko) 규소 웨이퍼의 제조방법
KR100319413B1 (ko) 반도체 실리콘 에피택셜 웨이퍼 및 반도체 디바이스의 제조 방법
KR20100070989A (ko) 어닐링 웨이퍼 및 어닐링 웨이퍼의 제조 방법
KR100965510B1 (ko) Simox 기판의 제조 방법 및 그 방법에 의해 얻어지는 simox 기판
JP4013276B2 (ja) シリコンエピタキシャルウェーハの製造方法
US7112509B2 (en) Method of producing a high resistivity SIMOX silicon substrate
WO2010131412A1 (ja) シリコンウェーハおよびその製造方法
TWI549192B (zh) Method of manufacturing wafers
KR20050015983A (ko) 실리콘 웨이퍼 및 그의 제조 방법
US7799660B2 (en) Method for manufacturing SOI substrate
JP2005286282A (ja) Simox基板の製造方法及び該方法により得られるsimox基板
JP4069554B2 (ja) エピタキシャルシリコンウェーハの製造方法
KR20070022285A (ko) Simox 기판의 제조방법 및 그 방법에 의해 얻어지는simox 기판
TWI333257B (en) Method of producing simox substrate
JP5434239B2 (ja) シリコンウェーハの製造方法
US20040259321A1 (en) Reducing processing induced stress

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee