KR100956236B1 - 적층체 마킹 방법 및 장치 - Google Patents

적층체 마킹 방법 및 장치 Download PDF

Info

Publication number
KR100956236B1
KR100956236B1 KR1020080052206A KR20080052206A KR100956236B1 KR 100956236 B1 KR100956236 B1 KR 100956236B1 KR 1020080052206 A KR1020080052206 A KR 1020080052206A KR 20080052206 A KR20080052206 A KR 20080052206A KR 100956236 B1 KR100956236 B1 KR 100956236B1
Authority
KR
South Korea
Prior art keywords
marking
index
stack
laminate
sides
Prior art date
Application number
KR1020080052206A
Other languages
English (en)
Other versions
KR20090126056A (ko
Inventor
김동진
하성규
오대복
김효정
최원섭
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020080052206A priority Critical patent/KR100956236B1/ko
Priority to US12/398,462 priority patent/US20090296080A1/en
Publication of KR20090126056A publication Critical patent/KR20090126056A/ko
Application granted granted Critical
Publication of KR100956236B1 publication Critical patent/KR100956236B1/ko
Priority to US13/290,766 priority patent/US20120049414A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/24—Distinguishing marks, e.g. colour coding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H1/00—Constructional details of impedance networks whose electrical mode of operation is not specified or applicable to more than one type of network
    • H03H2001/0021—Constructional details
    • H03H2001/0085—Multilayer, e.g. LTCC, HTCC, green sheets

Abstract

본 발명의 일측면은, 교대로 적층된 내부전극 및 그린시트에 의해 형성되는 개별칩이 복수개 배열되고, 측면에 상기 복수개의 개별칩을 서로 분리하기 위한 인덱스가 표시되는 적층체를 형성하는 단계와, 상기 인덱스를 인식하는 단계와, 상기 인식된 인덱스의 정보를 기초로 분리될 개별칩내에서 마킹영역의 위치를 연산하는 단계, 및 상기 적층체의 XY 평면에서 개별칩의 위치정보를 상기 연산된 마킹영역에 마킹하는 단계를 포함하는 마킹 방법을 제공할 수 있다.
적층체(laminated body), 마킹(marking), 변형(deformation)

Description

적층체 마킹 방법 및 장치{METHOD AND APPARATUS FOR MARKING LAMINATED BODY}
본 발명은, 적층체 마킹 방법 및 장치에 관한 것으로서, 보다 상세하게는 복수개의 개별칩이 배열된 적층체의 표면에서 상기 각각의 개별칩의 위치정보를 각각의 개별칩의 범위 내에 마킹하기 위한 방법 및 장치에 관한 것이다.
일반적으로 적층 세라믹 캐패시터는 이동통신 단말기, 노트북, 컴퓨터, 개인 휴대용 단말기 등의 여러 전자제품의 인쇄회로 기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 캐패시터이며, 사용용도 및 용량에 따라 다양한 크기 및 적층형태를 취하고 있다.
다수개의 적층 세라믹 캐패시터가 동시에 제조되는 세라믹 적층체를 제조하기 위해서는, 연속적인 PET 필름상에 슬러리 형태의 세라믹을 수 내지 수십 마이크로미터의 얇은 두께로 연속적으로 도공하고, 이를 건조 및 절단하여 그린시트를 형성하고, 상기 그린시트 표면에 소정의 패턴을 인쇄하고, 상기 패턴이 인쇄된 복수 개의 그린시트를 적층하고, 적층체를 소정의 압력으로 압착하는 압착 공정을 거치게 된다.
상기 세라믹 적층체를 형성할 때는 소정의 온도 및 압력으로 가압하는 공정을 거치는데, 상기 가압 공정시 압력에 의해 상기 세라믹 적층체의 형태가 변형될 수 있다. 이에 따라, 세라믹 적층체의 설계치와 실제 형성된 세라믹 적층체의 측정치 사이에 차이가 생길 수 있다. 이러한 경우, 상기 설계치에 따라 후속 공정을 진행하면, 오차의 범위가 커지는 문제점이 발생될 수 있다.
상기한 문제점을 해결하기 위해서, 본 발명은, 복수개의 개별칩이 배열되는 세라믹 적층체의 적층공정시 발생되는 변형을 고려하여 상기 각각의 개별칩에 마킹하는 방법 및 마킹하는 장치를 제공하는 것을 목적으로 한다.
본 발명의 일측면은, 교대로 적층된 내부전극 및 그린시트에 의해 형성되는 개별칩이 복수개 배열되고, 측면에 상기 복수개의 개별칩을 서로 분리하기 위한 인덱스가 표시되는 적층체를 형성하는 단계와, 상기 인덱스를 인식하는 단계와, 상기 인식된 인덱스의 정보를 기초로 분리될 개별칩내에서 마킹영역의 위치를 연산하는 단계, 및 상기 적층체의 XY 평면에서 개별칩의 위치정보를 상기 연산된 마킹영역에 마킹하는 단계를 포함하는 마킹 방법을 제공할 수 있다.
상기 인덱스를 인식하는 단계는, 상기 적층체의 네 측면을 각각 스캔하는 것일 수 있다.
상기 적층체의 네 측면을 각각 스캔하는 것은, 상기 적층체의 네 측면 중 서로 대향하는 두 개의 측면 및 서로 대향하는 다른 두 개의 측면을 각각 동일 방향으로 스캔하는 것일 수 있다.
상기 두 개의 측면의 스캔 및 다른 두 개의 측면의 스캔은 동시에 이루어지는 것일 수 있다.
상기 적층체의 네 측면을 각각 스캔하는 것은, 상기 적층체의 일측면에 위치한 인덱스를 순차적으로 모두 인식하는 것일 수 있다.
상기 연산하는 단계는, 연속으로 인식된 인덱스들 사이에 마킹영역이 위치하도록 하는 것일 수 있다.
상기 마킹 방법은, 상기 인덱스를 기설정된 피치간격으로 구분되는 복수개의 인덱스 영역으로 나누고, 상기 나누어진 인덱스 영역에 대해 각각 상기 인식하는 단계, 연산하는 단계 및 마킹하는 단계를 반복하는 것일 수 있다.
본 발명의 다른 측면은, 개별칩으로 분리하기 위한 인덱스가 표시된 적층체의 인덱스를 인식하는 인덱스 스캔부와, 상기 인덱스 스캔부에서 인식된 인덱스의 정보를 기초로 분리될 개별칩내에서 마킹영역의 위치를 연산하는 연산부, 및 상기 연산부에서 연산된 마킹영역에 상기 적층체의 XY 평면에서 개별칩의 위치정보를 마킹하는 마킹부를 포함하는 마킹 장치를 제공할 수 있다.
상기 인덱스 스캔부는, 상기 적층체의 측면을 촬영하는 촬영장치일 수 있다.
상기 마킹부는, 레이저 프린터 또는 잉크젯 프린터일 수 있다.
본 발명에 따르면, 복수개의 개별칩이 배열된 세라믹 적층체에서 세라믹 적층체의 적층공정시 발생되는 변형에 따라 개별칩에 형성되는 마킹영역의 오차가 발생되는 것을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 1은, 본 발명의 일실시 형태에 따른 마킹방법의 순서도이다.
도 1을 참조하면, 본 실시형태에 따른 마킹방법은, 적층체를 형성하는 단계(a), 인덱스를 인식하는 단계(b), 마킹영역을 연산하는 단계(c), 및 마킹하는 단계(d)를 포함할 수 있다.
도 1의 (a)는 적층체를 형성하는 단계이다.
본 실시형태에서 적층체(110)는 복수개의 그린시트가 적층되어 형성될 수 있다. 상기 복수개의 그린시트에는 복수개의 내부전극용 도전패턴이 배열될 수 있으며, 이러한 내부전극이 복수개 적층된 상기 적층체는 상기 내부전극용 도전패턴의 형태에 의해 복수개의 개별칩으로 구분될 수 있다.
상기 적층체(110)에는 상기 복수개의 개별칩을 분리하기 위한 인덱스(140)가 형성될 수 있다. 상기 인덱스는 적층체를 형성하는 각각의 그린시트의 측면에 표시될 수 있다. 상기 각각의 그린시트에서 측면에 인접한 영역에 표시된 경우, 적층시 상기 인덱스가 표시될 수 있다. 상기 인덱스는, 상기 적층체를 복수개의 개별칩으로 분리하기 위한 절단 표시선일 수 있다.
상기 인덱스는 각각 동일한 간격으로 형성될 수 있다. 또는 절단시 발생되는 오차를 고려하여 상기 인덱스의 간격을 조절할 수도 있다.
상기 적층체를 형성하기 위해서는 복수개의 그린시트를 적층후 소정의 온도 및 압력에서 가압 공정을 거칠 수 있다. 이 때, 상기 가압공정에 의해 상기 적층체 내부에 형성된 내부전극용 도전패턴의 형태가 변형을 일으킬 수 있다. 도면에서는적층체에서 변형이 발생된 형태를 명확히 나타내지는 않았으나, 상기 적층체에서의 실제 측정치는 적층체의 설계치와 소정의 차이가 있는 것으로 본다.
도 1의 (b)는, 상기 적층체의 인덱스(140)를 인식하는 단계이다.
상기 인덱스(140)를 인식하기 위해서는 상기 인덱스(140)가 표시된 적층체의 측면을 촬영할 수 있다. 상기 촬영에 의한 영상에서 인덱스의 정보를 인식할 수 있다.
도 1의 (c)는, 상기 인식된 인덱스의 정보에 의해 적층체 내에서 개별칩의 마킹영역을 연산하는 단계이다.
본 단계에서는, 상기 적층체의 인덱스 중 연속으로 인식되는 인덱스 사이를 마킹영역으로 정의할 수 있다. 도면에서 나타낸 점선은 상기 적층체의 절단선이 될 수 있으며, 상기 점선에 의해 개별칩의 마킹영역이 구분될 수 있다.
도 1의 (d)는, 상기 연산된 마킹영역에 각각 개별칩의 위치정보를 마킹하는 단계이다.
상기 마킹하는 단계에서는 레이저 프린팅 방식 또는 잉크젯 프린팅 방식이 사용될 수 있다. 상기 마킹하는 단계에서 형성되는 개별칩의 위치정보 표시 마크는 바코드 형태로 형성될 수 있다. 상기 마크는 적층체의 XY 평면상에서 각각의 개별칩의 위치정보를 나타낼 수 있다.
도 2는, 본 발명의 다른 실시형태에 따라 형성되는 적층체의 분해 사시도이다.
도 2를 참조하면, 세라믹 적층체는 복수개의 세라믹 그린시트(211, 212, 213, 214, 215)가 적층되어 형성될 수 있다.
상기 각각의 세라믹 그린시트 상에는 내부 전극을 형성하기 위한 도체패턴(221, 222, 231, 232)이 형성될 수 있다. 여기에서는 적층 세라믹 캐패시터(MLCC : multi layer ceramic capacitor)를 형성하기 위한 내부전극이 각각의 세라믹 그린시트에 형성될 수 있다.
본 실시형태에서는 하나의 적층체에서 8×4 개의 개별칩이 형성될 수 있다. 상기 적층체를 절단하여 형성되는 개별칩은, 적층된 그린시트 사이에 서로 교차하는 제1 내부전극(221, 222) 및 제2 내부전극(231, 232)이 형성될 수 있으며, 상기 제1 내부전극(221, 222) 및 제2 내부전극(231, 232)은 각각 서로 대향하는 측면에 노출될 수 있다. 상기 노출된 제1 내부전극 및 제2 내부전극에 각각 연결되도록 제1 외부전극 및 제2 외부전극을 형성하면, MLCC(Multi Layer Ceramic Capacitor)가 형성될 수 있다.
상기 적층체를 형성하는 각각의 그린시트에는 인덱스(241, 242)가 형성될 수 있다. 본 실시형태에서는, 상기 그린시트의 적층면에 상기 인덱스가 형성될 수 있다. 상기 인덱스는 각각의 그린시트의 적층면에서 측면에 접하는 영역에 형성될 수 있다. 이렇게 적층면에 인덱스가 형성된 복수개의 그린시트가 적층되면, 적층체의 측면에는 상기 인덱스의 위치가 나타날 수 있다.
상기 인덱스는, 상기 각각의 그린시트의 측면에 직접 형성될 수도 있다.
적층 세라믹 캐패시터를 형성하기 위해서는 상기 적층체를 개별칩으로 분리하고 소성하는 공정을 거칠 수 있다. 상기 도면에 도시된 점선을 따라 상기 적층체를 절단하면 제1 내부전극 및 제2 내부전극이 각각 일측면에 노출된 복수개의 적층 세라믹 캐패시터 칩이 형성될 수 있다.
도 3은, 본 발명의 다른 실시형태에 따른 마킹방법을 나타내는 공정도이다.
도 3을 참조하면, 본 실시형태에 따른 마킹방법은, 적층체의 측면에서 인덱스를 인식하고, 상기 인식된 인덱스의 정보에 의해 마킹영역을 연산한 후, 상기 마 킹영역에 개별칩의 위치정보를 마킹하는 공정을 포함할 수 있다.
적층체(310)는, 교대로 적층된 내부전극 및 그린시트에 의해 형성되는 개별칩이 복수개 배열되고, 측면에 상기 복수개의 개별칩을 서로 분리하기 위한 인덱스가 표시될 수 있다. 상기 인덱스는 상기 적층체의 측면에서 인식될 수 있다.
상기 인덱스를 인식하는 단계는, 상기 적층체의 네 측면을 각각 스캔하는 것일 수 있다. 본 실시형태에서는, 적층체의 네 측면 각각에 카메라를 설치하여 상기 카메라를 이동시켜 상기 인덱스를 인식할 수 있다. 상기 적층체의 네 측면을 스캔하기 위해서는 두 대의 카메라를 배치하고, 상기 적층체를 회전시켜 진행될 수도 있다.
본 실시형태에서, 상기 적층체의 네 측면을 각각 스캔하는 것은, 상기 적층체의 네 측면 중 서로 대향하는 두 개의 측면 및 서로 대향하는 다른 두 개의 측면을 각각 동일 방향으로 스캔하는 것일 수 있다. 즉, 상기 적층체의 대향하는 두 측면에 위치하는 제1 카메라(CAM1) 및 제2 카메라(CAM2)는 각각 적층체의 좌측에서 우측방향으로 이동하며 각각 인덱스(L1 ~ L7, La ~ Lg)를 인식할 수 있다. 또한, 상기 적층체의 다른 두 측면에 위치하는 제3 카메라(CAM3) 및 제4 카메라(CAM4)는 각각 적층체의 상측에서 하측방향으로 이동하며 각각 인덱스(W1 ~ W7, Wa ~ Wg)를 인식할 수 있다.
상기 제1 및 제2 카메라는 동시에 스캔을 진행할 수 있다. 상기 제3 및 제4 카메라는 동시에 스캔을 진행할 수 있다.
또한, 상기 제1 및 제2 카메라와 제3 및 제4 카메라는 동시에 스캔이 진행될 수도 있다. 이처럼 적층체의 네 측면을 동시에 스캔하는 경우, 개별칩의 마킹영역을 연산하는 속도가 빨라질 수 있다.
상기 복수개의 카메라에 의해 인식된 인덱스의 정보를 기초로 적층체 내에서 개별칩의 마킹영역을 연산할 수 있다. 여기서, 마킹영역은 연속으로 인식된 인덱스 사이의 영역으로 정의할 수 있다.
예를 들어, 제1 카메라(CAM1)에 의해 연속으로 인식되는 L1 및 L2 인덱스 사이의 영역과, 제2 카메라(CAM2)에 의해 연속으로 인식되는 La 및 Lb 사이의 영역, 제3 카메라(CAM3)에 의해 연속으로 인식되는 W1 및 W2 사이의 영역, 및 제4 카메라(CAM4)에 의해 연속으로 인식되는 Wa 및 Wb 사이의 영역이 모두 포함되는 영역이 제1 마킹영역(M12)으로 연산될 수 있다.
이와 같이 본 실시형태에서는, 적층체의 네 측면의 인덱스를 인식하여 6×6개의 마킹 영역(M11 ~ M66)의 위치를 연산할 수 있다. 상기 마킹영역의 개수는 적층체에 형성되는 인덱스의 수에 따라 변할 수 있다.
이처럼, 적층체에서 개별칩의 마킹영역이 연산되면, 상기 연산된 마킹영역에 개별칩의 위치정보를 마킹할 수 있다. 상기 마킹하는 공정은 레이저 프린팅 또는 잉크젯 프린팅 공정이 사용될 수 있다. 상기 개별칩의 위치정보를 나타내는 마크는, 적층체의 XY 평면상에서 개별칩의 위치정보를 나타내는 것일 수 있으며, 상기 위치정보를 나타내는 마크는 바코드 형태로 형성될 수 있다.
본 실시형태에서 상기 마킹이 진행되는 일실시예로는 상기 적층체의 네 측면에서 인덱스를 순차적으로 모두 인식하는 공정을 거치고, 상기 인식된 인덱스에 따라 각각의 개별칩의 마킹영역을 연산하여 각각의 개별칩에 위치정보를 마킹하는 공정을 거칠 수 있다.
상기 마킹공정이 진행되는 다른 실시예로는, 적층체를 일정영역으로 나누어 인식, 연산, 및 마킹하는 공정이 반복될 수 있다.
즉, 적층체에서 일측면에 형성된 복수개의 인덱스를 인식하기 전에 복수개의 인덱스를 기설정된 피치 간격으로 구분되는 복수개의 인덱스 영역으로 나누고, 상기 나누어진 인덱스 영역별로 인식, 연산 및 마킹하는 공정이 진행될 수 있다.
상기 실시형태에서는, 적층체의 측면에 형성된 7개의 인덱스를 2개의 피치 간격으로 나누어 인식, 연산, 및 마킹 공정이 진행될 수 있다. 즉, 제1 카메라(CAM1)가 배치된 제1 측면에서는 L1 ~L3, L3 ~ L5, L5 ~ L7의 인덱스로 영역을 나누고, 제2 카메라(CAM2)가 배치된 제2 측면에서는 La ~Lc, Lc ~ Le, Le ~ Lg의 인덱스로 영역을 나누고, 제3 카메라(CAM3)가 배치된 제3 측면에서는 W1 ~W3, W3 ~ W5, W5 ~ W7의 인덱스로 영역을 나누고, 제4 카메라(CAM4)가 배치된 제4 측면에서는 Wa ~Wc, Wc ~ We, We ~ Wg의 인덱스로 영역을 나눌 수 있다.
이와 같이 인덱스를 소정 영역으로 구분한 후 각각의 인덱스 영역에 대해서 인식, 연산 및 마킹 공정이 구분되어 이루어질 수 있다. 제1측면을 예로 들면, 먼 저 L1 ~ L3 까지의 인덱스를 인식하고, 상기 인식된 인덱스 정보를 기초로 개별칩의 마킹 영역을 연산한 후, 개별칩의 위치정보를 마킹할 수 있다. 그 다음, L3 ~ L5 까지의 인덱스를 인식, 연산, 마킹할 수 있다. 제2 내지 제4 측면에 대해서도 동일한 공정이 진행될 수 있으며, 제1 내지 제4 측면에 대한 공정이 동시에 진행될 수 있다. 이렇게 일부 영역에 대해 인식, 연산, 마킹을 진행한 후 다음 영역에 대해 인식, 연산, 마킹을 진행하면 그 처리 속도는 느려질 수 있으나, 오차범위를 줄일 수 있다.
도 4는, 본 발명의 다른 측면에 따른 마킹 장치의 일실시 형태의 구성도이다.
도 4를 참조하면, 본 실시형태에 따른 마킹 장치(400)는, 인덱스 스캔부(450), 연산부(470), 및 마킹부()를 포함할 수 있다.
상기 인덱스 스캔부(450)는 상기 적층체에 형성된 인덱스를 인식할 수 있다. 상기 적층체는 복수개의 개별칩이 배열되고, 상기 복수개의 개별칩을 서로 분리하기 위한 인덱스가 표시될 수 있다.
상기 인덱스 스캔부(450)는, 상기 인덱스를 인식하기 위해 상기 인덱스가 표시된 적층체의 측면을 촬영하는 카메라일 수 있다. 상기 카메라는 적층체의 측면 각각에 배치될 수 있다.
상기 연산부(470)는, 상기 인덱스 스캔부(450)에서 인식된 인덱스의 정보에 의해 적층체 내에서 개별칩의 마킹영역을 연산할 수 있다.
본 실시형태에서는, 상기 적층체의 인덱스 중 연속으로 인식되는 인덱스 사이를 마킹영역으로 정의할 수 있다.
상기 마킹부(490)는, 상기 연산된 마킹영역에 각각 개별칩의 위치정보를 마킹할 수 있다.
상기 마킹부(490)는 레이저 프린터 또는 잉크젯 프린터가 사용될 수 있다. 상기 마킹부에 의해 개별칩의 위치정보 표시 마크는 바코드 형태로 형성될 수 있다. 상기 마크는 적층체의 XY 평면상에서 각각의 개별칩의 위치정보를 나타낼 수 있다.
도 5의 (a) 내지 (e)는, 본 발명의 일 실시형태에 따른 마킹방법을 사용하여 적층체 변형을 측정하는 방법의 순서를 나타내는 순서도이다.
도 5의 (a) 내지 (e)를 참조하면, 본 적층체 변형 측정 방법은, 적층체를 형성하는 단계(a), 마킹하는 단계(b), 개별칩으로 분리하는 단계(c), 개별칩의 변형 정도를 측정하는 단계(d), 및 변형 정도를 저장하는 단계(e)를 포함할 수 있다.
도 5의 (a)는 적층체(510)를 형성하는 단계이다.
본 실시형태에서 상기 적층체(510)는 복수개의 그린시트가 적층되어 형성될 수 있다. 상기 복수개의 그린시트에는 복수개의 내부전극용 도전패턴이 배열될 수 있으며, 이러한 내부전극이 복수개 적층된 상기 적층체는 상기 내부전극용 도전패 턴의 형태에 의해 복수개의 개별칩으로 구분될 수 있다.
상기 적층체를 형성하기 위해서는 복수개의 그린시트를 적층후 소정의 온도 및 압력에서 가압 공정을 거칠 수 있다. 이 때, 상기 가압공정에 의해 상기 적층체 내부에 형성된 내부전극용 도전패턴의 형태가 변형을 일으킬 수 있다. 도면에서는적층체에서 변형이 발생된 형태를 명확히 나타내지는 않았으나, 상기 적층체에서의 실제 측정치는 적층체의 설계치와 소정의 차이가 있는 것으로 본다.
본 실시형태에서는 점선으로 상기 적층체 상의 개별칩을 구분하였다. 상기 점선은 실제 적층체에 형성되는 선이 아니라 상기 적층체의 개별칩을 구분하기 위한 임의의 선이다.
도 5의 (b)는, 상기 적층체에서 각 개별칩의 XY 평면상의 위치정보를 각 개별칩에 마킹하는 단계이다.
상기 적층체 상에서 각각의 개별칩은 XY 평면상의 위치정보를 가질 수 있다. 본 실시형태에서, 상기 적층체는 4×3 개의 개별칩으로 구분될 수 있으며, 상기 각각의 개별칩은 XY 좌표로 표시될 수 있다. 상기 각각의 개별칩에 형성되는 위치정보는 상기 개별칩이 상기 적층체에서 몇번째 행 및 몇번째 열에 위치하는지를 나타낼 수 있다.
본 실시형태에서 상기 위치정보를 마킹하는 단계는, 바코드(560)를 마킹하는 방법을 사용할 수 있다. 상기 바코드는 2열로 된 8비트 정보를 저장할 수 있도록 하여 각각의 개별칩의 행 및 열의 위치를 저장할 수 있다. 이러한 위치정보를 마킹 하는 공정은 상기 도 1 및 상세한 설명에 기재된 방법이 사용될 수 있다.
상기 위치정보를 마킹하는 단계는, 레이저 프린팅 공정 또는 잉크젯 프린팅 공정에 의해 진행될 수 있다. 상기 위치정보를 나타내는 마크를 바코드로 표시하는 경우 지정된 마킹 영역에 레이저 프린팅 또는 잉크젯 프린팅 공정으로 상기 바코드를 인쇄할 수 있다.
도 5의 (c)는 상기 적층체를 개별칩으로 분리하는 단계이다.
상기 적층체를 개별칩으로 분리하는 단계에서는, 커터(cutter)를 사용하여 상기 적층체를 절단할 수 있다. 이러한 절단공정을 용이하게 하기 위해서 상기 적층체의 측면에는 절단될 곳을 표시하는 인덱스가 형성될 수 있다. 본 단계에서는 상기 인덱스를 촬영하여 인덱스가 형성된 위치에 커터를 위치시키고 절단공정을 진행할 수 있다.
여기서, 상기 커터가 상기 적층체에 표시된 인덱스의 정확한 위치를 절단하기 위해서, 상기 적층체를 좌우로 미세 회전하여 정확한 위치를 조절할 수 있다.
본 공정에 의해 적층체는 복수개의 개별칩(501)으로 분리될 수 있으며, 여기서 분리된 개별칩 각각의 표면에는 상기 적층체 내에서의 XY 평면상의 위치정보가 마킹(560)되어 있다.
도 5의 (d)는, 상기 분리된 개별칩의 변형 정도를 측정하는 단계이다.
본 실시형태에서, 상기 개별칩의 변형정도를 측정하는 단계는, 상기 분리된 개별칩의 육면을 각각 촬영하는 것일 수 있다.
상기 분리된 개별칩(501)의 육면을 촬영함으로써, 상기 적층된 그린시트 사이에 형성된 내부전극의 변형된 형태를 관측할 수 있다. 즉, 상기 분리된 개별칩의 각각의 측면을 촬영하면, 적층된 그린시트 사이에 형성된 내부전극용 도전패턴에 의해 명암의 차이가 생긴다. 이러한 명암의 차이에 의해 적층체 내부에 형성된 내부전극용 도전패턴의 형태를 측정할 수 있으므로, 적층공정 전에 그린시트 상에 형성된 내부전극용 도전패턴과 적층공정 후에 변형된 내부전극용 도전패턴 사이의 형태를 비교할 수 있다.
도 5의 (e)는, 상기 측정된 변형 정도를 상기 개별칩에 마킹된 위치정보에 대응하여 저장하는 단계이다.
본 실시형태에서는, 상기 측정단계에서 측정된 각각의 개별칩의 변형정도를 각각 개별칩의 위치정보에 저장할 수 있다. 이렇게 저장된 데이터는 시뮬레이션을 통해 상기 적층체의 XY 평면상에서 위치에 따른 적층시 변형 정도를 나타내는 데이터가 될 수 있다.
본 실시형태와 같이 각각의 개별칩의 위치정보에 변형정도 데이터를 저장하면, 상기 저장된 변형정도 데이터를 사용하여 각각의 개별칩의 적층체 내에서의 위치에 따른 변형정도를 용이하게 산출할 수 있다. 즉, 이러한 데이터를 사용하여 추후에 다른 적층체를 형성할 때, 보다 용이하게 적층시 변형되는 정도를 추측할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
도 1은, 본 발명의 일실시 형태에 따른 마킹 방법의 순서도이다.
도 2는, 본 발명의 다른 실시형태에 따라 형성되는 적층체의 분해 사시도이다.
도 3은, 본 발명의 다른 실시형태에 따른 마킹방법을 나타내는 공정도이다.
도 4는, 본 발명의 다른 측면에 따른 마킹 장치의 일실시 형태의 구성도이다.
도 5의 (a) 내지 (e)는, 본 발명의 일 실시형태에 따른 마킹방법을 사용하여 적층체 변형을 측정하는 방법의 순서를 나타내는 순서도이다.
<도면의 주요 부분에 대한 부호설명>
110 : 적층체 140 : 인덱스
160 : 마크

Claims (10)

  1. 교대로 적층된 내부전극 및 그린시트에 의해 형성되는 개별칩이 복수개 배열되고, 상기 복수개의 개별칩을 서로 분리하기 위한 인덱스가 표시되는 적층체를 형성하는 단계;
    상기 인덱스를 인식하는 단계;
    인식된 인덱스의 정보를 기초로 분리될 개별칩내에서 마킹영역의 위치를 연산하는 단계; 및
    상기 적층체의 XY 평면에서 개별칩의 위치정보를 연산된 마킹영역에 마킹하는 단계를 포함하고,
    상기 인덱스를 인식하는 단계는,
    상기 적층체의 네 측면을 각각 스캔하는 것을 특징으로 하는 적층체 마킹 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 적층체의 네 측면을 각각 스캔하는 것은,
    상기 적층체의 네 측면 중 서로 대향하는 두 개의 측면 및 서로 대향하는 다른 두 개의 측면을 각각 동일 방향으로 스캔하는 것을 특징으로 하는 적층체 마킹 방법.
  4. 제3항에 있어서,
    상기 두 개의 측면의 스캔 및 다른 두 개의 측면의 스캔은 동시에 이루어지는 것을 특징으로 하는 적층체 마킹 방법.
  5. 제1항에 있어서,
    상기 적층체의 네 측면을 각각 스캔하는 것은,
    상기 적층체의 일측면에 위치한 인덱스를 순차적으로 모두 인식하는 것을 특징으로 하는 적층체 마킹 방법.
  6. 제5항에 있어서,
    상기 연산하는 단계는,
    연속으로 인식된 인덱스들 사이에 마킹영역이 위치하도록 하는 것을 특징으로 하는 적층체 마킹 방법.
  7. 제1항에 있어서,
    상기 인덱스를 기설정된 피치간격으로 구분되는 복수개의 인덱스 영역으로 나누고,
    상기 복수개의 인덱스 영역에 대해 각각 상기 인식하는 단계, 연산하는 단계 및 마킹하는 단계를 반복하는 것을 특징으로 하는 마킹 방법.
  8. 개별칩으로 분리하기 위한 인덱스가 표시된 적층체의 인덱스를 인식하는 인덱스 스캔부;
    상기 인덱스 스캔부에서 인식된 인덱스의 정보를 기초로 분리될 개별칩내에서 마킹영역의 위치를 연산하는 연산부; 및
    상기 연산부에서 연산된 마킹영역에 상기 적층체의 XY 평면에서 개별칩의 위치정보를 마킹하는 마킹부를 포함하고,
    상기 인덱스 스캔부는,
    상기 적층체의 네 측면을 촬영하는 촬영장치인 것을 특징으로 하는 마킹 장치.
  9. 삭제
  10. 제8항에 있어서,
    상기 마킹부는,
    레이저 프린터 또는 잉크젯 프린터인 것을 특징으로 하는 마킹 장치.
KR1020080052206A 2008-06-03 2008-06-03 적층체 마킹 방법 및 장치 KR100956236B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080052206A KR100956236B1 (ko) 2008-06-03 2008-06-03 적층체 마킹 방법 및 장치
US12/398,462 US20090296080A1 (en) 2008-06-03 2009-03-05 Method and apparatus for measuring deformation of laminated body
US13/290,766 US20120049414A1 (en) 2008-06-03 2011-11-07 Method and apparatus for measuring deformation of laminated body

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080052206A KR100956236B1 (ko) 2008-06-03 2008-06-03 적층체 마킹 방법 및 장치

Publications (2)

Publication Number Publication Date
KR20090126056A KR20090126056A (ko) 2009-12-08
KR100956236B1 true KR100956236B1 (ko) 2010-05-04

Family

ID=41687350

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080052206A KR100956236B1 (ko) 2008-06-03 2008-06-03 적층체 마킹 방법 및 장치

Country Status (1)

Country Link
KR (1) KR100956236B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05343274A (ja) * 1992-06-05 1993-12-24 Tokyo Seimitsu Co Ltd 半導体チップマーキング装置のマーキング位置決め方法
KR20030084406A (ko) * 2002-04-26 2003-11-01 주식회사 이오테크닉스 카메라를 이용한 레이저 마킹방법
KR20060054516A (ko) * 2004-11-16 2006-05-22 주식회사 이오테크닉스 레이저 마킹시스템의 마킹방법
KR100771496B1 (ko) * 2006-05-03 2007-10-30 비스(주) 레이저 마킹 시스템의 보정 장치 및 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05343274A (ja) * 1992-06-05 1993-12-24 Tokyo Seimitsu Co Ltd 半導体チップマーキング装置のマーキング位置決め方法
KR20030084406A (ko) * 2002-04-26 2003-11-01 주식회사 이오테크닉스 카메라를 이용한 레이저 마킹방법
KR20060054516A (ko) * 2004-11-16 2006-05-22 주식회사 이오테크닉스 레이저 마킹시스템의 마킹방법
KR100771496B1 (ko) * 2006-05-03 2007-10-30 비스(주) 레이저 마킹 시스템의 보정 장치 및 방법

Also Published As

Publication number Publication date
KR20090126056A (ko) 2009-12-08

Similar Documents

Publication Publication Date Title
JP4311144B2 (ja) カット装置およびカット方法
KR20130091270A (ko) 적층 세라믹 전자부품의 제조방법
JP2010258069A (ja) 電子部品
US20120049414A1 (en) Method and apparatus for measuring deformation of laminated body
KR100956236B1 (ko) 적층체 마킹 방법 및 장치
JPH0878273A (ja) 積層型電子部品の製造方法
JP2009135322A (ja) 積層型電子部品の不良検出方法および積層型電子部品の製造方法
JP4457712B2 (ja) カット装置及びカット方法
US10741328B2 (en) Multi-layer ceramic electronic component
JP5347350B2 (ja) 積層型電子部品の製造方法
CN217455312U (zh) 用于mlcc的印刷网版
CN104576054B (zh) 电子元器件的制造方法
JP2013102033A (ja) 基板集合体および基板認識システム
JP4561471B2 (ja) 積層型電子部品の製造方法および積層型電子部品の内部電極形成用スクリーン印刷版
US20210248435A1 (en) Method of manufacturing multilayer chip component
KR100966974B1 (ko) 적층체 변형 측정 방법 및 장치
US11645480B2 (en) Method of manufacturing multilayer chip component
JP3528659B2 (ja) セラミック板のダイシング方法および装置
CN102568825A (zh) 陶瓷电子部件的制造方法、位置测定装置和方法、标记形成装置和方法
JP2004191338A (ja) 位置決めマーク検出装置、カット装置および位置決めマーク検出方法
JP5810501B2 (ja) 積層セラミック電子部品の製造方法
JP4576900B2 (ja) 積層セラミック電子部品の製造方法
JPH03151615A (ja) 積層電子部品の製造方法
JP3159344B2 (ja) セラミック積層電子部品の製造方法
US11983583B2 (en) Multilayer chip component

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130403

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140325

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee