KR100920924B1 - 티오씨 액정표시장치 및 그의 제조 방법 - Google Patents
티오씨 액정표시장치 및 그의 제조 방법 Download PDFInfo
- Publication number
- KR100920924B1 KR100920924B1 KR1020030041699A KR20030041699A KR100920924B1 KR 100920924 B1 KR100920924 B1 KR 100920924B1 KR 1020030041699 A KR1020030041699 A KR 1020030041699A KR 20030041699 A KR20030041699 A KR 20030041699A KR 100920924 B1 KR100920924 B1 KR 100920924B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- region
- forming
- drain
- alignment key
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 48
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 239000010409 thin film Substances 0.000 title abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims abstract description 27
- 239000010410 layer Substances 0.000 claims description 109
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 239000011347 resin Substances 0.000 claims description 12
- 229920005989 resin Polymers 0.000 claims description 12
- 239000011229 interlayer Substances 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 6
- 239000011241 protective layer Substances 0.000 claims description 4
- 229910021478 group 5 element Inorganic materials 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 2
- 238000002161 passivation Methods 0.000 claims description 2
- 238000002425 crystallisation Methods 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 230000008025 crystallization Effects 0.000 description 12
- 239000010408 film Substances 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 7
- 229910021419 crystalline silicon Inorganic materials 0.000 description 5
- 238000001994 activation Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000002210 silicon-based material Substances 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005499 laser crystallization Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
- H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136222—Colour filters incorporated in the active matrix substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Nonlinear Science (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Mathematical Physics (AREA)
- Optics & Photonics (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
- Recrystallisation Techniques (AREA)
Abstract
본 발명에서는 별도의 얼라인 키 제조 공정을 생략할 수 있는 NSA 구조 액정표시장치용 박막트랜지스터의 제조 방법을 제공하는 것을 목적으로 하며, 이를 위하여 컬러필터가 형성된 기판 상에 박막트랜지스터 및 화소 전극을 포함하는 어레이 소자를 형성하는 구조의 TOC(Thin Film Transistor on Color Filter) 액정표시장치를 이용하여, 상기 컬러필터의 제조 공정에서 얼라인 키를 동시에 형성하는 방법으로, 별도의 얼라인 키 제조 공정이 생략된 NSA 구조 박막트랜지스터를 제공함으로써, 컬러필터 제조 공정에서 얼라인 키를 동시에 형성하기 때문에 소자특성과 신뢰성이 우수한 NSA 구조 박막트랜지스터를 단순화된 공정으로 제작할 수 있고, 버퍼층 하부에 컬러필터층이 존재함에 따라 열전도 특성이 향상되어, 반도체층의 결정성을 향상시킬 수 있다.
Description
도 1은 일반적인 구동회로부 일체형 액정표시장치의 개략도.
도 2a 내지 2d는 종래의 결정질 실리콘 박막트랜지스터의 제조 공정을 단계별로 나타낸 단면도.
도 3a 내지 3e는 기존의 NSA 구조 액정표시장치용 박막트랜지스터의 제조 공정을 단계별로 나타낸 단면도.
도 4a 내지 4h는 본 발명의 제 1 실시예에 따른 TOC 액정표시장치용 NSA 구조 박막트랜지스터의 제조 공정을 단계별로 나타낸 공정 도면.
도 5는 본 발명의 제 2 실시예에 따른 얼라인 키를 포함하는 TOC 액정표시장치에 대한 평면도.
도 6은 본 발명의 제 3 실시예에 따른 TOC 액정표시장치에 대한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
110 : 기판 112 : 컬러필터층
114 : 얼라인 키 I : 제 1 영역
II : 제 2 영역
본 발명은 액정표시장치에 관한 것이며, 특히 액정표시장치용 박막트랜지스터의 제조 방법에 관한 것이다.
최근 정보화 사회로 시대가 급발전함에 따라 박형화, 경량화, 저 소비전력화 등의 우수한 특성을 가지는 평판 표시장치(flat panel display)의 필요성이 대두되었는데, 그 중 색 재현성 등이 우수한 액정표시장치(liquid crystal display)가 활발하게 개발되고 있다.
일반적으로 액정표시장치는 전계 생성 전극이 각각 형성되어 있는 두 기판을 두 전극이 형성되어 있는 면이 마주 대하도록 배치하고 두 기판 사이에 액정 물질을 삽입한 다음, 두 전극에 전압을 인가하여 생성되는 전기장에 의해 액정 분자를 움직임으로써 액정 분자의 움직임에 따라 달라지는 빛의 투과율에 의해 화상을 표현하는 장치이다.
전술한 액정표시장치로는, 화면을 표시하는 최소 단위인 화소별로 전압을 온/오프(on/off)하는 스위칭 소자인 박막트랜지스터가 구비되는 액티브 매트릭스형(active matrix type) 액정표시장치가 주류를 이루고 있는데, 최근에는다결정 실리콘(poly-Si)을 이용한 박막트랜지스터를 채용하는 액정표시장치가 널리 연구 및 개발되고 있다. 다결정 실리콘을 이용한 액정표시장치에서는 박막트랜지스터와 구동 회로를 동일 기판 상에 형성할 수 있으며, 박막트랜지스터와 구동 회로를 연결하는 과정이 불필요하므로 공정이 간단해진다. 또한, 다결정 실리콘은 비정질 실리콘에 비해 전계효과 이동도가 100 내지 200 배 정도 더 크므로 응답 속도가 빠르고, 온도와 빛에 대한 안정성도 우수한 장점이 있다.
다결정 실리콘으로의 결정화 공정은 레이저빔 조사를 통한 레이저 열처리 공정이 주류를 이루고 있다. 그러나, 레이저빔이 조사된 실리콘막의 표면 온도는 약 1400 ℃ 정도가 되므로, 실리콘막의 표면은 산화되기가 쉽다. 특히, 이러한 레이저 열처리 결정화 방법에서는 레이저빔의 조사가 다수 회 이루어지기 때문에, 대기 중에서 레이저 열처리를 실시할 경우 레이저빔이 조사된 실리콘막의 표면이 산화되어 SiO2가 생성된다. 따라서, 레이저 열처리는 약 10-7 내지 10-6 torr 정도의 진공에서 실시해야 한다.
이러한 레이저 열처리에 의한 결정화 벙법의 단점을 보완하기 위해, 최근 레이저를 이용하여 순차측면고상법(sequential lateral solidification : 이하 SLS 방법이라고 함)에 의해 결정화하는 방법이 제안되어 널리 연구되고 있다.
SLS 방법은 실리콘의 그레인(grain)이 실리콘 액상영역과 실리콘 고상영역의 경계면에서 그 경계면에 대하여 수직 방향으로 성장한다는 사실을 이용한 것으로, 레이저 에너지의 크기와 레이저빔의 조사 범위를 적절하게 이동하여 그레인을 소정의 길이만큼 측면성장시킴으로써, 실리콘 그레인의 크기를 향상시킬 수 있는 비정 질 실리콘 박막의 결정화 방법(Robert S. Sposilli, M. A. Crowder, and James S. Im, Mat. Res. Soc. Symp. Proc. Vol. 452, 956∼957, 1997)이다. SLS 방법은 기판 상에 실리콘 그레인의 크기가 획기적으로 큰 SLS 실리콘 박막을 형성함으로써, 단결정 실리콘 채널 영역을 가지는 박막트랜지스터의 제조를 가능하게 한다.
전술한 다결정 실리콘이나 단결정 실리콘과 같은 결정질 실리콘 물질은 비정질 실리콘에 비하여 전계효과 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있어, 이 다결정 실리콘으로 기판에 직접 구동회로를 만들면 구동 IC 비용도 줄일 수 있고 실장도 간단해진다.
도 1은 일반적인 구동회로부 일체형 액정표시장치의 개략도이다.
도시한 바와 같이, 동일 기판(2) 상에 구동회로부(3)와 화소부(4)가 구성되어 있다.
상기 화소부(4)는 기판(2)의 중앙부에 위치하고, 이 화소부(4)의 좌측 및 상부에는 각각 게이트 및 데이터 구동회로부(3a, 3b)가 위치하고 있다.
상기 화소부(4)에는 상기 게이트 구동회로부(3a)와 연결된 다수 개의 게이트 배선(6)과 데이터 구동회로부(3b)와 연결된 다수 개의 데이터 배선(8)이 교차하는 영역으로 정의되는 화소 영역 상에 화소 전극(10)이 형성되어 있고, 상기 화소 전극(10)과 연결되어 박막트랜지스터(T)가 형성되어 있다.
상기 게이트 및 데이터 구동회로부(3a, 3b)는 각각 게이트 및 데이터 배선(6, 8)을 통해 화소 전극(10)에 주사 신호 및 데이터 신호를 공급하기 위한 장치이다.
그리고, 상기 게이트 및 데이터 구동회로부(3a, 3b)는 외부신호 입력단(12)과 연결되어 있어, 이 외부신호 입력단(12)을 통하여 들어온 외부신호를 조절하여 상기 화소 전극(10)에 출력하는 역할을 한다.
이하, 도 2a 내지 2d는 종래의 결정질 실리콘 박막트랜지스터의 제조 공정을 단계별로 나타낸 단면도로서, 반도체층의 제조 공정을 중심으로 도시하였다.
도 2a는 기판(20) 상에 버퍼층(22)을 형성하는 단계와, 버퍼층(22) 상에 결정질 실리콘 물질로 이루어진 반도체층(24)을 형성하는 단계이다.
한 예로, 상기 결정질 실리콘 물질은, 비정질 실리콘 물질의 결정화 공정을 통해 형성된 물질에 해당될 수 있다.
도 2b는 상기 반도체층(24)의 중앙부에 게이트 절연막(26), 게이트 전극(28)을 차례대로 형성하는 단계이고, 도 2c는 상기 게이트 전극(28)을 마스크로 이용하여 노출된 반도체층(24) 영역을 도핑처리하는 단계이다.
이 단계에서, 비도핑된 반도체층(24)의 중앙부는 액티브 영역(i), 도핑처리된 반도체층(24)의 양측 영역은 소스 영역(ii) 및 드레인 영역(iii)으로 각각 정의할 수 있다.
도 2d는, 상기 반도체층(24)의 소스 영역(ii) 및 드레인 영역(iii)을 활성화하는 단계이다. 이 단계는, 상기 도 2c의 도핑처리 단계를 통해 비정질화된 소스 영역(ii) 및 드레인 영역(iii)을 활성화(activation)시키는 단계로서, 결정화 공정과 마찬가지로 열처리 공정이 포함되며, 통상적으로 레이저 에너지가 이용된다.
이와 같이, 종래의 반도체층의 제조 공정에서, 소스 영역 및 드레인 영역을 정의하기 위한 공정은 별도의 마스크 공정없이 게이트 전극을 이용한 셀프 얼라인(self-align) 공정에 의한 것으로서, 이러한 공정에 의해 제작된 박막트랜지스터는 셀프 얼라인 구조 박막트랜지스터(이하, SA 구조 박막트랜지스터로 약칭함) 로 정의할 수 있다.
그러나, 이러한 SA 구조 박막트랜지스터는 첫째, 결정화 공정과 별도로 활성화 공정이 추가된다는 점과, 둘째 게이트 전극이 일종의 마스크로 이용되어 도핑처리되고, 게이트 전극으로 마스킹된 상태에서 활성화 공정이 진행됨에 따라, 게이트 전극(28)과의 경계부에 위치하는 반도체층(24)의 정션부(iv ; juction part)는 결정화 특성이 떨어지게 되고, 이에 따라 누설 전류(leakage current)가 발생하는 등 소자 특성을 떨어뜨리는 요인으로 작용하는 단점이 있었다.
이러한 단점을 개선하기 위하여, 최근에는 얼라인 키(align key)를 기준으로 도핑 공정 후 결정화 공정을 진행하여 별도의 활성화 공정을 생략할 수 있는 NSA(non self-align) 공정이 제안되고 있다.
도 3a 내지 3e는 기존의 NSA 구조 액정표시장치용 박막트랜지스터의 제조 공정을 단계별로 나타낸 단면도이다.
도 3a에서는, 기판(30) 상에 버퍼층(32)을 형성하는 단계와, 기판(30)의 양측부에 얼라인 키(34)를 형성하는 단계이다.
한 예로, 상기 얼라인 키(34)는 크롬(Cr)을 이용하여 형성할 수 있으며, 도면으로 제시하지 않았지만, 평면적인 구조를 살펴보면 기판의 네모서리부에 각각 형성할 수 있다.
도 3b는, 얼라인 키(34)를 덮는 영역에 비정질 실리콘층(36)을 형성하는 단계와, 비정질 실리콘층(36)이 형성된 기판 상의 제 1 영역(v)에 얼라인 키(34)를 기준으로 더미 패턴(38)을 형성하는 단계이다.
상기 제 1 영역(v)은, 캐리어(carrier)의 이동통로로 정의되는 채널(channel) 영역에 해당된다.
도 3c는, 상기 더미 패턴(38)을 마스크로 이용하여, 노출된 비정질 실리콘층(36) 영역을 도핑처리하는 단계이다.
이 단계에서는, 도핑 이온으로써 5족 원소를 이용하는 n+ 도핑 공정에 의해 이루어질 수 있다.
상기 도핑처리된 비정질 실리콘층(36) 영역은, 설명의 편의상 제 2 영역(vi)으로 정의한다.
도 3d는, 상기 더미 패턴(38)을 제거하는 단계와, 노출된 비정질 실리콘층(36)을 결정화하는 단계이다.
상기 결정화 단계는 레이저 결정화 공정 또는 SLS 결정화 공정 중 어느 하나에서 선택될 수 있으며, 도핑처리 후 결정화처리를 하기 때문에 별도의 활성화 공정을 생략할 수 있는 것을 공정적 특징으로 한다.
도 3e는, 상기 얼라인 키(34)를 기준으로 결정화 처리된 실리콘층을 패터닝하여, 중앙부에 위치하는 액티브 영역(vii)과, 액티브 영역(vii)의 양측을 이루는 소스 영역(viii) 및 드레인 영역(ix)으로 이루어지는 반도체층(40)을 형성하는 단계이다.
상기 액티브 영역(vii)은, 전술한 제 1 영역(상기 도 3c의 v)에 해당되고, 상기 소스 영역(viii) 및 드레인 영역(ix)은 제 2 영역(상기 도 3c의 vi)에 포함되는 영역에 해당된다.
이러한 기존의 NSA 구조 액정표시장치용 박막트랜지스터는 결정화 공정에서 실리콘층의 활성화를 동시에 진행할 수 있는 장점을 가진다. 그러나, 별도의 얼라인 키 공정이 추가되어, 제조 비용 및 공정 시간이 증가되는 단점을 가지고 있었다.
이러한 문제점을 해결하기 위하여, 본 발명에서는 별도의 얼라인 키 제조 공정을 생략할 수 있는 NSA 구조 액정표시장치용 박막트랜지스터의 제조 방법을 제공하는 것을 목적으로 한다.
이를 위하여, 본 발명에서는 컬러필터가 형성된 기판 상에 박막트랜지스터 및 화소 전극을 포함하는 어레이 소자를 형성하는 구조의 TOC(Thin Film Transistor on Color Filter) 액정표시장치에 있어서, 상기 컬러필터의 제조 공정에서 얼라인 키를 동시에 형성하는 방법으로, 별도의 얼라인 키 제조 공정이 생략된 NSA 구조 박막트랜지스터를 제공하고자 한다.
상기 TOC 액정표시장치는, 컬러필터와 어레이 소자를 동일 기판에 형성함에 따라 미스 얼라인(mis-align)에 따른 개구율 손실을 방지할 수 있고, 어레이 소자가 컬러필터 상부에 위치함에 따라, 어레이 소자의 배선부(게이트 배선, 데이터 배 선)가 컬러필터의 컬러별 경계부에 위치함에 따라, 컬러필터의 제조 공정에서 블랙매트릭스 제조 공정을 생략할 수 있는 장점을 가진다.
상기 목적을 달성하기 위하여, 본 발명의 제 1 특징에서는 표시영역과 상기 표시영역 외측으로 비표시영역이 정의(定義)된 기판 상에 컬러레진(color resin) 물질을 이용하여, 상기 표시영역에 컬러필터층과, 상기 비표시영역에 얼라인 키를 형성하는 단계와; 상기 컬러필터층 및 얼라인 키 위로 상기 기판 전면에 버퍼층을 형성하는 단계와; 상기 버퍼층 위로 상기 기판 전면에 비정질 실리콘층을 형성하는 단계와; 상기 비정질 실리콘층 상부의 제 1 영역에, 상기 얼라인 키를 기준으로 더미 패턴을 형성하는 단계와; 상기 더미 패턴을 마스크로 이용하여 노출된 비정질 실리콘층 영역을 도핑처리하여, 소스 영역 및 드레인 영역을 형성하는 단계와; 상기 더미 패턴을 제거하는 단계와; 상기 소스 영역 및 드레인 영역이 형성된 상기 비정질 실리콘층을 폴리실리콘층으로 결정화시키는 단계와; 상기 얼라인 키를 기준으로, 상기 결정화된 폴리실리콘층을 패터닝하여 도핑되지 않은 제 2 영역과 불순물이 도핑된 소스 및 드레인 영역으로 구성된 폴리실리콘의 반도체층을 형성하는 단계와; 상기 폴리실리콘의 반도체층 위로 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 제 2 영역에 대응하여 게이트 전극을 형성하는 단계와; 상기 게이트 전극 위로 층간절연막을 형성하고, 상기 층간절연막과 하부의 상기 게이트 절연막을 패터닝하여 상기 소스 및 드레인 영역을 노출시키는 제 1 콘택홀을 형성하는 단계와; 상기 층간절연막 위로 상기 제 1 콘택홀을 통해서 상기 소스 및 드레인 영역과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극을 형성하는 단계를 포함하는 액정표시장치용 기판의 제조 방법을 제공한다.
상기 컬러필터를 형성하는 단계는, 적, 녹, 청 컬러필터를 차례대로 형성하는 단계를 포함하고, 상기 버퍼층은 상기 얼라인 키에 대응해서는 단차를 가지며 형성되며, 상기 제 1 영역은, 캐리어(carrier)를 이동시키는 통로인 채널 영역이며, 상기 도핑처리 단계는, 5족 원소를 이용한 n+ 도핑처리 단계인 것을 특징으로 한다.
그리고, 상기 소스 및 드레인 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
삭제
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 상세히 설명한다.
-- 제 1 실시예 --
도 4a 내지 4h는 본 발명의 제 1 실시예에 따른 TOC 액정표시장치용 NSA 구조 박막트랜지스터의 제조 공정을 단계별로 나타낸 공정 도면이다.
도 4a는 기판(110) 상에 컬러레진(color resin) 물질을 이용하여, 제 1 영역(I)에 컬러필터층(112)을 형성하고, 제 1 영역(I)의 양측부에 위치하는 제 2 영역(II)에 얼라인 키(114)를 형성하는 단계이다.
상기 제 1 영역(I)은, 화면 표시영역에 해당되고, 제 2 영역(II)은 비표시 영역에 해당된다.
도면으로 상세히 제시하지는 않았지만, 상기 컬러레진은 적, 녹, 청 컬러레진에 해당되고, 상기 컬러필터층(112)은, 적, 녹, 청 컬러필터가 차례대로 반복적으로 배열된 구조로 이루어진다.
그리고, 상기 얼라인 키(114)는 단일 컬러레진으로 이루어지거나, 또는 다수 개의 컬러레진의 조합으로 이루어질 수도 있다.
한 예로, 상기 컬러레진은 적, 녹, 청 컬러레진 중 어느 한 컬러를 띠는 컬러레진에 해당되고, 상기 컬러필터층 및 얼라인 키는 단일컬러 컬러레진으로 이루어진 각각의 패턴에 해당될 수 있다.
도 4b는, 상기 컬러필터층(112) 및 얼라인 키(114)를 덮는 영역에 버퍼층(116)을 형성하는 단계와, 버퍼층(116)을 덮는 영역에 비정질 실리콘층(118)을 형성하는 단계이다.
상기 버퍼층(116)은, 실리콘 절연물질에서 선택되고, 한 예로 실리콘 산화막(SiO2)로 이루어지며, 상기 얼라인 키(114)의 단차 패턴을 그대로 가질 수 있는 두께치로 형성되고, 이에 따라 버퍼층(116)으로 덮인 상태에서도 얼라인 키(114)의 단차를 그대로 인식하여 공정을 진행할 수 있다.
도 4c는, 상기 버퍼층(116) 상부의 제 3 영역(III)에, 상기 얼라인 키(114)를 기준으로 더미 패턴(120)을 형성하는 단계이다. 상기 제 3 영역(III)은 채널 영역에 해당된다. 이어서, 도 4d에서는 더미 패턴(120)으로 비정질 실리콘층(118)의 제 3 영역(III)을 마스킹(masking)한 상태에서 노출된 비정질 실리콘층 영역을 도핑처리하는 단계이다.
상기 도핑처리 단계는 5족 이온을 이용한 n+ 도핑 공정 또는 3족 이온을 이용한 p+ 도핑 공정 중 어느 하나에 해당된다.
도 4e는, 상기 더미 패턴(120)을 제거하는 단계와, 상기 도핑처리된 비정질 실리콘층(118)을 결정화하는 단계이다.
상기 결정화 단계는 레이저 열처리 공정 또는 SLS 결정화 공정 중 어느 하나에서 선택될 수 있다.
도 4f에서는, 상기 결정화된 실리콘층을 반도체층(124)으로 패터닝하는 단계로서, 상기 반도체층(124)은 비도핑처리된 액티브 영역(IV)과, 도핑처리된 소스 영역(V) 및 드레인 영역(VI)으로 이루어진다.
이 단계에서는, 전술한 더미 패턴(상기 도 4e의 120)의 패터닝 공정에 이용되었던 얼라인 키(114)를 기준으로 반도체층(124)을 패터닝하는 것을 특징으로 한다. 상기 얼라인 키(114)를 기준으로 패터닝 공정을 진행함에 따라, 상기 도핑처리된 반도체층(124) 영역을 정확하게 소스 영역(V) 및 드레인 영역(VI)으로 정의할 수 있다.
도 4g는 상기 반도체층(124)의 액티브 영역(IV)과 대응된 위치에 게이트 절연막(126) 및 게이트 전극(128)을 차례대로 형성하는 단계이고, 도 4h는 게이트 전극(128)을 덮는 위치에 반도체층(124)의 소스 영역(V) 및 드레인 영역(VI)을 일부 노출시키는 제 1, 2 콘택홀(130, 132)을 가지는 층간 절연막(134)을 형성하는 단계와, 층간 절연막(134) 상부에 제 1 콘택홀(130)을 통해 반도체층(124)이 소스 영역(V)과 연결되는 소스 전극(136)과, 제 2 콘택홀(132)을 통해 드레인 영역(VI)과 연결되는 드레인 전극(138)을 형성하는 단계이다.
상기 반도체층(124), 게이트 전극(128), 소스 전극(136) 및 드레인 전극(138)은 박막트랜지스터(T)를 이룬다.
-- 제 2 실시예 --
도 5는 본 발명의 제 2 실시예에 따른 얼라인 키를 포함하는 TOC 액정표시장치에 대한 평면도로서, 도시한 바와 같이 표시 영역(I)과, 표시 영역(I)의 주변부를 이루는 비표시 영역(II)을 가지는 기판에는, 표시 영역(I)에 위치하는 컬러필터층(210)과 비표시 영역(II)에 위치하는 얼라인 키(212)가 각각 형성되어 있다.
상기 컬러필터층(210)과 얼라인 키(212)는 컬러레진 물질을 이용하여 동일 공정에서 이루어진다. 즉, 본 실시예에 따른 얼라인 키(212)는 별도의 공정 추가없이 컬러필터 제조 공정에서 형성된 것을 특징으로 한다.
상기 컬러필터층(210)은, 적, 녹, 청 컬러필터(210a, 210b, 210c)가 차례대로 반복 배열된 구조로 이루어져 있고, 얼라인 키(212)는 네모서리부에 각각 위치하고 있다.
도면에서, 영역 "III"은 하나의 화소 영역에 해당하며, 화소 영역의 갯수는 다양하게 변경가능하다.
상기 얼라인 키(212)의 패턴 형상 및 적층 구조는 다양하게 변경가능하다.
그리고, 상기 컬러필터층(210)은 미도시한 반도체층의 열보존층 역할을 하게 되어, 실리콘층의 결정성을 향상시키는 역할을 하게 된다.
-- 제 3 실시예 --
도 6은 본 발명의 제 3 실시예에 따른 TOC 액정표시장치에 대한 단면도로서, 상기 제 1 실시예에 따른 NSA 구조 박막트랜지스터의 제조 공정에 따라 형성된 박 막트랜지스터를 포함하는 구조에 대한 것이다.
도시한 바와 같이, 제 1, 2 기판(310, 350)이 서로 대향되게 배치되어 있고, 제 1 기판(310) 상에 컬러필터층(312)이 형성되어 있으며, 컬러필터층(314)의 컬러별 경계부 및 상부에는 평탄화층(316)이 형성되어 있다. 상기 평탄화층(316)은 컬러필터층(314)의 평탄화 특성을 높이기 위한 패턴에 해당되며, 경우에 따라서는 생략가능하다. 도면으로 상세히 제시하지 않았지만, 상기 컬러필터층(312)은 적, 녹, 청 컬러필터가 차례대로 반복배열된 구조로 이루어지며, 도면 상에는 청, 적 컬러필터를 포함하는 영역을 중심으로 도시하였다.
상기 평탄화층(316) 상부에는 버퍼층(318)이 형성되어 있고, 버퍼층(318) 상부에는 반도체층(320), 게이트 전극(322), 소스 전극(324) 및 드레인 전극(326)으로 이루어진 박막트랜지스터(T)가 형성되어 있다. 상기 박막트랜지스터(T)를 덮는 위치에는 드레인 전극(326)을 일부 노출시키는 드레인 콘택홀(328)을 가지는 보호층(330)이 형성되어 있고, 보호층(330) 상부에는 드레인 콘택홀(328)을 통해 드레인 전극(326)과 연결되는 화소 전극(332)이 형성되어 있고, 화소 전극(332)을 덮는 영역에는 제 1 배향막(334)이 형성되어 있다.
상기 반도체층(320)은 게이트 전극(322)과 대응되게 위치하는 액티브 영역(IV)과, 액티브 영역(IV)의 양측에 위치하는 소스 영역(V) 및 드레인 영역(VI)으로 이루어지며, 상기 소스 영역(V) 및 드레인 영역(VI)은 도핑처리된 영역으로써, 도면으로 제시하지 않았지만 상기 컬러필터층(312)과 동일 공정에서 동일 물질로 이루어진 얼라인 키를 이용한 NSA 공정에 의해 도핑처리된 것을 특징으로 한다.
그리고, 제 2 기판(350)의 내부면에는 공통 전극(352) 및 제 2 배향막(354)이 차례대로 형성되어 있고, 제 1, 2 배향막(334, 354) 사이에는 액정층(360)이 개재되어 있다.
본 발명은 상기 실시예 들로 한정되지 않고, 본 발명의 취지를 벗어나지 않는 한도 내에서 다양하게 변경하여 실시할 수 있다.
이와 같이, 본 발명에 따른 TOC 액정표시장치용 NSA 구조 박막트랜지스터의 제조 방법에 의하면, 컬러필터 제조 공정에서 얼라인 키를 동시에 형성하기 때문에 소자특성과 신뢰성이 우수한 NSA 구조 박막트랜지스터를 단순화된 공정으로 제작할 수 있고, 버퍼층 하부에 컬러필터층이 존재함에 따라 열전도 특성이 향상되어, 반도체층의 결정성을 향상시킬 수 있다.
Claims (8)
- 표시영역과 상기 표시영역 외측으로 비표시영역이 정의(定義)된 기판 상에 컬러레진(color resin) 물질을 이용하여, 상기 표시영역에 컬러필터층과, 상기 비표시영역에 얼라인 키를 형성하는 단계와;상기 컬러필터층 및 얼라인 키 위로 상기 기판 전면에 버퍼층을 형성하는 단계와;상기 버퍼층 위로 상기 기판 전면에 비정질 실리콘층을 형성하는 단계와;상기 비정질 실리콘층 상부의 제 1 영역에, 상기 얼라인 키를 기준으로 더미 패턴을 형성하는 단계와;상기 더미 패턴을 마스크로 이용하여 노출된 비정질 실리콘층 영역을 도핑처리하여, 소스 영역 및 드레인 영역을 형성하는 단계와;상기 더미 패턴을 제거하는 단계와;상기 소스 영역 및 드레인 영역이 형성된 상기 비정질 실리콘층을 폴리실리콘층으로 결정화시키는 단계와;상기 얼라인 키를 기준으로, 상기 결정화된 폴리실리콘층을 패터닝하여 도핑되지 않은 제 2 영역과 불순물이 도핑된 소스 및 드레인 영역으로 구성된 폴리실리콘의 반도체층을 형성하는 단계와;상기 폴리실리콘의 반도체층 위로 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 위로 상기 제 2 영역에 대응하여 게이트 전극을 형성하는 단계와;상기 게이트 전극 위로 층간절연막을 형성하고, 상기 층간절연막과 하부의 상기 게이트 절연막을 패터닝하여 상기 소스 및 드레인 영역을 노출시키는 제 1 콘택홀을 형성하는 단계와;상기 층간절연막 위로 상기 제 1 콘택홀을 통해서 상기 소스 및 드레인 영역과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극을 형성하는 단계를 포함하는 액정표시장치용 기판의 제조 방법.
- 제 1 항에 있어서,상기 컬러필터를 형성하는 단계는, 적, 녹, 청 컬러필터를 차례대로 형성하는 단계를 포함하는 액정표시장치용 기판의 제조 방법.
- 삭제
- 제 1 항에 있어서,상기 버퍼층은 상기 얼라인 키에 대응해서는 단차를 가지며 형성되는 것이 특징인 액정표시장치용 기판의 제조 방법.
- 제 1 항에 있어서,상기 제 1 영역은, 캐리어(carrier)를 이동시키는 통로인 채널 영역인 액정표시장치용 기판의 제조 방법.
- 제 1 항에 있어서,상기 도핑처리 단계는, 5족 원소를 이용한 n+ 도핑처리 단계인 액정표시장치용 기판의 제조 방법.
- 제 1 항에 있어서,상기 소스 및 드레인 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와;상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함하는 액정표시장치용 기판의 제조 방법.
- 삭제
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030041699A KR100920924B1 (ko) | 2003-06-25 | 2003-06-25 | 티오씨 액정표시장치 및 그의 제조 방법 |
| GB0411395A GB2403595B (en) | 2003-06-25 | 2004-06-02 | Liquid crystal display device having polycrystalline silicon thin film transistor and method of fabricating the same |
| CNB2004100461998A CN100340911C (zh) | 2003-06-25 | 2004-06-02 | 非晶硅层结晶方法、阵列基板、液晶显示器及其制造方法 |
| DE102004027152A DE102004027152B4 (de) | 2003-06-25 | 2004-06-03 | Verfahren zum Herstellen einer Flüssigkristallanzeigevorrichtung, welche Dünnschichttransistoren mit polykristallinem Silizium aufweist |
| US10/865,790 US7443457B2 (en) | 2003-06-25 | 2004-06-14 | Liquid crystal display device having polycrystalline silicon thin film transistor and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030041699A KR100920924B1 (ko) | 2003-06-25 | 2003-06-25 | 티오씨 액정표시장치 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050001516A KR20050001516A (ko) | 2005-01-07 |
| KR100920924B1 true KR100920924B1 (ko) | 2009-10-12 |
Family
ID=37217166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030041699A KR100920924B1 (ko) | 2003-06-25 | 2003-06-25 | 티오씨 액정표시장치 및 그의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100920924B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101329779B1 (ko) | 2007-04-12 | 2013-11-15 | 삼성디스플레이 주식회사 | 표시 기판, 이의 제조 방법 및 이를 갖는 표시 장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030011985A (ko) * | 2001-07-30 | 2003-02-12 | 엘지.필립스 엘시디 주식회사 | 액정 표시 장치용 어레이 기판 및 그의 제조 방법 |
| KR20030021792A (ko) * | 2001-09-07 | 2003-03-15 | 엘지.필립스 엘시디 주식회사 | 반사투과형 액정표시장치용 어레이기판과 그 제조방법 |
-
2003
- 2003-06-25 KR KR1020030041699A patent/KR100920924B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030011985A (ko) * | 2001-07-30 | 2003-02-12 | 엘지.필립스 엘시디 주식회사 | 액정 표시 장치용 어레이 기판 및 그의 제조 방법 |
| KR20030021792A (ko) * | 2001-09-07 | 2003-03-15 | 엘지.필립스 엘시디 주식회사 | 반사투과형 액정표시장치용 어레이기판과 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050001516A (ko) | 2005-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5923961A (en) | Method of making an active matrix type display | |
| US7361535B2 (en) | Liquid crystal display device having polycrystalline TFT and fabricating method thereof | |
| US6847422B2 (en) | Liquid crystal display device and method of manufacturing the same | |
| US6919933B2 (en) | Display device and method of manufacturing the same | |
| KR100686946B1 (ko) | 반도체 박막기판, 반도체장치, 반도체장치의 제조방법 및전자장치 | |
| KR100496139B1 (ko) | 광학용 마스크, 이를 이용한 비정질 실리콘막의 결정화방법 및 어레이 기판의 제조 방법 | |
| KR100380141B1 (ko) | 액정 표시 장치용 어레이 기판 및 그의 제조 방법 | |
| JPH10189998A (ja) | 表示用薄膜半導体装置及びその製造方法 | |
| JPH0945930A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR100966420B1 (ko) | 폴리실리콘 액정표시소자 및 그 제조방법 | |
| US7471350B2 (en) | Array substrate for liquid crystal display and fabrication method thereof | |
| US5453856A (en) | Liquid crystal display with gate lines connected with a doped semiconductor layer where they cross data lines | |
| KR100585873B1 (ko) | 폴리실리콘 액정표시소자 및 그 제조방법 | |
| US7173675B2 (en) | LCD display with contact hole and insulation layer above pixel electrode | |
| KR100686337B1 (ko) | 박막 트랜지스터, 이의 제조 방법 및 이를 사용하는 평판표시장치 | |
| JPH1117185A (ja) | 液晶表示装置及びその製造方法 | |
| KR100920924B1 (ko) | 티오씨 액정표시장치 및 그의 제조 방법 | |
| JP2002176179A (ja) | 電気光学装置および電気光学装置の製造方法、並びに半導体装置 | |
| KR101087750B1 (ko) | 두가지 타입의 박막트랜지스터를 포함하는 액정표시장치용어레이기판 및 그 제조방법 | |
| KR100928053B1 (ko) | 티오씨 액정표시장치용 박막트랜지스터의 결정화 공정 | |
| JP3816623B2 (ja) | アクティブマトリクス型液晶表示装置 | |
| KR101130938B1 (ko) | 액정표시장치 및 그 제조방법 | |
| KR101343497B1 (ko) | 액정표시장치의 제조방법 | |
| KR101029395B1 (ko) | 액정 표시 장치용 어레이 기판 및 그 제조 방법 | |
| KR100425158B1 (ko) | 폴리실리콘 박막트랜지스터 및 그 제조방법 그리고, 이를적용한 액정표시소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120928 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20130930 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20140918 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20180917 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20190917 Year of fee payment: 11 |