KR100918789B1

KR100918789B1 - 이미지 디스플레이 장치, 집적 회로 및 드라이버 회로

Info

Publication number: KR100918789B1
Application number: KR1020047007772A
Authority: KR
Inventors: 스프릿호프마이크에이치
Original assignee: 엔엑스피 비 브이
Priority date: 2001-11-22
Filing date: 2002-10-24
Publication date: 2009-09-25
Also published as: US7009451B2; DE60205773D1; DE60205773T2; CN100542015C; EP1454411A1; KR20040066837A; AU2002339600A1; JP4639269B2; ATE303016T1; CN1589523A; WO2003044948A1; US20050001686A1; JP2005509929A; EP1454411B1

Abstract

이미지 디스플레이 장치의 드라이버 회로는 클래스 A/B 푸시-풀 스테이지(T3, T5)를 구비한 드라이버 회로를 포함한다. 이 드라이버 회로는 n형 풀 트랜지스터(T3), 풀 트랜지스터(T2)의 제어 전극에 연결된 주전류 패널 단자를 구비한 n형 제어 트랜지스터(T2) 및 제어 트랜지스터(T2)와 풀 트랜지스터(T3)의 제어 전극-주전류 채널 단자의 직렬 접속부에 사전 결정된 전압을 인가하는 전압 소스(V)를 포함한다. 전류는 전류 미러(T4, T5)를 통해서 제어 트랜지스터(T2)로부터 p형 푸시 트랜지스터(T5)로 흐른다. 입력 트랜지스터(T1)는 제어 트랜지스터(T2)로부터의 모든 전류가 노드(142)를 통해서 제어 트랜지스터(T2)와 풀 트랜지스터(T3) 사이에 흘러서 이들 트랜지스터(T2, T3)를 지나는 전류의 비를 제어한다. 드라이버 회로의 입력으로 제어 트랜지스터(T2)를 지나는 피드백을 포함하지 않는 입력 트랜지스터(T1)를 지나는 전류를 직접 제어한다.

Description

이미지 디스플레이 장치, 집적 회로 및 드라이버 회로{IMAGE DISPLAY APPARATUS AND HIGH VOLTAGE DRIVER CIRCUIT}

본 발명은 이미지 디스플레이 장치에 관한 것이고, 더 일반적으로는 이러한 장치 내의 디스플레이 스크린 디바이스를 구동하는 고전압 드라이버 회로에 관한 것이다.

CRT와 같은 이미지 디스플레이 스크린 디바이스를 구동하는 데는 고 주파수를 사용한 고전압 스윙이 필요하다. 출력 스윙은 수백 볼트 이상이 될 수 있다. 이 때문에, 디스플레이 스크린 디바이스의 드라이버 회로에서 전력 손실을 유발하는 전류량을 최소화하는 것이 중요해 진다. 드라이버 회로에서 손실되는 전력을 최소화하는 이미 알려진 기술은 클래스 A/B 푸시-풀 출력 스테이지를 사용하는 것이다. 클래스 A/B 푸시-풀 출력 스테이지는 특정 정지 전류(quiescent current)가 흐르지만, 정지 전류 이상의 출력 전류는 공급할 수 없는 출력 스테이지이다.

클래스 A/B 출력 스테이지는 출력단과 제 1 전력 공급부 사이에 접속된 푸시 트랜지스터 및 출력단과 제 2 전력 공급부 사이에 접속된 풀 트랜지스터를 포함한 다. 클래스 A/B 동작은 푸시 트랜지스터와 풀 트랜지스터 중 한 트랜지스터를 지나는 전류가 거의 0이 되었을 때, 이 감소량 이상으로 다른 트랜지스터를 흐르는 전류를 증가시키도록, 이들 트랜지스터를 구동함으로써 구현된다. 따라서, 최대 출력 전류는 정지 정류보다 높다. 그 결과, 낮은 정지 전류가 사용될 수 있으며, 이는 출력 스테이지에서의 전력 손실을 적게 한다.

WO 96/39743 호에는, 푸시-풀 트랜지스터가 서로 상보 관계에 있도록, n형 풀 트랜지스터 및 p형 푸시 트랜지스터로 이루어진 푸시-풀 출력 스테이지를 구비한 증폭기가 개시되어 있다. 이 p형 트랜지스터는 p형 전류 미러의 출력 스테이지로서 배치된다. n형 풀 트랜지스터를 지나는 전류 및 p형 전류 미러의 입력 전류는 입력 전압에 의해 제어된다. 제어 회로는 입력 전압이 상승하면, 한쪽 전류는 높이고 다른 전류는 낮추는 상보 방식으로 전류를 제어한다.

제어 회로가 p형 전류 미러에 공급하는 입력 전류는 특히, p형 전류 미러의 이득이 낮을 때, 전력 소비에 큰 영향을 미칠 수 있다. 저 전력 소비를 보장하기 위해서, 제어 회로는 정지 입력 전류가 거의 요구되지 않게, 이 입력 전류를 p형 전류 미러에 공급한다. WO 96/39743 호는 긴 테일 쌍 차동 증폭기(a long tailed pair differential amplifier)의 한쪽 출력단을 사용해서 전류를 p형 전류 미러에 공급함으로써 이를 구현한다. 긴 테일 쌍의 테일 전류는 증가하는 전류가 p형 전류 미러에 공급될 때 테일 전류가 증가하도록 피드백 루프로 제어된다.

이 쌍의 제 1 트랜지스터의 베이스는 입력 전압을 받고, 이 쌍의 제 2 트랜지스터의 컬렉터는 입력 전류를 p형 전류 미러에 공급한다. 일정 전압 V이 제 2 트랜지스터의 베이스에 인가된다. 피드백 루프는 제 2 트랜지스터를 지나는 전류에 비례해서, 긴 테일 쌍의 전류 소스로부터의 전류 Isup를 조정한다. 따라서, 한편으로는 정지 전류가 확실하게 낮아지고, 한편으로는 더 큰 전류가 p형 전류 미러의 입력단에 확실하게 공급될 수 있다.

불행하게도, 긴 테일 쌍의 전류 소스로부터의 전류를 조정하는데 필요한 추가 피드백 루프는 회로를 느리게 한다. 이 피드백 루프는 또한 n형 트랜지스터 보다 회로의 속도를 더 제한하는 p형 트랜지스터도 추가로 포함한다. 이로써 디스플레이 스크린 디바이스를 구동하기 위해 사용되는 WO 96/39743호의 회로의 효율이 저하되며, 이는 이러한 디바이스에서는 고 주파수 동작이 필수이기 때문이다.

US 5,038,114호는 p형 전류 미러로의 입력단 및 푸시-풀 스테이지의 풀 트랜지스터로서 역할도 할 수 있는 전류 증폭기를 개시하고 있다. 이 증폭기는 주전류 채널이 p형 전류 미러의 입력을 공급하는 바이폴라 제어 트랜지스터를 포함하되, 이 전류 미러는 클래스 A/B 스테이지의 푸시 트랜지스터를 포함한다. 제어 트랜지스터의 베이스 에미터 접합부는 클래스 A/B 스테이지의 풀 트랜지스터의 역할을 하는 바이폴라 n형 출력 트랜지스터의 베이스 에미터 접합부와 직렬로 접속된다. 일정 전압이 양 접합부의 직렬 접속부 양단에 인가된다. n형 출력 트랜지스터는 n형 전류 미러의 출력단이고, 이는 제어 트랜지스터의 주전류 채널에 연결된다.

입력 전류는 n형 전류 미러의 입력단과 제어 트랜지스터의 주전류 채널 사이의 노드에 공급된다. 따라서, 입력 전류는 제어 트랜지스터를 지나는 전류와 n형 전류 미러를 지나는 전류(n형 풀 트랜지스터를 지나는 전류와 같은) 사이의 차를 결정한다. 동시에 베이스 에미터 접합부의 직렬 접속부의 전압이 일정하기 때문에, 제어 트랜지스터와 n형 출력 트랜지스터를 지나는 전류의 곱이 확실히 일정하다.

이 증폭기는 한쪽 출력단에서의 전류가 매우 커지면 다른쪽 출력단의 전류를 0으로 만들고, 그 반대로도 동작하면서 클래스 A/B 동작을 지원한다. 그러나, 양극 및 음극 모두로 큰 입력 전류가 제공될 수 없다면, 이 증폭기는 그 증폭을 전류 미러의 증폭에 의존해야 한다. 따라서, 증폭 p형 전류 미러가 푸시-풀 스테이지에서 사용되어야 하며, 이는 푸시-풀 스테이지의 속도를 제한한다. 이로써 이 회로가 디스플레이 스크린 디바이스를 구동하는 효율을 저하시키며, 이는 이러한 디바이스에서는 높은 주파수의 동작이 기본이기 때문이다.

무엇보다, 본 발명의 목적은 디스플레이 스크린 디바이스가 고속으로, 저 소비 전력을 가지고, 구동될 수 있는 이미지 디스플레이 장치를 제공하는 것이다.

본 발명의 다른 목적은 고 주파수, 저 전력 소비로 고 전압 스윙을 제공할 수 있는 드라이버 회로를 제공하는 것이다.

본 발명은 독립 청구항에 의해 정의된다. 종속항은 유익한 실시예를 정의한다.

본 발명은 제어 전압의 합이 전압 소스에 의해 제어되는 경우, 제어 트랜지스터 및 풀 트랜지스터가 클래스 A/B 푸시-풀 스테이지에 적합한 상보형 전류를 제공한다는 원리에 기초하고 있다. 제어 트랜지스터와 풀 트랜지스터 사이의 전류 분배의 변화는 외부 입력 신호에 의해 제어 트랜지스터의 주전류 채널로부터의 전류 중 가변 부분을 제어 트랜지스터와 n형 입력 트랜지스터 사이의 노드로부터 흐르게 함으로써 제어된다. 이 전류의 가변 부분에 의존하는 실질적으로 모든 입력(예컨대 누설 전류와 같이 비교적 작은 전류를 제외하고는) 및 바람직하게는 모든 전류가 입력 트랜지스터의 주전류 채널을 사용해서, 따라서 고 임피던스 전류 소스를 가지고 효율적으로 노드로부터 흐른다.

입력 트랜지스터를 지나는 전류가 입력 트랜지스터의 내부 피드백 특성(얼리 효과(early effect)와 같은)을 통해서가 아닌 입력 전압에 따라 달라지는 방식에 영향을 미치게 되는, 제어 트랜지스터를 지나는 피드백 루프를 거치지 않고서, 입력 트랜지스터를 흐르는 전류가 증폭기의 입력단으로부터 직접 제어된다. 이런식으로, 증폭기의 속도는 절충되지(compromise) 않는다. 입력 트랜지스터를 지나는 전류가 물론 푸시-풀 스테이지의 출력단으로부터 증폭기의 입력단으로의 피드백 루프에 의해, 나아가 입력 전압에 의해 제어될 수도 있다는 점에 주목해야 한다. 따라서, 입력 트랜지스터를 지나는 전류는 제어 트랜지스터를 지나는 전류에 따라 달라지지만, 이는 외부 입력 신호를 제공하는 입력단이 제어 트랜지스터를 지나는 피드백 루프를 포함하지 않는 입력 트랜지스에 연결된다는 사실 때문에 악영향을 받지는 않고, 그 결과 제어 트랜지스터는 입력 트랜지스터를 지나는 전류와 입력 전압 사이의 직접적인 관계, 즉 전류의 전압 의존도에 영향을 미치지 않는다.

따라서, 제어 트랜지스터를 지나는 전류를 크게 하도록 입력 트랜지스터를 지나는 전류를 높이거나, 반대로 입력 트랜지스터를 지나는 전류를 작게 해서 n형 출력 트랜지스터를 지나는 전류를 증가시킴으로써, 제어 트랜지스터와 n형 출력 트랜지스터 중 임의의 하나를 지나는 전류가 매우 커질 수 있으며, 동시에 이들 트랜지스터 중 다른 하나를 지나는 전류를 매우 작게 한다. 이 전류 상승은 이 상승된 전류가 흐르는 트랜지스터(제어 트랜지스터 혹은 n형 출력 트랜지스터)의 정지 전류에 의해 제한되지는 않고, 피드백 루프에 의해 속도가 저하되지 않는다.

여기서 사용되는 용어 "트랜지스터"는 트랜지스터 기능을 가진 반도체 기판의 영역을 가리키는 것으로 이해될 수 있으며, 병렬로 주전류 채널을 제공하면서 각각 트랜지스터 기능을 갖는, 단일 인접 영역이 될 수도 있고 혹은 다수의 분산 영역의 조합이 될 수도 있다.

일 실시예에서, 드라이버 회로는, 각각 본 발명에 따라 상호 접속된 입력 트랜지스터, 제어 트랜지스터 및 풀 트랜지스터를 가지고 있는 2개의 기능적으로 동일한 브랜치를 가지며, 여기서, 이 2브랜치의 입력 트랜지스터의 주전류 채널은 바람직하게는 전류 소스와 같은 고임피던스 회로를 통해서 공통으로 공급 접속부에 연결된다. 따라서, 정지 상태가 구현되는 각각의 브랜치의 입력 트랜지스터의 입력 전압은 입력 전압의 차분에 따라서만 달라지고, 회로의 내부 특성에 따라서는 달라지지 않는다.

또한, 2개의 브랜치의 풀 트랜지스터 및 제어 트랜지스터의 주전류 채널은, 적어도 이들이 전류 미러의 입력단에 접속되어 있는 한 교차 접속되는 것이 바람직하다. 따라서, 더 큰 푸시 전류의 변화가 가능하다. 바람직하게는, 2개의 브랜치 모두의 풀 트랜지스터 및 제어 트랜지스터는 상호 접속된다. 따라서 최소한 전류가 손실된다.

본 발명에 따른 이미지 디스플레이 장치 및 회로의 이러한 유익한 목적 및 측면이 이하 도면을 사용해서 더 상세하게 설명될 것이다.

도 1은 본 발명에 따른 이미지 디스플레이 장치를 도시하는 도면,

도 2는 본 발명에 따른 다른 이미지 디스플레이 장치를 도시하는 도면.

도 1은 드라이버 회로(10) 및 CRT인, 디스플레이 스크린 디바이스(12)를 구비한 이미지 디스플레이 장치를 도시하고 있다. 드라이버 회로(10)는 구동 스테이지(14), 전치 증폭기(16) 및 피드백 회로(18)를 포함한다. 드라이버 회로(10)의 입력단(19)은 구동 스테이지(14)의 입력단에 연결된 출력단을 가진 전치 증폭기(16)의 입력단에 연결된다. 구동 스테이지(14)의 출력단은 이미지 디스플레이 디바이스(12)의 제어 전극에 연결되고, 피드백 회로(18)를 통해서 전치 증폭기의 다른 입력단에 입력된다. 구동 스테이지(14)는 npn 입력 트랜지스터(T1), npn 제어 트랜지스터(T2), npn 풀 트랜지스터(T3) 및 pnp 미러 입력 트랜지스터(T4) 및 pnp 미러 출력 트랜지스터(T5)를 구비한, 전류 미러(T4, T5)를 포함한다. 구동 스테이지(14)의 입력단(140)은 입력 트랜지스터(T1)의 제어 전극에 연결된다. 입력 트랜지스터(T1)의 주전류 채널은 제 1 전력 공급부(Vee)와 노드(142) 사이에 접속된다. 제어 트랜지스터(T2)의 주전류 채널은 노드(142) 및 전류 미러(T4, T5)의 입력단(144) 사이에 연결된다. 제어 트랜지스터(T2)의 제어 전극은 전압 소스(148)에 연결된다. 풀 트랜지스터(T3)의 제어 전극은 노드(142)에 연결되고, 주전류 채널은 제 1 전력 공급부(Vee)와 구동 스테이지의 출력단(146) 사이에 연결된다. 전류 미러의 입력 트랜지스터(T4)는 전류 미러의 입력단(144)과 제 2 전력 공급 접속부(Vcc) 사이에 다이오드(주전류 채널로의 제어 전극)로서 연결된다. 전류 미러의 출력 트랜지스터(T5)는 전류 미러의 입력단(144)에 연결된 제어 전극을 가지고 있고, 그 주전류 채널은 제 2 전력 공급 접속부(Vcc)와 구동 스테이지(14)의 출력단 사이에 연결된다.

동작시에, 드라이버 회로(10)는 입력단(19)에서 입력 신호(예컨대, 비디오 신호)를 수신하고, 이미지 디스플레이 디바이스(12)의 제어 전극(예컨대, 캐소드)을 구동한다. 도시된 바와 같이 드라이버 회로가 캐소드를 직접 구동할 수도 있지만, 본 발명의 범주를 벗어남 없이 상보형 에미터 폴로워 스테이지(또는 소스 폴로워 스테이지)와 같은 하나 이상의 버퍼 스테이지가 드라이버와 이미지 디스플레이 디바이스(12)의 제어 전극 사이에 추가될 수 있다. 피드백 회로(18)는 잘 정의된 이득 및 실질적으로 선형인 동작을 보장한다.

구동 스테이지(14)는 신호를 증폭시켜서 이미지 디스플레이 디바이스(12)를 제어하는 데 필요한 전압 스윙을 생성한다. 전형적인 이미지 디스플레이 디바이스에서, 이를 구현하는 데 필요한 전력 공급 전압 차(Vcc-Vee)는 100볼트 이상이고, 10-20Mhz까지의 주파수 성분이 증폭된다. 이미지 디스플레이 디바이스(12)에 의해 형성된 부하는 전형적으로 10pF 정도의 용량성 성분을 갖고 있으며, 이는 큰 전압 스윙의 측면에서 상당한 전력 손실을 포함하는 10-100mA의 출력 전류가 필요하다는 것을 의미한다.

광대역 이득을 보장하기 위해서, 이득은 바람직하게는, 구동 스테이지의 n형 트랜지스터(T1, T2, T3)에 의해 제공되며, 전류 미러(T4, T5)에 의해서는 제공되지 않는다. 이는 pnp형 트랜지스터가 npn형 트랜지스터보다 낮은 컷 오프 주파수를 발생시키기 때문이다. 전류 미러(T4, T5)는 바람직하게는 약 1의 이득을 갖는다.

npn 트랜지스터(T1, T2, T3)는 다음과 같은 이득을 제공한다. 전압 소스는 트랜지스터를 도전성으로 만드는 데 필요한 베이스 에미터 접합 전압의 거의 2배 정도인 전압을 공급하며, 예컨대 실리콘 트랜지스터의 경우에, 1.2-1.4 볼트이다. 제어 트랜지스터(T2)와 풀 트랜지스터(T3)의 베이스 에미터 전압의 합은 전압 소스(148)에 의해 제공되는 전압(V)과 같다.

V=Vbe2+Vbe3

이들 트랜지스터를 지나는 전류(I2, I3)는 베이스 이미터 전압에 대해 기하급수적으로 달라진다.

I2=I0exp(Vbe2/V0)이고, I3=I0exp(Vbe3/V0)

여기서 "exp"는 지수 함수(e의 전력)이고, V0=kT/q이고, k는 볼쯔만 상수이고, T는 절대 온도이고, q는 전하량이다. I0는 반도체 특성에 따라 달라지며, 에미터의 크기에 거의 비례하는 전류 팩터이다. 결과적으로,

I2*I3=V에 의해 결정되는 상수

입력 트랜지스터(T1)는 그 제어 전극에서의 제어 전압(Vin)에 의존하여 노드(142)로부터 전류(I1)를 흐르게 하는데, 이 제어 전압(Vin)은 전치 증폭기(16)에 의해 직접 유도된다. 전류(I1)는 실질적으로 제어 트랜지스터(T2)의 주전류 채널을 지난다(베이스 전류 등은 무시). 결과적으로

I2=I1이고, I3=C/I1

이다.

전류(I2)는 전류 미러(T4, T5)의 입력단에 공급되고, 따라서 푸시 트랜지스터(T5)를 지나서 출력단(146)에 공급되는 전류를 결정한다. 전류(I3)는 풀 트랜지스터를 지나서 출력단으로 흐르는 전류이다. 회로의 정지 전류(Iq)는 푸시 트랜지스터(T5) 및 풀 트랜지스터(T3)에 동일한 전류가 흐를 때의 전류이다(결과적으로 출력단(146)에는 네트 전류가 흐르지 않는다). 정지 전류는 C의 제곱근이다. 정지 전류는 특정 전압(Vq)이 입력 트랜지스터(T1)의 제어 전극에 인가되면 발생한다. T1, T2, T3가 모두 동일하면, Vq는 전압(V)의 반이다.

풀 전류(I3) 및 푸시 전류(I2)는 모두 Vin의 제곱에 비례한다.

I2=Iq exp((Vin-Vq)/V0)

I3=Iq exp(-(Vin-Vq)/V0)

Vin을 Vq 이상으로 증가시킴으로써, 푸시 트랜지스터(T5)를 통해서 출력단에 흐르는 전류의 무한 증가가 구현될 수 있다(원리적으로). 동시에, 풀 트랜지스터(T3)를 지나는 전류(I3)는 0에 가깝게 증가된다. 반대로, Vin을 낮춤으로써 풀 트랜지스터를 지나는 전류(I3)=C/I1가 원리적으로는 무한정 상승될 수 있으며, 동시에 풀 트랜지스터(T5)를 지나는 전류가 0에 가깝게 증가된다. 전압 소스(148)의 전압에 따라 달라지는 Vq의 값이 중요한 것이 아니라는 것을 이해할 것이다. 이는 단지 정지 레벨을 정의하는 역할을 한다. 물론, 그 동작은 Vin에 선형적으로 의존하는 것은 아니지만, 선형 동작이 요구되면, 피드백 회로(18)가 선형 동작을 보장하는 데 사용될 수 있고, 혹은 로그 알고리즘(I/O) 의존성을 사용하는 전처리 회로가 사용되어서 Vin이, 출력 스테이지의 네트 출력 전류가 입력 신호에 선형적으로 의존하게 한다. 물론 선형 동작이 요구되지 않으면, 이러한 회로는 필요없다.

따라서, 도 1의 구동 스테이지(14)는 클래스 AB 동작 즉, 정지 전류가 최대 가능 출력 전류보다 더 낮은 동작을 구현한다. 위의 식에서 알 수 있는 바와 같 이, npn 트랜지스터(T1, T2, T3)가 같고, pnp 전류 미러(T4, T5)가 통합 이득을 갖고 있는 경우, Vin=Vq이면, 즉 Vi=V/2이면 정지 상태(네트 전류가 출력단(146)에 흐르지 않는)가 발생한다. 일부 애플리케이션에서, 불행하게도 정지 상태가 발생하는 Vin의 전압 레벨이 회로의 내부 특성이다.

도 2는 본 발명에 따른 클래스 A/B 출력 스테이지가 서로 다른 입력을 가지고 구현되는 구동 스테이지를 도시한다. 위에서 이미 설명된 트랜지스터(T1, T2, T3)의 회로(20)를 제외하면, 이 드라이버 스테이지는 입력 트랜지스터(T1A), 제어 트랜지스터(T2A) 및 풀 트랜지스터(T3A)를 가진 이 회로(20)의 대칭의 반대측(22)을 포함한다. 회로(20) 및 반대측(22)은 다음과 같이 연결된 2개의 브랜치(20, 22)를 형성한다. 입력 트랜지스터(T1) 및 반대측(T1A)의 에미터가 공통 전류 소스(24)를 통해서 추가 전력 공급 단자(도시 생략)에 연결되어서, 이들 트랜지스터(T1, T1A)의 주전류 채널을 지나는 전류의 합을 실질적으로 일정하게 유지시킨다. T3, T3A의 에미터가 함께 연결되지만, 이들 에미터 전류의 합은 일정하게 유지되지 않는다. 회로(20) 및 그 반대측(22)에서 트랜지스터(T3, T3A)의 컬렉터는 대칭의 반대측(22) 및 회로(20) 각각의 트랜지스터(T2, T2A)의 컬렉터에 교차 연결된다.

동작시에, 서로 다른 입력 전압이 전류 소스로부터의 전류의 입력 트랜지스터(T1, T1A)에 대한 분배를 제어한다.

IT1=Is/(1+exp(-(V1-V2)/Vo))

IT1A=Is-I1

(Is는 전류 소스(24)로부터의 전류이고, V1, V2는 입력단의 전압이다). 입력 트랜지스터(T1, TA1) 중 하나의 전류가 부족하면, 이는 그것이 부착된 풀 트랜지스터(T3, T3A)의 주전류 채널을 지나는 전류를 크게 한다.

IT3=C/IT1

=(1+exp(-(V1-V2)/Vo))*C/Is

V1과 V2 사이의 차가 각각 양 또는 음으로 매우 커지면, 브랜치(20, 22) 중 하나에는 풀 트랜지스터를 지나는 큰 전류가 대칭적으로 발생한다. 제어 트랜지스터(T2, T2A)의 컬렉터와 풀 트랜지스터(T3, T3A)의 컬렉터가 교차 연결되어 있기 때문에 출력 전류는

Ioutput2=Is/(1+exp(+(V1-V2)/Vo))+(1+exp(-(V1-V2)/Vo))*C/Is

이다.

다른 출력 전류는 동일한 방식으로 V1-V2에 의존하지만, V1 및 V2의 위치는 변화된다. V2-V1을 증가시킴으로써 출력 전류가, 원리적으로 출력 전류의 무한대의 (제곱) 증가가 구현될 수 있고, 이 출력 전류가 정지 전류(브랜치(20, 22) 모두에 동일한 전류가 흐를 때, 이들 브랜치를 지나는 전류)에 의해 한정되지 않는다는, 바람직한 클래스 A/B 출력 스테이지의 특성을 갖는다는 것이 다시 이해될 것이 다. 출력 전류의 정지 상태는 V1=V2일 때 획득된다. 원하는 입력 전압은 회로의 트랜지스터의 내부 특성에 의존하지 않는다.

이러한 효과를 구현하기 위해서, 전류 소스(24)가 사용되어서 입력 트랜지스터(T1, T1A) 사이의 전류 분배가 V1과 V2의 공통 모드 전압에 분명하게 의존하지 않는 것을 보장한다는 것을 이해할 것이다. 즉, 전류원(24)의 높은 임피던스는 회로에는 중요하고, 전류 소스(24)로부터의 전류의 정확한 값 혹은 그 일정성(constancy)에는 중요하지 않다. 유사하게, 교차 연결된 제어 트랜지스터(T2A, T2) 및 풀 트랜지스터(T3, T3A)가 도시되어 있지만, 교차 연결이 필수적인 것은 아니라는 것을 이해할 것이다. 예컨대, 제어 트랜지스터(T2, T2A)는 전력 공급부(Vcc)에 연결되어야 한다. 이 솔루션은 도시된 회로보다 낮은 전력 효율을 갖고 있지만, 클래스 A/B 스테이지의 기능을 제공한다.

본 발명에 따른 회로가 바이폴라 트랜지스터의 측면에서 설명되었지만, MOS(IGFET) 트랜지스터, 일반적으로는 FET 또는 바이폴라 트랜지스터와 FET의 조합을 가지고도 클래스 A/B 동작이 구현될 수 있다는 것을 이해할 것이다. 물론, 이 경우 위에서 설명된 식은 더 이상 적용할 수 없지만, 네트 출력 전류가 정지 전류에 의해 제한받는 일 없이 어느 방향으로도 증가할 수 있다는 원리는 그대로 적용할 수 있다는 것을 의미한다. 이 경우, 따라서 전압 소스(148)에 인가되는 전압이 변경될 수 있다. 그러나, 바이폴라 트랜지스터를 구비한 구동 스테이지가 가장 강한 출력 전류를 허용하기 때문에 선호된다.

유사하게, 회로의 모든 트랜지스터가 동일한 크기를 가지거나, 다수의 트랜 지스터가 병렬로 사용되어서 하나의 트랜지스터의 기능을 구현하는 경우에도 동일한 효과가 구현될 수 있다는 것을 이해할 것이다. 또한, 본 발명을 벗어남없이, 예컨대 다양한 트랜지스터의 컬렉터와 직렬로 주전류 채널을 가진 트랜지스터가 회로에 추가될 수 있다는 것을 이해할 것이다. 이는 메인 트랜지스터 전류의 컬렉터 전압에 대한 의존도의 효과를 감소시키기 위해 행해진다. 이러한 트랜지스터는, 제어 트랜지스터(T2, T2A) 및 풀 트랜지스터(T3, T3A)의 주전류 채널을 지나는 전류들 사이의 비를 교란시키는(disturb) 제어 트랜지스터(T2, T2A)의 주전류 채널로부터의 전류가 흐름으로써, 입력 트랜지스터(T1) 또는 트랜지스터(T1, T1A)가 그 입력단의 제어 전압이 정지 전류에 의해 제한되지 않는 푸시 및 풀 출력 전류 모두를 증가시킬 수 있도록 배열되어 있는 한, 본 발명에 영향을 미치지 않는다.

결과적으로, 넓은 대역폭으로 디스플레이 스크린 디바이스(12:예컨대, CRT)를 제어하는데 필요한 높은 공급 전압을 사용해서 동작될 수 있어서, 손실되는 전역을 최소화하는 구동 스테이지가 구현되며, 이는 집적 회로 내의 회로를 통합하는 데 필요하다.

위에 설명된 실시예는 본 발명을 설명하는 것으로 한정하는 것이 아니며, 당업자는 첨부된 청구항의 범주를 벗어남없이 많은 다른 실시예를 설계할 수 있을 것이다. 예컨대, 청구항은 모든 n형 트랜지스터가 p형 트랜지스터로 대치되고, 모든 p형 트랜지스터 및 전류 미러가 n형 트랜지스터 및 전류 미러로 각각 대체되는 조건도 커버한다. 청구항에서, 괄호 안의 참조 번호는 청구항을 한정하는 것이 아니다. 용어 "포함한다"는 여기에 열거되지 않은 소자 또는 단계의 존재를 배제하지 않는다. 또한 특허 청구 범위에서 용어 "하나의"는 그러한 구성 요소가 복수개 존재할 가능성을 배제하지 않는다. 특정 특성이 서로 다른 종속항에서 인용된다고 해서, 이들 특성의 조합이 유익하게 사용될 수 없다는 것을 나타내는 것은 아니다.

Claims

이미지 디스플레이 장치로서,

구동 입력단을 갖는 디스플레이 스크린 디바이스와,

상기 구동 입력단에 연결된 출력단을 갖는 푸시-풀 스테이지(push-pull stage)를 포함하는 드라이버 회로를 포함하되,

상기 드라이버 회로는,

상기 구동 입력단에 연결된 주전류 채널을 갖는 n형 풀 트랜지스터(pull transistor)와,

노드를 통해서 상기 풀 트랜지스터의 제어 전극에 연결된 주전류 채널 단자를 구비한 n형 제어 트랜지스터와,

상기 제어 트랜지스터의 제어 전극-주전류 채널 단자와, 상기 풀 트랜지스터의 제어 전극-주전류 채널 단자로 이루어지는 직렬 접속을 통해 사전결정된 전압을 인가하는 전압 소스와,

상기 푸시-풀 스테이지에서 푸시 트랜지스터로서의 역할을 하는 출력 트랜지스터 및 상기 제어 트랜지스터의 상기 주전류 채널에 의한 공급을 수신하는 입력단을 구비한 p형 전류 미러와,

상기 노드에 연결된 컬렉터 또는 드레인 전극을 구비한 공통 에미터 또는 공통 소스 구조 내의 n형 입력 트랜지스터를 포함하되,

상기 입력 트랜지스터는 상기 드라이버 회로의 입력단에 연결된 제어 전극을 구비하며, 상기 제어 트랜지스터로부터의 전류의 가변 부분의 전부를 실질적으로 인출하도록 구성되고,

상기 장치의 외부 입력단은 상기 제어 트랜지스터를 통과하는 상기 주전류 채널을 포함하지 않는 상기 입력 트랜지스터의 상기 제어 전극에 연결되는

이미지 디스플레이 장치.
제 1 항에 있어서,

상기 드라이버 회로는 제 1 브랜치 및 제 2 브랜치를 포함하되,

상기 제 1 브랜치는 상기 풀 트랜지스터, 상기 제어 트랜지스터 및 상기 입력 트랜지스터를 포함하고,

상기 제 2 브랜치는 상기 제 1 브랜치의 상기 풀 트랜지스터, 상기 제어 트랜지스터 및 상기 입력 트랜지스터처럼 상호접속된 추가 풀 트랜지스터, 추가 제어 트랜지스터 및 추가 입력 트랜지스터를 포함하며,

상기 드라이버 회로는 상기 입력 트랜지스터 및 상기 추가 입력 트랜지스터의 상기 주전류 채널을 공급 전압에 공통으로 접속시키는 전류 소스를 포함하는

이미지 디스플레이 장치.
제 2 항에 있어서,

상기 제 2 브랜치의 상기 추가 풀 트랜지스터의 상기 주전류 채널은 상기 제 1 브랜치의 상기 제어 트랜지스터의 상기 주전류 채널과 병렬로 상기 전류 미러의 상기 입력단에 연결되는

이미지 디스플레이 장치.
제 2 항에 있어서,

상기 제 2 브랜치의 상기 추가 제어 트랜지스터의 상기 주전류 채널은 상기 제 1 브랜치의 상기 풀 트랜지스터의 상기 주전류 채널과 병렬로 상기 구동 입력단에 연결되는

이미지 디스플레이 장치.
출력 컨택트 및 상기 출력 컨택트에 연결된 출력단을 갖는 푸시-풀 스테이지를 구비한 집적 회로로서,

상기 출력단에 연결된 주전류 채널을 갖는 n형 풀 트랜지스터와,

노드를 통해서 상기 풀 트랜지스터의 제어 전극에 연결된 주전류 채널 단자를 구비한 n형 제어 트랜지스터와,

상기 제어 트랜지스터의 제어 전극-주전류 채널 단자와, 상기 풀 트랜지스터의 제어 전극-주전류 채널 단자로 이루어지는 직렬 접속을 통해 사전결정된 전압을 인가하는 전압 소스와,

상기 제어 트랜지스터의 상기 주전류 채널에 의한 공급을 수신하는 입력단 및 상기 푸시-풀 스테이지의 푸시 트랜지스터로서의 역할을 하는 출력 트랜지스터를 구비한 p형 전류 미러와,

상기 노드에 연결된 컬렉터 또는 드레인 전극을 구비한 공통 에미터 또는 공통 소스 구성 내의 n형 입력 트랜지스터를 포함하되,

상기 입력 트랜지스터는 상기 집적 회로의 입력단에 연결된 제어 전극을 구비하고 상기 제어 트랜지스터를 통과하는 전류의 가변 부분의 전부를 실질적으로 제어하도록 구성되며,

상기 집적 회로의 외부 입력단은 상기 제어 트랜지스터를 통과하는 상기 주전류 채널을 포함하지 않는 상기 입력 트랜지스터의 상기 제어 전극에 연결되는

집적 회로.
제 5 항에 있어서,

제 1 브랜치 및 제 2 브랜치를 포함하되,

상기 제 1 브랜치는 상기 풀 트랜지스터, 상기 제어 트랜지스터 및 상기 입력 트랜지스터를 포함하고,

상기 제 2 브랜치는 상기 제 1 브랜치의 상기 풀 트랜지스터, 상기 제어 트랜지스터 및 상기 입력 트랜지스터처럼 상호접속된 추가 풀 트랜지스터, 추가 제어 트랜지스터 및 추가 입력 트랜지스터를 포함하며,

상기 집적 회로는 상기 입력 트랜지스터 및 상기 추가 입력 트랜지스터의 상기 주전류 채널을 공급 전압에 공통으로 접속시키는 전류 소스를 포함하는

집적 회로.
제 6 항에 있어서,

상기 제 2 브랜치의 상기 추가 풀 트랜지스터의 상기 주전류 채널은 상기 제 1 브랜치의 상기 제어 트랜지스터의 상기 주전류 채널과 병렬로 상기 전류 미러의 상기 입력단에 연결되는

집적 회로.
푸시-풀 스테이지를 포함하는 드라이버 회로로서,

상기 푸시-풀 스테이지는,

출력단과,

상기 출력단에 연결된 주전류 채널을 구비한 제 1 도전형의 풀 트랜지스터와,

노드를 통해서 상기 풀 트랜지스터의 제어 전극에 연결된 주전류 채널 단자를 구비한 상기 제 1 도전형의 제어 트랜지스터와,

상기 제어 트랜지스터의 제어 전극-주전류 채널 단자와, 상기 풀 트랜지스터의 제어 전극-주전류 채널 단자로 이루어지는 직렬 접속을 통해 사전결정된 전압을 인가하는 전압 소스와,

상기 제어 트랜지스터의 상기 주전류 채널에 의한 공급을 수신하는 입력단 및 상기 푸시-풀 스테이지에서 푸시 트랜지스터로서의 역할을 하는 출력 트랜지스터를 구비한, 상기 제 1 도전형과는 반대인 제 2 도전형의 전류 미러와,

상기 노드에 연결된 컬렉터 또는 드레인 전극을 구비한 공통 에미터 또는 공통 소스 구성 내의 n형 입력 트랜지스터를 포함하되,

상기 입력 트랜지스터는 상기 드라이버 회로의 입력단에 연결된 제어 전극을 구비하고 상기 제어 트랜지스터를 통과하는 전류의 가변 부분의 전부를 실질적으로 제어하도록 구성되며,

상기 드라이버 회로의 외부 입력단은 상기 제어 트랜지스터를 통과하는 상기 주전류 채널을 포함하지 않는 상기 입력 트랜지스터의 상기 제어 전극에 연결되는

드라이버 회로.
제 8 항에 있어서,

제 1 브랜치 및 제 2 브랜치를 포함하되,

상기 제 1 브랜치는 상기 풀 트랜지스터, 상기 제어 트랜지스터 및 상기 입력 트랜지스터를 포함하고,

상기 제 2 브랜치는 상기 제 1 브랜치의 상기 풀 트랜지스터, 상기 제어 트랜지스터 및 상기 입력 트랜지스터처럼 상호접속된 추가 풀 트랜지스터, 추가 제어 트랜지스터 및 추가 입력 트랜지스터를 포함하며,

상기 드라이버 회로는 상기 입력 트랜지스터 및 상기 추가 입력 트랜지스터의 상기 주전류 채널을 공급 전압에 공통으로 접속시키는 전류 소스를 포함하는

드라이버 회로.