KR100917065B1 - 열적 향상을 위하여 집적화된 금속 부품을 구비하는 반도체패키지 - Google Patents

열적 향상을 위하여 집적화된 금속 부품을 구비하는 반도체패키지 Download PDF

Info

Publication number
KR100917065B1
KR100917065B1 KR1020067026546A KR20067026546A KR100917065B1 KR 100917065 B1 KR100917065 B1 KR 100917065B1 KR 1020067026546 A KR1020067026546 A KR 1020067026546A KR 20067026546 A KR20067026546 A KR 20067026546A KR 100917065 B1 KR100917065 B1 KR 100917065B1
Authority
KR
South Korea
Prior art keywords
heat sink
chip
leadframe
lead frame
pad
Prior art date
Application number
KR1020067026546A
Other languages
English (en)
Other versions
KR20070027588A (ko
Inventor
안토니 엘. 코일
윌리암 디. 보이드
크리스 하가
레랜드 에스. 스완슨
Original Assignee
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 텍사스 인스트루먼츠 인코포레이티드 filed Critical 텍사스 인스트루먼츠 인코포레이티드
Publication of KR20070027588A publication Critical patent/KR20070027588A/ko
Application granted granted Critical
Publication of KR100917065B1 publication Critical patent/KR100917065B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명의 반도체 장치는 방열판(110)의 중심부(110a) 아래의 리드프레임(103) 상에 탑재된 칩(101)을 포함한다. 방열판(110)은 중심부(110a)로부터 리드프레임(103)의 글루브(106)로 외부 및 아래를 향하여 연장하는 위치 지정 부재(110b)를 포함한다. 인캡슐레이션 재료(120)는 칩(101)과 방열판(110) 사이의 빈 공간을 충진한다. 글루브(106) 내에 받아들여진 스트랩(105)은 삽입된 인캡슐레이션 재료(120)의 압력에 대하여 부재(110b)의 팁(111)을 유지한다.
방열판, 리드프레임, 글루브

Description

열적 향상을 위하여 집적화된 금속 부품을 구비하는 반도체 패키지{SEMICONDUCTOR PACKAGE HAVING INTEGRATED METAL PARTS FOR THERMAL ENHANCEMENT}
본 발명은 전반적으로 전자 시스템 및 반도체 디바이스에 관한 것으로, 특히 집적화된 금속 칩 지지부 및 방열판을 구비하는 열적으로 향상된 반도체 디바이스에 관한 것이다.
본 발명은 "Thermally Enhanced Semiconductor Chip having Integrated Bonds Over Active Circuits"라는 명칭의 미국 특허 제6,597,065호에 기재된 것과 유사한 주제를 다룬다.
액티브 컴포넌트에 의해서 발생되는 열을 제거하는 것은 집적 회로 기술에서 가장 기본적인 과제에 속한다. 컴포넌트 피쳐 크기의 축소 및 디바이스 집적화의 밀도의 증가가 결합하여 전력 및 열적 에너지 발생의 밀도를 증가시킨다. 그러나, 액티브 컴포넌트의 낮은 동작 온도 및 높은 스피드를 유지하기 위하여, 이러한 열은 계속해서 외부 히트 싱크(heat sink)로 소산되고 제거되어야 한다. 이러한 노력은 에너지 밀도가 증가함에 따라 점점 더 어려워진다.
금속 리드를 가지는 디바이스에 이용되는 열 제거에 대한 한가지 공지된 접 근방식은 액티브 표면에서 패시브 표면으로의 반도체 칩의 두께를 통한 열 전달에 촛점을 맞춘다. 패시브 표면은 금속 리드프레임의 칩 탑재 패드에 부착되어, 열 에너지가 금속 리드프레임의 칩 탑재 패드로 흐를 수 있다. 전형적인 폴리머 부착 재료의 층은 열적 장벽을 나타낸다. 올바르게 형성되면, 리드프레임은 외부 히트 싱크로의 방열판으로서 동작할 수 있다. 많은 반도체 패키지 설계에서, 이것은 일부가 플라스틱 디바이스 인캡슐레이션(plastic device encapsulation)으로부터 돌출하도록 형성된 리드프레임을 암시한다. 따라서, 이것은 외부 히트 싱크에 직접 부착될 수 있다. 그러한 예가, "Downset Exposed Die Mount Pad Leadframe and Package"라는 명칭의 미국 특허 제5,594,234호 및 "Bending and Forming Method of Fabricating Exposed Leadframes for Semiconductor Devices"라는 발명의 명칭의 미국 특허 제6,072,230호에 기술되어 있다.
리드프레임없는 볼-그리드 어레이 장치에서 이용되는 다른 공지된 접근방식은 전기적 접속으로부터 반도체 칩의 액티브 표면에 근접한 거리에 배치된 방열판을 이용한다. 이러한 접근방식에서, 열은 먼저 몰딩 재료(전형적으로 무기 입자로 충진된 에폭시 및 통상적인 열 전도체)의 육안으로 보이는 두께를 통해서, 그 후에 금속 방열판으로 확산되어야 한다. 종종, 방열판은 몰딩된 패키지의 표면 상에 존재한다. 다른 디바이스에서는 "Semiconductor Package having an Exposed Heat Spreader"라는 명칭의 미국 특허 제6,552,428호에 기재된 바와 같이, 몰딩된 패키지 내에 내장된다.
(영역 소비 및 디바이스 높이 모두에 관련하여)작은 아웃라인을 가지는 리드 리스(leadless) 디바이스에 대하여, 이러한 열적 접근 방식의 적용은, 특히 트랜스퍼 몰딩 또는 인젝션 몰딩 방법을 이용하는 인캡슐레이션 프로세스 동안의 견실성에 대한 요구에 의해서 악화된다. 이러한 열적 개선은 전체 반도체 디바이스 패키지 비용 감소를 원하는 시장의 요구와 일치하도록 비용이 저렴해야 한다.
따라서, 저비용의, 열적으로 향상되고 전기적으로 높은 성능을 가지는 리드리스 구조에 대한 요구가 존재한다. 추가적으로, 상이한 반도체 제품군 및 넓은 범위의 설계 및 조립 변경에 대하여도 이용될 수 있는 유연한 기초 물리학 및 설계 개념에 기초하는 범용 반도체 패키지 구조에 대한 요구가 존재한다. 이것은 고열 및 전기적 성능 요구 조건을 충족하여야할 뿐만 아니라, 향상된 프로세스 수율 및 디바이스 신뢰성의 목표에 대한 개선을 이루어야 한다. 본 발명은 이들 요구들을 처리하고, 특히 SON, SOIC, SOP 및 PDIP 집적 회로군에 이용가능한 향상된 집적 회로의 열적 성능을 제공한다.
본 발명의 일 실시예는 제1 표면 및 제2 표면을 가지는 금속 리드프레임을 포함하는 반도체 디바이스이다. 리드프레임은 칩 패드 및 다수의 세그먼트를 포함한다. 칩 패드는 다수의 스트랩에 의해서 유지되며, 각각의 스트랩은 글루브이다. 칩이 칩 패드 상에 탑재되며, 세그먼트에 전기적으로 접속된다. 방열판은 리드프레임의 제1 표면상에 위치한다. 방열판은 그 중심부를 칩 접속 위에 배치시키며, 중심부의 에지로부터 외부를 향하여 연장하는 위치 지정 부재를 가져서, 그들이 스트랩의 글루브 내에 놓이도록 한다. 인캡슐레이션 재료는 칩, 전기적 접속 및 방열판 위치 지정 부재를 둘러싸며, 방열판과 칩 사이의 공간을 충진하고, 제2 리드프레임 표면과 중심 방열판 부분을 노출시킨 채로 둔다. 리드프레임과 방열판 모두에 대한 기본 금속(base metal)은 바람직하게 구리이다. 프레임과 방열판의 바람직한 두께 범위는 약 300㎛에서 150㎛ 사이이다. 칩 패드 스트립 내의 글루브의 깊이는 바람직하게 리드프레임 두께의 약 1/2이다. 바람직하게, 방열판은 금속 칩 패드와 함께 칩을 둘러싸는, 거의 닫혀진 열전도성 쉘에 근사하도록 3차원 돔 유사 형태를 가진다. 더욱이, 방열판은 바람직하게 형성된 적어도 하나의 글루브를 가져서, 인캡슐레이션 재료에의 부착을 향상시킨다.
본 발명의 다른 실시예에서, 히트 싱크는 중심 방열판 부분과 접촉한다. 본 발명의 또 다른 실시예에서, 다른 히트 싱크가 리드프레임의 제2 표면과 접촉한다.
고온 IC부로부터 히트 싱크(외부)로 열유량(heat flux)을 소산시키기 위하여 가파른 온도 기울기의 짧은 경로를 생성하도록 반도체 패키지에 대하여 저비용의 설계 및 구조 옵션을 제공하는 것은 본 발명의 기술적인 장점이다.
본 발명의 실시가 설치된 장치 기반을 이용하여 획득될 수 있어, 새로운 제조 머신의 투자가 필요치 않다는 점은 다른 장점이다.
본 발명의 목적과 본 발명에 의해서 나타나는 기술적인 진보는, 본 발명의 바람직한 실시예에 대한 아래의 상세한 설명을 첨부된 도면 및 첨부된 청구의 범위에 기술된 특징과 결합하여 고려함으로써 명확해 질 것이다.
도 1은 도 2의 A-A'라인을 따라 취해진 단면부를 포함하는, 본 발명의 일 실 시예를 도시하는 패키징된 반도체 디바이스의 도식적인 단면도.
도 2는 도 1에 도시된 반도체 디바이스의 도식적인 평면도.
도 3은 본 발명의 다른 실시예를 도시하는 도 1과 유사한 도면.
도 1은 전체적으로 도면부호 100으로 지시된, 본 발명의 일 실시예를 도시하는 패키징된 반도체 디바이스를 도시한다. 칩(101)은 접착 칩 부착 재료(102)에 의해서 금속 리드프레임(103)의 제1 표면(103a)상에 탑재된다. 부착 접착제(102)는 열적으로 도전성이며, 바람직하게 은 충진 에폭시이다. 칩(101)의 반도체 재료는 바람직하게 실리콘이다. 이와 달리, 칩(101)은 실리콘 게르마늄, 갈륨 비소 또는 디바이스 제조에 이용되는 임의의 다른 반도체 재료를 포함할 수 있을 것이다.
칩(101)은 집적 회로, 이산 트랜지스터 및 다이오드와 같은 컴포넌트를 포함하는 액티브 표면(101a)과, 캐패시터와 저항기를 포함하는 패시브 부품을 가진다. 디바이스 동작 동안에, 액티브 표면(101a)은 바람직한 동작 온도를 유지하고, 액티브 컴포넌트의 과열을 방지하기 위하여 전달되어야 하는 열적 에너지/열을 발생시킨다.
열 에너지를 제거하는 가장 효율적인 방법은 도전에 의하는 것이다. 그보다 덜 효율적이나, 그럼에도 불구하고 환영받는 메커니즘은 대류 및 방사에 의한 열 전달을 포함한다. 양적인 관점에서, 열 도전에 의한 에너지 전달은 미분 방정식에 의해서 표현되며, 이는 퓨리에 접근방식을 따라서 단위 시간당 열적 유량(Q)이 열적 전도도(λ)와 온도(T)가 감소하는 방향에서의 온도 기울기와, 온도 기울기에 수 직인 영역(q)의 곱으로 표현된다.
dQ/dt=-λ·(grad T)·q.
이러한 등식에서, Q는 열유량의 벡터(크기 및 방향)이며, λ는 열 전도도이며 재료의 특성이다. 열유량은 온도차의 방향이며, 그 차의 크기에 비례한다.
길이 L에 대하여, 고온 T2로부터 저온 T1로의 온도 하강이 점진적이고 균일할 경우에, (grad T)는 (T2-T1)/L을 감소시킨다.
dQ/dt=-λ·(q/L)·(T2-T1).
여기서 λ·(q/L)은 열 컨덕턴스이며, 역의 값L/(λ·q)은 열 저항으로 부른다(옴의 법칙과 유사).
본 발명에서, λ·q와 (grad T) 모두의 향상이 동시에 제공되어 열을 발생시키는 반도체 칩(101)의 액티브 표면(101a) 상의 액티브 컴포넌트들로부터의 열유량이 수직적으로 소실되도록 개선시킨다.
이러한 액티브 칩 표면으로부터 수직으로 소실되는 개선된 열유량에 추가하여, 열 에너지를 반도체 재료 칩(101)을 통해서 패시브 표면(101b)과 리드프레임(103)을 넘어서 반대 방향으로 도전시키는 전통적인 가능성이 존재한다. 리드프레임(103)의 제2 표면(103b)을 통해서, 열유량은 주위 또는 부착된 기판으로 진입할 수 있다.
리드프레임(103)은 기본 금속, 바람직하게는 구리 또는 구리 합금으로 만들어진다. 다른 기본 금속은, 황동, 알루미늄, ("Alloy42"와 같은)철-니켈 합금 및 인바를 포함한다. 종종, 기본 금속은 도금된 층으로 완전히 피복된다. 예로서, 구리 기본 금속은 니켈층으로 도금될 수 있다. (본 명세서에서, 리드프레임의 개시 물질인 "기본 금속"으로 불리며, 이는 금속의 타입을 나타낸다. 결과적으로 "기본 금속"은 전기화학적인 의미('귀금속'의 반대) 또는 구조적인 의미로 간주되어서는 안된다.)
리드프레임(103)의 기본 금속은 100 내지 300㎛ 범위의 바람직한 두께를 가지는 금속 시트로부터 발생한다. 더 얇은 시트도 가능하다. 이러한 두께 범위의 연성은 세트먼트가 굽혀지고 형성되는 동작을 용이하게 하는 5 내지 15%의 연장을 제공한다. 리드프레임은 개시 금속 시트로부터 스탬핑되거나 에칭된다.
전술한 바와 같이, 리드프레임(103)의 기본 금속은 종종, 예컨대 니켈 층으로 도금될 수 있을 것이다. 도금 층은, 예컨대 0.2와 1.0㎛ 사이의, 바람직하게는 0.5±25㎛의 두께를 가지는, 바람직하게 러프한, 비반사 니켈이다. 니켈은 현재 디바이스의 주석 기반 땜납(tin-based solder) 아래에 위치하여 주석 위스커(whisker)를 감소시키기 때문에 바람직한 금속이다. 도금 니켈 층은 리드프레임이 굽혀지고 프로세스를 형성하도록 연성을 가진다.
도 1은 도 2에 도시된 디바이스의 라인 A-A'를 따른 단면을 포함한다. 결과적으로, 리드프레임(103)의 재료는 도 1에서 연속적으로 나타나지만, 실제로는 칩 패드(104) 및 칩 패드(104)를 지지하는 다수의 스트랩(105)를 포함한다. 각각의 스트랩(105)은 깊이(106a) 및 폭(106b)의 글루브(106, 도 2 참조)를 포함한다. 바람직하게, 스트랩 글루브의 깊이(106a)는 대략 리드프레임 재료의 두께의 1/2이며, 이는 약 50 내지 150㎛의 깊이를 야기한다. 다수의 리드프레임 세그먼트(107)는 도 1에는 도시되어 있지 않다.(그러나 이들은 도 2에 명확히 나타나 있음) 반도체 칩(101)은 리드프레임 세그먼트에 전기적으로 접속된다. 예컨대, 도 1은 칩 접촉 패드와 리드프레임 세그먼트(도시되지 않음) 사이의 칩 접속에 기여하는 몇몇 와이어 접합(108)을 도시한다.
도 1은 리드프레임의 제1 표면(103a)상에 위치한 방열판(110)을 또한 도시한다. 방열판(110)은 칩(101) 및 칩 접속(107) 위에 이격되어 배치된 중심부(110a)를 가진다. 또한, 방열판(110)은 중심부(110a)의 에지로부터 외부를 향하여 연장하며, 리드프레임 스트랩(105)의 글루브(106)에 놓이는 다수의 위치 지정 부재(110b)를 가진다. 방열판은 바람직하게 리드 프레임의 금속에 필적하는 두께 범위(100 내지 300㎛)의 구리로 만들어진다.
전형적으로, 방열판은 시트 금속으로부터 스탬핑되고 형성된다. 이러한 프로세스에서, 위치 지정 부재(110b)는 인캡슐레이션 재료의 방열판 상으로의 강한 앵커링(anchoring)을 제공하는 구성을 획득한다. 인캡슐레이션 부착을 위한 적어도 하나의 곡선을 가지는 적절히 형성된 부재의 예가 도 1에 도식적으로 도시되어 있다. 이러한 도면은 부재의 팁(111)이 스트랩 글루브(106)에 위치하는 방식을 또한 나타낸다. 글루브의 깊이를 이용하여, 이러한 위치 지정은 트랜스퍼 몰딩 프로세스 동안에 몰딩 화합물의 임의의 압력을 견뎌낼 정도로 충분히 강한 방열판의 앵커링을 보장한다.
이러한 마지막 형태에서, 방열판(110)은 3차원 종형 금속 부품을 포함한다. 리드프레임의 금속 칩 패드(104)와 함께, 종형 방열판은 디바이스(100)를, 칩(101) 을 둘러싸는 집적화된, 열적으로 강한 도전성 쉘에 근접하게 한다.
디바이스(100)는 칩(101), 전기적 접속(108) 및 방열판 위치 지정 부재(110b)를 둘러싸는 인캡슐레이션 재료(120)에 의해서 패키징된다. 인캡슐레이션 재료는 방열판(110)과 칩(101) 사이의 공간을 충진하나, 제2 리드프레임 표면(103b)과 중심 방열판 부분(110)은 노출된 상태로 남겨둔다. 바람직한 인캡슐레이션 재료는 열적으로 도전성을 가지는 필터를 포함하는 몰딩 화합물이다.
도 1의 단면은 도 2의 A-A' 라인을 따라 취해진다. 도 2 자체는 본 발명의 일 실시예의 도식적인 평면도이며, 사선은 플라스틱 인캡슐레이션 내부의 디바이스 피쳐를 나타낸다. 참조 번호 110a는 방열판의 중심부의 윤곽을 나타낸다. 4개의 위치 지정 부재(110b)는 중심부의 에지으로부터 외부를 향하여 연장하여 리드프레임 칩 패드의 스트랩(105)의 글루브(106) 내에 놓인다 패드(103) 상에 탑재된 칩(101)은 다수의 접촉 패드(201)를 가지며, 명확성을 위하여 도 2에는 4개의 패드만이 도시되어 있다 접합 와이어(108)는 칩 패드(201)를 리드프레임 세그먼트(107)에 접속한다. 명확하게 표현하기 위하여, 다수의 세그먼트들 중에서 단지 4개의 접합 와이어 접속만이 도 2에 도시되어 있다.
도 3의 도식적인 단면도에서, 도 1의 디바이스(100)가 히트 싱크가 부착된 채 도시되어 있으며, 실제로는 도 3은 2개의 히트 싱크를 도시하지만, 몇몇 애플리케이션에 있어서는 하나의 싱크로 충분하다. 제1 히트 싱크가 부착 재료(302)에 의해서 방열판의 노출된 중심부(110a)를 가지는 디바이스 표면상에 탑재된다. 제2 히트 싱크(303)는 부착 재료(304)에 의해서 칩 패드(104)의 노출된 표면(103b)을 가지는 리드프레임 표면상에 탑재된다. 히트 싱크(301 및/또는 303)는 열유량이 액티브 칩 표면(101a) 상의 열 발생 액티브 컴포넌트로부터 소산되는 것을 강화하기 위하여 가파른 온도 기울기(grad T)를 제공한다. 동시에, 금속 리드프레임과 고온 전도도(λ) 및 온도 기울기에 수직한 넓은 면적(q)를 가지는 금속 방열판의 조합이 λ·q를 향상시킨다.
본 발명이 예시적인 실시예를 참조하여 기술되었지만, 이러한 기술은 제한적인 의미에서 고려하기 위하여 의도된 것은 아니다. 본 명세서를 참조하여, 예시적인 실시예의 다양한 변경 및 조합과 본 발명의 다른 실시예들이 본 기술 분야의 당업자들에게는 자명할 것이다. 예컨대, 본 발명은 실리콘, 실리콘 게르마늄, 갈륩 비소 또는 집적 회로 제조에서 이용되는 임의의 다른 반도체 재료의 기판으로 제조된 집적 회로를 포함한다. 다른 예로서, 본 발명은 통상적인 열 발생 반도체 유닛을 포함한다. 따라서, 이러한 개념은 단일칩과 멀티칩 디바이스를 포함한다. 또한, 이러한 개념은 와이어 접합 어셈블리와 플립 칩 어셈블리의 이용을 포함한다.

Claims (14)

  1. 다수의 스트랩(strap)에 의해서 지지되는 칩 패드(chip pad)를 구비하는 금속 리드프레임(leadframe)- 각각의 스트랩은 글루브(groove)를 가짐 -과,
    상기 칩 패드 상에 탑재되고, 상기 리드프레임으로의 전기적 접속부를 가지는 반도체 칩과,
    상기 리드프레임 상에 위치하고, 상기 칩 위에 이격되어 배치되는 중심부와 상기 중심부로부터 외부를 향하여 상기 리드프레임 글루브로 연장하는 위치 지정 부재(positioning member)를 가지는 방열판과,
    상기 칩, 상기 전기적 접속부 및 상기 방열판 부재를 둘러싸고, 상기 방열판과 칩 사이의 공간을 충진하고, 상기 리드프레임의 방열판 중심부의 표면은 노출된 상태로 두는 인캡슐레이션(encapsulation) 재료
    를 포함하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 방열판은 상기 금속 칩 패드와 함께 상기 칩을 둘러싸는, 닫혀진 열전도성 쉘(shell)에 근사하는 3차원 종형 부재를 더 포함하는 반도체 디바이스.
  3. 제1항 또는 제2항에 있어서,
    상기 중심 방열판 부분과 접촉하는 제1 히트 싱크(heat sink)를 더 포함하는 반도체 디바이스.
  4. 제3항에 있어서,
    상기 리드프레임의 하부 표면과 접촉하는 제2 히트 싱크를 더 포함하는 반도체 디바이스.
  5. 제1항 또는 제2항에 있어서,
    상기 리드프레임은 구리 또는 구리 합금으로 이루어지는 반도체 디바이스.
  6. 제1항 또는 제2항에 있어서,
    상기 리드프레임은 100 내지 300㎛ 범위의 두께를 가지는 반도체 디바이스.
  7. 제1항 또는 제2항에 있어서,
    상기 칩 패드는 4개의 스트랩을 가지는 반도체 디바이스.
  8. 제1항 또는 제2항에 있어서,
    상기 스트랩 글루브는 상기 리드프레임 재료의 두께의 1/2의 깊이를 가지는 반도체 디바이스.
  9. 제1항 또는 제2항에 있어서,
    상기 방열판은 구리로 이루어지는 반도체 디바이스.
  10. 제1항 또는 제2항에 있어서,
    상기 방열판 재료는 100 내지 300㎛ 범위의 두께를 가지는 반도체 디바이스.
  11. 제1항 또는 제2항에 있어서,
    상기 방열판은 4개의 위치 지정 부재를 가지는 반도체 디바이스.
  12. 제1항 또는 제2항에 있어서,
    상기 칩은 열적 도전성 접착제에 의해서 상기 칩 패드 상에 탑재되는 반도체 디바이스.
  13. 제1항 또는 제2항에 있어서,
    상기 인캡슐레이션 재료는 열적 도전성 필러(filler) 재료를 가지는 몰딩(molding) 화합물인 반도체 디바이스.
  14. 제1 표면 및 제2 표면을 구비하고, 발열체를 탑재하기 위한 패드를 포함하는 금속 리드프레임과,
    상기 패드를 유지하는 다수의 스트랩- 각각의 스트랩은 글루브를 가짐 -과,
    상기 리드프레임의 상기 제1 표면상에 위치하고, 상기 패드 위에 위치한 부분 및 상기 부분의 에지로부터 외부를 향하여 연장하여 상기 스트랩의 상기 글루브 내에 놓이는 위치 지정 부재를 포함하는 방열판
    을 포함하는 장치.
KR1020067026546A 2004-06-18 2005-06-20 열적 향상을 위하여 집적화된 금속 부품을 구비하는 반도체패키지 KR100917065B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/871,645 2004-06-18
US10/871,645 US7084494B2 (en) 2004-06-18 2004-06-18 Semiconductor package having integrated metal parts for thermal enhancement

Publications (2)

Publication Number Publication Date
KR20070027588A KR20070027588A (ko) 2007-03-09
KR100917065B1 true KR100917065B1 (ko) 2009-09-15

Family

ID=35479780

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067026546A KR100917065B1 (ko) 2004-06-18 2005-06-20 열적 향상을 위하여 집적화된 금속 부품을 구비하는 반도체패키지

Country Status (6)

Country Link
US (2) US7084494B2 (ko)
EP (1) EP1769538A4 (ko)
JP (1) JP2008503881A (ko)
KR (1) KR100917065B1 (ko)
CN (1) CN1961428A (ko)
WO (1) WO2006002158A2 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1906974A (zh) * 2004-03-30 2007-01-31 霍尼韦尔国际公司 散热器结构、集成电路、形成散热器结构的方法、以及形成集成电路的方法
US7679145B2 (en) * 2004-08-31 2010-03-16 Intel Corporation Transistor performance enhancement using engineered strains
US8106856B2 (en) * 2006-09-06 2012-01-31 Apple Inc. Portable electronic device for photo management
US20080280040A1 (en) * 2007-03-28 2008-11-13 Jeffery Barrall Gasket Formed From Various Materials And Methods Of Making Same
US20080290481A1 (en) * 2007-05-25 2008-11-27 Takahiko Kudoh Semiconductor Device Package Leadframe
US8273603B2 (en) * 2008-04-04 2012-09-25 The Charles Stark Draper Laboratory, Inc. Interposers, electronic modules, and methods for forming the same
US8017451B2 (en) 2008-04-04 2011-09-13 The Charles Stark Draper Laboratory, Inc. Electronic modules and methods for forming the same
US9847268B2 (en) * 2008-11-21 2017-12-19 Advanpack Solutions Pte. Ltd. Semiconductor package and manufacturing method thereof
US9324672B2 (en) * 2009-08-21 2016-04-26 Stats Chippac, Ltd. Semiconductor device and method of forming dual-active sided semiconductor die in fan-out wafer level chip scale package
TWI529893B (zh) * 2012-09-01 2016-04-11 萬國半導體股份有限公司 帶有底部金屬基座的半導體器件及其製備方法
US9064838B2 (en) * 2013-09-17 2015-06-23 Freescale Semiconductor, Inc. Heat spreader for integrated circuit device
CN104766853B (zh) * 2015-04-15 2017-11-07 苏州聚达晟芯微电子有限公司 一种耐撞击的半导体芯片封装结构
JP6617655B2 (ja) * 2016-07-19 2019-12-11 三菱電機株式会社 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5929517A (en) 1994-12-29 1999-07-27 Tessera, Inc. Compliant integrated circuit package and method of fabricating the same
US6723582B2 (en) 2000-12-07 2004-04-20 Amkor Technology, Inc. Method of making a semiconductor package having exposed metal strap

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61114950A (ja) 1984-11-09 1986-06-02 Canon Inc シ−ト巻取装置
JPH0732216B2 (ja) * 1988-12-16 1995-04-10 三菱電機株式会社 半導体装置
JPH0427145A (ja) * 1990-05-22 1992-01-30 Seiko Epson Corp 半導体装置
DE69330249T2 (de) 1993-10-29 2001-12-06 St Microelectronics Srl Leistungsverpackung mit hoher Zuverlässigkeit für eine elektronische Halbleiterschaltung
US5594234A (en) * 1994-11-14 1997-01-14 Texas Instruments Incorporated Downset exposed die mount pad leadframe and package
US6072230A (en) * 1997-09-09 2000-06-06 Texas Instruments Incorporated Exposed leadframe for semiconductor packages and bend forming method of fabrication
TW418511B (en) 1998-10-12 2001-01-11 Siliconware Precision Industries Co Ltd Packaged device of exposed heat sink
JP2001284496A (ja) 2000-03-28 2001-10-12 Nec Corp 樹脂封止型半導体装置及びその製造方法
US6597065B1 (en) * 2000-11-03 2003-07-22 Texas Instruments Incorporated Thermally enhanced semiconductor chip having integrated bonds over active circuits
US6599779B2 (en) * 2001-09-24 2003-07-29 St Assembly Test Service Ltd. PBGA substrate for anchoring heat sink
JP2006501677A (ja) * 2002-09-30 2006-01-12 アドバンスド インターコネクト テクノロジーズ リミテッド ブロック成形集成体用の耐熱強化パッケージ
US6933602B1 (en) * 2003-07-14 2005-08-23 Lsi Logic Corporation Semiconductor package having a thermally and electrically connected heatspreader

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5929517A (en) 1994-12-29 1999-07-27 Tessera, Inc. Compliant integrated circuit package and method of fabricating the same
US6723582B2 (en) 2000-12-07 2004-04-20 Amkor Technology, Inc. Method of making a semiconductor package having exposed metal strap

Also Published As

Publication number Publication date
CN1961428A (zh) 2007-05-09
WO2006002158A2 (en) 2006-01-05
EP1769538A4 (en) 2009-01-07
US20050280124A1 (en) 2005-12-22
WO2006002158A3 (en) 2006-07-13
JP2008503881A (ja) 2008-02-07
US7084494B2 (en) 2006-08-01
EP1769538A2 (en) 2007-04-04
US20060226521A1 (en) 2006-10-12
KR20070027588A (ko) 2007-03-09

Similar Documents

Publication Publication Date Title
KR100917065B1 (ko) 열적 향상을 위하여 집적화된 금속 부품을 구비하는 반도체패키지
US9013035B2 (en) Thermal improvement for hotspots on dies in integrated circuit packages
JP3170182B2 (ja) 樹脂封止型半導体装置及びその製造方法
JP2548350B2 (ja) テープ自動結合に使用される熱放散相互接続テープ
US7772036B2 (en) Lead frame based, over-molded semiconductor package with integrated through hole technology (THT) heat spreader pin(s) and associated method of manufacturing
US7635613B2 (en) Semiconductor device having firmly secured heat spreader
US5783860A (en) Heat sink bonded to a die paddle having at least one aperture
US6803258B2 (en) Semiconductor device
US20070278664A1 (en) Semiconductor package structure having enhanced thermal dissipation characteristics
US7372129B2 (en) Two die semiconductor assembly and system including same
US7566967B2 (en) Semiconductor package structure for vertical mount and method
US20060170080A1 (en) Semiconductor device having directly attached heat spreader
US8120169B2 (en) Thermally enhanced molded leadless package
JPH09312372A (ja) 半導体装置の製造方法
JP2001352008A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120830

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20130830

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140828

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160629

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170629

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180628

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190624

Year of fee payment: 11