KR100906934B1 - 반도체 칩의 가드 링 형성방법 - Google Patents

반도체 칩의 가드 링 형성방법 Download PDF

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Abstract

본 발명은 반도체 칩의 습기 차단을 위한 가드 링을 트렌치로 형성함에 있어서, 상기 트렌치 내부로 텅스텐 주입시 발생하는 보이드에 고밀도 플라즈마를 이용하여 옥사이드를 증착시킴으로써 트렌치 내부에 잔류물이 남아서 후속 공정시 오염 유발을 방지할 수 있도록 하는 반도체 칩의 가드 링 형성방법에 관한 것이다. 이를 실현하기 위한 본 발명은, 반도체 기판의 상면으로 층간 절연막을 형성하는 단계; 상기 층간 절연막에 트렌치를 형성하는 단계; 상기 층간 절연막의 상면에 배리어 메탈을 증착하는 단계; 상기 배리어 메탈의 상면에 텅스텐을 주입하는 단계; 상기 트렌치 내부로 텅스텐을 주입시에 형성되는 보이드에 고밀도 플라즈마(HDP)를 이용하여 갭 필링하는 단계; 상기 트렌치 상부로 과도하게 증착된 갭 필링된 물질과 텅스텐 및 배리어 메탈을 순차로 CMP 공정을 통해 제거하여 평탄화하는 단계;및 상기 평탄화된 기판 상면에 스퍼터링에 의해 메탈을 증착하는 단계;를 포함하여 이루어지는 것을 특징으로 한다. 본 발명에 의하면, 트렌치 내부에 텅스텐 주입시 발생하는 보이드에 고밀도 플라즈마에 의해 옥사이드를 증착시킴으로써 보이드 내부의 잔류물로 인해 발생가능한 오염을 방지하고 공정시간을 단축할 수 있는 장점이 있다.
가드 링, 보이드, 텅스텐, 트렌치, 고밀도 플라즈마, 옥사이드.

Description

반도체 칩의 가드 링 형성방법{Guard ring forming method of semiconductor chip}
본 발명은 반도체 칩의 가드 링 형성방법에 관한 것으로서, 더욱 상세하게는 반도체 칩 내부를 습기 등과 같은 유해환경으로부터 보호하기 위해 칩 둘레에 형성되는 가드 링을 트렌치로 형성함에 있어서, 상기 트렌치 내부로 텅스텐이 완전히 주입되지 않고 보이드(void)가 발생하는 경우에 보완적으로 상기 보이드에 고밀도 플라즈마를 이용하여 옥사이드를 증착시킴으로써 트렌치 내부에 잔류물이 남아서 후속 공정시 반도체 소자를 오염시키는 것을 방지할 수 있도록 하는 반도체 칩의 가드 링 형성방법에 관한 것이다.
반도체 소자에 있어서, 각각의 도전층을 서로 전기적으로 분리하거나 평탄화를 목적으로 주로 산화막이 사용된다. 특히 산화막중 평탄화에 유리한 BPSG(Boro Phosphorus Silicate Glass) 또는 SOG(Spin On Glass)와 같은 물질들이 사용됨으로써 칩 쏘잉(Chip Sawing) 후 또는 퓨즈(Fuse) 영역과 같이 수직적으로 표면이 노출되는 부분에는 상기 산화막이 외부로 노출됨으로 인해 이들 산화막을 통한 수분의 흡수로 인하여 소자의 신뢰성에 많은 문제점을 나타내고 있다.
반도체 칩을 형성하는 공정에 있어서는 그 특성상 칩내에 수분이 존재하면 금속배선을 부식시키거나, 수분에 의한 소자 특성이 변화하여 반도체소자의 신뢰성을 떨어뜨리게 되는 문제점이 있다.
상기 문제점을 해결하기 위하여 고안된 가드 링(guard ring)은 반도체 칩(chip) 및 특정 패턴을 습기 등과 같은 유해환경으로부터 보호할 목적으로 칩 또는 특정 패턴을 둘러싸도록 형성하거나 필요한 부분에만 선택적으로 형성한 것이다.
도 1은 종래 반도체 칩에 가드 링이 구비된 모습을 나타내는 평면도이다.
가드 링(10)은 반도체 칩(1)의 둘레인 스크라이브레인(Scribelane)상에 설치되어 외부로부터의 습기가 칩(1) 내부로 흡수되는 것을 차단하게 된다.
도 1에서는 상기 가드 링(10)을 2중으로 형성한 모습을 나타내었지만, 기타 다중으로 겹겹이 형성할 수도 있다.
도 2는 종래 반도체 칩의 가드 링 형성 공정 단계를 나타내는 단면도이다.
도시된 도면은 2층 배선 구조의 반도체 소자의 예시이며, 필드 산화막(21)으로 분리정의된 반도체 기판의 액티브 영역상에 게이트 및 소스/드레인 등의 반도체 소자를 형성한 후, 상기 반도체 소자들을 후속공정에 의해 형성될 배선층과 절연시키기 위한 제1 층간 절연막(22)을 형성한다.
이어서 상기 제1 층간 절연막(22)을 선택적으로 식각함으로써 다수개의 콘택홀을 형성하고, 상기 콘택홀을 채울 수 있도록 텅스텐(W)을 증착시킨 다음, 상기 콘택홀에만 텅스텐이 남도록 CMP(Chemical Mechanical Polishing)를 실시하여 1차 텅스텐 플러그(23)를 형성한다.
상기 1차 텅스텐 플러그(23) 형성 후 상면에 알루미늄 또는 알루미늄 합금을 증착시키고 선택적으로 식각함으로써 상기 1차 텅스텐 플러그(23)와 접촉하는 제1 배선층(24)을 형성한다.
이어서 상기 제1 배선층(24) 형성 후 상면에 다시 상기 제1 배선층(24)과 후속공정으로 형성될 제2 배선층(27)을 절연시키기 위한 제2 층간 절연막(25)을 형성하고 선택적으로 식각하여 다수개의 비아를 형성한 후, 상기 비아를 채울 수 있도록 텅스텐을 증착시킨 다음, 상기 비아에만 텅스텐이 남도록 CMP를 실시하여 2차 텅스텐 플러그(26)를 형성한다.
이어서 상기 2차 텅스텐 플러그(26) 형성 후 상면에 알루미늄 또는 알루미늄 합금을 증착시키고 선택적으로 식각함으로써 상기 2차 텅스텐 플러그(26)와 접촉하는 제2 배선층(27)을 형성한 후, 상기 제2 배선층(27)을 보호하기 위한 보호막(28)을 형성한다.
도 3은 종래 반도체 칩의 가드 링 형성 공정중 트렌치 내부에 텅스텐을 주입하는 단계를 나타내는 단면도이고, 도 4는 종래 반도체 칩의 가드 링 형성 공정의 공정 순서도이다.
도 3의 (a)는 층간 절연막(31)상에 트렌치(30)를 형성한 모습을 나타낸다.
트렌치(30)는 상기 도 2에 도시된 콘택홀이나 비아와 유사한 것이며, 트렌치(30) 형상으로 구성한 것은 가드 링이 형성될 부분의 디자인에 따라서는 수직형 의 콘택홀이나 비아 뿐만 아니라 기울기를 가지는 트렌치(30) 형상으로 구성할 수도 있기 때문이다.
또한, 상기 트렌치(30)의 깊이와 개수는 가드 링을 형성하고자 하는 부분의 구조에 따라서 달리 구성될 수 있다.
도 3의 (b)는 트렌치(30)의 내부를 포함하여 층간 절연막(31)의 상면에 배리어 메탈(32)을 증착시킨 모습을 나타낸다. 상기 배리어 메탈(32)은 트렌치(30) 내부에 채워지게 되는 텅스텐(33)이 층간 절연막(31)으로 확산되는 것을 방지하기 위한 것으로서 물리적 기상증착법(PVD) 또는 화학적 기상증착법(CVD)를 이용하여 증착시킨다.
도 3의 (c)는 트렌치(30) 내부에 텅스텐(33)을 주입시키기 위하여 배리어 메탈(32)의 상측으로 텅스텐(33)이 도포되어 있는 모습을 나타낸다. 도시된 바와 같이 텅스텐(33)이 트렌치(30) 내부로 주입되는 경우 트렌치(30)의 형상을 따라서 아래 방향으로 움푹 파인 형태로 증착이 이루어진다.
도 3의 (d)는 트렌치(30) 내부에만 텅스텐(33)이 채워지도록 하기 위해 CMP 공정을 진행하여 트렌치(30) 상부에 존재하는 텅스텐(33)과 배리어 메탈(32)을 제거하여 평탄화시킨 모습을 나타내며, 도 3의 (e)는 상층으로 메탈(36)이 적층되어 배선이 형성되는 것을 나타낸다.
이때 트렌치(30)의 상부에는 빈 공간부인 보이드(Void, 34)가 형성되는 경우가 있다. 보이드(34)는 트렌치(30) 내부로의 텅스텐(33) 주입이 완전히 이루어지지 않을 경우에 발생하게 되며, 상기 보이드(34)의 발생을 방지하기 위해서는 트렌 치(30) 상단부까지 텅스텐(33)이 완전히 주입될 때까지 계속 반복적으로 주입시키면 되겠지만, 경우에 따라서는 텅스텐(33)의 완전한 주입이 제대로 이루어지지 않는 경우가 있으며, 이렇게 거듭된 텅스텐(33)의 주입으로 인하여 공정 시간을 지연시키게 되는 문제점이 있다.
또한, 상기 보이드(34)가 형성될 경우에는 CMP 과정에서 발생하는 텅스텐(33) 잔류물, CMP 슬러리, 포토레지스트 레지듀 등이 상기 보이드(34)의 바닥 부분으로 흘러 들어가 남아 있게 되어 후속 공정 진행시 아웃가싱(outgasing)에 의한 블리스터(blister, 기포) 발생 등으로 반도체 소자를 오염시키거나 불량을 유발할 수 있는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 반도체 칩 내부로의 수분 차단 기능을 하는 가드 링을 트렌치로 형성함에 있어서, 상기 트렌치 내부로 텅스텐이 완전히 주입되지 않고 보이드가 발생하는 경우에 상기 보이드를 채우기 위해 계속 반복적으로 텅스텐을 주입함에 따른 공정 시간 지연을 방지하고, 상기 보이드 내부로 공정중 발생하는 잔류물이 남아 있게 되어 후속공정에서 반도체 소자의 오염 유발을 방지할 수 있도록 하는 반도체 칩의 가드 링 형성방법을 제공함에 그 목적이 있다.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체 칩의 가드 링 형성방법은, 반도체 기판의 상면으로 층간 절연막을 형성하는 단계; 상기 층간 절연막을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 형성된 층간 절연막의 상면에 배리어 메탈을 증착하는 단계; 상기 배리어 메탈의 상면에 텅스텐을 주입하는 단계; 상기 트렌치 내부로 텅스텐을 주입시에 형성되는 보이드에 고밀도 플라즈마(HDP)를 이용하여 갭 필링하는 단계; 상기 트렌치 상부로 과도하게 증착된 갭 필링된 물질과 텅스텐 및 배리어 메탈을 순차로 CMP 공정을 통해 제거하여 평탄화하는 단계;및 상기 평탄화된 기판 상면에 스퍼터링에 의해 메탈을 증착하는 단계;를 포함하여 이루어지는 것을 특징으로 한다.
상기 고밀도 플라즈마를 이용하여 갭 필링하는 단계에서의 갭 필링 물질은 옥사이드를 사용하는 것을 특징으로 한다.
상기 스퍼터링에 의해 메탈을 증착하는 단계는 상기 갭 필링 물질의 상면이 밀폐되도록 증착하는 것을 특징으로 한다.
본 발명에 따른 반도체 칩의 가드 링 형성방법에 의하면, 가드 링 형성을 위한 트렌치에 텅스텐이 완전히 주입되지 않고 보이드가 발생하는 경우에 고밀도 플라즈마를 이용하여 상기 보이드에 옥사이드를 증착시킴으로써 계속 반복적으로 텅스텐을 주입함에 따른 공정 시간 지연을 방지할 수 있는 장점이 있다.
또한, 상기 보이드에 CMP 과정에서 발생하는 텅스텐 잔류물, CMP 슬러리, 포토레지스트 잔류물 등이 상기 보이드의 바닥 부분으로 유입되어 남아 있게 됨으로써 후속 공정 진행시 잔류물의 아웃가싱에 의한 블리스터 발생 등으로 반도체 소자를 오염시키거나 불량을 유발할 수 있는 문제점을 방지할 수 있는 장점이 있다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.
도 5는 본 발명에 따른 반도체 칩의 가드 링 형성 공정 단계를 나타내는 단면도이고, 도 6은 본 발명에 따른 반도체 칩의 가드 링 형성 공정의 공정 순서도를 나타낸다.
도 5의 (a) 내지 도 5의 (c)의 공정 단계는 상기한 종래기술인 도 3의 (a) 내지 도 3의 (c)에서 이미 설명한 공정 단계와 동일한 과정으로 진행되므로 이에 대한 설명을 생략한다.
도 5의 (d)는 트렌치(30) 내부에 텅스텐(33) 주입시 발생하는 보이드(34)를 갭 필링(Gap Filling)하기 위하여 고밀도 플라즈마 화학기상증착(HDP CVD; High Density Plasma Chemical Vapor Deposition)을 실시한 모습을 나타낸다.
상기 HDP CVD 기술은 최근 배선 간격의 미세화 추세로 인하여 점차 종래의 방법과 물질로는 배선 사이를 절연막으로 완전히 채우는 공정(Gap Fill)이 한계에 도달하여 절연막이 완전히 채워지지 않고 빈틈 즉, 보이드(Void)가 생기는 현상을 방지하기 위해 등장한 기술이다.
HDP CVD는 종래의 PECVD(Plasma Enhanced CVD)보다 높은 이온화 효율을 갖도록 전기장과 자기장을 인가하여 높은 밀도의 플라즈마 이온을 형성하여 소스 가스를 분해하여 증착하는 방식이다. 또한, 증착 공정의 진행중에는 높은 플라즈마 이온 밀도와 동시에 DC 바이어스를 인가함으로써 증착과 스퍼터 에칭이 함께 진행될 수 있는 특징을 갖고 있다.
도 5의 (d)에 도시된 바와 같이, 트렌치(30)내부에 순차로 배리어 메탈(32)과 텅스텐(33)이 적층되어 있는 상태에서 보이드(34)가 형성되는 부분에 상기한 HDP를 이용하여 옥사이드(Oxide, 35)를 증착시킨다.
상기 옥사이드(35)는 반도체 제조 공정에서 절연물질로 일반적으로 사용되는 물질로서 그 입수가 용이한 장점이 있다.
또한, 상기 HDP를 이용하여 보이드(34)내에 옥사이드(35)를 증착시켜 채워 넣게 되므로, 도 5의 (c)에 도시된 텅스텐(33)의 주입 단계에서 보이드(34)의 크기 를 임의로 조절할 수 있게 된다.
그 후, 트렌치(30)의 상단면을 초과하여 과도하게 증착되어 있는 옥사이드(35)와 텅스텐(33) 및 배리어 메탈(32)은 CMP 공정으로 제거하여 평탄화시킨다.
본 발명의 도 5의 (e)와 종래 기술인 도 3의 (d)를 비교할 때, 본 발명에서는 보이드(34) 내부가 옥사이드(35)로 채워져 있는 상태가 되므로, 상기 CMP 공정 의 진행시에 사용되는 슬러리 용액의 잔류물과 텅스텐 조각, 선택적 식각을 위한 포토레지스트의 잔류물이 상기 보이드(34)로 유입되어 잔류하는 가능성을 배제시키고, 상기 잔류물에 의한 아웃가싱(outgasing)에 의하여 블리스터(blister, 기포)가 발생하여 패턴을 손상시키거나 오염시키는 문제를 방지할 수 있게 된다.
도 5의 (f)는 상기 CMP에 의한 평탄화를 거친 후에 스퍼터링(Sputtering)에 의해 알루미늄 등의 메탈(36)을 증착시킨 모습이다.
상기 메탈(36)층은 후속 공정에서 부분적 식각이 이루어지게 되지만, 상기 보이드(34)내에 증착된 갭 필링 물질인 옥사이드(35)의 상면이 밀폐된 상태가 유지되도록 증착시킨다. 왜냐하면 옥사이드(35)는 하측으로는 텅스텐(33)으로 둘러싸이고 상측으로는 메탈(36)이 증착됨으로써 기밀을 유지하도록 하기 위해서이다.
본 발명의 가드 링은 트렌치(30) 내부에 텅스텐(33) 주입시 보이드(34)가 형성됨을 방지하기 위해 텅스텐(33)과 옥사이드(35)를 순차로 증착시켜 반도체 칩 내부의 산화막으로 수분이 전달되는 것을 차단함과 아울러 보이드(34) 내부에 잔류물이 남지 않도록 보이드(34) 내부를 채워 넣는 데 그 목적이 있는 것이다.
다만, 옥사이드(35) 물질 자체는 수분에 노출되지 않도록 밀폐시킴으로써 상 기한 수분 차단을 위한 본 발명의 목적을 달성할 수 있게 된다. 즉, 트렌치(30) 내부가 모두 텅스텐(33)으로만 채워져 있는 경우와 동일한 효과를 달성하면서도, 텅스텐(33) 주입시 발생 가능한 보이드(34) 발생을 방지하도록 HDP에 의해 보이드(34) 부분에 옥사이드(35)를 증착시킴으로써, 종래 보이드(34) 발생시 계속적인 텅스텐(33) 주입을 통하여 보이드(34)를 채워넣음에 따른 공정 시간의 지연을 방지할 수 있다.
도 5에서는 단일층의 구성을 도시하였으나, 실제 가드 링은 이에 한정되는 것이 아니며, 도 2에 도시한 바와 같이 다층 구조로 형성될 수 있으며, 콘택홀이나 비아 또는 트렌치 형상의 조합으로 가드 링을 구성할 수 있다.
도 1은 종래 반도체 칩에 가드 링이 구비된 모습을 나타내는 평면도,
도 2는 종래 반도체 칩의 가드 링 형성 공정 단계를 나타내는 단면도,
도 3은 종래 반도체 칩의 가드 링 형성 공정중 트렌치 내부에 텅스텐을 주입하는 단계를 나타내는 단면도,
도 4는 종래 반도체 칩의 가드 링 형성 공정의 공정 순서도,
도 5는 본 발명에 따른 반도체 칩의 가드 링 형성 공정 단계를 나타내는 단면도,
도 6은 본 발명에 따른 반도체 칩의 가드 링 형성 공정의 공정 순서도이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 칩 10 : 가드 링
21 : 필드 산화막 22 : 제1 층간 절연막
23 : 1차 텅스텐 플러그 24 : 제1 배선층
25 : 제2 층간 절연막 26 : 2차 텅스텐 플러그
27 : 제2 배선층 28 : 보호막
30 : 트렌치 31 : 층간 절연막
32 : 배리어 메탈 33 : 텅스텐
34 : 보이드 35 : 옥사이드
36 : 메탈

Claims (3)

  1. 반도체 칩의 둘레에 형성되어 상기 반도체 칩 내부로의 수분 침투를 방지하기 위한 가드 링의 형성방법에 있어서,
    반도체 기판의 상면으로 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 선택적으로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 층간 절연막의 상면에 배리어 메탈을 증착하는 단계;
    상기 배리어 메탈의 상면에 텅스텐을 주입하는 단계;
    상기 트렌치 내부로 텅스텐을 주입시에 형성되는 보이드를 포함한 반도체 기판 상에 고밀도 플라즈마(HDP)를 이용하여 옥사이드를 증착하는 단계;
    상기 트렌치 상부로 과도하게 증착된 옥사이드와 텅스텐 및 배리어 메탈을 CMP 공정을 통해 순차로 제거하여 평탄화하는 단계;및
    상기 평탄화된 반도체 기판 상면에 스퍼터링에 의해 메탈을 증착하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 반도체 칩의 가드 링 형성방법.
  2. 삭제
  3. 제 1 항에 있어서, 상기 스퍼터링에 의해 메탈을 증착하는 단계는 상기 옥사이드의 상면이 밀폐되도록 증착하는 것을 특징으로 하는 반도체 칩의 가드 링 형성방법.
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