KR100904478B1 - Semiconductor device and method for fabricating the same - Google Patents

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Abstract

본 발명은 리페어 공정에서 퓨즈의 레이저 컷팅시 노출되는 금속의 산화를 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 퓨즈가 형성될 영역에 제1 퓨즈용 금속막을 형성하는 단계; 레이저 조사로 블로잉될 영역의 상기 제1 퓨즈용 금속막을 선택적으로 제거하는 단계; 상기 제1 퓨즈용 금속막을 덮을 수 있도록 제1 층간절연막을 형성하는 단계;상기 레이저 조사로 블로잉될 영역의 제1 층간절연막상에 제2 퓨즈용 전도성막을 형성하는 단계; 및 상기 제1 퓨즈용 전도성막과 상기 제2 퓨즈용 금속막을 연결하는 콘택플러그를 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
The present invention is to provide a semiconductor device and a method of manufacturing the semiconductor device that can prevent the oxidation of the metal exposed during laser cutting of the fuse in the repair process, the present invention for this purpose the first fuse in the region where the fuse is to be formed on the substrate Forming a metal film for use; Selectively removing the metal film for the first fuse in the area to be blown by laser irradiation; Forming a first interlayer dielectric layer to cover the first fuse metal layer; forming a second conductive layer on the first interlayer dielectric layer to be blown by the laser irradiation; And forming a contact plug connecting the conductive film for the first fuse and the metal film for the second fuse.

반도체, 퓨즈, 퓨즈박스, 층간절연막, 가드링.Semiconductor, Fuse, Fuse Box, Insulation Film, Guard Ring.

Description

반도체 장치 및 그 제조방법{Semiconductor device and method for fabricating the same} Semiconductor device and method for fabricating the same             

도1은 종래 기술에 의한 반도체 장치의 퓨즈를 나타내는 단면도.1 is a cross-sectional view showing a fuse of a semiconductor device according to the prior art.

도2는 도1에 도시된 퓨즈박스의 평면도.2 is a plan view of the fuse box shown in FIG.

도3은 레페어공정에서의 퓨즈 절단시 퓨즈박스에서의 문제점을 보여주는 도면.3 is a view showing a problem in the fuse box during the fuse cutting in the repair process.

도4a 내지 도4e는 본 발명의 바람직한 일실시예에 따른 반도체 제조방법을 나타내는 도면.
4A to 4E are diagrams illustrating a semiconductor manufacturing method according to an exemplary embodiment of the present invention.

* 도면의 주요 부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawing

30 : 기판30: substrate

31 : 소자분리막31: device isolation film

32 : 제1 층간절연막32: first interlayer insulating film

33 : 제1 퓨즈용 금속막33: metal film for the first fuse

34 : 제2 층간절연막34: second interlayer insulating film

35 : 제2 퓨즈용 금속막 35 metal film for the second fuse                 

36 : 제2 퓨즈용 폴리실리콘막36 polysilicon film for the second fuse

37 : 제3 층간절연막
37: third interlayer insulating film

본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 반도체 장치의 리페어 공정시 사용되는 퓨즈와 퓨즈박스 및 그를 제조하는 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a fuse, a fuse box, and a method of manufacturing the same, which are used in a repair process of a semiconductor device.

반도체 장치, 특히 메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다. In the manufacture of a semiconductor device, especially a memory device, if any one of a number of fine cells is defective, the semiconductor device does not function as a memory and thus is treated as a defective product. However, despite the fact that only a few cells in the memory have failed, discarding the entire device as defective is an inefficient process in terms of yield.

따라서, 현재는 메모리장치 내에 미리 설치해둔 예비 메모리 셀(이하 리던던시(redundancy) 셀이라 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다. Therefore, the current yield is improved by replacing a defective cell by using a preliminary memory cell (hereinafter, referred to as a redundancy cell) previously installed in the memory device.

리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low)와 스페어 칼럼(sparecolumn)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행된다.In the repair operation using redundancy cells, spare rows and spare columns are pre-installed for each cell array, and defective defective memory cells are replaced with spare memory cells in row / column units. Proceed in a way that will.

이를 자세히 살펴보면, 웨이퍼 가공 완료후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다. In detail, when a defective memory cell is selected through a test after wafer processing is completed, a program is executed in an internal circuit to change an address corresponding to the address signal of a spare cell. Therefore, in actual use, when an address signal corresponding to a bad line is input, the selection is changed to a spare line instead.

전술한 프로그램 방식 중에서, 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다. 통상적으로 퓨즈라인 상부에는 일정한 두께의 절연막을 남겨, 이후 리페어 공정시 레이저 조사에 의해 퓨즈가 끊어 지는 공정에 완충역할을 하도록 하고 있다. Among the above-described program methods, the most widely used method is to burn a fuse with a laser beam and blow it. The wiring broken by the laser irradiation is called a fuse, and the broken portion and the area surrounding the fuse box are called fuse boxes. . In general, an insulating film having a predetermined thickness is left on the fuse line, and then a buffering function is performed in a process in which the fuse is blown by laser irradiation during the repair process.

그러나 공정 환경 또는 웨이퍼 상에서 장치의 위치, 퓨즈의 넓이 등에 따라 퓨즈 상부에 남겨지는 절연막의 두께 변화가 심하여, 레이저 조사로 퓨즈를 절연시키더라도 주변 퓨즈와의 단락문제, 퓨즈 미절연 또는 레이저 조사로 인한 퓨즈 주변구조물의 데미지가 문제점으로 되고 있다.However, depending on the process environment or the location of the device on the wafer and the width of the fuse, the thickness of the insulating film remaining on the top of the fuse is severe. Damage to the structure around the fuse has become a problem.

도1은 종래 기술에 의한 반도체 장치를 나타내는 단면도로서, 좌측영역은 셀영역의 단면을 나타내고 우측영역은 퓨즈영역을 나타낸다.1 is a cross-sectional view showing a semiconductor device according to the prior art, in which the left region shows a cross section of a cell region and the right region shows a fuse region.

도1의 도시된 바와 같이, 반도체 장치의 셀영역은 기판(10) 상부에 소자분리막(11), 활성영역(13), 게이트 패턴(14), 제1 및 제2 스토리지 노드 콘택플러그(15a,17), 비트라인 콘택플러그(15b), 비트라인(16), 층간절연막(12,17,22)과 캐패시터를 형성하는 스토리지 노드 콘택플러그(19), 유전체박막(20), 플레이트전극(23,24)을 구비한다. 플레이트 전극(23,24)는 폴리실리콘 막(23)과, TiN막(24)으로 구성되어 있다.As shown in FIG. 1, a cell region of a semiconductor device may include a device isolation layer 11, an active region 13, a gate pattern 14, first and second storage node contact plugs 15a and an upper portion of a substrate 10. 17, the storage device contact plug 19 forming the bit line contact plug 15b, the bit line 16, the interlayer insulating films 12, 17 and 22, and the capacitor, the dielectric thin film 20, and the plate electrode 23, 24). The plate electrodes 23 and 24 are composed of a polysilicon film 23 and a TiN film 24.

한편 반도체 장치의 퓨즈영역은 기판상에 층간절연막(11',17',22')과, 폴리실리콘막(23')과 TiN막(24')으로 구성된 퓨즈와, 퓨즈상부에 형성된 층간절연막(26)과 수분침투를 방지하기 위한 가드링(27)을 구비한다. 또한, 도면부호 26은 리페어 공정시 퓨즈절단을 위해 퓨즈상부의 층간절연막(21)을 일정두께만큼 제거하여 형성된 퓨즈박스를 나타낸다. 여기서 층간절연막(11',17',22')은 따로 형성되는 것이 아니고, 셀영역에서의 층간절연막(11,17,22)이 형성될 때 각각 같이 형성되는 막이다.The fuse region of the semiconductor device includes a fuse composed of interlayer insulating films 11 ', 17' and 22 'on a substrate, a polysilicon film 23' and a TiN film 24 ', and an interlayer insulating film formed on the fuse. 26) and a guard ring 27 for preventing moisture penetration. In addition, reference numeral 26 denotes a fuse box formed by removing the interlayer insulating layer 21 on the fuse by a predetermined thickness to cut the fuse during the repair process. The interlayer insulating films 11 ', 17', and 22 'are not formed separately, but are formed together when the interlayer insulating films 11, 17, and 22 are formed in the cell region.

퓨즈는 전술한 바와 같이 반도체 소자의 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어하기 위한 것으로, 통상 추가적인 공정으로 따로 형성하는 것은 아니고 셀영역의 비트 라인(Bit Line) 또는 워드 라인(Word line)을 이루는 전도층(예컨대 폴리실리콘막)을 이용하여 형성한다. As described above, a fuse is used to repair a defective portion when a semiconductor device fails, and is not formed separately by an additional process, but is a bit line or a word line in a cell region. It is formed using a conductive layer (for example, a polysilicon film) forming a line.

특히 최근에 반도체 장치의 집적도가 높아지면서 반도체 장치 구조물의 높이도 높아지게 되었다, 이로 인하여 비교적 하부구조인 워드라인이나 비트라인을 이용해서 퓨즈를 형성하게 되면 이후 퓨즈박스를 형성하기 위해서 많은 층간절연막을 제거해야하는 어려움이 생기게 되었다. 따라서 최근에는 반도체 장치의 높은 위치에서 형성되는 전도층을 퓨즈라인으로 이용하고 있는데, 예컨대 금속배선이나 캐패시터의 전극용 전도막을 퓨즈라인으로 이용하고 있다.In particular, in recent years, as the degree of integration of semiconductor devices has increased, the height of semiconductor device structures has also increased. As a result, when a fuse is formed by using a word line or a bit line which is a relatively substructure, many interlayer insulating layers are removed to form a fuse box. Difficulties have arisen. Therefore, recently, a conductive layer formed at a high position of a semiconductor device is used as a fuse line. For example, a conductive film for electrodes of a metal wiring or a capacitor is used as a fuse line.

도1에 도시된 퓨즈(23',24')는 셀영역에 형성된 캐패시터의 플레이트(plate) 전극(23,24)을 형성하는 전도막으로 형성한 것이다. The fuses 23 'and 24' shown in FIG. 1 are formed of a conductive film forming plate electrodes 23 and 24 of a capacitor formed in the cell region.                         

도2는 도1에 도시된 퓨즈박스의 평면도이다. 도2를 참조하여 퓨즈박스(26)의 단면도를 살펴보면, 가드링(27)과, 폴리실리콘막(23')과, TiN막(24')으로 형성된 퓨즈라인이 층간절연막(25') 하부에 형성되어 있음을 알 수 있다.FIG. 2 is a plan view of the fuse box shown in FIG. 1. Referring to FIG. 2, a cross-sectional view of the fuse box 26 is shown. A fuse line formed of the guard ring 27, the polysilicon film 23 ', and the TiN film 24' is disposed below the interlayer insulating film 25 '. It can be seen that it is formed.

도3은 결함셀을 구제하기 위한 리페어 공정에서의 퓨즈 절단시 퓨즈박스에서의 문제점을 보여주는 도면이다.3 is a view showing a problem in the fuse box when the fuse is cut in the repair process for repairing the defective cell.

도3을 참조하여 살펴보면, 리페어 공정시에 결함셀을 구제하기 위하여 레이저를 X영역에 조사하여 해당되는 퓨즈를 블로잉(blowing)하게 된다. 이 때, 블로잉하게된 퓨즈의 단면, 특히 TiN막(23')이 노출되는데, 이 상태로 후속 테스트를 고온, 고압, 수분상태에서 실시하게 되면, 노출된 TiN막(24')에서 산화가 일어난다. Referring to FIG. 3, in order to rescue a defective cell during a repair process, a laser is irradiated to an X region to blow a corresponding fuse. At this time, the cross section of the blown fuse, in particular the TiN film 23 ', is exposed. If a subsequent test is performed at a high temperature, high pressure, and moisture state in this state, oxidation occurs in the exposed TiN film 24'. .

금속인 TiN막(23')의 단면에 수분이 침투되면 TiO2가 형성되며, 이 때 TiN막(24')의 표면에 생긴 산화는 하부에 형성된 폴리실리콘막(23')과의 계면을 따라 진행되어 TiN막(24')과 폴리실리콘막(23') 사이에 리프팅(lifting)이 발생하면서 주변의 층간절연막에 크렉(crack)을 발생시키거나 또는 레이저 조사때 생긴 크랙을 더욱 크게 형성시킨다.If water penetrates the cross section of the TiN film 23 ', which is a metal, TiO 2 is formed. At this time, oxidation generated on the surface of the TiN film 24' is formed along the interface with the polysilicon film 23 'formed at the bottom. As a result, lifting occurs between the TiN film 24 'and the polysilicon film 23', causing cracks in the surrounding interlayer insulating film or forming a larger crack in laser irradiation.

이 때 생기는 크랙 현상으로 인해 이웃한 퓨즈까지 데미지 또는 블로잉(blowing)이 발생하여 반도체 장치가 에러를 유발할 수 있다.In this case, a crack phenomenon may damage or blow to a neighboring fuse and cause an error in the semiconductor device.

또한 상기의 문제를 해결하기 위해 퓨즈로 금속막을 사용하지 않고 폴리실리콘막만을 이용하게 되면 레이저 조사등의 인한 금속막의 노출이 없게 되어 퓨즈 산화등의 문제는 없게 되지만, 이 경우에는 폴리실리콘막의 높은 저항으로 인해 반도 체 장치의 고속동작에 방해를 받게 된다. 한편으로는 금속만으로 퓨즈를 사용하게 되면, 레이저조사로 블로잉될 때 금속막이 절단되면서 주변영역에 크랙을 발생시킨다. In addition, if only the polysilicon film is used without using a metal film as a fuse to solve the above problem, there is no exposure of the metal film due to laser irradiation and the like, so that there is no problem of fuse oxidation, but in this case, the high resistance of the polysilicon film This will interfere with the high speed operation of the semiconductor device. On the other hand, if a fuse is used only with metal, the metal film is cut when blown by laser irradiation, causing cracks in the peripheral area.

따라서 금속막과 폴리실리콘막의 적층구조로 형성된 퓨즈를 레이저 조사로 블로잉되면 금속의 절단면이 노출되고, 이로 인하여 금속막의 산화등의 문제가 유발되는 것이다.
Therefore, when a fuse formed of a laminated structure of a metal film and a polysilicon film is blown by laser irradiation, a cut surface of the metal is exposed, thereby causing a problem such as oxidation of the metal film.

본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로 리페어 공정에서 퓨즈의 레이저 컷팅시 노출되는 금속의 산화를 방지할 수 있는 반도체 장치 및 그 제조방법을 제공함을 목적으로 한다.
The present invention has been proposed to solve the above problems, and an object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which can prevent oxidation of a metal exposed during laser cutting of a fuse in a repair process.

상기의 목적을 달성하기 위하여, 이를 위해 본 발명은 기판상에 퓨즈가 형성될 영역에 제1 퓨즈용 금속막을 형성하는 단계; 레이저 조사로 블로잉될 영역의 상기 제1 퓨즈용 금속막을 선택적으로 제거하는 단계; 상기 제1 퓨즈용 금속막을 덮을 수 있도록 제1 층간절연막을 형성하는 단계;상기 레이저 조사로 블로잉될 영역의 제1 층간절연막상에 제2 퓨즈용 전도성막을 형성하는 단계; 및 상기 제1 퓨즈용 전도성막과 상기 제2 퓨즈용 금속막을 연결하는 콘택플러그를 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다. In order to achieve the above object, the present invention for this purpose comprises the steps of forming a metal film for the first fuse in the region where the fuse is to be formed; Selectively removing the metal film for the first fuse in the area to be blown by laser irradiation; Forming a first interlayer dielectric layer to cover the first fuse metal layer; forming a second conductive layer on the first interlayer dielectric layer to be blown by the laser irradiation; And forming a contact plug connecting the conductive film for the first fuse and the metal film for the second fuse.                     

또한 본 발명은 퓨즈가 형성될 영역중에서 레이저 조사로 블로잉될 영역의 일측과 타측에 구비된 금속막; 상기 제1 금속막상에 구비된 층간절연막; 상기 레이저 조사로 블로잉될 영역의 상기 층간절연막상에 구비된 전도막; 및 상기 층간절연막을 관통하여 상기 제1 금속막과 상기 전도막을 연결하는 콘택플러그를 구비하며, 상기 금속막, 상기 전도막 및 상기 콘택플러그가 퓨즈를 이루는 반도체 장치을 제공한다.
In another aspect, the present invention is a metal film provided on one side and the other side of the region to be blown by laser irradiation in the region where the fuse is to be formed; An interlayer insulating film provided on the first metal film; A conductive film provided on the interlayer insulating film in a region to be blown by the laser irradiation; And a contact plug penetrating the interlayer insulating film to connect the first metal film and the conductive film, wherein the metal film, the conductive film, and the contact plug form a fuse.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. do.

도4a 내지 도4e는 본 발명의 바람직한 일실시예에 따른 반도체 제조방법을 나타내는 도면이다. 4A to 4E are diagrams illustrating a semiconductor manufacturing method according to an exemplary embodiment of the present invention.

본 발명의 일실시예에 따른 반도체 제조방법은 먼저, 도4a에 도시된 바와 같이 기판(30)상에 소자분리막(31)을 형성하고, 그 상부에 제1 층간절연막(32)을 형성한다. 여기서 소자분리막(31)은 STI(Shallow trench isolation)형 소자분리막으로 형성한다. 여기서의 소자분리막(31)은 상부에 형성된 퓨즈의 블로잉시 완충막역할을 하게된다. 여기서 제1 층간절연막(32)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)으로 형성할 수 있다. In the semiconductor manufacturing method according to the embodiment of the present invention, first, as shown in FIG. 4A, the device isolation layer 31 is formed on the substrate 30, and the first interlayer insulating layer 32 is formed thereon. The isolation layer 31 is formed of a shallow trench isolation (STI) isolation layer. The device isolation layer 31 serves as a buffer layer when blowing the fuse formed thereon. The first interlayer insulating layer 32 may include an undoped-silicate glass (USG), phospho-silicate glass (PSG), boro-phospho-silicate glass (BPSG), a high density plasma (HDP) oxide film, and a spin on glass (SOG) film. , Using a TEOS (Tetra Ethyl Ortho Silicate) film or HDP (high densigy plasma) oxide film or thermal oxide film (Thermal Oxide) film formed by oxidizing the silicon substrate at a high temperature of 600 ~ 1,100 ℃ in the furnace can do.

이어서 퓨즈가 형성될 영역에 제1 퓨즈용 금속막(33)을 형성하고, 후속 리페어 공정에서 레이저가 조사되어 퓨즈가 블로잉될 영역의 제1 퓨즈용 금속막(33)을 선택적으로 제거한다. 여기서 제거되는 부분은 레이저 조사로 퓨즈가 플로잉될때 절단되어 떨어져 나가는 크기만큼이다.Subsequently, a first fuse metal film 33 is formed in a region where the fuse is to be formed, and a laser is irradiated in a subsequent repair process to selectively remove the first fuse metal layer 33 in a region where the fuse is to be blown. The part removed here is as large as it is cut off and blown off when the fuse is flowed by laser irradiation.

이어서 도4b에 도시된 바와 같이, 제1 퓨즈용 금속막(33)을 덮을 수 있도록 제2 층간절연막(34)을 형성한다.Subsequently, as shown in FIG. 4B, a second interlayer insulating film 34 is formed to cover the first fuse metal film 33.

여기서 제2 층간절연막(34)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)으로 형성할 수 있다. The second interlayer insulating layer 34 may be formed of undoped-silicate glass (USG), phospho-silicate glass (PSG), boro-phospho-silicate glass (BPSG), high density plasma (HDP) oxide, and spin on glass (SOG) film. , Using a TEOS (Tetra Ethyl Ortho Silicate) film or HDP (high densigy plasma) oxide film or thermal oxide film (Thermal Oxide) film formed by oxidizing the silicon substrate at a high temperature of 600 ~ 1,100 ℃ in the furnace can do.

이어서 도4c에 도시된 바와 같이, 후속 리페어 공정에서 레이저가 조사되어 퓨즈가 블로잉될 영역의 제2 층간절연막(34)상에 제2 퓨즈용 금속막(35)과 제2 퓨즈용 폴리실리콘막(36)을 차례로 적층하여 형성한다. 도4c의 우측은 퓨즈부의 단면을 나타내고 있는 것으로서 제1 퓨즈용 금속막(33)을 하부구조로 형성하고, 리페어 공정에서 레이저 조사로 블로잉될 영역인 제2 퓨즈용 금속막/제2 퓨즈용 폴리실리콘막(35,36)을 상부구조로 형성하는 것을 나타내고 있다. Subsequently, as shown in FIG. 4C, the second fuse metal film 35 and the second fuse polysilicon film (2) are disposed on the second interlayer insulating film 34 in the area where the laser is irradiated and blown in the subsequent repair process. 36) are formed by laminating them in sequence. The right side of Fig. 4C shows a cross section of the fuse part, in which the first fuse metal film 33 is formed as a lower structure, and the second fuse metal film / second fuse poly is an area to be blown by laser irradiation in the repair process. The silicon films 35 and 36 are formed in an upper structure.                     

이어서 도4d에 도시된 바와 같이, 제2 퓨즈용 금속막(35)과 제2 퓨즈용 폴리실리콘막(36)을 덮을 수 있도록 제3 층간절연막(37)을 형성한다.Next, as shown in FIG. 4D, a third interlayer insulating film 37 is formed to cover the second fuse metal film 35 and the second fuse polysilicon film 36.

이어서 제2 및 제3 층간절연막(34,37)을 선택적으로 제거하여 제1 퓨즈용 금속막(33)과 제2 퓨즈용 금속막/폴리실리콘막(35,36)을 연결하기위한 콘택홀(39)을 형성한다. 여기서 형성하는 콘택홀(39)은 제2 퓨즈용 금속막/폴리실리콘막(35,36)을 양측과 제1 퓨즈용 금속막(33)이 노출되도록 형성한다.Subsequently, the second and third interlayer insulating films 34 and 37 are selectively removed to contact holes for connecting the first fuse metal film 33 and the second fuse metal film / polysilicon films 35 and 36. 39). The contact hole 39 formed here forms the second fuse metal film / polysilicon films 35 and 36 so that both sides and the first fuse metal film 33 are exposed.

이어서 도4e에 도시된 바와 같이 전도성물질로 콘택홀을 매립하여 제1 퓨즈용 금속막(33)과 제2 퓨즈용 금속막/폴리실리콘막(35,36)을 연결하는 콘택플러그(38)를 형성한다. 여기서 콘택플러그(38)을 형성하는 전도성물질은 산화에 강한 물질을 이용한다.Subsequently, as shown in FIG. 4E, the contact plug 38 which fills the contact hole with a conductive material and connects the first fuse metal film 33 and the second fuse metal film / polysilicon films 35 and 36 is formed. Form. Here, the conductive material forming the contact plug 38 uses a material resistant to oxidation.

전술한 바와 같이, 퓨즈부를 형성하고 난 후에, 리페어 공정시에 결함셀을 구제하기 위하여 해당되는 퓨즈에 레이저를 조사하면, 제2 퓨즈용 금속막/폴리실리콘막(35,36)만이 제거된다.As described above, after the fuse portion is formed, only the second fuse metal film / polysilicon films 35 and 36 are removed by irradiating a laser to the corresponding fuse in order to rescue the defective cell during the repair process.

하단의 제1 퓨즈용 금속막은 하나의 막으로 형성되어 있고, 콘택플러그는 산화에 강한 막으로 형성되어 있기 때문에 블로잉후에도 폴리실리콘막과 금속막의 이중단면이 노출되는 경우가 제거되어 레이저 조사로 생긴 크랙현상이 하부구조의 퓨즈배선에 영향을 주는 경우는 없게 된다.Since the first fuse metal film at the bottom is formed of one film, and the contact plug is formed of a film resistant to oxidation, cracks caused by laser irradiation are eliminated because double surfaces of the polysilicon film and the metal film are exposed even after blowing. This will not affect the fuse wiring of the substructure.

또한 제2 퓨즈용 전도막을 하나의 금속막 또는 폴리실리콘막으로 형성할 수도 있으며, 이런 경우에도 레이저조사로 생긴 크랙이 블로잉된 퓨즈배선에 영향을 주는 경우가 없게 된다. In addition, the conductive film for the second fuse may be formed of a single metal film or a polysilicon film, and in this case, cracks generated by laser irradiation do not affect the blown fuse wiring.                     

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

본 발명에 의해 제조된 반도체 장치는 리페어 공정과 그 후속 공정을 진행한 할 때에 금속막과 폴리실리콘막의 이중막 구조의 퓨즈가 노출되지 않아서 로잉시에 생긴 크랙이 주변영역이 주는 피해를 방지할 수 있어 도체 제조 공정의 신뢰성을 향상시킬 수 있다.
In the semiconductor device fabricated by the present invention, the fuse of the metal film and the polysilicon film does not expose the fuse during the repair process and subsequent processes, thereby preventing damage caused by the surrounding area due to the cracks generated during rowing. Thereby, the reliability of the conductor manufacturing process can be improved.

Claims (5)

기판상에 퓨즈가 형성될 영역에 제1 퓨즈용 금속막을 형성하는 단계;Forming a metal film for the first fuse in a region where the fuse is to be formed on the substrate; 레이저 조사로 블로잉될 영역의 상기 제1 퓨즈용 금속막을 선택적으로 제거하는 단계;Selectively removing the metal film for the first fuse in the area to be blown by laser irradiation; 상기 제1 퓨즈용 금속막을 덮을 수 있도록 제1 층간절연막을 형성하는 단계;Forming a first interlayer insulating film to cover the metal film for the first fuse; 상기 레이저 조사로 블로잉될 영역의 상기 제1 층간절연막상에 제2 퓨즈용 전도성막을 형성하는 단계; 및Forming a conductive film for a second fuse on the first interlayer insulating film in a region to be blown by the laser irradiation; And 상기 제1 층간절연막을 관통하여 상기 제1 퓨즈용 금속막과 상기 제2 퓨즈용 전도성막을 연결하고 크랙방지를 위한 콘택플러그를 형성하는 단계Connecting the first fuse metal layer and the second fuse conductive layer through the first interlayer insulating layer and forming a contact plug to prevent cracking; 를 포함하는 반도체 장치의 제조방법.Method for manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 콘택플러그를 형성하는 단계는,Forming the contact plug, 상기 제1층간절연막 상에 상기 제2 퓨즈용 전도성막을 덮도록 제2 층간절연막을 형성하는 단계;Forming a second interlayer insulating film on the first interlayer insulating film to cover the second conductive film for the fuse; 상기 제2 및 제1 층간절연막을 선택적으로 식각하여 상기 제1 퓨즈용 금속막과 상기 제2 퓨즈용 전도성막을 연결하기 위한 콘택홀을 형성하는 단계; 및Selectively etching the second and first interlayer insulating layers to form a contact hole for connecting the first fuse metal layer and the second fuse conductive layer; And 상기 콘택홀을 산화에 강한 전도성막을 매립하여 상기 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.And filling the contact hole with a conductive film resistant to oxidation to form the contact plug. 제 1 항에 있어서,The method of claim 1, 상기 제2 퓨즈용 전도성막은The conductive film for the second fuse 금속막상에 폴리실리콘막이 적층되어 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.A method for manufacturing a semiconductor device, characterized in that a polysilicon film is laminated on a metal film. 퓨즈가 형성될 영역중에서 레이저 조사로 블로잉될 영역의 일측과 타측에 구비된 금속막;A metal film provided on one side and the other side of the region to be blown by laser irradiation among the regions where the fuse is to be formed; 상기 금속막상에 구비된 층간절연막;An interlayer insulating film provided on the metal film; 상기 레이저 조사로 블로잉될 영역의 상기 층간절연막상에 구비된 전도막; 및A conductive film provided on the interlayer insulating film in a region to be blown by the laser irradiation; And 상기 층간절연막을 관통하여 상기 금속막과 상기 전도막을 연결하고 크랙방지를 위한 콘택플러그를 구비하며, A contact plug for connecting the metal layer and the conductive layer through the interlayer insulating layer and preventing cracks; 상기 금속막, 상기 전도막 및 상기 콘택플러그가 퓨즈를 이루는 반도체 장치.And the metal film, the conductive film, and the contact plug constitute a fuse. 제 4 항에 있어서,The method of claim 4, wherein 상기 전도막은 금속막/폴리실리콘막이 적층된 것을 특징으로 하는 반도체 장치.The conductive film is a semiconductor device, characterized in that the metal film / polysilicon film is laminated.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010005114A (en) * 1999-06-30 2001-01-15 김영환 Fabricating method for fuse of semiconductor device
KR20020017756A (en) * 2000-08-31 2002-03-07 박종섭 A fuse of a semiconductor device and a method for forming the same
KR20020024919A (en) * 2000-09-27 2002-04-03 박종섭 Method of manufacturing fuse box in semiconductor device
KR20020091937A (en) * 2001-06-01 2002-12-11 삼성전자 주식회사 Method for fabricating fuse

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010005114A (en) * 1999-06-30 2001-01-15 김영환 Fabricating method for fuse of semiconductor device
KR20020017756A (en) * 2000-08-31 2002-03-07 박종섭 A fuse of a semiconductor device and a method for forming the same
KR20020024919A (en) * 2000-09-27 2002-04-03 박종섭 Method of manufacturing fuse box in semiconductor device
KR20020091937A (en) * 2001-06-01 2002-12-11 삼성전자 주식회사 Method for fabricating fuse

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