KR100853478B1 - Semiconductor device and Method for fabricating the same - Google Patents

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Abstract

본 발명은 결함셀의 리페어를 위한 퓨즈와 안티퓨즈를 게이트 형성공정을 이용하여 형성함으로서 보다 효율적으로 리페어회로를 형성할 수 있는 반도체 장치의 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상의 퓨즈가 형성될 영역에 소자분리막을 형성하는 단계; The present invention is to provide a method for manufacturing a semiconductor device capable of forming an effective repair circuit than by forming the fuse and anti-fuse for a repair of a defective cell by using the gate forming process, the present invention for this purpose is on the substrate the method comprising the area to be fused is formed to form a device isolation film; 상기 기판상의 안티퓨즈가 형성될 영역에 활성영역을 형성하는 단계; Forming an active region in a region to be formed in the anti-fuse on the substrate; 상기 활성영역의 일정영역을 선택적으로 제거하여 안티퓨즈용 홀을 형성하는 단계; Forming a hole for the anti-fuse by selectively removing predetermined areas of said active region; 게이트용 산화막을 상기 안티퓨즈용 패턴을 따라 상기 기판 전면에 형성하는 단계: 게이트용 도전막을 상기 게이트용 산화막 상에 형성하되, 상기 안티퓨즈용 홀이 매립되도록 하는 단계; For a gate oxide film according to the pattern for the anti-fuse to form on the substrate surface: a conductive but for the gate film formed on the above-mentioned gate oxide film, so that the step of embedding the anti-fuse for a hole; 상기 소자분리막 상부와 상기 안티퓨즈용 홀 내에 상기 절연막 및 상기 도전막이 남도록 패터닝하는 단계; The step of the insulating film and the conductive film is patterned to remain in the device isolation film and said upper antifuse hole for; 및 상기 활성영역과 상기 활성영역내의 상기 게이트용 도전막에 각각 배선을 연결하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다. And it provides a method for manufacturing a semiconductor device comprising the step of connecting the wiring to each of the gate conductive film for in the active region and the active region.
반도체, 퓨즈, 안티퓨즈, 활성영역, 게이트. Semiconductor, fuse, anti-fuse, the active region, a gate.

Description

반도체 장치 및 그 제조방법{Semiconductor device and Method for fabricating the same} A semiconductor device and a method of manufacturing {Semiconductor device and Method for fabricating the same}

도1 내지 도5은 본 발명의 바람직한 실시예에 따른 반도체 장치 제조방법을 나타내는 공정단면도. 1 to 5 are sectional views showing a semiconductor device manufacturing method according to a preferred embodiment of the present invention.

* 도면의 주요 부분에 대한 부호 설명 * Code Description of the Related Art

10 : 기판 10: substrate

11 : 소자분리막 11: device isolation

12 : 활성영역 12: active region

13 : 안티퓨즈 홀 13: antifuse Hall

14 : 소자분리막 마스크 14: isolation film mask

15 : 게이트용 산화막 15: gate oxide film for

16 : 게이트용 도전막 16: gate conductive film for

17 : 게이트용 질화막 17: nitride film for the gate

18 : 게이트 형성마스크 18: a gate forming mask,

19 : 층간절연막 19: interlayer insulating film

본 발명은 반도체 메모리 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 리페어 퓨즈(repair fuse)부의 제조공정에 관한 것이다. The present invention relates to a manufacturing process that relates to semiconductor memory technology, in particular a repair fuse of the semiconductor device manufacturing process (repair fuse) portion.

메모리 소자 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. One from the memory element many fine cells in the manufacture because they do not even if there is a defect functions as a memory is processed as a defective product. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 소자 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다. However, even though the entire device disposed of as a defective product were defective portion in the memory cell only it occurs inefficient processing method in terms of yield (yield).

따라서, 현재는 메모리 내에 미리 설치해둔 예비 메모리 셀(이하 리던던시(redundancy) 셀이라 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다. Thus, now it forms the by replacing the defective cell with a spare memory cell (hereinafter referred to as redundancy (redundancy) cell) haedun installed in advance in the memory, and yield in a way that evoked the entire memory.

리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low)와 스페어 칼럼(sparecolumn)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행되는데, 이를 구체적으로 기술하면 다음과 같다. Repair work using a redundancy cell is normal, constant cell array (cell array) for each spare row (spare low) and the spare column (sparecolumn) a pre-installed a couple of defects that the defective memory cell a spare memory cell in row / column units occurs chiwan proceeds in such a way that, when this technology in detail.

즉, 웨이퍼 가공 완료후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. That is, the defective memory cell can single out through the wafer after completion of processing test performs the program to change the addresses (address) corresponding to the address signal of the spare cells in the internal circuit. 따라서, 실제 사용시에 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다. Accordingly, it would be if the address signal for the defective line in actual use, the input is selected as the spare line is instead changed. 이 프로그램 방식 중의 하나가 바로 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 이렇게 레이저의 조사에 의해 끊어지는 배선을 퓨즈라인이라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다. Inde way one of the program method is ll cut right drive a fuse with a laser beam, so that the wire cut off by the irradiation of laser is referred to as a fuse line, and the cut portion and the area surrounding it which is called a fuse box.

한편, 퓨즈는 추가적인 공정으로 따로 형성하는 것은 아니고 비트 라인(Bit Line) 또는 워드 라인(Word line)를 이루는 도전층(예컨대 폴리실리콘)을 이용하여 형성한다. On the other hand, the fuse is formed by a conductive layer (e.g. polysilicon) forming a not necessarily formed separately as an additional step the bit line (Bit Line) or word line (Word line). 통상, 리페어 퓨즈 박스 영역 상부의 절연막의 일부를 반도체 소자의 패드(Pad) 식각과 함께 식각하고 있기 때문에 패드/리페어 식각이라 한다. Since normally there are etching a portion of the fuse box repair area with the upper insulating film and the pad (Pad) etching of the semiconductor element is referred to as the pad / repair etching. 또한, 최근에는 반도체 메모리 소자의 집적도 및 속도가 증가하면서 퓨즈레이어를 메탈계열을 사용하고 있다. Further, in recent years, using a metal-based layer fuses with the density and speed of semiconductor memory devices increases.

그러나, 퓨즈를 이용하여 반도체 소자를 리페어 할 시에는 웨이퍼상태에서 리페어를 하기 때문에 패키기까지 된 상태에서 불량셀이 발견될 시에는 사용할 수 없다. However, it can not be used when there is a defective cell detected in the state up to L Pointing because the repair in a wafer state during a repair to a semiconductor device using a fuse. 따라서 이를 보완하기 위해서 개발된 것이 안티퓨즈 방식이다. Therefore, it is the anti-fuse method developed to compensate.

기본적인 안티퓨즈 소자는 일반적으로 저항성 퓨즈 소자로써, 초기에 프로그램되지 않은 상태에서는 매우 높은 저항(100Mohm)을 가지며, 적절한 프로그램 동작 이후에는 매우 낮은 저항(〈10Kohm)을 지니게 된다. Basic anti-fuse element is generally a resistive fuse element as, in the initial non-programmed state has a very high resistance (100Mohm), after proper programming operation is jinige has a very low resistance (<10Kohm). 안티퓨즈 소자는, 일반적으로 이산화규소(SiO 2 ), 실리콘 나이트라이드(silicon nitride), 탄탈륨 옥사이드(tantalum oxide) 또는 ONO(silicondioxide-silicon nitride-silicon dioxide)와 같은 유전체가 두 개의 도전체 사이에 끼여 있는 복합체 등과 같은 매 우 얇은 유전체 물질로 구성되어 있다. Anti-fuse element is generally a dielectric such as silicon dioxide (SiO 2), silicon nitride (silicon nitride), tantalum oxide (tantalum oxide), or ONO (silicondioxide-silicon nitride-silicon dioxide) sandwiched between two conductors which it consists of a very thin dielectric material such as composite.

안티퓨즈는 충분한 시간 동안 안티퓨즈의 단자들을 통해 고전압을 인가하여 양 도전체사이의 유전체를 파괴하여 단락시킴으로서 프로그래밍 한다. Anti-fuse has a high voltage via the terminals of the anti-fuse for a sufficient period of time to be short-circuit programming sikimeuroseo to destroy the dielectric between the two conductors. 그러나 안티퓨즈는 퓨즈에 비해 그 특성상 큰 면적을 필요로 하는 단점을 가지고 있다. However, the anti-fuse has the disadvantage of requiring their nature large area compared to the fuse.

결론적으로 살펴보면, 퓨즈를 사용하여 결함셀을 리페어하는 방법을 취하게 되면 패키지 이후의 결함셀을 리페어할 수 없는 취약점이 있으며, 안티퓨즈를 사용하여 결함셀을 리페어하는 방법을 사용하게 되면 패키지후에도 결함셀을 리페어할 수 있으나 안티퓨즈 특성상 큰 면적을 필요로 한다는 문제점을 가지고 있다. In conclusion, look, if a method using a fuse to repair a defective cell to take, and this vulnerability is not possible to repair the defective cell after package, if you use a method of repairing a defective cell using the anti-fuse after the package defects It can repair cells, but has a problem that it requires a large area of ​​the anti-fuse characteristics.

본 발명은 결함셀의 리페어를 위한 퓨즈와 안티퓨즈를 게이트 형성공정을 이용하여 형성함으로서 보다 효율적으로 리페어회로를 형성할 수 있는 반도체 장치의 제조 방법을 제공함을 목적으로 한다. The invention a method of manufacturing a semiconductor device capable of forming a repair circuit more effectively by forming the fuse and anti-fuse for a repair of a defective cell by using the gate forming process for the purpose of providing.

상기의 목적을 달성하기 위하여 본 발명은 기판상의 퓨즈가 형성될 영역에 소자분리막을 형성하는 단계; The present invention for achieving the above object comprises the steps of forming a device isolation film on a region to be formed with a fuse of the substrate; 상기 기판상의 안티퓨즈가 형성될 영역에 활성영역을 형성하는 단계; Forming an active region in a region to be formed in the anti-fuse on the substrate; 상기 활성영역의 일정영역을 선택적으로 제거하여 안티퓨즈용 홀을 형성하는 단계; Forming a hole for the anti-fuse by selectively removing predetermined areas of said active region; 게이트용 산화막을 상기 안티퓨즈용 패턴을 따라 상기 기판 전면에 형성하는 단계: 게이트용 도전막을 상기 게이트용 산화막 상에 형성하되, 상기 안 티퓨즈용 홀이 매립되도록 하는 단계; The method comprising, but a conductive film for gate on the gate oxide film for, so that the embedding hole for the fuse not T;: a gate oxide film for the anti-fuse in accordance with the pattern for forming the substrate surface 상기 소자분리막 상부와 상기 안티퓨즈용 홀 내에 상기 절연막 및 상기 도전막이 남도록 패터닝하는 단계; The step of the insulating film and the conductive film is patterned to remain in the device isolation film and said upper antifuse hole for; 및 상기 활성영역과 상기 활성영역내의 상기 게이트용 도전막에 각각 배선을 연결하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다. And it provides a method for manufacturing a semiconductor device comprising the step of connecting the wiring to each of the gate conductive film for in the active region and the active region.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. Or less, to to be described in detail enough characters can be easily performed from the invention one of ordinary skill in the art, described with reference to the accompanying drawings the preferred embodiments of the invention do.

도1 내지 도5은 본 발명의 바람직한 실시예에 따른 반도체 장치 제조방법을 나타내는 공정단면도이다. 1 to 5 are cross-sectional views showing a semiconductor device manufacturing method according to a preferred embodiment of the present invention.

먼저 도1에 도시된 바와 같이, 기판(10)의 퓨즈가 형성될 영역에 STI(Shallow Trench Isolation) 소자분리막(11)을 형성한다. First to form a STI (Shallow Trench Isolation) element isolation film 11, the area within which the fuse is formed of a substrate 10 as shown in FIG. 후속공정에서 소자분리막(11) 상에 퓨즈가 형성되며, 결함셀을 구제하기 위한 레이저를 퓨즈에 조사할 때 소자분리막(11)은 완충역할을 하게 된다. It is fused on the element isolation film 11 formed in a subsequent process, when a laser beam to remedy the defective cell into the fuse element isolation film 11 is a cushion.

이어서 도2에 도시된 바와 같이, 안티퓨즈가 형성될 영역에 불순물을 도핑하여 활성영역(12)을 형성하고, 소자분리막 마스크(14)를 이용하여 활성영역(12)을 선택적으로 제거하여 안티퓨즈용 홀(13)을 형성한다. Then the anti-fuse, by doping an impurity into a region to be the anti-fuse is formed to form an active region 12, by using the element-isolating film mask 14 to selectively remove the active region 12 as shown in FIG. forms for the hole 13. 여기서 불순물은 N계열로 공정을 진행하여 N형 활성영역을 만들게되면 P 계열의 활성영역에 비해서 보다 쉽게 안티퓨즈를 단락시킬 수 있다. The impurity make when the N-type active region the process proceeds to a step N series more easily compared to the active regions of the P series can short the anti-fuse.

이어서 도3에 도시된 바와 같이, 안티퓨즈용 홀(13) 패턴을 따라 게이트용 산화막(15)을 형성하고, 게이트용 산화막(15) 상부에 게이트용 도전막(16)을 형성한다. Then it forms a, anti-fuse hole 13 to form a gate oxide film (15) in accordance with a pattern, and the oxide film 15 for gate conductor for the gate on the upper film 16 for, as shown in FIG. 이어서 게이트용 도전막(16) 상에 게이트용 질화막(17)을 형성한다. Then a gate nitride film (17) on the conductive film 16 for a gate.

이어서 도4에 도시된 바와 같이 게이트 패턴 형성 마스크(18)를 이용하여 게이트용 산화막(15), 게이트용 도전막(16) 및 게이트용 질화막(17)을 패터닝하여 소자분리막(11) 상에 퓨즈를 형성시키고, 한편으로 활성영역(12)에 형성된 안티퓨즈홀 내부에 게이트용 산화막(15) 및 게이트용 전도막(16)이 매립되도록 한다. Then fuse on a device isolation film 11 by using the gate pattern forming mask 18, patterning the gate for the oxide film 15, the gate conductive film 16 and for the gate nitride film (17) as shown in Figure 4 the formation and, on the other hand, such that the active region for the gate holes inside the anti-fuse oxide film 15 and a conductive film 16 for a gate formed in the (12) is embedded. 게이트용 산화막(15), 게이트용 도전막(16) 및 게이트용 질화막(17)을 패터닝할 때에는 게이트 패턴 형성 마스크(18)를 이용하여 게이트 패턴을 형성할 때에 동시에 실시하게 되므로 별도의 퓨즈 형성공정을 필요하지 않다. When patterning the oxide film 15 for the gate, the gate conductive film 16 and the gate nitride film for (17) using the gate pattern forming mask (18) so as performed at the same time when forming the gate pattern separate fuse forming step You do not need to. 여기서 21 부분이 퓨즈로 동작하게 된다. Here is a portion 21 acting as a fuse.

도5에 도시된 바와 같이, 게이트 패턴 형성 마스크(18)를 제거하고, 층간절연막(19)를 형성한다. 5, the removal of the gate pattern forming mask (18), to form the interlayer insulating film 19. 층간절연막(19)은 PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, BSG(Boro-Silicate Glass)막 또는 TEOS막( Tetraethylorthosilicate)등의 산화막계열을 사용한다. An interlayer insulating film 19 uses an oxide film-based, such as PSG (Phospho-Silicate Glass) film, BPSG (Boro-Phospho-Silicate Glass) film, BSG (Boro-Silicate Glass) film or a TEOS film (Tetraethylorthosilicate).

이어서 층간절연막(19)을 선택적으로 제거하여 활성영역(12)과 활성영역(12)내에 매립된 게이트용 도전막(16)이 각각 노출되도록 콘택홀을 형성하고, 각각의 콘택홀에 도전성막으로 매립하여 배선(20)을 형성한다. Then the active area 12 and active area conductive film formed on each contact hole forms a contact hole, and such that the gate conductive film 16 are respectively exposed for embedded in a 12 by selectively removing the interlayer insulating film 19 embedded to form the wiring 20. 여기서 배선(20)에 각각 연결된 활성영역(12)과 활성영역내의 게이트용 도전막(16)이 게이트용 산화막(15)과 결국 캐패시터 형태로 형성되어서 안티퓨즈를 형성하게 된다. Here it is formed of a wire (20) each active region 12 and the gate conductive film 16, the oxide film 15, and eventually form a capacitor for the gate for in the active region extending to form an anti-fuse. 이 때 콘택홀은 비트라인 콘택홀 마스크를 이용하고, 배선(20)은 비트라인을 형성할 때에 동시에 형성되도록한다. At this time, the contact hole is used for a bit line contact hole mask, the wiring 20 is to be formed at the same time when forming the bit line. 따라서 별도의 안티퓨즈를 형성하기 위한 공정은 필요하지 않다. Thus the process is not required for forming a separate anti-fuse.

본 발명은 퓨즈와 안티퓨즈를 게이트 패턴과 비트라인을 형성할 때에 동시에 형성하여 반도체 장치 제조공정의 효율을 높이는 효과를 가지고 있다. The present invention can be formed at the same time the formation of the gate pattern and the bit line fuses and anti-fuses have the effect of increasing the efficiency of the semiconductor device manufacturing process. 따라서 추가적인 공정없이 퓨즈와 안티퓨즈를 반도체 장체에 형성할 수 있어, 웨이어 레벨 뿐만 아니라 패키지 레벨에서도 결함셀의 리페어가 가능하여 전체 반도체 공정의 수율 향상을 기대할 수 있다. Therefore, it is possible to form the fuse and anti-fuse without additional processing to the semiconductor Condensed, Norwegian level as well as in the repair of a defective cell can be in the package level it may be expected to improve the yield of the entire semiconductor manufacturing process.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. The present invention described above is not limited by the embodiments described above and the accompanying drawings, it is that various changes and modifications may be made without departing from the scope of the present invention in the art got to those of ordinary skill will be obvious.

본 발명은 퓨즈와 안티퓨즈를 게이트 패턴과 비트라인을 형성할 때에 동시에 형성하여 반도체 장치 제조공정의 효율을 높이는 효과를 가지고 있다. The present invention can be formed at the same time the formation of the gate pattern and the bit line fuses and anti-fuses have the effect of increasing the efficiency of the semiconductor device manufacturing process.

Claims (5)

  1. 기판상의 퓨즈가 형성될 영역에 소자분리막을 형성하는 단계; Forming a device isolation film on a region to be formed with a fuse of the substrate;
    상기 기판상의 안티퓨즈가 형성될 영역에 활성영역을 형성하는 단계; Forming an active region in a region to be formed in the anti-fuse on the substrate;
    상기 활성영역의 일정영역을 선택적으로 제거하여 안티퓨즈용 홀을 형성하는 단계; Forming a hole for the anti-fuse by selectively removing predetermined areas of said active region;
    게이트용 절연막을 상기 안티퓨즈용 패턴을 따라 상기 기판 전면에 형성하는 단계: For the gate insulating film along the pattern for the anti-fuse to form on the substrate surface:
    게이트용 도전막을 상기 게이트용 절연막 상에 형성하되, 상기 안티퓨즈용 홀이 매립되도록 하는 단계; A conductive film for gate, but formed on the above-mentioned gate insulating film, a step such that the embedding hole for the anti-fuse;
    상기 소자분리막 상부와 상기 안티퓨즈용 홀 내에 상기 게이트용 절연막 및 상기 게이트용 도전막이 남도록 패터닝하는 단계; The step of the gate insulating film and the conductive pattern for the gate to remain in the device isolation film for the top and the holes for the anti-fuse; And
    상기 활성영역과 상기 활성영역내의 상기 게이트용 도전막에 각각 배선을 연결하는 단계 Coupling a wire to each of the gate conductive film for in the active region and the active region
    를 포함하는 반도체 장치의 제조방법. A method of manufacturing a semiconductor device comprising a.
  2. 제 1 항에 있어서, According to claim 1,
    상기 게이트용 절연막은, For the gate insulating film,
    산화막으로 이루어지는 Composed of an oxide film
    반도체 장치의 제조방법. A method of manufacturing a semiconductor device.
  3. 제 1 항 또는 제2항에 있어서, According to claim 1 or 2,
    상기 소자분리막 상부에 상기 게이트용 절연막 및 상기 게이트용 도전막이 남도록 패터닝하는 공정은 게이트 패턴을 형성하기 위한 마스크를 이용하는 것을 특징으로 하는 반도체 장치의 제조방법. A method of manufacturing a semiconductor device, characterized in that the device isolation film top using said gate insulating film and a process for the conductive film is patterned to leave the gate for the mask for forming the gate pattern.
  4. 제 1 항 또는 제2항에 있어서, According to claim 1 or 2,
    상기 게이트용 도전막상에 게이트용 질화막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법. A method of manufacturing a semiconductor device according to claim 1, further comprising a step of forming a gate nitride film for the conductive film for the gate.
  5. 제 1 항 또는 제2항에 있어서, According to claim 1 or 2,
    상기 활성영역과 상기 활성영역내의 상기 게이트용 도전막에 각각 연결하는 배선은 비트라인용 도전막인 것을 특징으로 하는 반도체 장치의 제조방법. A method of manufacturing a semiconductor device to a wiring is characterized in that the conductive film for connecting each bit line to the gate conductive film for in the active region and the active region.
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