KR100853478B1

KR100853478B1 - Semiconductor device and Method for fabricating the same

Info

Publication number: KR100853478B1
Application number: KR1020020042378A
Authority: KR
Inventors: 장헌용
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-07-19
Filing date: 2002-07-19
Publication date: 2008-08-21
Also published as: KR20040008707A

Abstract

본 발명은 결함셀의 리페어를 위한 퓨즈와 안티퓨즈를 게이트 형성공정을 이용하여 형성함으로서 보다 효율적으로 리페어회로를 형성할 수 있는 반도체 장치의 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상의 퓨즈가 형성될 영역에 소자분리막을 형성하는 단계; 상기 기판상의 안티퓨즈가 형성될 영역에 활성영역을 형성하는 단계; 상기 활성영역의 일정영역을 선택적으로 제거하여 안티퓨즈용 홀을 형성하는 단계; 게이트용 산화막을 상기 안티퓨즈용 패턴을 따라 상기 기판 전면에 형성하는 단계: 게이트용 도전막을 상기 게이트용 산화막 상에 형성하되, 상기 안티퓨즈용 홀이 매립되도록 하는 단계; 상기 소자분리막 상부와 상기 안티퓨즈용 홀 내에 상기 절연막 및 상기 도전막이 남도록 패터닝하는 단계; 및 상기 활성영역과 상기 활성영역내의 상기 게이트용 도전막에 각각 배선을 연결하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
The present invention is to provide a method of manufacturing a semiconductor device capable of forming a repair circuit more efficiently by forming a fuse and an anti-fuse for repair of a defective cell using a gate forming process. Forming an isolation layer in a region where the fuse is to be formed; Forming an active region in an area where an antifuse on the substrate is to be formed; Selectively removing a predetermined region of the active region to form an antifuse hole; Forming a gate oxide film on the entire surface of the substrate along the antifuse pattern: forming a gate conductive film on the gate oxide film to fill the antifuse hole; Patterning the insulating film and the conductive film to remain in the upper portion of the device isolation layer and the anti-fuse hole; And connecting wires to the active region and the gate conductive film in the active region, respectively.

반도체, 퓨즈, 안티퓨즈, 활성영역, 게이트.Semiconductor, Fuse, Anti-Fuse, Active Area, Gate.

Description

Semiconductor device and method for fabricating the same

도1 내지 도5은 본 발명의 바람직한 실시예에 따른 반도체 장치 제조방법을 나타내는 공정단면도.
1 to 5 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

* 도면의 주요 부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawing

10 : 기판10: substrate

11 : 소자분리막11: device isolation film

12 : 활성영역12: active area

13 : 안티퓨즈 홀13: antifuse hole

14 : 소자분리막 마스크14: device isolation mask

15 : 게이트용 산화막15 oxide film for gate

16 : 게이트용 도전막16: conductive film for gate

17 : 게이트용 질화막17 nitride film for gate

18 : 게이트 형성마스크18: gate formation mask

19 : 층간절연막
19: interlayer insulating film

본 발명은 반도체 메모리 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 리페어 퓨즈(repair fuse)부의 제조공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory technology, and more particularly, to a manufacturing process of a repair fuse in a semiconductor device manufacturing process.

메모리 소자 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 소자 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다. If any one of a number of microcells is defective in memory device manufacturing, it can not function as a memory and is therefore treated as defective. However, even though only a few cells in the memory have failed, discarding the entire device as a defective product is an inefficient process in terms of yield.

따라서, 현재는 메모리 내에 미리 설치해둔 예비 메모리 셀(이하 리던던시(redundancy) 셀이라 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다. Therefore, the current yield is improved by replacing the defective cells by using spare memory cells (hereinafter, referred to as redundancy cells) previously installed in the memory.

리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low)와 스페어 칼럼(sparecolumn)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행되는데, 이를 구체적으로 기술하면 다음과 같다. In the repair operation using redundancy cells, spare rows and spare columns are pre-installed for each cell array, and defective defective memory cells are replaced with spare memory cells in row / column units. It proceeds in such a way that it is described in detail as follows.

즉, 웨이퍼 가공 완료후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다. 이 프로그램 방식 중의 하나가 바로 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 이렇게 레이저의 조사에 의해 끊어지는 배선을 퓨즈라인이라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다.In other words, when a defective memory cell is selected through a test after wafer processing is completed, a program is executed in the internal circuit to replace the corresponding address with the address signal of the spare cell. Therefore, when an address signal corresponding to a bad line is input in actual use, the selection is switched to a spare line instead. One of the programming methods is a method of burning a fuse with a laser beam, and the wiring broken by the laser irradiation is called a fuse line, and the broken portion and the area surrounding the fuse box are called a fuse box.

한편, 퓨즈는 추가적인 공정으로 따로 형성하는 것은 아니고 비트 라인(Bit Line) 또는 워드 라인(Word line)를 이루는 도전층(예컨대 폴리실리콘)을 이용하여 형성한다. 통상, 리페어 퓨즈 박스 영역 상부의 절연막의 일부를 반도체 소자의 패드(Pad) 식각과 함께 식각하고 있기 때문에 패드/리페어 식각이라 한다. 또한, 최근에는 반도체 메모리 소자의 집적도 및 속도가 증가하면서 퓨즈레이어를 메탈계열을 사용하고 있다.On the other hand, the fuse is not formed separately by an additional process, but is formed using a conductive layer (for example, polysilicon) forming a bit line or a word line. In general, a portion of the insulating film on the repair fuse box region is etched along with the pad etching of the semiconductor device, so it is called a pad / repair etching. Also, in recent years, as the degree of integration and speed of semiconductor memory devices have increased, fuse layers have used metal series.

그러나, 퓨즈를 이용하여 반도체 소자를 리페어 할 시에는 웨이퍼상태에서 리페어를 하기 때문에 패키기까지 된 상태에서 불량셀이 발견될 시에는 사용할 수 없다. 따라서 이를 보완하기 위해서 개발된 것이 안티퓨즈 방식이다.However, when a semiconductor device is repaired using a fuse, the semiconductor device is repaired in a wafer state and thus cannot be used when a defective cell is found in a packaged state. Therefore, the anti-fuse method was developed to compensate for this.

기본적인 안티퓨즈 소자는 일반적으로 저항성 퓨즈 소자로써, 초기에 프로그램되지 않은 상태에서는 매우 높은 저항(100Mohm)을 가지며, 적절한 프로그램 동작 이후에는 매우 낮은 저항(〈10Kohm)을 지니게 된다. 안티퓨즈 소자는, 일반적으로 이산화규소(SiO₂), 실리콘 나이트라이드(silicon nitride), 탄탈륨 옥사이드(tantalum oxide) 또는 ONO(silicondioxide-silicon nitride-silicon dioxide)와 같은 유전체가 두 개의 도전체 사이에 끼여 있는 복합체 등과 같은 매 우 얇은 유전체 물질로 구성되어 있다. Basic antifuse devices are typically resistive fuse devices that have a very high resistance (100 Mohms) initially unprogrammed and very low resistance (<10 Kohms) after proper programming operation. Antifuse devices typically have a dielectric such as silicon dioxide (SiO ₂ ), silicon nitride, tantalum oxide, or silicondioxide-silicon nitride-silicon dioxide (ONO) sandwiched between two conductors. And very thin dielectric materials such as composites.

안티퓨즈는 충분한 시간 동안 안티퓨즈의 단자들을 통해 고전압을 인가하여 양 도전체사이의 유전체를 파괴하여 단락시킴으로서 프로그래밍 한다. 그러나 안티퓨즈는 퓨즈에 비해 그 특성상 큰 면적을 필요로 하는 단점을 가지고 있다.Antifuse is programmed by applying a high voltage through the terminals of the antifuse for a sufficient time to break and short-circuit the dielectric between both conductors. However, the anti-fuse has a disadvantage in that it requires a larger area than the fuse.

결론적으로 살펴보면, 퓨즈를 사용하여 결함셀을 리페어하는 방법을 취하게 되면 패키지 이후의 결함셀을 리페어할 수 없는 취약점이 있으며, 안티퓨즈를 사용하여 결함셀을 리페어하는 방법을 사용하게 되면 패키지후에도 결함셀을 리페어할 수 있으나 안티퓨즈 특성상 큰 면적을 필요로 한다는 문제점을 가지고 있다.
In conclusion, there is a vulnerability that can not repair the defective cell after the package if the defective cell is repaired by using the fuse.If the defective cell is repaired using the anti-fuse, the defective cell is also damaged after the package. The cell can be repaired but has the problem of requiring a large area due to the anti-fuse characteristics.

본 발명은 결함셀의 리페어를 위한 퓨즈와 안티퓨즈를 게이트 형성공정을 이용하여 형성함으로서 보다 효율적으로 리페어회로를 형성할 수 있는 반도체 장치의 제조 방법을 제공함을 목적으로 한다.
An object of the present invention is to provide a method of manufacturing a semiconductor device which can form a repair circuit more efficiently by forming a fuse and an antifuse for repairing a defective cell using a gate forming process.

상기의 목적을 달성하기 위하여 본 발명은 기판상의 퓨즈가 형성될 영역에 소자분리막을 형성하는 단계; 상기 기판상의 안티퓨즈가 형성될 영역에 활성영역을 형성하는 단계; 상기 활성영역의 일정영역을 선택적으로 제거하여 안티퓨즈용 홀을 형성하는 단계; 게이트용 산화막을 상기 안티퓨즈용 패턴을 따라 상기 기판 전면에 형성하는 단계: 게이트용 도전막을 상기 게이트용 산화막 상에 형성하되, 상기 안 티퓨즈용 홀이 매립되도록 하는 단계; 상기 소자분리막 상부와 상기 안티퓨즈용 홀 내에 상기 절연막 및 상기 도전막이 남도록 패터닝하는 단계; 및 상기 활성영역과 상기 활성영역내의 상기 게이트용 도전막에 각각 배선을 연결하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
In order to achieve the above object, the present invention comprises the steps of forming an isolation layer in the region where the fuse on the substrate is to be formed; Forming an active region in an area where an antifuse on the substrate is to be formed; Selectively removing a predetermined region of the active region to form an antifuse hole; Forming a gate oxide film on the entire surface of the substrate along the antifuse pattern: forming a gate conductive film on the gate oxide film, wherein the antifuse hole is buried; Patterning the insulating film and the conductive film to remain in the upper portion of the device isolation layer and the anti-fuse hole; And connecting wires to the active region and the gate conductive film in the active region, respectively.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. do.

도1 내지 도5은 본 발명의 바람직한 실시예에 따른 반도체 장치 제조방법을 나타내는 공정단면도이다.1 to 5 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

먼저 도1에 도시된 바와 같이, 기판(10)의 퓨즈가 형성될 영역에 STI(Shallow Trench Isolation) 소자분리막(11)을 형성한다. 후속공정에서 소자분리막(11) 상에 퓨즈가 형성되며, 결함셀을 구제하기 위한 레이저를 퓨즈에 조사할 때 소자분리막(11)은 완충역할을 하게 된다.First, as shown in FIG. 1, a shallow trench isolation (STI) device isolation layer 11 is formed in a region where a fuse of the substrate 10 is to be formed. In a subsequent process, a fuse is formed on the device isolation film 11, and the device isolation film 11 acts as a buffer when the fuse is irradiated with a laser to rescue the defective cells.

이어서 도2에 도시된 바와 같이, 안티퓨즈가 형성될 영역에 불순물을 도핑하여 활성영역(12)을 형성하고, 소자분리막 마스크(14)를 이용하여 활성영역(12)을 선택적으로 제거하여 안티퓨즈용 홀(13)을 형성한다. 여기서 불순물은 N계열로 공정을 진행하여 N형 활성영역을 만들게되면 P 계열의 활성영역에 비해서 보다 쉽게 안티퓨즈를 단락시킬 수 있다.Next, as shown in FIG. 2, the active region 12 is formed by doping an impurity in the region where the anti-fuse is to be formed, and the anti-fuse is selectively removed by using the device isolation mask 14. The dragon hole 13 is formed. In this case, when impurities are formed in the N series to form an N-type active region, anti-fuse can be shorted more easily than in the P-based active region.

이어서 도3에 도시된 바와 같이, 안티퓨즈용 홀(13) 패턴을 따라 게이트용 산화막(15)을 형성하고, 게이트용 산화막(15) 상부에 게이트용 도전막(16)을 형성한다. 이어서 게이트용 도전막(16) 상에 게이트용 질화막(17)을 형성한다.Next, as shown in FIG. 3, the gate oxide film 15 is formed along the antifuse hole 13 pattern, and the gate conductive film 16 is formed on the gate oxide film 15. Subsequently, a gate nitride film 17 is formed on the gate conductive film 16.

이어서 도4에 도시된 바와 같이 게이트 패턴 형성 마스크(18)를 이용하여 게이트용 산화막(15), 게이트용 도전막(16) 및 게이트용 질화막(17)을 패터닝하여 소자분리막(11) 상에 퓨즈를 형성시키고, 한편으로 활성영역(12)에 형성된 안티퓨즈홀 내부에 게이트용 산화막(15) 및 게이트용 전도막(16)이 매립되도록 한다. 게이트용 산화막(15), 게이트용 도전막(16) 및 게이트용 질화막(17)을 패터닝할 때에는 게이트 패턴 형성 마스크(18)를 이용하여 게이트 패턴을 형성할 때에 동시에 실시하게 되므로 별도의 퓨즈 형성공정을 필요하지 않다. 여기서 21 부분이 퓨즈로 동작하게 된다.Subsequently, as shown in FIG. 4, the gate oxide film 15, the gate conductive film 16, and the gate nitride film 17 are patterned using the gate pattern forming mask 18 to fuse on the device isolation film 11. The gate oxide film 15 and the gate conductive film 16 are embedded in the anti-fuse hole formed in the active region 12. When the gate oxide film 15, the gate conductive film 16, and the gate nitride film 17 are patterned, the gate oxide film 15 is simultaneously formed when the gate pattern is formed using the gate pattern forming mask 18. Is not necessary. In this case, part 21 acts as a fuse.

도5에 도시된 바와 같이, 게이트 패턴 형성 마스크(18)를 제거하고, 층간절연막(19)를 형성한다. 층간절연막(19)은 PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, BSG(Boro-Silicate Glass)막 또는 TEOS막( Tetraethylorthosilicate)등의 산화막계열을 사용한다.As shown in FIG. 5, the gate pattern forming mask 18 is removed, and the interlayer insulating film 19 is formed. The interlayer insulating film 19 uses an oxide film series such as a Phospho-Silicate Glass (PSG) film, a Boro-Phospho-Silicate Glass (BPSG) film, a Boro-Silicate Glass (BBG) film, or a TEOS film (Tetraethylorthosilicate).

이어서 층간절연막(19)을 선택적으로 제거하여 활성영역(12)과 활성영역(12)내에 매립된 게이트용 도전막(16)이 각각 노출되도록 콘택홀을 형성하고, 각각의 콘택홀에 도전성막으로 매립하여 배선(20)을 형성한다. 여기서 배선(20)에 각각 연결된 활성영역(12)과 활성영역내의 게이트용 도전막(16)이 게이트용 산화막(15)과 결국 캐패시터 형태로 형성되어서 안티퓨즈를 형성하게 된다. 이 때 콘택홀은 비트라인 콘택홀 마스크를 이용하고, 배선(20)은 비트라인을 형성할 때에 동시에 형성되도록한다. 따라서 별도의 안티퓨즈를 형성하기 위한 공정은 필요하지 않다.Subsequently, the interlayer insulating film 19 is selectively removed to form contact holes so that the active region 12 and the gate conductive film 16 embedded in the active region 12 are exposed, respectively. The wiring 20 is formed by filling it. Here, the active region 12 and the gate conductive layer 16 in the active region, which are connected to the wiring 20, are formed in the form of a gate oxide layer 15 and eventually a capacitor, thereby forming antifuse. In this case, the contact hole uses a bit line contact hole mask, and the wiring 20 is formed at the same time as forming the bit line. Therefore, no process for forming a separate antifuse is necessary.

본 발명은 퓨즈와 안티퓨즈를 게이트 패턴과 비트라인을 형성할 때에 동시에 형성하여 반도체 장치 제조공정의 효율을 높이는 효과를 가지고 있다. 따라서 추가적인 공정없이 퓨즈와 안티퓨즈를 반도체 장체에 형성할 수 있어, 웨이어 레벨 뿐만 아니라 패키지 레벨에서도 결함셀의 리페어가 가능하여 전체 반도체 공정의 수율 향상을 기대할 수 있다.The present invention has the effect of increasing the efficiency of the semiconductor device manufacturing process by forming the fuse and the anti-fuse simultaneously when forming the gate pattern and the bit line. Therefore, the fuse and the anti-fuse can be formed in the semiconductor body without any additional process, the defect cell can be repaired not only at the wafer level but also at the package level, thereby improving the yield of the entire semiconductor process.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

본 발명은 퓨즈와 안티퓨즈를 게이트 패턴과 비트라인을 형성할 때에 동시에 형성하여 반도체 장치 제조공정의 효율을 높이는 효과를 가지고 있다.
The present invention has the effect of increasing the efficiency of the semiconductor device manufacturing process by forming the fuse and the anti-fuse simultaneously when forming the gate pattern and the bit line.

Claims

Forming an isolation layer in a region where a fuse on the substrate is to be formed;

Forming an active region in an area where an antifuse on the substrate is to be formed;

Selectively removing a predetermined region of the active region to form an antifuse hole;

Forming a gate insulating film on the entire surface of the substrate along the antifuse pattern:

Forming a gate conductive film on the gate insulating film, wherein the anti-fuse hole is buried;

Patterning the gate insulating layer and the gate conductive layer to remain in the device isolation layer and the antifuse hole; And

Connecting wires to the active region and the gate conductive layer in the active region, respectively.

Method for manufacturing a semiconductor device comprising a.

The method of claim 1,

The gate insulating film,

Made of oxide film

Method of manufacturing a semiconductor device.

The method according to claim 1 or 2,

And patterning the gate insulating film and the gate conductive film to remain on the device isolation layer, using a mask for forming a gate pattern.

The method according to claim 1 or 2,

And forming a gate nitride film on the gate conductive film.

The method according to claim 1 or 2,

And the wirings respectively connected to the active region and the gate conductive film in the active region are bit line conductive films.