KR20060011475A - Semiconductor memory device and method for fabricating the same - Google Patents

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KR20060011475A
KR20060011475A KR1020040060332A KR20040060332A KR20060011475A KR 20060011475 A KR20060011475 A KR 20060011475A KR 1020040060332 A KR1020040060332 A KR 1020040060332A KR 20040060332 A KR20040060332 A KR 20040060332A KR 20060011475 A KR20060011475 A KR 20060011475A
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Abstract

본 발명은 리페어 공정시에 블로잉될 퓨즈에 레이저를 조사하는 공정에서 이웃한 퓨즈에 가해지는 데미지가 최소화될 수 있는 반도체 메모리 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 제1 퓨즈와 제2 퓨즈; 및 상기 제1 퓨즈 및 제2 퓨즈의 사이에, 상기 제1 및 제2 퓨즈와 소정간격을 두고, 적어도 하나이상 배치된 퓨즈보호용 더미콘택을 구비하는 반도체 메모리 장치를 제공한다.SUMMARY OF THE INVENTION The present invention provides a semiconductor memory device and a method of manufacturing the same, in which damage to neighboring fuses can be minimized in a process of irradiating a laser to a fuse to be blown during a repair process. And a second fuse; And a fuse protection dummy contact disposed between at least one of the first fuse and the second fuse at a predetermined distance from the first fuse and the second fuse.

또한 본 발명은 소정공정이 완료된 기판상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막상에 다수의 퓨즈를 형성하는 단계; 상기 다수의 퓨즈를 덮을 수 있도록 제2 층간절연막을 형성하는 단계; 및 상기 다수의 퓨즈 사이에 상기 제2 층간절연막을 관통하여 상기 제1 층간절연막까지 매립된 적어도 하나 이상의 퓨즈보호용 더미콘택을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.
In addition, the present invention comprises the steps of forming a first interlayer insulating film on the substrate is completed a predetermined process; Forming a plurality of fuses on the first interlayer insulating film; Forming a second interlayer insulating film to cover the plurality of fuses; And forming at least one dummy protection contact formed through the second interlayer insulating layer through the second interlayer insulating layer to fill the first interlayer insulating layer between the plurality of fuses.

반도체, 메모리, 퓨즈, 리페어, 콘택, 레이저.Semiconductors, Memory, Fuses, Repairs, Contacts, Lasers.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME} Semiconductor memory device and manufacturing method therefor {SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}             

도1은 통상적인 반도체 메모리 장치의 단면도.1 is a cross-sectional view of a conventional semiconductor memory device.

도2는 리페어 공정시에 레이저를 조사하여 퓨즈를 절단했을 때를 나타내는 도면.Fig. 2 is a diagram showing a case where a fuse is cut by irradiating a laser during the repair process;

도2는 도1의 메모리 장치에서 퓨즈부를 나타내는 평면도.FIG. 2 is a plan view illustrating a fuse unit in the memory device of FIG. 1; FIG.

도4는 본 발명의 바람직한 실시예를 나타내는 반도체 메모리 장치의 퓨즈부를 나타내는 평면도.4 is a plan view showing a fuse of a semiconductor memory device according to a preferred embodiment of the present invention.

도5a 내지 도5d는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정단면도.
5A through 5D are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with a preferred embodiment of the present invention.

* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings

30 : 기판30: substrate

31,33, 35 : 층간절연막31,33, 35: interlayer insulating film

34 : 퓨즈34: fuse

36 : 퓨즈보호용 더미콘택36: Dummy contact for fuse protection

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리페어 공정시에 레이저가 조사되는 반도체 메모리 장치의 퓨즈박스 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a fuse box of a semiconductor memory device irradiated with a laser during a repair process and a method of manufacturing the same.

반도체 메모리 장치, 특히 메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다. In the manufacture of a semiconductor memory device, in particular, a memory device, if any one of the many fine cells is defective, the memory device may not function as a memory and thus may be treated as a defective product. However, despite the fact that only a few cells in the memory have failed, discarding the entire device as defective is an inefficient process in terms of yield.

따라서, 현재는 메모리장치 내에 미리 설치해둔 예비셀( 리던던시(redundancy) 셀이라고도 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다. Therefore, the yield improvement is achieved by replacing the defective cell by using a spare cell (also referred to as a redundancy cell) previously installed in the memory device.

리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low) 어레이와 스페어 칼럼(sparecolumn) 어레이를 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행된다.In the repair operation using redundancy cells, spare memory arrays and spare column arrays are pre-installed for each cell array so that defective memory cells having defects are stored in row / column units. It proceeds in a cell-like manner.

이를 자세히 살펴보면, 웨이퍼 상태로 완료된 후에 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 예비셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 라인에 해당하는 어드레스 신호가 입력되면 불량셀 대신에 예비셀로 선택이 바뀌게 되는 것이다. In detail, when a defective memory cell is selected through a test after completion in a wafer state, a program is performed in an internal circuit to change an address corresponding to the address signal of a spare cell. Therefore, in actual use, when an address signal corresponding to a defective line is input, the selection is changed to a spare cell instead of the defective cell.

전술한 프로그램 방식 중에서, 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다. Among the above-described program methods, the most widely used method is to burn a fuse with a laser beam and blow it. The wiring broken by the laser irradiation is called a fuse, and the broken portion and the area surrounding the fuse box are called fuse boxes. .

도1은 통상적인 반도체 메모리 장치를 나타내는 단면도로서, 좌측은 셀영역의 단면을 나타내고 우측은 퓨즈영역을 나타낸다.1 is a cross-sectional view showing a conventional semiconductor memory device, with a left side showing a cross section of a cell region and a right side showing a fuse region.

도1의 도시된 바와 같이, 반도체 메모리 장치의 셀영역은 기판(10) 상부에 소자분리막(11), 활성영역(13), 게이트 패턴(14), 제1 및 제2 스토리지 노드 콘택플러그(15a,17), 비트라인 콘택플러그(15b), 비트라인(16), 층간절연막(12,17,22)과 캐패시터를 형성하는 스토리지 노드 콘택플러그(19), 유전체박막(20), 플레이트전극(23,24)을 구비한다. 플레이트 전극(23,24)는 폴리실리콘막(23)과, TiN막(24)으로 구성된다.As shown in FIG. 1, a cell region of a semiconductor memory device may include a device isolation layer 11, an active region 13, a gate pattern 14, and first and second storage node contact plugs 15a on a substrate 10. 17, the bit line contact plug 15b, the bit line 16, the storage node contact plug 19 forming the capacitor and the interlayer insulating films 12, 17, and 22, the dielectric thin film 20, and the plate electrode 23 24). The plate electrodes 23 and 24 are composed of a polysilicon film 23 and a TiN film 24.

한편 반도체 메모리 장치의 퓨즈영역은 기판상에 층간절연막(11',17',22')과, 폴리실리콘막(23')과 TiN막(24')으로 구성된 퓨즈와, 퓨즈상부에 형성된 층간절연막(26)을 구비한다. 또한, 도면부호 26은 리페어 공정시 레이저 조사에 의한 퓨즈절단을 위해 퓨즈상부의 층간절연막(21)을 일정두께만큼 제거하여 형성하는 퓨즈박스를 나타낸다. 여기서 층간절연막(11',17',22')은 따로 형성되는 것이 아니고, 셀영역에서의 층간절연막(11,17,22)이 형성될 때 각각 같이 형성되는 막이다.The fuse region of the semiconductor memory device is a fuse composed of interlayer insulating films 11 ', 17' and 22 ', a polysilicon film 23' and a TiN film 24 'on a substrate, and an interlayer insulating film formed on the fuse. (26) is provided. In addition, reference numeral 26 denotes a fuse box formed by removing the interlayer insulating film 21 on the upper portion of the fuse by a predetermined thickness for cutting the fuse by laser irradiation during the repair process. The interlayer insulating films 11 ', 17', and 22 'are not formed separately, but are formed together when the interlayer insulating films 11, 17, and 22 are formed in the cell region.

퓨즈는 전술한 바와 같이 반도체 소자의 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어하기 위한 것으로, 통상 퓨즈는 추가적인 공정으로 따로 형성 하는 것은 아니고 셀영역의 비트 라인(Bit Line) 또는 워드 라인(Word line)등의 도전층을 이용하여 형성한다. As described above, a fuse is used to repair a defective part in the case of a failure of a semiconductor device. In general, a fuse is not formed separately by an additional process, but a bit line or a word line in a cell region. It is formed using a conductive layer such as (Word line).

특히 최근에 반도체 메모리 장치의 집적도가 높아지면서 반도체 메모리 장치의 구조물의 높이도 높아지게 되었다, 이로 인하여 비교적 하부구조인 워드라인이나 비트라인을 이용해서 퓨즈를 형성하게 되면 이후 퓨즈박스를 형성하기 위해서 많은 층간절연막을 제거해야하는 어려움이 생기게 되었다. 따라서 최근에는 반도체 메모리 장치의 높은 위치에서 형성되는 도전층을 퓨즈라인으로 이용하고 있는데, 금속배선이나 캐패시터의 전극용 도전막을 퓨즈라인으로 이용하고 있다.In particular, in recent years, as the degree of integration of semiconductor memory devices increases, the height of structures of semiconductor memory devices also increases. As a result, when fuses are formed by using word lines or bit lines, which are relatively substructures, interlayers are formed to form fuse boxes. The difficulty of removing the insulating film has arisen. Therefore, in recent years, a conductive layer formed at a high position of a semiconductor memory device is used as a fuse line, and a conductive film for electrodes of metal wiring or capacitor is used as a fuse line.

도1에 도시된 퓨즈(23',24')는 셀영역에 형성된 캐패시터의 플레이트 전극(23,24)을 형성하는 도전막을 이용하여 형성한 것이다.The fuses 23 'and 24' shown in Fig. 1 are formed using a conductive film forming the plate electrodes 23 and 24 of the capacitor formed in the cell region.

도2는 리페어 공정시에 레이저를 조사하여 퓨즈를 절단했을 때를 나타내는 도면이고, 도3는 도1의 메모리 장치에서 퓨즈부를 나타내는 평면도이다. FIG. 2 is a diagram illustrating a fuse cut by irradiating a laser during a repair process, and FIG. 3 is a plan view illustrating a fuse unit in the memory device of FIG. 1.

먼저 도3을 참조하여 살펴보면, 퓨즈부는 다수의 퓨즈(24')가 평행하게 배열되어 있으며, 퓨즈의 양끝단에는 금속배선과 연결되는 콘택(27)이 있다. 또한 퓨즈의 가운데 영역에는 전술한 바와 같이, 레이저 조사시에 퓨즈의 블로잉을 위해 퓨즈상단에 일정한 두께의 절연막만 남겨두고 나머지 절연막은 제거한 퓨즈박스(26)가 형성된다.First, referring to FIG. 3, a plurality of fuses 24 ′ are arranged in parallel with each other, and there are contacts 27 connected to metal wires at both ends of the fuses. In addition, as described above, a fuse box 26 is formed in the middle region of the fuse, in which only an insulating film having a predetermined thickness is left on top of the fuse and the other insulating film is removed to blow the fuse during laser irradiation.

도2에 도시된 바와 같이, 리페어 공정시에 에러가 발견된 결함셀을 예비셀로 대체하기 위해 선택된 퓨즈에 레이저를 조사하여 퓨즈를 블로잉(blowing)시키게 된다.(X 참조) As shown in FIG. 2, the fuse is blown by irradiating a laser to a selected fuse to replace a defective cell in which an error is found in the repair process with a spare cell. (See X.)                         

퓨즈박스로 레이저 조사는 퓨즈박스로 하게 되는데, 이 때에 선택된 퓨즈에 정확하게 레이저를 조사하는 것이 간단한 일은 아니다. 메모리 반도체 장치가 점점 더 고집적화되면서, 퓨즈세트에 배열되는 퓨즈간의 간격 더 점점 줄어들고 있는 실정이라 레이저를 정확하게 타겟되는 퓨즈로 조사하기가 매우 어려운 것이다.Laser irradiation to the fuse box is performed by the fuse box. At this time, it is not easy to irradiate the laser correctly to the selected fuse. As memory semiconductor devices become more and more integrated, the gap between fuses arranged in a fuse set is becoming smaller and it is very difficult to irradiate a laser with a precisely targeted fuse.

따라서 약간만 미스얼라인하여 퓨즈로 레이저를 조사하다더라도 이웃한 퓨즈에 데미지가 가해질 수 있는 것이다.Therefore, even if the laser is irradiated with the fuse slightly misaligned, damage to neighboring fuses may be caused.

또한, 퓨즈 상부에 남아있는 절연막의 두께가 두꺼울 경우(2500Å이상)에도 그 두껍게 남아있는 절연막으로 인해 이웃한 퓨즈에 데미지가 가해진다.In addition, even when the thickness of the insulating film remaining on the upper part of the fuse is thick (more than 2500 kV), the adjacent insulating film is damaged by the thick insulating film.

이 때 가해지는 데미지로 인해 폴리실리콘으로 형성된 퓨즈의 경우 비정질화되어 저항성분이 크게 증가되는 문제점을 발생시킨다. 퓨즈의 저항성분이 크게 증가되면 퓨즈가 블로잉된 것으로 잘못 판독될 수 있다.
In this case, due to the damage applied, the fuse formed of polysilicon becomes amorphous and causes a problem in that the resistance component is greatly increased. If the resistance of the fuse is greatly increased, the fuse may be incorrectly read as blown.

본 발명은 전술한 문제점을 해결하기 위한 것으로, 리페어 공정시에 블로잉될 퓨즈에 레이저를 조사하는 공정에서 이웃한 퓨즈에 가해지는 데미지가 최소화될 수 있는 반도체 메모리 장치 및 그 제조방법을 제공함을 목적으로 한다.
SUMMARY OF THE INVENTION The present invention has been made in view of the above-described problem, and an object of the present invention is to provide a semiconductor memory device and a method of manufacturing the same, in which damage to neighboring fuses can be minimized in a process of irradiating a laser to a fuse to be blown during a repair process. do.

본 발명은 상기의 과제를 달성하기 위해 제1 퓨즈와 제2 퓨즈; 및 상기 제1 퓨즈 및 제2 퓨즈의 사이에, 상기 제1 및 제2 퓨즈와 소정간격을 두고, 적어도 하 나이상 배치된 퓨즈보호용 더미콘택을 구비하는 반도체 메모리 장치를 제공한다.The present invention is a first fuse and a second fuse to achieve the above object; And a fuse protection dummy contact disposed between at least one of the first fuse and the second fuse at a predetermined distance from the first fuse and the second fuse.

또한 본 발명은 소정공정이 완료된 기판상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막상에 다수의 퓨즈를 형성하는 단계; 상기 다수의 퓨즈를 덮을 수 있도록 제2 층간절연막을 형성하는 단계; 및 상기 다수의 퓨즈 사이에 상기 제2 층간절연막을 관통하여 상기 제1 층간절연막까지 매립된 적어도 하나 이상의 퓨즈보호용 더미콘택을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.
In addition, the present invention comprises the steps of forming a first interlayer insulating film on the substrate is completed a predetermined process; Forming a plurality of fuses on the first interlayer insulating film; Forming a second interlayer insulating film to cover the plurality of fuses; And forming at least one dummy protection contact formed through the second interlayer insulating layer through the second interlayer insulating layer to fill the first interlayer insulating layer between the plurality of fuses.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. do.

도4는 본 발명의 바람직한 실시예를 나타내는 반도체 메모리 장치의 퓨즈부를 나타내는 평면도이다.4 is a plan view showing a fuse unit of a semiconductor memory device according to a preferred embodiment of the present invention.

도4를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치의 퓨즈부는 다수의 퓨즈(34a, 34b, 34c)와, 다수의 퓨즈(34a, 34b, 34c) 사이에 배치되며, 다수의 퓨즈(34a, 34b, 34c)와 소정간격을 두고, 적어도 하나이상 배치된 퓨즈보호용 더미콘택(36)을 구비한다.Referring to FIG. 4, the fuse unit of the semiconductor memory device according to the present exemplary embodiment is disposed between the plurality of fuses 34a, 34b, and 34c, and the plurality of fuses 34a, 34b, and 34c, and the plurality of fuses 34a. And at least one dummy protection contact 36 disposed at least one spaced apart from each other, 34b and 34c.

또한, 퓨즈보호용 더미콘택(36)은 다수의 퓨즈(34a, 34b, 34c)의 사이에 지그재그 형태로 배치된다.In addition, the fuse protection dummy contact 36 is disposed in a zigzag form between the plurality of fuses 34a, 34b, and 34c.

또한, 다수의 퓨즈(34a, 34b, 34c)의 하부 소정영역에 소정간격을 두고 배치 된 완충막(32, 도5c 참조)을 더 구비하게 되는데, 퓨즈보호용 더미콘택(36)은 완충막(32)에 접속되도록 배치된다.In addition, the plurality of fuses 34a, 34b, and 34c may further include a buffer film 32 (see FIG. 5C) disposed at predetermined intervals below the fuse. The fuse contact dummy contact 36 may further include a buffer film 32. It is arranged to be connected to).

또한, 퓨즈보호용 더미콘택(36)은 퓨즈가 배치된 곳보다 더 높은 곳까지 형성이 된다.(도5c 참조)In addition, the fuse protection dummy contact 36 is formed to a higher position than where the fuse is disposed (see FIG. 5C).

또한, 퓨즈보호용 더미콘택(36)은 텅스텐으로 형성하며, 퓨즈(34a, 34b, 34c)는 캐패시터의 전극막이나 금속배선등을 이용하여 형성한다.In addition, the fuse protection dummy contact 36 is formed of tungsten, and the fuses 34a, 34b, and 34c are formed using an electrode film or a metal wiring of a capacitor.

도5a 내지 도5d는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제조방법을 나타내는 공정단면도이다. 도5a 내지 도5d는 도시된 바와 같이 퓨즈가드링부와 퓨즈형성부를 표시한 것이다.5A through 5D are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with a preferred embodiment of the present invention. 5A to 5D show the fuse guard ring portion and the fuse forming portion as shown.

본 실시예에 따른 반도체 메모리 장치의 제조방법은 도5a에 도시된 바와 같이, 먼저 기판(30)상에 층간절연막(31)을 형성한다.In the method of manufacturing a semiconductor memory device according to this embodiment, as shown in FIG. 5A, an interlayer insulating film 31 is first formed on a substrate 30.

여기서 층간절연막(31)은 도핑된 절연막으로서 PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), BSG(Boro-Silicate Glass), SOG(Spin on Glass)등의 이용한 막을 사용하며, 제2 층간절연막(23)은 도핑이 안된 층간절연막이며, MTO(Medium Temperature Deposition of Oxide), HTO(High Temperature Oxide), TEOS(Tetraethylorthosilicate)등을 사용하여 형성한다. The interlayer insulating layer 31 is a doped insulating layer using a film made of PSG (Phospho-Silicate Glass), BPSG (Boro-Phospho-Silicate Glass), BSG (Boro-Silicate Glass), SOG (Spin on Glass), etc. The second interlayer dielectric layer 23 is an undoped interlayer dielectric layer and is formed using MTO (Medium Temperature Deposition of Oxide), HTO (High Temperature Oxide), TEOS (Tetraethylorthosilicate), or the like.

이어서 퓨즈가 형성될 영역에 완충막(32)을 형성한다. 완충막은 셀영역에서 비트라인으로 사용되는 도전막을 이용하여 형성한다. 여기서 완충막(32)은 리페어 공정시에 퓨즈에 레이저를 조사할 때에 그 충격이 하부구조물에 전달되지 않도록 하기 위한 것이다. Next, the buffer film 32 is formed in the region where the fuse is to be formed. The buffer film is formed using a conductive film used as a bit line in the cell region. Here, the buffer film 32 is for preventing the impact from being transmitted to the substructure when the laser is irradiated to the fuse during the repair process.                     

이어서 완충막(32)상부에 층간절연막(33)을 형성한다.Next, an interlayer insulating film 33 is formed over the buffer film 32.

여기서 층간절연막(33)은 도핑된 절연막으로서 PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), BSG(Boro-Silicate Glass), SOG(Spin on Glass)등의 이용한 막을 사용하며, 제2 층간절연막(23)은 도핑이 안된 층간절연막이며, MTO(Medium Temperature Deposition of Oxide), HTO(High Temperature Oxide), TEOS(Tetraethylorthosilicate)등을 사용하여 형성한다. The interlayer insulating layer 33 is a doped insulating layer using a film made of PSG (Phospho-Silicate Glass), BPSG (Boro-Phospho-Silicate Glass), BSG (Boro-Silicate Glass), SOG (Spin on Glass), etc. The second interlayer dielectric layer 23 is an undoped interlayer dielectric layer and is formed using MTO (Medium Temperature Deposition of Oxide), HTO (High Temperature Oxide), TEOS (Tetraethylorthosilicate), or the like.

이어서 도5b에 도시된 바와 같이, 퓨즈가 형성될 영역에 퓨즈(34)를 형성한다.Subsequently, as shown in FIG. 5B, the fuse 34 is formed in the region where the fuse is to be formed.

이어서 도5c에 도시된 바와 같이, 퓨즈를 덮을 수 있도록 층간절연막(35)를 형성한다.Subsequently, as shown in FIG. 5C, an interlayer insulating film 35 is formed to cover the fuse.

이어서 퓨즈와 퓨즈의 사이영역에 형성된 층간절연막(33,35)를 선택적으로 제거하여 완충막이 노출되는 콘택홀을 형성하고, 금속(예를 들면 텅스텐)을 매립하여 퓨즈보호용 더미콘택(36)을 형성한다. 여기서 퓨즈보호용 더미콘택(36)은 추가적인 공정으로 형성할 수도 있지만 반도체 메모리 장치의 셀영역에서 형성되는 다수의 콘택중 적당한 콘택이 형성될 때에 같이 형성시킬 수도 있다.Subsequently, the interlayer insulating films 33 and 35 formed between the fuses and the fuses are selectively removed to form contact holes for exposing the buffer film, and metal (for example, tungsten) is embedded to form the dummy contact 36 for protecting the fuse. do. The fuse protection dummy contact 36 may be formed by an additional process, but may also be formed when an appropriate contact is formed among a plurality of contacts formed in the cell region of the semiconductor memory device.

이 때 형성되는 퓨즈보호용 더미콘택(36)은 지그재그 형태로 다수 구비된다.(도4참조) 지그재그 형태로 구비하게 되는 이유는 보다 스트레스에 강한 내성을 가지게 하기 위해서이다.The fuse protection dummy contacts 36 formed at this time are provided in a zigzag form (see FIG. 4). The reason for providing them in a zigzag form is to make them more resistant to stress.

이어서 도5d에 도시된 바와 같이 나머지 공정을 진행한다. 여기서 도면부호 37,38,39은 층간절연막이고, 41,42,43은 금속배선이다. 40은 최종적으로 형성되는 페시베이션막이다.Then, the rest of the process proceeds as shown in FIG. 5D. Reference numerals 37, 38 and 39 are interlayer insulating films, and 41, 42 and 43 are metal wirings. 40 is a passivation film finally formed.

페시베이션막(40)까지 형성된 이후에 퓨즈가 형성된 영역의 상부에 형성된 페시베이션막과 층간절연막을 제거하여 전술한 퓨즈박스를 형성한다.After the passivation layer 40 is formed, the passivation layer and the interlayer insulating layer formed on the fuse-formed region are removed to form the above-described fuse box.

리페어 공정시에 결함이 발견된 에러셀을 예비셀로 대체하기 위한 어드레스 경로를 바꾸는 작업을 퓨즈에 레이저를 조사하여 블로잉시킴으로서 진행하게 된다.In the repair process, an operation of changing an address path for replacing an error cell in which a defect is found with a spare cell is performed by blowing a laser on the fuse.

본 실시예에 따른 반도체 메모리 장치는 퓨즈와 퓨즈사이에 퓨즈보호용 더미콘택(36)이 지그재그 형태로 다수 구비되어 있어, 하나의 퓨즈에 레이저를 조사하게 되면, 그 충격을 퓨즈보호용 더미콘택(36)이 막아서, 이웃한 퓨즈에는 데미지가 가해지지 않는다.In the semiconductor memory device according to the present exemplary embodiment, a plurality of fuse protection dummy contacts 36 are provided in a zigzag form between the fuses, and when the laser is irradiated to one fuse, the shock protection dummy contacts 36 are applied to the fuses. This prevents damage to neighboring fuses.

따라서 본 실시에에 따라 퓨즈회로부를 제조하게 되면, 도전성 폴리실리콘막으로 퓨즈를 형성한 경우에, 하나의 퓨즈에 레이저를 조사할 때의 그 충격으로 이웃한 퓨즈가 데미지를 입어 비정질화되어 퓨즈가 마치 끊어진 것처럼 인식되는 경우가 제거된다.Therefore, when the fuse circuit portion is manufactured according to the present embodiment, when the fuse is formed of a conductive polysilicon film, the neighboring fuse is damaged due to the impact when the laser is irradiated to one fuse, and the fuse becomes amorphous. Cases that are recognized as broken are eliminated.

또한, 퓨즈와 퓨즈사이에 구비된 퓨즈보호용 더미콘택(36)으로 인해 퓨즈박스를 형성하기 위해 퓨즈 상부에 일정하게 남기는 절연막의 두께에 대한 공정마진을 향상시킬 수 있다.In addition, due to the fuse protection dummy contact 36 provided between the fuse and the fuse can improve the process margin for the thickness of the insulating film that is constantly left on the fuse to form a fuse box.

또한, 퓨즈와 퓨즈의 사이를 퓨즈보호용 더미콘택(36)으로 인해 종래보다 더 좁게 형성할 수 있어, 퓨즈회로부의 면적을 줄일 수 있어, 반도체 메모리 장치의 집적회로 면적을 줄일 수 있다. 퓨즈부는 반도체 메모리 장치에서 상대적으로 큰 면적을 차지하고 있기 때문이다. In addition, the fuse between the fuse and the fuse can be formed narrower than the conventional due to the fuse protection dummy contact 36, it is possible to reduce the area of the fuse circuit portion, it is possible to reduce the integrated circuit area of the semiconductor memory device. This is because the fuse part occupies a relatively large area in the semiconductor memory device.                     

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

본 발명에 의한 반도체 메모리 장치는 리페어 공정시에 타겟이 되는 퓨즈외의 다른 이웃한 퓨즈에는 레이저 조사에 의한 데미지가 가해지지 않아서 신뢰성 있는 리페어 공정을 진행할 수 있다.In the semiconductor memory device according to the present invention, damage due to laser irradiation is not applied to neighboring fuses other than the target fuse during the repair process, and thus, the repair process can be performed reliably.

Claims (14)

제1 퓨즈와 제2 퓨즈; 및A first fuse and a second fuse; And 상기 제1 퓨즈 및 제2 퓨즈의 사이에, 상기 제1 및 제2 퓨즈와 소정간격을 두고, 적어도 하나 이상 배치된 퓨즈보호용 더미콘택At least one dummy contact protection fuse disposed between the first fuse and the second fuse at a predetermined distance from the first fuse and the second fuse. 을 구비하는 반도체 메모리 장치.A semiconductor memory device having a. 제 1 항에 있어서,The method of claim 1, 상기 퓨즈보호용 더미콘택은 상기 제1 퓨즈와 상기 제2 퓨즈의 사이에 지그재그 형태로 배치된 것을 특징으로 하는 반도체 메모리 장치.The fuse protection dummy contact may be disposed in a zigzag form between the first fuse and the second fuse. 제 2 항에 있어서,The method of claim 2, 상기 제1 및 제2 퓨즈의 하부 소정영역에 소정간격을 두고 배치된 완충막을 더 구비하며, 상기 퓨즈보호용 더미콘택은 상기 완충막에 접속되는 것을 특징으로 하는 반도체 메모리 장치.And a buffer film disposed at predetermined lower portions of the first and second fuses at predetermined intervals, wherein the fuse protection dummy contact is connected to the buffer film. 제 3 항에 있어서,The method of claim 3, wherein 상기 퓨즈보호용 더미콘택은The fuse protection dummy contact 상기 퓨즈보다 더 높은 곳까지 형성된 것을 것을 특징으로 하는 반도체 메모리 장치.And formed to a higher position than the fuse. 제 1 항에 있어서,The method of claim 1, 상기 퓨즈보호용 더미콘택은 텅스텐으로 형성된 것임을 특징으로 하는 반도체 메모리 장치.The fuse protection dummy contact is formed of tungsten. 제 1 항에 있어서,The method of claim 1, 상기 퓨즈는 도전성 폴리실리콘으로 형성된 것임을 특징으로 하는 반도체 메모리 장치.The fuse is a semiconductor memory device, characterized in that formed of conductive polysilicon. 소정공정이 완료된 기판상에 제1 층간절연막을 형성하는 단계;Forming a first interlayer insulating film on the substrate on which the predetermined process is completed; 상기 제1 층간절연막상에 다수의 퓨즈를 형성하는 단계;Forming a plurality of fuses on the first interlayer insulating film; 상기 다수의 퓨즈를 덮을 수 있도록 제2 층간절연막을 형성하는 단계; 및Forming a second interlayer insulating film to cover the plurality of fuses; And 상기 다수의 퓨즈 사이에 상기 제2 층간절연막을 관통하여 상기 제1 층간절연막까지 매립된 적어도 하나 이상의 퓨즈보호용 더미콘택을 형성하는 단계Forming at least one dummy protection contact between the plurality of fuses through the second interlayer insulating layer and to the first interlayer insulating layer; 를 포함하는 반도체 메모리 장치의 제조방법.Method of manufacturing a semiconductor memory device comprising a. 제 7 항에 있어서,The method of claim 7, wherein 상기 기판과 상기 제1 층간절연막 사이에 제3 층간절연막을 형성하는 단계; 및Forming a third interlayer insulating film between the substrate and the first interlayer insulating film; And 퓨즈가 형성될 영역의 상기 제3 층간절연막상에 완충막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.And forming a buffer film on the third interlayer insulating film in the region where the fuse is to be formed. 제 8 항에 있어서,The method of claim 8, 상기 퓨즈보호용 더미콘택은 상기 완충막까지 접속되도록 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.The fuse protection dummy contact is formed to be connected to the buffer layer. 제 7 항에 있어서,The method of claim 7, wherein 상기 퓨즈보호용 더미콘택을 형성하는 단계는,Forming the fuse protection dummy contact, 상기 제1 층간절연막과 상기 제2 층간절연막을 선택적으로 제거하여, 상기 다수의 퓨즈 사이에 다수의 퓨즈보호용 더미콘택홀을 형성하는 단계; 및Selectively removing the first interlayer insulating layer and the second interlayer insulating layer to form a plurality of fuse protection dummy contact holes between the plurality of fuses; And 상기 다수의 퓨즈보호용 더미콘택홀에 금속을 매립하여 퓨즈보호용 더미콘택 을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.And embedding metal in the plurality of fuse protection dummy contact holes to form a fuse protection dummy contact. 제 10 항에 있어서,The method of claim 10, 상기 금속은 텅스텐인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.And the metal is tungsten. 제 11 항에 있어서,The method of claim 11, 상기 퓨즈는 도전성 폴리실리콘을 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.The fuse is a method of manufacturing a semiconductor memory device, characterized in that to form a conductive polysilicon. 제 7 항에 있어서,The method of claim 7, wherein 상기 퓨즈보호용 더미콘택은 지그재그 형태로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.The fuse protection dummy contact may be formed in a zigzag shape. 제 8 항에 있어서,The method of claim 8, 상기 완충막은The buffer membrane 메모리 장치의 비트라인용 도전막으로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.A method of manufacturing a semiconductor memory device, characterized in that it is formed of a conductive film for bit lines of a memory device.
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