KR100570067B1 - Semiconductor memory device and method for fabricating the same - Google Patents
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Abstract
본 발명은 패키지 등의 공정에서 퓨즈박스에 스트레즈가 가해지더라도 크랙의 발생을 줄일 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 레이저로 조사하여 퓨즈를 블로잉시킴으로서 리페어할 수 있는 반도체 메모리 장치에 있어서, 레이저가 조사될 영역을 제외한 영역이 굴곡이 진 채로 배치된 퓨즈를 구비하는 반도체 메모리 장치를 제공한다. 또한 본 발명은 소정공정이 완료된 기판상에 절연막을 형성하는 것을 단계; 상기 제1 절연막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성하되, 퓨즈가 형성될 영역에서 리페어 공정시 레이저가 조사될 영역이외의 영역에서 상기 캐패시터 형성용 홀과 같은 형태의 퓨즈용 홀을 적어도 하나이상 형성하는 단계; 및 상기 캐패시터 형성용 홀의 내부표면에 캐패시터용 전극막을 형성하되, 상기 캐패시터용 전극막으로 상기 퓨즈용 홀의 내부표면을 포함한 퓨즈가 형성될 영역에 퓨즈를 형성시켜는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.The present invention is to provide a semiconductor memory device that can reduce the occurrence of cracks even if the stress is applied to the fuse box in the process of the package, etc. To this end, the present invention is a semiconductor that can be repaired by blowing a fuse by irradiating with a laser In a memory device, a semiconductor memory device having a fuse in which a region other than a region to be irradiated with a laser is curved is provided. In another aspect, the present invention comprises the steps of forming an insulating film on the substrate is completed a predetermined process; Forming a capacitor forming hole by selectively removing the first insulating layer, and at least one fuse hole having the same shape as the capacitor forming hole in a region other than a region where a laser is to be irradiated during a repair process in a region where a fuse is to be formed; Forming more than; And forming a capacitor electrode film on an inner surface of the capacitor forming hole, and forming a fuse in an area in which a fuse including an inner surface of the hole for the fuse is to be formed using the capacitor electrode film. Provide a method.
반도체, 메모리, 리페어, 퓨즈, 퓨즈박스.Semiconductor, Memory, Repair, Fuse, Fuse Box.
Description
도1은 통상적인 반도체 메모리 장치의 단면도.1 is a cross-sectional view of a conventional semiconductor memory device.
도2a 및 도2b는 종래기술에 의한 반도체 메모리 장치의 퓨즈박스 제조 공정단면도.2A and 2B are cross-sectional views of a fuse box manufacturing process of a semiconductor memory device according to the prior art;
도3은 도2a 및 도2b에 도시된 바와 같이 제조된 반도체 메모리 장치의 퓨즈박스의 평면도.3 is a plan view of a fuse box of a semiconductor memory device manufactured as shown in FIGS. 2A and 2B.
도4 내지 도6은 종래기술에 의해 제조된 반도체 메모리 장치의 퓨즈박스에 나타낸 문제점을 보여주는 전자현미경 사진.4 to 6 are electron micrographs showing a problem in the fuse box of the semiconductor memory device manufactured by the prior art.
도7은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 퓨즈박스를 나타내는 평면도.7 is a plan view showing a fuse box of a semiconductor memory device according to a preferred embodiment of the present invention.
도8a 및 도8b는 도7에 도시된 반도체 메모리 장치의 퓨즈박스 제조 공정단면도.8A and 8B are cross-sectional views of a fuse box manufacturing process of the semiconductor memory device shown in FIG.
도9와 도10은 본 실시예에 따른 제조된 반도체 메모리 장치의 퓨즈박스를 보여주는 전자현미경 사진.9 and 10 are electron micrographs showing the fuse box of the semiconductor memory device manufactured according to the present embodiment.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
30 : 기판30: substrate
31 : 층간절연막31: interlayer insulating film
32,33 : 퓨즈32,33: fuse
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리페어 공정시 레이저가 조사되는 영역인 퓨즈박스 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a fuse box and a method of manufacturing the same, which are laser irradiated in a repair process.
반도체 메모리 장치, 특히 메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다. In the manufacture of a semiconductor memory device, in particular, a memory device, if any one of the many fine cells is defective, the memory device may not function as a memory and thus may be treated as a defective product. However, despite the fact that only a few cells in the memory have failed, discarding the entire device as defective is an inefficient process in terms of yield.
따라서, 현재는 메모리장치 내에 미리 설치해둔 예비셀( 리던던시(redundancy) 셀이라고도 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다. Therefore, the yield improvement is achieved by replacing the defective cell by using a spare cell (also referred to as a redundancy cell) previously installed in the memory device.
리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low) 어레이와 스페어 칼럼(sparecolumn) 어레이를 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완 해 주는 방식으로 진행된다.In the repair operation using redundancy cells, spare memory arrays and spare column arrays are pre-installed for each cell array so that defective memory cells having defects are stored in row / column units. This is done by releasing the cell.
이를 자세히 살펴보면, 웨이퍼 상태로 완료된 후에 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 예비셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 라인에 해당하는 어드레스 신호가 입력되면 불량셀 대신에 예비셀로 선택이 바뀌게 되는 것이다. In detail, when a defective memory cell is selected through a test after completion in a wafer state, a program is performed in an internal circuit to change an address corresponding to the address signal of a spare cell. Therefore, in actual use, when an address signal corresponding to a defective line is input, the selection is changed to a spare cell instead of the defective cell.
전술한 프로그램 방식 중에서, 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다. Among the above-described program methods, the most widely used method is to burn a fuse with a laser beam and blow it. The wiring broken by the laser irradiation is called a fuse, and the broken portion and the area surrounding the fuse box are called fuse boxes. .
도1은 통상적인 반도체 메모리 장치를 나타내는 단면도로서, 좌측은 셀영역의 단면을 나타내고 우측은 퓨즈영역을 나타낸다.1 is a cross-sectional view showing a conventional semiconductor memory device, with a left side showing a cross section of a cell region and a right side showing a fuse region.
도1의 도시된 바와 같이, 반도체 메모리 장치의 셀영역은 기판(10) 상부에 소자분리막(11), 활성영역(13), 게이트 패턴(14), 제1 및 제2 스토리지 노드 콘택플러그(15a,17), 비트라인 콘택플러그(15b), 비트라인(16), 층간절연막(12,17,22)과 캐패시터를 형성하는 스토리지 노드 콘택플러그(19), 유전체박막(20), 플레이트전극(23,24)을 구비한다. 플레이트 전극(23,24)는 폴리실리콘막(23)과, TiN막(24)으로 구성된다.As shown in FIG. 1, a cell region of a semiconductor memory device may include a
한편 반도체 메모리 장치의 퓨즈영역은 기판상에 층간절연막(11',17',22')과, 폴리실리콘막(23')과 TiN막(24')으로 구성된 퓨즈와, 퓨즈상부에 형성된 층간절연막(25)을 구비한다. 또한, 도면부호 26은 리페어 공정시 레이저 조사에 의한 퓨즈절단을 위해 퓨즈상부의 층간절연막(21)을 일정두께만큼 제거하여 형성하는 퓨즈박스를 나타낸다. 여기서 층간절연막(11',17',22')은 따로 형성되는 것이 아니고, 셀영역에서의 층간절연막(11,17,22)이 형성될 때 각각 같이 형성되는 막이다.The fuse region of the semiconductor memory device is a fuse composed of interlayer insulating films 11 ', 17' and 22 ', a polysilicon film 23' and a TiN film 24 'on a substrate, and an interlayer insulating film formed on the fuse. (25) is provided. In addition,
퓨즈는 전술한 바와 같이 반도체 메모리 소자의 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어하기 위한 것이다.As described above, the fuse is used to repair a portion where a defect occurs when a failure of the semiconductor memory device occurs.
일반적으로 퓨즈는 추가적인 공정으로 따로 형성하는 것은 아니고 셀영역의 비트 라인(Bit Line) 또는 워드 라인(Word line)등의 도전층을 이용하여 형성한다. In general, the fuse is not formed separately by an additional process, but is formed by using a conductive layer such as a bit line or a word line in the cell region.
특히 최근에 반도체 메모리 장치의 집적도가 높아지면서 반도체 메모리 장치의 구조물의 높이도 높아지게 되었다, 이로 인하여 비교적 하부구조인 워드라인이나 비트라인을 이용해서 퓨즈를 형성하게 되면 이후 퓨즈박스를 형성하기 위해서 많은 층간절연막을 제거해야하는 어려움이 생기게 되었다. 따라서 최근에는 반도체 메모리 장치의 높은 위치에서 형성되는 도전층을 퓨즈라인으로 이용하고 있는데, 금속배선이나 캐패시터의 전극용 도전막을 퓨즈라인으로 이용하고 있다.In particular, in recent years, as the degree of integration of semiconductor memory devices increases, the height of structures of semiconductor memory devices also increases. As a result, when fuses are formed by using word lines or bit lines, which are relatively substructures, interlayers are formed to form fuse boxes. The difficulty of removing the insulating film has arisen. Therefore, in recent years, a conductive layer formed at a high position of a semiconductor memory device is used as a fuse line, and a conductive film for electrodes of metal wiring or capacitor is used as a fuse line.
도1에 도시된 퓨즈(23',24')는 셀영역에 형성된 캐패시터의 플레이트 전극(23,24)을 형성하는 도전막을 이용하여 형성한 것이다.The fuses 23 'and 24' shown in Fig. 1 are formed using a conductive film forming the
도2a 및 도2b는 종래기술에 의한 반도체 메모리 장치의 퓨즈박스 제조 공정단면도이다.2A and 2B are cross-sectional views of a fuse box manufacturing process of a conventional semiconductor memory device.
도2a를 참조하여 살펴보면, 종래기술에 의한 메모리 장치는 소정공정이 완료된 기판(10)상에 층간절연막(22)을 형성한다.Referring to FIG. 2A, a conventional memory device forms an
이어서 층간절연막(22)상에 퓨즈가 형성될 영역에 퓨즈(23)를 형성한다.Subsequently, a
이 때 형성하는 퓨즈는 별도의 도전층으로 형성하는 것이 아니고, 셀영역이나 주변영역에 형성된 도전층중에서 하나를 선택하여 형성하게 된다. 여기서는 캐패시터의 전극막으로 형성한다.The fuse to be formed at this time is not formed as a separate conductive layer, but is formed by selecting one of the conductive layers formed in the cell region or the peripheral region. Here, the electrode film is formed of a capacitor.
이어서 도2b에 도시된 바와 같이 퓨즈의 상부에 절연막(25)을 형성하고, 퓨즈상에 절연막(25)을 일정두께만 남기고 선택적으로 제거하여 퓨즈박스를 형성한다.Subsequently, as shown in FIG. 2B, an
도3은 도2a 및 도2b에 도시된 바와 같이 제조된 반도체 메모리 장치의 퓨즈박스의 평면도이다.FIG. 3 is a plan view of a fuse box of the semiconductor memory device manufactured as shown in FIGS. 2A and 2B.
도3에 도시된 바와 같이, 퓨즈박스에는 다수의 퓨즈가 배치되는데, 도2a 와 도2b를 통해 설명한 것처럼, 다수의 퓨즈를 퓨즈박스에 형성하게 된다.As shown in FIG. 3, a plurality of fuses are disposed in the fuse box. As described with reference to FIGS. 2A and 2B, a plurality of fuses are formed in the fuse box.
퓨즈의 주변에는 수분등의 이물질이 반도체 장치의 내부로 침투하는 것을 방지하기 위한 퓨즈가드링이 배치되어 있다.A fuse guard ring is disposed around the fuse to prevent foreign substances such as moisture from penetrating into the semiconductor device.
도4 내지 도6은 종래기술에 의해 제조된 반도체 메모리 장치의 퓨즈박스에 나타낸 문제점을 보여주는 전자현미경 사진이다.4 to 6 are electron micrographs showing a problem in the fuse box of the semiconductor memory device manufactured by the prior art.
도4 내지 도6을 참조하여 종래기술에 의한 퓨즈박스에서의 문제점을 살펴본다.4 to 6 looks at the problem in the fuse box according to the prior art.
전술한 바와 같이 퓨즈박스 영역은 리페어 공정시 레이저를 조사하기 위해 다른 층보다는 더 많은 절연막을 선택적으로 제거하게 된다. 따라서 상대적으로 퓨즈박스영역은 반도체 장치의 다른 영역보다 외부에서 받는 스트레스에 약하게 된 다.As described above, the fuse box region selectively removes more insulating films than other layers to irradiate a laser during the repair process. Therefore, the fuse box region is relatively weaker in external stress than other regions of the semiconductor device.
리페어 공정에서 퓨즈를 선택적으로 블로잉시켜 결함이 발견될 부분을 리페어 하고 난 이후에는 반도체 칩을 패키기 하게 되는데, 패키지 하는 과정에서 퓨즈박스의 주변을 둘러싸고 있는 퓨즈가드링이 외부 힘의 의해 크랙이 발생한다.In the repair process, the fuse is selectively blown to repair the spot where the defect is found, and then the semiconductor chip is packaged. In the process of packaging, the fuse guard ring surrounding the periphery of the fuse box is cracked by external force. do.
특히 퓨즈박스의 코너부분에 있는 영역은 특히 외부에서 오는 스트레스에 약하기 때문에 패키지 약간의 충격만 주어도 크랙이 발생하게 된다.In particular, the area at the corner of the fuse box is particularly susceptible to external stresses, so that a slight impact of the package will cause cracks.
도3 내지 도5의 전자현미경사진을 참고하면 패키지 공정에서 외부에서 가해준 스트랜지스에 의해 퓨즈박스의 양단 모서리 부분에 크랙이 생긴 것을 알 수 있다.Referring to the electron micrographs of FIGS. 3 to 5, it can be seen that cracks are generated at edges of both ends of the fuse box due to the splice applied from the outside in the packaging process.
본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 패키지 등의 공정에서 퓨즈박스에 스트레즈가 가해지더라도 크랙의 발생을 줄일 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.
The present invention has been proposed to solve the above problems, and an object of the present invention is to provide a semiconductor memory device capable of reducing the occurrence of cracks even when a stress is applied to a fuse box in a package or the like process.
본 발명은 레이저로 조사하여 퓨즈를 블로잉시킴으로서 리페어할 수 있는 반도체 메모리 장치에 있어서, 레이저가 조사될 영역을 제외한 영역이 굴곡이 진 채로 배치된 퓨즈를 구비하는 반도체 메모리 장치를 제공한다.SUMMARY OF THE INVENTION The present invention provides a semiconductor memory device that can be repaired by irradiating with a laser to blow a fuse, wherein the semiconductor memory device includes a fuse in which a region other than the region to which the laser is irradiated is curved.
또한 본 발명은 소정공정이 완료된 기판상에 절연막을 형성하는 것을 단계; 상기 제1 절연막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성하되, 퓨즈가 형성될 영역에서 리페어 공정시 레이저가 조사될 영역이외의 영역에서 상기 캐패시터 형성용 홀과 같은 형태의 퓨즈용 홀을 적어도 하나이상 형성하는 단계; 및 상기 캐패시터 형성용 홀의 내부표면에 캐패시터용 전극막을 형성하되, 상기 캐패시터용 전극막으로 상기 퓨즈용 홀의 내부표면을 포함한 퓨즈가 형성될 영역에 퓨즈를 형성시켜는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.In another aspect, the present invention comprises the steps of forming an insulating film on the substrate is completed a predetermined process; Forming a capacitor forming hole by selectively removing the first insulating layer, and at least one fuse hole having the same shape as the capacitor forming hole in a region other than a region where a laser is to be irradiated during a repair process in a region where a fuse is to be formed; Forming more than; And forming a capacitor electrode film on an inner surface of the capacitor forming hole, and forming a fuse in an area in which a fuse including an inner surface of the hole for the fuse is to be formed using the capacitor electrode film. Provide a method.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. do.
도7은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 퓨즈박스를 나타내는 평면도이다.7 is a plan view illustrating a fuse box of a semiconductor memory device according to an exemplary embodiment of the present invention.
도7에 도시된 바와 같이, 본 실시예에 따른 메모리 장치는 퓨즈박스에 배치되는 퓨즈는 같은 평면에 형성된 도전층이 아니고, 퓨즈의 양단은 굴곡을 가지고 있다.As shown in FIG. 7, in the memory device according to the present exemplary embodiment, the fuse disposed in the fuse box is not a conductive layer formed on the same plane, and both ends of the fuse have a bend.
이 때 퓨즈의 양단에 굴곡을 만들어 주는 것을 별도의 공정으로 하는 것이 아니고, 셀영역에서 캐패시터를 형성할 때에 캐패시터의 전극막을 형성하는 공정을 퓨즈박스에서도 같이 진행하여 굴곡을 만들게 된다.At this time, the bending of both ends of the fuse is not a separate process. When the capacitor is formed in the cell region, the bending of the electrode film of the capacitor is performed in the fuse box.
이 때 굴곡을 가지는 영역은 퓨즈의 양측면 부분으로 하는데, 레이저가 조사될 영역을 제외하고는 모두 굴곡이 지도록 형성한다.At this time, the curved area is formed on both side portions of the fuse, except for the area to be irradiated by the laser is formed to be curved.
반도체 메모리 장치가 고집적화되면서 제한된 면적에서 캐패시턴스를 증가시키기 위해 메모리 장치에서 캐패시터의 하부전극을 실린더형, 스택형, 콘케이브형등 3차원으로 형성하고 있다.As semiconductor memory devices are highly integrated, in order to increase capacitance in a limited area, a lower electrode of a capacitor is formed in three dimensions such as a cylinder type, a stack type, and a concave type in a memory device.
하부전극을 3차원으로 형성하기 위해서는 절연막을 선택적으로 제거하여 캐패시터 홀을 만들고 홀의 내부에 캐패시터의 전극막을 형성하고, 그 상부에 유전체 박막과 상부전극을 형성하게 되는데, 이 와 같은 공정을 진행할 때에 퓨즈박스에서도 같이 홀을 형성하고, 홀의 내부에 도전막을 형성시키는 것이다.In order to form the lower electrode in three dimensions, an insulating film is selectively removed to form a capacitor hole, an electrode film of a capacitor is formed inside the hole, and a dielectric thin film and an upper electrode are formed thereon. Holes are also formed in the box, and a conductive film is formed inside the holes.
이렇게 퓨즈의 양 끝부분이 굴곡을 가짐으로서 패키기 공정 또는 다른 공정에서 스트레스가 퓨즈박스영역으로 가해질 때에 이를 분산함으로서 종래보다 퓨즈박스에 발생하는 크렉현상을 줄일 수 있는 것이다.Thus, both ends of the fuse are curved, thereby dispersing when stress is applied to the fuse box area in a packaging process or another process, thereby reducing the crack phenomenon occurring in the fuse box.
도8a 및 도8b는 도7에 도시된 반도체 메모리 장치의 퓨즈박스 제조 공정단면도이다.8A and 8B are cross-sectional views of a fuse box manufacturing process of the semiconductor memory device shown in FIG.
도8a을 참조하여 살펴보면, 소정공정이 완료된 기판(30)상에 절연막(31)을 형성한다.Referring to FIG. 8A, an insulating
이 때의 절연막(31)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BSG(Boro-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)등을 사용한다.At this time, the insulating
이어서 3차원 하부전극을 가지는 캐패시터를 제조하기 위해, 캐패시터가 형성될 영역의 절연막을 선택적으로 제거하여 다수의 캐패시터 형성용 홀을 형성한다.Subsequently, in order to manufacture a capacitor having a three-dimensional lower electrode, the insulating film in the region where the capacitor is to be formed is selectively removed to form a plurality of capacitor forming holes.
이때 퓨즈가 형성될 영역에서 후속공정에서 레이저가 조사될 영역을 제외한 영역에도 전술한 캐패시터 형성용 홀과 같은 형태의 퓨즈용 홀을 형성한다.At this time, in the region where the fuse is to be formed, the hole for the fuse having the same shape as the above-described capacitor forming hole is formed in the region other than the region where the laser is to be irradiated in a subsequent process.
이어서 캐패시터 형성용홀의 단차를 따라 하부전극용 전도막을 형성하고, 그 상부에 유전체 박막을 형성한다.Subsequently, a conductive film for the lower electrode is formed along the step of the capacitor forming hole, and a dielectric thin film is formed thereon.
이어서 유전체 박상에 상부전극용 전도막을 형성하는데, 이 때 퓨즈가 형성될 영역에 형성된 퓨즈용 홀의 단차를 따라 도8a에 도시된 바와 같이 퓨즈(32)를 상부전극용 전도막으로 형성한다.Subsequently, a conductive film for the upper electrode is formed on the dielectric thin film. At this time, the
여기에서 상부전극용 전도막은 도전성폴리실리콘막으로 형성할 수도 있으며, 캐패시터의 전극막으로 사용하는 금속막을 이용하여 형성한다. 또한, 캐패시터를 제조하는 데 필요한 MPS 공정등 캐패시터가 형성될 영역에만 진행한다.The conductive film for the upper electrode may be formed of a conductive polysilicon film, and is formed using a metal film used as the electrode film of the capacitor. In addition, the process proceeds only to the region where the capacitor is to be formed, such as the MPS process required to manufacture the capacitor.
이어서 도8b에 도시된 바와 같이, 기판 전면에 절연막(33)을 형성하고, 퓨즈의 상부에 일정두께의 절연막(33)을 남기고, 나머지 절연막(33)은 선택적으로 제거하여 퓨즈박스를 형성한다. 이 때 퓨즈의 상부에 남아 있는 절연막은 3000Å 정도가 남도록 한다.Subsequently, as shown in FIG. 8B, an insulating
이 때의 절연막(33)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BSG(Boro-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)등을 사용한다.At this time, the insulating
퓨즈박스에서 최종 제조된 퓨즈의 형태를 살펴보면, 캐패시터 형성용 홀은 후속 리페어 공정에서 레이저가 조사될 영역이외의 영역에만 형성되어 있기 때문에, 리페어 공정시 레이저가 조사될 부분의 퓨즈는 한 평면에 형성되어 있고, 퓨즈의 양측면 즉 리페어 공정시 레이저가 조사되지 않을 부분에는 퓨즈가 굴곡이 생긴채로 형성되어 있다.Looking at the shape of the fuse finally manufactured in the fuse box, since the capacitor forming hole is formed only in the region other than the region to be irradiated with the laser in the subsequent repair process, the fuse of the portion to be irradiated with the laser is formed in one plane during the repair process. On both sides of the fuse, i.e., the portion where the laser is not irradiated during the repair process, the fuse is formed with bending.
이렇게 퓨즈의 양측면이 굴곡이 생기게 제조하게 되면, 후속 패키기 공정등에서 외부의 힘이나 스트레스에 의해 굴곡부분이 버퍼층 역할을 하여 퓨즈박스의 가장자리에 크랙이 발생할 위험이 크게 줄어든다.When both sides of the fuse are manufactured to bend in this way, the bent portion acts as a buffer layer by external force or stress in the subsequent packaging process, thereby greatly reducing the risk of cracking at the edge of the fuse box.
도9와 도10은 본 실시예에 따른 제조된 반도체 메모리 장치의 퓨즈박스를 보여주는 전자현미경 사진이다.9 and 10 are electron micrographs showing the fuse box of the semiconductor memory device manufactured according to the present embodiment.
도9와 도10을 참조하여 살펴보면, 퓨즈의 양단에 굴곡을 형성시킴으로서 패키기 공정에서 발생하는 스트레스등에 크랙이 발생하지 않음을 알 수 있다.9 and 10, it can be seen that cracks do not occur in stress generated in the packaging process by forming a bend at both ends of the fuse.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
여기서는 캐패시터의 상부전극을 이용해서 퓨즈를 형성하고, 퓨즈의 양측면 에 굴곡을 형성하였으나, 캐패시터 하부전극을 이용하여 형성할 수도 있다.Here, the fuse is formed by using the upper electrode of the capacitor, and the bend is formed on both sides of the fuse, but it may be formed by using the capacitor lower electrode.
또한, 캐패시터의 전극막이 아닌 도전층으로 퓨즈를 형성하는 경우에는, 퓨즈의 양측면에 굴곡을 일부러 형성시킴으로서 퓨즈박스에 가해지는 스트레스를 완화시킬 수 있다.In the case where the fuse is formed of a conductive layer instead of the electrode film of the capacitor, the stress applied to the fuse box can be alleviated by deliberately forming a bend on both sides of the fuse.
본 발명에 의해 메모리 장치에서 퓨즈의 양측면을 굴곡을 줌으로서 패키지 공정 또는 모쥴공정등에서 퓨즈박스에 가해지는 스트레스에 대해 발생하는 크랙 현상을 줄일 수 있다.According to the present invention, by bending both sides of the fuse in the memory device, it is possible to reduce the crack phenomenon caused by the stress applied to the fuse box in the package process or the module process.
또한, 본 발명은 셀영역에서 캐패시터를 형성하는 공정중 일부를 퓨즈영역에도 적용하도록 하였기 때문에, 별도의 공정스텝이 추가되지 않기 때문에 추가되는 공정 비용없이 퓨즈박스에 발생하는 크랙을 크게 줄일 수 있다.In addition, since the present invention allows a part of the process of forming a capacitor in the cell region to be applied to the fuse region, a separate process step is not added, and thus cracks in the fuse box can be greatly reduced without additional process cost.
Claims (9)
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KR1020040114003A KR100570067B1 (en) | 2004-12-28 | 2004-12-28 | Semiconductor memory device and method for fabricating the same |
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KR101024715B1 (en) * | 2008-03-17 | 2011-03-24 | 주식회사 하이닉스반도체 | Method for Manufacturing Semiconductor Device |
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2004
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