KR20020091937A - Method for fabricating fuse - Google Patents
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Abstract
Description
본 발명은 반도체 제조방법에 관한 것으로, 특히 퓨즈 상단의 잔존 산화막 두께를 재현성있게 제어할 수 있도록 하여 수율 저하를 막을 수 있도록 한 퓨즈 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing method, and more particularly, to a fuse manufacturing method capable of reproducibly controlling the remaining oxide film thickness at the top of a fuse to prevent a decrease in yield.
반도체 복합 소자나 메모리 소자를 구성하는 수많은 미세 셀(cell) 중에서 한 개라도 결함이 있으면 메모리로서의 제구실을 하지 못하므로 불량품으로 처리된다. 하지만 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 소자 전체를 불량품으로 폐기하는 것은 수율을 낮추는 비효율적인 처리 방법이다.If any one of the many fine cells constituting the semiconductor composite element or the memory element is defective, it cannot be treated as a memory and thus is treated as a defective product. However, even though only a few cells in the memory have failed, discarding the entire device as defective is an inefficient way to reduce yield.
따라서, 현재는 메모리 셀 내에 미리 설치해둔 예비 메모리 셀(일명, 용장형 셀이라 한다)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.Therefore, the yield improvement is achieved by replacing the defective cell by using a spare memory cell (also called a redundant cell) previously installed in the memory cell.
용장형 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array) 마다 스페어 로우(spare low)와 스페어 컬럼(spare column)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/칼럼 단위로 스페어 메모리 셀로 치환해 주는 방식으로 진행되는데 이를 구체적으로 기술하면 다음과 같다.In the repair operation using redundant cells, spare memory and spare columns are pre-installed for each cell array, so that defective memory cells having defects are stored in row / column units. It proceeds in a manner that is replaced by a cell, which will be described in detail as follows.
즉, 웨이퍼 가공 완료후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다. 이 프로그램 방식 중의 하나가 바로 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인데, 퓨즈 재료로는 주로, 금속막이 이용되고 있다.In other words, when a defective memory cell is selected through a test after wafer processing is completed, a program is executed in the internal circuit to replace the corresponding address with the address signal of the spare cell. Therefore, when an address signal corresponding to a bad line is input in actual use, the selection is switched to a spare line instead. One of these programming methods is a method of burning a fuse with a laser beam, and a metal film is mainly used as a fuse material.
레이저 빔으로 퓨즈를 끊기 위해서는 퓨즈 상단의 잔존 산화막 두께를 일정하게 유지하는 것이 중요한데, 이는 상기 잔존 산화막의 두께가 기설정치보다 두껍거나 얇으면 레이저 빔의 난반사에 의해 퓨즈 커팅(cutting)이 제대로 이루어지지 않게 되어 용장형 셀이 리페어 기능을 수행할 수 없기 때문이다.It is important to keep the remaining oxide thickness at the top of the fuse constant in order to blow the fuse with the laser beam. If the thickness of the remaining oxide film is thicker or thinner than the preset value, the fuse may not be cut properly by the diffuse reflection of the laser beam. This is because the redundant cells cannot perform the repair function.
이를 도 1a ~ 도 1c에 제시된 종래의 퓨즈 제조방법을 보인 공정순서도를 참조하여 구체적으로 살펴보면 다음과 같다. 상기 공정순서도에 의하면 종래의 경우 아래의 제 3 단계 공정을 거쳐 퓨즈가 제조됨을 알 수 있다.This will be described in detail with reference to a process flowchart showing a conventional fuse manufacturing method shown in FIGS. 1A to 1C. According to the process flow chart it can be seen that the conventional fuse is manufactured through the following third step process.
제 1 단계로서, 도 1a와 같이 절연기판(100) 상에 "WSi(102a)/폴리실리콘(102b)" 적층 구조의 금속 라인(102)을 형성하고, 상기 결과물 상에 다층(예컨대, 4층) 구조의 산화막(104)을 형성한 다음, 그 위에 퓨즈 형성부를 한정하는 레지스트 패턴(106)을 형성한다. 이때, 상기 금속 라인(102)은 비트 라인 형성시 함께 형성된 막질이므로, 이를 형성하기 위한 별도의 금속막 증착 공정은 필요치 않다.As a first step, as shown in FIG. 1A, a metal line 102 having a "WSi 102a / polysilicon 102b" laminated structure is formed on an insulating substrate 100, and a multilayer (for example, four layers) layer is formed on the resultant substrate. An oxide film 104 having a structure) is formed, and then a resist pattern 106 defining a fuse formation portion is formed thereon. In this case, since the metal line 102 is a film quality formed together with the formation of the bit line, a separate metal film deposition process is not required to form the metal line 102.
제 2 단계로서, 도 1b와 같이 레지스트 패턴(106)을 마스크로해서 상기 금속 라인(102) 상단의 산화막(104)을 일정 두께 선택식각하여, 상기 금속 라인중에서 퓨즈로 사용될 부분(도 1b에서 산화막 식각 부위에 놓여진 참조번호 102'으로 표시된 부분)을 정의한다. 이후의 설명부터는 편의상 참조번호 102'을 퓨즈라 칭한다.As a second step, as shown in FIG. 1B, the oxide film 104 on the upper portion of the metal line 102 is selectively etched by using a resist pattern 106 as a mask, and a portion of the metal line to be used as a fuse (the oxide film in FIG. 1B). Part indicated by reference numeral 102 'placed on the etching site. From the following description, for convenience, reference numeral 102 'is referred to as a fuse.
제 3 단계로서, 도 1c와 같이 상기 레지스트 패턴(106)을 제거하므로써, 퓨즈 제조를 완료한다.As a third step, the fuse pattern is completed by removing the resist pattern 106 as shown in FIG. 1C.
하지만 상기 공정을 적용해서 퓨즈를 제조하면, 레지스트 패턴(106)을 마스크로해서 퓨즈 형성부의 산화막(104)을 식각할 때, 그 식각량을 현재 시간으로 조절하고 있어 식각 공정시 지속적인 모니터링 작업이 요구되므로, 공정 진행 자체가 번거로울 뿐 아니라 잔존 산화막의 두께를 재현성있게 구현하기 어렵다는 문제가 발생된다. 게다가, FAB. 공정 진행시에는 통상 랏(lot)간 두께 산포가 있어 산화막(104) 식각시 매 랏마다 샘플을 선취해서 금속 라인(102) 상단의 산화막 두께(a)를 먼저 측정한 뒤, 이에 근거하여 식각 시간을 정해 주지 않을 경우, 퓨즈 상단의 잔존 산화막 두께를 일정하게 유지할 수 없게 되므로 잔존 산화막 두께 관리에 많은 어려움이 있다.However, when the fuse is manufactured by applying the above process, when etching the oxide film 104 of the fuse forming part using the resist pattern 106 as a mask, the etching amount is adjusted to the current time, which requires continuous monitoring during the etching process. Therefore, not only the process progress itself is cumbersome but also a problem that it is difficult to implement the thickness of the remaining oxide film reproducibly. Besides, FAB. During the process, there is usually a thickness distribution between lots. When etching the oxide film 104, a sample is taken for each lot, and the oxide thickness (a) on the top of the metal line 102 is measured first, and then the etching time If not determined, since the remaining oxide film thickness at the top of the fuse cannot be kept constant, there are many difficulties in managing the remaining oxide film thickness.
이러한 제반 문제들로 인해 퓨즈 상단의 잔존 산화막 두께를 일정하게 확보하지 못할 경우, 레이저 빔의 난반사에 의해 퓨즈가 끊기지 않는 불량이 발생하게 되어 용장형 셀이 원활한 리페어 기능을 수행할 수 없게 되므로, 수율 저하가 초래된다.If the remaining oxide film thickness at the top of the fuse cannot be secured constantly due to such various problems, the fuse is not broken by the diffuse reflection of the laser beam, and thus the redundant cell cannot perform a smooth repair function. Deterioration is caused.
이에 본 발명의 목적은, 플레이트 전극 형성시 퓨즈 형성부에도 인위적으로 P-폴리 패턴을 남겨서, 이것이 퓨즈 지역의 산화막 식각시 스토핑 레이어(stopping layer)의 역할을 하도록 하므로써, 타임 에치에 대한 의존성을 줄여 지속적인 모니터링 작업없이도 퓨즈 상단의 잔존 산화막 두께 산포를 개선할 수 있도록 하여 식각 공정시의 번거로움을 해소하고, 잔존 산화막의 재현성있는 두께 확보가 가능하며, 수율 항상을 이룰 수 있도록 한 퓨즈 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to artificially leave a P-poly pattern in the fuse forming portion at the time of forming the plate electrode, so that it acts as a stopping layer when the oxide is etched in the fuse region. It is possible to improve the distribution of residual oxide thickness at the top of the fuse without continuous monitoring work, eliminating the trouble of etching process, ensuring reproducible thickness of the remaining oxide film, and achieving a yield at all times. In providing.
도 1a ~ 도 1c는 종래의 퓨즈 제조방법을 보인 공정순서도,1a to 1c is a process flowchart showing a conventional fuse manufacturing method,
도 2a ~ 도 2d는 본 발명에 의한 퓨즈 제조방법을 보인 공정순서도이다.2A to 2D are process flowcharts showing a fuse manufacturing method according to the present invention.
상기 목적을 달성하기 위하여 본 발명에서는, 절연기판 상에 "WSi/폴리실리콘" 적층 구조의 금속 라인을 형성하는 단계; 상기 금속 라인을 포함한 상기 절연기판 상에 다층 구조의 제 1 산화막을 형성하는 단계; 상기 제 1 산화막 상의 퓨즈 형성부에 상기 금속 라인보다 큰 선폭의 P-폴리 패턴을 형성하는 단계; 상기 P-폴리 패턴을 포함한 상기 제 1 산화막 상에 다층 구조의 제 2 산화막을 형성하는 단계; 상기 제 2 산화막 상에 퓨즈 형성부를 한정하는 레지스트 패턴을 형성하는 단계; 상기 레지스트 패턴을 마스크로해서 상기 P-폴리 패턴의 표면이 노출되도록 상기 제 2 산화막을 식각하는 단계; 상기 P-폴리 패턴을 이용하여 EPD(End Point Detector)를 잡은 후, 상기 레지스트 패턴을 마스크로해서 상기 P-폴리 패턴과 그 하단의 상기 제 1 산화막을 소정 두께 선택식각하는 단계; 및 상기 레지스트 패턴을 제거하는 단계를 포함하는 퓨즈 제조방법이 제공된다.In order to achieve the above object, the present invention, forming a metal line of "WSi / polysilicon" laminated structure on an insulating substrate; Forming a first oxide film having a multilayer structure on the insulating substrate including the metal line; Forming a P-poly pattern having a line width greater than that of the metal line in the fuse forming portion on the first oxide film; Forming a second oxide film having a multilayer structure on the first oxide film including the P-poly pattern; Forming a resist pattern defining a fuse forming unit on the second oxide film; Etching the second oxide layer to expose the surface of the P-poly pattern using the resist pattern as a mask; Catching an end point detector (EPD) using the P-poly pattern, and selectively etching a predetermined thickness of the P-poly pattern and the first oxide layer below the resist pattern as a mask; And it is provided a fuse manufacturing method comprising the step of removing the resist pattern.
이때, 상기 제 2 산화막은 "P-폴리 패턴의 에치율은 낮고, 제 2 산화막의 에치율은 높은 조건"에서 식각하는 것이 바람직하고, 상기 P-폴리 패턴과 그 하단의 제 1 산화막은 "P-폴리 패턴의 에치율은 높고, 제 1 산화막의 에치율은 중간인 조건"에서 실시하는 것이 바람직하다.In this case, the second oxide film is preferably etched under the condition that the etch rate of the P-poly pattern is low and the etch rate of the second oxide film is high. -The etching rate of the poly pattern is high, and the etching rate of the first oxide film is intermediate.
상기 공정을 적용해서 퓨즈를 형성할 경우, 퓨즈 지역의 제 2 산화막 식각시 P-폴리 패턴이 스토핑 레이어의 역할을 하므로 제 2 산화막 식각시에는 타임 에치와 지속적인 모니터링 작업이 필요없게 되어, 기존대비 타임 에치에 대한 의존성을 줄일 수 있을 뿐 아니라 지속적인 모니터링 작업없이도 잔존 산화막의 두께 산포를 개선할 수 있게 된다.When the fuse is formed using the above process, since the P-poly pattern serves as a stopping layer when the second oxide is etched in the fuse region, time etch and continuous monitoring are not necessary during the second oxide etch. In addition to reducing the dependence on time etch, it is possible to improve the thickness distribution of the remaining oxide film without continuous monitoring.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 2a ~ 도 2d는 본 발명에서 제안된 퓨즈 제조방법을 보인 공정순서도를 나타낸 것으로, 상기 공정순서도를 참조해서 그 제조방법을 제 4 단계로 구분하여 살펴보면 다음과 같다.2A to 2D show a process flow chart showing a method of manufacturing a fuse proposed in the present invention. Referring to the process flow chart, the manufacturing method is divided into four steps.
제 1 단계로서, 도 2a와 같이 절연기판(100) 상에 "WSi(102a)/폴리실리콘(102b)" 적층 구조의 금속 라인(102)을 형성하고, 상기 금속라인(102)을 포함한 절연기판(100) 상에 다층(예컨대, 2층) 구조의 제 1 산화막(104a)을 형성한 다음, 상기 산화막(104a) 상의 퓨즈 형성부에 상기 금속 라인(102)보다 큰 선폭의 P-폴리 패턴(103)을 형성한다. 이때, 상기 금속 라인(102)은 비트 라인 형성시 함께 형성되고, P-폴리 패턴(103)은 플레이트 전극 형성시 함께 형성되므로, 이들을 형성하기 위한 별도의 금속막 증착 공정은 필요치 않다. 이어, 상기 P-폴리 패턴(103)을 포함한 제 1 산화막(104a) 상에 다층(예컨대, 2층) 구조의 제 2 산화막(104b)을 형성하고, 그 위에 퓨즈 형성부를 한정하는 레지스트 패턴(106)을 형성한다.As a first step, as shown in FIG. 2A, a metal line 102 having a “WSi 102a / polysilicon 102b” stacked structure is formed on an insulating substrate 100, and the insulating substrate including the metal line 102 is formed. After forming the first oxide film 104a having a multilayer (for example, two-layer) structure on the (100), a P-poly pattern having a line width larger than the metal line 102 in the fuse forming portion on the oxide film 104a ( 103). In this case, since the metal lines 102 are formed together when the bit lines are formed, and the P-poly pattern 103 is formed together when the plate electrodes are formed, a separate metal film deposition process for forming them is not necessary. Subsequently, a second oxide film 104b having a multilayer (for example, two-layer) structure is formed on the first oxide film 104a including the P-poly pattern 103, and a resist pattern 106 defining a fuse formation portion thereon. ).
제 2 단계로서, 도 2b와 같이 레지스트 패턴(106)을 마스크로해서 상기 P-폴리 패턴(103)의 표면이 노출되도록 제 2 산화막(104b)을 식각한다. 이때의 식각 공정은 "P-폴리 패턴의 에치율은 낮고, 제 2 산화막의 에치율은 높은 조건"에서 진행된다.As a second step, as shown in FIG. 2B, the second oxide film 104b is etched so that the surface of the P-poly pattern 103 is exposed using the resist pattern 106 as a mask. At this time, the etching process is performed under the condition that the etch rate of the P-poly pattern is low and the etch rate of the second oxide film is high.
제 3 단계로서, 도 2c와 같이 상기 P-폴리 패턴(103)을 이용하여 EPD(End Point Detector)를 잡은 뒤, 상기 레지스트 패턴(106)을 마스크로해서 P-폴리 패턴(103)과 그 하단의 제 1 산화막(104a)을 일정 두께 선택식각하여, 상기 금속 라인중에서 퓨즈로 사용될 부분(도 2c에서 산화막 식각 부위에 놓여진 참조번호 102'으로 표시된 부분)을 정의한다. 이때의 식각 공정은 "P-폴리 패턴(103)의 에치율은 높고, 제 1 산화막(104a)의 에치율은 중간인 조건"으로 진행된다.As a third step, as shown in FIG. 2C, an EPD (End Point Detector) is held by using the P-poly pattern 103, and then the P-poly pattern 103 and its lower end are formed using the resist pattern 106 as a mask. The first oxide film 104a is selectively etched to define a portion of the metal line to be used as a fuse (a portion indicated by reference numeral 102 'placed in the oxide film etching portion in FIG. 2C). At this time, the etching process is performed under the condition that the etch rate of the P-poly pattern 103 is high and the etch rate of the first oxide film 104a is intermediate.
제 4 단계로서, 도 2d와 같이 상기 레지스트 패턴(106)을 제거하므로써, 퓨즈 제조를 완료한다.As a fourth step, the fuse pattern is completed by removing the resist pattern 106 as shown in FIG. 2D.
이와 같이 퓨즈(102')를 제조할 경우, P-폴리 패턴(103)과 그 하단의 제 1 산화막(104a)을 식각할 때에는 타임 에치와 모니터링 작업이 요구되나, 퓨즈 지역의 제 2 산화막(104b) 식각시에는 P-폴리 패턴(103)이 스토핑 레이어 역할을 하므로 타임 에치와 지속적인 모니터링 작업없이도 랏(lot)간의 두께 변동이 있는 P-폴리 패턴(103) 상단의 제 2 산화막(도 2a에서 b로 표시된 부분)을 용이하게 제거할 수 있게 된다.When the fuse 102 'is manufactured in this manner, when etching the P-poly pattern 103 and the first oxide film 104a at the bottom thereof, time etch and monitoring are required, but the second oxide film 104b in the fuse area is required. In etching, since the P-poly pattern 103 serves as a stopping layer, the second oxide layer on the top of the P-poly pattern 103 having a variation in thickness between lots without time etch and continuous monitoring (in FIG. 2A). part indicated by b) can be easily removed.
그 결과, 기존대비 타임 에치에 대한 의존성을 줄일 수 있게 되고, 이로 인해 지속적인 모니터링 작업없이도 퓨즈 상단의 잔존 산화막 두께 산포를 개선할 수 있게 되므로, 식각 공정의 번거로움을 해소할 수 있을 뿐 아니라 잔존 산화막의 재현성있는 두께 확보가 가능하게 되어, 수율 항상을 이룰 수 있게 된다.As a result, it is possible to reduce the dependency on time etch compared to the conventional one, thereby improving the distribution of the remaining oxide thickness at the top of the fuse without continuous monitoring, thereby eliminating the trouble of etching process and remaining oxide film. It is possible to secure a reproducible thickness of, thereby achieving a yield at all times.
이상에서 살펴본 바와 같이 본 발명에 의하면, 퓨즈로 사용되어될 금속 라인 상단의 산화막 내에 인위적으로 P-폴리 패턴을 도입해서, 이것이 퓨즈 지역의 산화막 식각시 스토핑 레이어의 역할을 하도록 하므로써, 기존대비 타임 에치에 대한 의존성을 줄일 수 있을 뿐 아니라 이로 인해 지속적인 모니터링 작업없이도 퓨즈 상단의 잔존 산화막 두께 산포를 개선할 수 있게 되므로, 식각 공정시의 번거로움을 해소하고, 잔존 산화막의 재현성있는 두께 확보가 가능하며, 수율 항상을 이룰 수 있게 된다.As described above, according to the present invention, by artificially introducing the P-poly pattern into the oxide film on the top of the metal line to be used as a fuse, so that it serves as a stopping layer during the oxide etching of the fuse area, compared to the conventional time In addition to reducing dependence on etch, this eliminates the cumulative oxide film thickness at the top of the fuse without the need for continuous monitoring, thereby eliminating the hassle during the etching process and ensuring a reproducible thickness of the remaining oxide film. As a result, the yield can always be achieved.
Claims (5)
Priority Applications (1)
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|---|---|---|---|
| KR1020010030755A KR20020091937A (en) | 2001-06-01 | 2001-06-01 | Method for fabricating fuse |
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ID=27707508
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100859491B1 (en) * | 2007-06-25 | 2008-09-24 | 주식회사 동부하이텍 | Method for manufacturing of semiconductor device |
| KR100889336B1 (en) * | 2002-12-30 | 2009-03-18 | 주식회사 하이닉스반도체 | Semiconductor device and method for fabricating the same |
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2001
- 2001-06-01 KR KR1020010030755A patent/KR20020091937A/en not_active Application Discontinuation
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