KR100901216B1 - 벡터 로우 그룹핑을 이용한 구조적 ｌｄｐｃ 디자인 - Google Patents

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Abstract

구조적 패리티 검사 매트릭스 H가 제안되는데, H는 베이스 메트릭스 H b의 확장이다. 베이스 메트릭스 H b는 섹션 H b1 및 섹션 H b2를 포함한다. 섹션 H b2는 3 이상의 웨이트 wh를 갖는 컬럼 h b, 및 로우 i 및 컬럼 j에 있어서 i=j이면 1, i=j+1이면 0, 및 그 외에는 0과 같은 매트릭스 엘리먼트를 갖는 이중 대각선 구조를 갖는 H'b2를 포함한다. H b의 로우 중 하나 이상의 그룹은 각 그룹 내의 H b의 로우가 교차하지 않게 형성될 수 있도록 h b 및 H b1의 1이 배열된다. 또한, 베이스 메트릭스 H b의 로우는 모든 2개의 연속적인 로우가 교차하지 않도록 치환된다.
매트릭스, 웨이트, 패리티 검사, LDPC, 벡터 로우 그룹핑

Description

벡터 로우 그룹핑을 이용한 구조적 ＬＤＰＣ 디자인{STRUCTURED LDPC DESIGN WITH VECTOR ROW GROUPING}
본 발명은 전반적으로 데이터를 인코딩 및 디코딩하는 것에 관한 것으로, 특히, LDPC(Low-Density Parity-Check) 코드를 이용하여 데이터를 인코딩 및 디코딩하는 방법 및 장치에 관한 것이다.
본 명세서에 참조로서 통합되는 미국 특허 출원 일련 번호 제10/839995호에 기술된 바와 같이, LDPC 코드는 패리티 검사 매트릭스(parity-check matrix) H에 의해 특정되는 선형 블럭 코드(linear block code)이다. 일반적으로, LDPC 코드는 갈루아 체(Galois Field) GF(q)(q≥2)를 통해 정의된다. 만약, q=2인 경우, 코드는 2진 코드(binary code)이다. 모든 선형 블럭 코드는 k-비트 정보 벡터 s l ×k와 코드 생성자 매트릭스(code generator matrix) G K×n의 적(product)으로 표현될 수 있으며, n 비트 코드워드(codeword) x I×n를 생성하는데, 여기서, 코드 레이트(code rate)는 r=k/n이다. 코드워드 x는 잡음 채널(noisy channel)을 통해 송신되고, 수신된 신호 벡터 y는 정보 벡터 s l ×k를 평가하기 위해 디코더로 전달된다.
n 차원 스페이스(n-dimensional space)가 주어진 경우, G의 로우(row)는 k 차원 코드워드 서브스페이스(subspace) C를 메우고(span), 패리터 검사 매트릭스 H m ×n의 로우는 m 차원 듀얼 스페이스(dual space) C⊥를 메우는데, 여기서 m=n-k이다. x=sG이고 GH T=0이므로, 서브스페이스 C 내의 모든 코드워드에 대해 xH T=0 - 여기서 "T"(또는 "T")는 매트릭스 전치(matrix transpose)를 나타냄 - 이 된다. LDPC 코드에 대한 논의에 있어서, 이는 일반적으로,
Hx T=0 T
로 기재되며,
여기서, 0은 모두가 0(zeros)인 로우 벡터(row vector)이고, 코드워드 x=[s p]=[s0, s1, ..., sk-1, p0, p1, ...pm-1]이며, p0, p1, ...pm-1은 패리티 검사 비트이고, s0, s1, ..., sk-1은 정보 벡터 내의 정보 비트와 같은 계통적 비트(systematic bits)이다.
LDPC 코드에 있어서, H에는 0이 아닌 엔트리(non-zero entries)의 밀도가 낮은데, 즉, H 내에는 1의 백분율(percentage)이 낮아서, 상기 밀도가 높은 H를 이용하는 것보다 더 우수한 에러 정정 수행 및 더 단순한 디코딩을 허용한다. 또한, 패리티 검사 매트릭스는 이분 그래프(bipartite graph)에 의해 표시된다. 이분 그래프는 코드의 그래프 표현일뿐만 아니라 디코더에 대한 모델이다. 이분 그래프에서, 코드워드 비트(즉, H의 각 컬럼(column))는 좌측상의 가변 노드(variable node)에 의해 표현되고, 각 패리티 검사 등식(즉, H의 각 로우)은 우측상의 검사 노드에 의해 표현된다. 각 가변 노드는 H의 컬럼에 대응하고, 각 검사 노드는 H의 로우에 대응하기 때문에, "가변 노드"와 "H의 컬럼"은 상호 교환적으로 명명될 수 있고, "검사 노드"와 "H의 로우"도 마찬가지이다. 가변 노드는 검사 노드에만 결부되고, 검사 노드는 가변 노드에만 결부된다. n 코드워드 비트와 m 패리티 비트를 갖는 코드에 있어서, 코드워드 비트 i가 검사 등식 j에 관여하는 경우(i=0, 1, ..., n-1, j=0, 1, ..., m), 가변 노드 υi는 에지(edge)에 의해 검사 노드 c j에 결부된다. 즉, 패리티 검사 매트릭스 H의 엔트리 h ji 가 1인 경우에는, 가변 노드 i가 검사 노드 j에 결부된다. 수학식 1을 반영하면, 모든 검사 노드가 짝수 패리티(even parity)를 갖는 경우에는 가변 노드가 유효 코드워드(valid codeword)를 나타낸다.
아래에 패리티 검사 매트릭스, 패리티 검사 등식, 및 이분 그래프 사이의 관계를 나타내는 예를 도시한다. n=12라고 두면, 레이트 1/2 코드는, 다음과 같이
Figure 112007043555216-pct00001
로 의해 정의되는데, 여기서 보면, 좌측 부분이 k(=6) 정보 비트 s에 대응하 고, 우측 부분이 m(=6) 패리티 비트 p에 대응된다. 수학식 1을 적용하면, 수학식 2의 H는 다음과 같은 6개의 패리티 검사 등식을 정의한다.
Figure 112007043555216-pct00002
또한, H는 도 1에 도시된, 대응 이분 그래프를 갖는다.
전술한 일반적 LDPC 코드는 실제로 구현하는 것이 쉽지 않을 수 있다. 종종, 에러 정정 수행을 하지 않고도 신속한 인코딩 및 디코딩을 허용하는 구조가 패리티 검사 매트릭스에 도입된다. 구조적 LDPC 코드 디자인은 작은 m b×n b 이진 베이스 매트릭스 H b에서 개시하고, H b의 z 카피(copies)를 만들며, z 카피를 상호연결하여 큰 m×n H 매트릭스를 형성한다(여기서 m=m b×z이고, n=n b×z임). 매트릭스 표현을 이용하여, H b로부터 H를 구축하기 위해, H b 내의 각 1이 z×z 치환 서브매트릭스로 대체되고, H b 내의 각 0은 모두가 제로인 z×z 서브 매트릭스로 대체된다. H b의 확장의 표현은 모델 매트릭스(model matrix)로 명명되고 H bm으로 표기된다. 따라서, H bm은 z가 공지된 경우에 단순히 H에 대한 생략 표시(shorthand notation) 이다. 이 과정은, 본질적으로, H b의 각 에지를 H 내의 길이 z의 벡터 에지에, H b의 각 가변 노드를 H 내의 길이 z의 벡터 가변 노드에, 그리고 H b의 각 검사 노드를 H 내의 길이 z의 벡터 검사 노드에 맵핑시킨다. 구조적 LDPC에 있어서, z×z 서브매트릭스는 치환 매트릭스, 치환 매트릭스의 합, 또는 임의의 유형의 이진 매트릭스일 수 있다. 치환 매트릭스 P는 각 로우에 하나의 1, 그리고 각 컬럼 내에 하나의 1을 갖기 때문에, 치환 서브매트릭스가 사용되는 경우에는, 확장 매트릭스 H의 웨이트 분포가 베이스 매트릭스 H b와 동일하다. 그러므로, H b의 웨이트 분포는 가능한 한 원하는 최종 웨이트 분포에 근접하도록 선택된다. H를 포함하는 치환 서브매트릭스는, 단순한 순환적 시프트(cyclic shift) 및/또는 비트 반전(bit-reversals)과 같이, 성능을 타협하는 것 없이, 매우 단순할 수 있다. 순환적 시프트의 경우, H bm는 H b 내의 1들을 시프트 사이즈를 나타내는 음이 아닌 정수로 대체함으로써 기록될 수 있으며, H b 내의 0들은 1로 대체된다. 송신기에서, k 정보 비트의 벡터 u는 H(또는 동등하게 H bm)에 기초하여 인코딩되어, n 코드 비트의 벡터 x를 생성한다(여기서 k=n-m=z×k b , k b =(n b -m b )임). 벡터 x는 잡음 채널을 통해 송신되고, n 오염 신호(contaminated signals)의 벡터 y가 수신된다. 수신기에서, LDPC 디코더는, 수신된 벡터 y 및 패리티 검사 매트릭스 H에 기초하여 x를 평가하기를 시도한다. 수신기는 전송된 코드워드 x의 오염 버전 y를 얻는다. y를 디코딩하고 오리지날 정보 시퀀스(original information sequence) s를 평가하기 위해, 통상적으로 빌리프 전파(belief propagation)와 같은 반복 디코딩 알고리즘(iterative decoding algorithm)이 이분 그래프에 기초하여 적용된다. 코드워드 비트의 LLR(Log-Likelihood Ratios)의 포맷의 소프트 정보는 가변 노드의 뱅크와 검사 노드의 뱅크 사이에서 패스(pass)된다. 반복은, 모든 검사 등식이 만족하는 경우, 또는 최대한 허용되는 반복 제한에 도달한 경우 중 어느 하나의 경우에 중단된다.
또한, 구조적 LDPC는 계층화 디코더(layered decoder)로 디코딩된다. 계층화 디코더는 전형적으로 전체 로우를 한번에 처리하는 하드웨어를 갖는다. 계층화 디코더는 주어진 성능의 레벨을 달성하는데 필요한 반복의 수를 잠재적으로 감소시킬 수 있고, 모든 블럭 로우를 한번에 처리하기에 충분한 하드웨어가 존재하지 않을 경우에 효율을 잠재적으로 증가시킨다. 또한, 계층 그룹핑(layer grouping)은 베이스 로우의 그룹이 교차하지 않도록 - 이는 그룹 내의 베이스 로우가 베이스 컬럼 내에 많아야 하나의 1을 갖는 것을 의미함(또는 동등하게, 각 그룹 내에서 H bm의 로우가 기껏해야 컬럼 내에 음이 아닌 하나의 엔트리를 가짐) - 베이스 매트릭스 H b가 강제되는 곳에 사용될 수 있다. 소정의 에러 정정 수행을 달성하기 위해서는 더 적은 반복이 필요하기 때문에, LDPC 디코더 속도를 더 증가시키기 위해 계층 그룹핑이 사용될 수 있다.
또한, 베이스 매트릭스와 주어진 타겟 패리티 검사 매트릭스 H에 대한 치환 매트릭스의 할당이, 우수한 에러 정정 성능을 갖고 효율적으로 인코딩 및 디코딩될 수 있는 LDPC 코드를 제공하도록 디자인될 수 있다. 미국 특허 출원 일련번호 제10/839,995호에서, 구조적 패리티 검사 매트릭스 H가 기술되어 있는데, 여기서 H는 베이스 매트릭스 H b의 확장이고, H b는 섹션 H b1 및 섹션 H b2를 포함하며, H b2는 2보다 큰 홀수 웨이트를 갖는 컬럼 h b를 포함하는 제1 파트, 및 로우 i 및 컬럼 j에 있어서 i=j이면 1, i=j+1이면 1, 및 그외에는 0과 같은 매트릭스 엘리먼트를 포함하는 제2 파트를 포함한다. 베이스 매트릭스 H b의 확장은 제2 파트 H'b2의 각 칼럼 내의 1들에 대해 동일한 서브매트릭스를 사용하고, 확장은 h b 내의 1들의 짝수에 대해 쌍 서브매트릭스(paired submatrices)를 사용한다.
계층 그룹핑을 갖는 계층화 디코딩이 처리량을 잠재적으로 줄이고 효율을 잠재적으로 증가시키는데 사용될 수 있지만, 계층 그룹핑을 이용하여 효율적인 인코딩 및 계층화 디코딩을 허용하는, 주어진 타겟 H 사이즈에 대해 베이스 매트릭스를 디자인하고 치환 매트릭스를 할당하는 기술은 존재하지 않는다. 그러므로, 효율적으로 인코딩되고 고속 계층화 디코딩될 수 있는 특징을 구조적 LDPC 코드 내에 구축할 필요성이 있다.
도 1은 패리티 검사 처리 흐름을 나타낸다.
도 2 내지 도 4는 레이트 1/2, 2/3, 및 3/4에 대한 FER 성능을 나타낸다.
구조적 LDPC 디자인에서의 효율적인 인코딩 및 우수한 에러 정정 성능에 대해, 패리티 부분 H b2는 H b2내에 사이즈 q의 그룹들을 포함하고, H b2의 동일한 그룹핑은 정보 부분 H b1까지 확장된다. 특히, 패리티 검사 매트릭스 H는 다음과 같이 구조화된다.
(1) 패리티 부분 H b2는 포맷
Figure 112007043555216-pct00003
을 갖는다.
컬럼 hb는 3 이상인 웨이트 wh를 갖고, mb/q 배열되어 그룹이 형성될 수 있도록 h b의 1들이 배열되는데, 여기서, 각 그룹 내의 H b2의 q 로우는 교차되지 않는다. 로우의 그룹이 각 베이스 컬럼 내에 많아야 하나의 1 엔트리를 가지는 경우, (H b 또는 H b2의) 2개 이상의 베이스 로우는 교차하지 않는다고 말해질 수 있다. 즉, 2개 로우의 도트 적(dot product)이 0인 경우에는 2개 로우가 교차하지 않는다.
일 예에서, 그룹 j는 인덱스 g(j)={j, j+m b /q, j+2×m b /q, ..., j+(q-1)×m b /q}(여기서, j=0, 1, ..., (m b /q-1), m b /q＞1)를 갖는 로우를 포함한다. 이 경우, wh=3이면, 컬럼 h b 의 일 예는 0이 아닌 3개의 엔트리 h b (0)=1, h b (m b -1)=1, 및 h b (a)=1을 포함하며, 여기서,
Figure 112007043555216-pct00004
이다. 예를 들어, q=2이고 mb=24인 경우, 베이스 로우의 쌍 j 및 j+12는 j=0 내지 11에 대해서 많아야 0이 아닌 하나의 엔트리를 갖는다. mb=12 및 q=2에 있어서, hb 컬럼은 바람직하게 웨이트 3을 가지며, hb(0)=1과 hb(mb-1)=1과 hb(a)=1이 된다.
다른 예에서, 그룹은 균등하지 않으며, 여기서 적어도 하나의 그룹은 다른 그룹과는 상이한 수의 로우를 갖는다. 로우는 교차하기 때문에, 정의에 의해, 제1 및 제2 베이스 로우가 동일한 그룹 내에 존재할 수 없음에 유의하라. H b2의 제2 파트는, 로우 i 및 컬럼 j에 대해, i=j인 경우는 1, i=j+1인 경우는 1, 그리고 그 외에는 0과 같은 매트릭스 엘리먼트를 포함하기 때문에, 두 개의 인접한 로우가 교차한다. 그러나, 디코더 내에서, 로우를 처리하는 순서는 성능에 영향을 주지 않고 변경될 수 있다. 그러므로, H b의 베이스 로우 또는 베이스 컬럼 치환 및 재배열은, 바람직한 디코딩 특성을 유지하면서 수행될 수 있다. 즉, 상기 구조의 비교차(non-intersection) 특성을 유지하면서, 그룹 내의 모든 로우들이 인접하도록 로우 및 컬럼이 재배열될 수 있다.
(2) 정보 부분 H b1은, 그룹 g(i) 내의 모든 q 로우가 <=I 위치 내에서 교차하도록 구성될 수 있으며, 여기서 I는 m b /q보다 큰 컬럼 웨이트를 갖는 H b 내의 컬럼의 수와 같다. 컬럼 웨이트가 m b /q보다 적거나 같은 경우, 상황 (2)는, 그룹 내의 H b의 로우가 교차하지 않는 경우, 상황 (1) 내에 포함될 수 있다.
몇몇 시스템에서는, 다른 베이스 매트릭스가 필요할 수 있다. 예를 들어, 다수의 베이스 매트릭스가 주어진 코드 레이트에 대해 사용될 수 있거나, 하나의 베이스 매트릭스가 각 코드 레이트에 대해 사용될 수 있다. 설명한 비교차 구조는 모든 베이스 매트릭스의 서브세트에 대해 사용될 수 있다. 예를 들어, R=1/2, 2/3, 및 3/4에 대해, 동일한 수의 컬럼을 갖는 3개의 베이스 매트릭스가 필요한 경우, 비교차 구조는, 좋은 성능을 유지하기 위해, R=1/2 및 2/3에 대해 사용될 수 있지만, R=3/4에 대해서는 사용될 수 없을 수 있다. 이와 달리, 비교차 구조는 R=1/2에 대해서는 사용될 수 있지만, R=2/3 및 R=3/4에 대해서는 사용될 수 없을 수 있다.
성능 고려의 예에서와 같이, 코드 레이트 1/2, 2/3, 및 3/4에 대해, 각각 24 컬럼과, 12, 8, 및 6 로우를 가지는 베이스 매트릭스들을 고려한다. 결과적인 코드의 성능은, 특히, 베이스 매트릭스의 사이즈가 비교적 작을 경우(가령, R=2/3 및 3/4, 24 컬럼)에 떨어질 수 있다. 이는, 우수한 성능을 위해 우수한 컬럼 웨이트 분포(특히, 정보 위치와 관련된 컬럼에 대해)를 필요로 하기 때문이다. 예를 들어, R=3/4 코드에서의 우수한 성능을 위해서, 웨이트 4 컬럼이 필요할 수 있지만, 6×24 베이스 H 매트릭스는 베이스 매트릭스 로우의 쌍이 오버랩핑 엔트리를 전혀 가지지 않는다는 제한 하에서, 웨이트 3까지만을 가질 수 있다.
실행 아키텍쳐
구조적 코드 내의 비트 그룹의 처리는 더 상세히 검사된다. 확장 계수 z를 갖는 구조적 LDPC 코드에 있어서, 벡터 검사 노드(베이스 매트릭스의 로우에 대응) 내의 z 패리티 검사는 동시에 계산될 수 있다. 이는, 벡터 가변 노드 내의 임의의 주어진 가변 노드로부터의 메세지가 벡터 검사 노드 내의 많아야 하나의 z 패리티 검사 노드에 의해 요구되는 것을 코드 구조(치환을 포함함)가 보장하기 때문이다. 패리티 검사 처리 흐름의 예시적 블럭 다이아그램이 도 1에 제시되어 있다. 베이스 매트릭스의 i번째 로우의 d r (i) 비-제로 엔트리(non-zero entry)에 대응하는, 벡터 가변 노드로부터 벡터 검사 노드 i까지 그룹화된 메세지 μ j (1≤j≤dr(i))는 치환 서브매트릭스 P ij (1≤j≤d r (i))에 따라 순환적으로 치환되고, 벡터 검사 노드 i(1≤l≤z) 내의 z 병렬 패리티 검사 회로 C l 에 제공된다. 패리티 검사 회로는 갱신 메세지 μj(신규)를 얻기 위해 역치환되는 메세지를 생성하는데, 이는 필연적인 디코딩 단계에서 사용될 수 있다. d r (i)은 도면에서 k로 표기되어 있다.
도 1의 처리 블럭 내의 디지털 로직은, 전제적으로 파이프라인될(pipelined) 수 있는데, 즉, 임의의 레지스터(register)에 의해 저장되는 중간 결과가 회로 내의 임의의 이전 레지스터에 대한 결과를 생성한 필요가 없다. 도면에서 도시한 바와 같이, 일단 메세지가 회로 내에 전달되고 나면, 갱신된 메세지는 D 주기 후에 생성된다.
이 모델이 제공된 경우, 임의의 2개의 로우, 즉 r 및 s에 있어서, 의미 있는(제로) 엔트리(non-trivial(zero) entries)를 갖는 컬럼의 세트가 교차하지 않는 베이스 매트릭스를 고려해 보자. 이 2개의 로우에 대응하는 벡터 패리티 검사 노드는 전체적으로 상이한 메세지의 세트를 사용(및 갱신)하는데, 이는 벡터 가변 노드의 상이한 2개의 세트와 관련된다. 이 경우, 도 1의 회로는 파이프라인되어 있기 때문에, 로우 r 및 로우 s 양자에 대한 벡터 패리티 검사는 D+1 주기 내에서 산출될 수 있다. 이는 도 1에 도시된 처리부 내에 로우 r보다 한 주기 늦은 로우 s에 대한 메세지를 피딩함으로써 수행될 수 있다. 만약 로우 r에 대한 메세지가 시간 t에서 피딩되는 경우에는, 메세지는 시간 t+D에서 갱신되고, 시간 t+D+1에서 로우 s 메세지의 갱신이 후속될 것이다. 이는 도 1, 및 한 주기에 의해 오프셋(offset)되는 제1 카피 아래에 도 1의 다른 카피로 표시될 수 있다.
전체적으로 파이프라인되는 방법에 있어서, 베이스 매트릭스는 H b의 로우가, 그룹 내의 2개의 로우에 대해 의미 있는 엔트리를 갖는 컬럼의 세트가 교차하지 않는 m b /2 그룹으로 분할될 수 있도록 디자인될 수 있다. 디코더는 패리티 검사 매트릭스 로우를 순서에 따르지 않고 처리하도록 제어될 수 있기 때문에, 그룹화된 로우는 연속될 필요가 없다는 점에 유의하라. 이와 달리, 패리티 검사 매트릭스 H의 벡터 로우는, 로우 치환이 디코딩 성능에 영향을 미치지 않기 때문에, 모든 2개의 연속적인 벡터 로우가 교차하지 않도록 치환될 수 있다. 전체적으로 파이프라인되는 방법에서, 쌍으로된 로우(paired rows)가 존재하지 않는 경우(2개의 로우에 대한 처리를 위해 2D 클럭 주기를 필요로 함)에 비해 효율이 거의 2배가 될 수 있다. 이는, 임의의 후속하는 로우의 처리가 처리되는 현재의 로우에 대한 모든 메세지가 갱신될 때까지 지연되어야 하기 때문이다. 그러므로, 전체적으로 파이프라인된 디코딩은, 부수적인 하드웨어 비용 없이도, 상당한 효율 증가를 허용한다. 또한, 전체적으로 파이프라인된 디자인이, 그룹 내의 2개의 벡터 로우가 2개의 처리부에서 동시에 디코딩되는 하드웨어에서와 같이 2번 사용하는 디자인과 거의 동일한 효율을 달성하는 것으로 보인다. 비교차하는 2개의 로우를 처리하는 것은, 총 2D의 지연을 갖는, 우측에 또 다른 도 1을 갖는 도 1로서 나타내질 수 있다.
한편, H b의 몇몇 로우가 비교차 로우를 가지지 않는 경우에는 하이브리드 방법이 가능하다. 예를 들어, 몇몇 베이스 매트릭스 로우는 비교차 로우들이 쌍을 이룰 수 있지만, 일부는 쌍이 이루어지지 않은 채로 남아 있을 수 있다. 이 경우, 전체적으로 파이프라인된 디코딩이 수행될 때, 최대 컬럼 웨이트가 m b /2에 제한되기 때문에, 전제적으로 파이프라인되는 방법의 성능 불이익이 없이도 효율이 향상될 수 있다.
다른 방법은 디코딩 패러다임의 변경을 포함한다. 이 경우, 현재 로우와 후속하는 로우가 교차하더라도, 현재 로우에 대한 모든 메세지가 갱신될 때까지, 후속하는 로우의 처리가 지연되지 않는다. 대신에, 제1 로우에 대한 메세지가 패리티 검사 회로 내에 피딩된 후, 제2 로우에 대한 메세지가 한 주기 지연되어 도입된다. 이러한 스킴의 성능은, 제2 로우가 제1 로우 내의 임의의 갱신된 메세지의 이익을 얻지 않기 때문에, 손해를 본다. 로우의 쌍들 사이의 교차를 (교차가 전혀 없도록 완전히 최소화하기보다는) 줄임으로써, 원하는 에러 정정 능력을 달성함과 동시에, 성능 충격(performance impact)을 완화시킬 수 있다. 따라서, 에러 정정 성능 및 디코딩 속도 사이의 절충을 도모할 수 있다.
다른 방법은 초기의 반복에 대해 표준 디코딩 패러다임(후속 로우가 시작되기 전에 모든 로우를 전체적으로 처리하는 것)을 따르는 것과, 후기 반복에 대해 상술한 변형된 디코딩 패러다임으로 전환하는 것을 포함한다.
상술한 바와 같이, 2의 그룹 사이즈가 가정된다. 일반적으로, 베이스 매트릭스는, H b의 m b 로우가 m b /q 그룹 - 각 그룹 내의 q 벡터 로우는 교차하지 않음 - 으로 분할되도록 디자인될 수 있다(이하, "q-그룹핑"이라 명명함). 전체적으로 파이프라인되는 경우, q 벡터 로우는 파이프라인 내에서 연속적으로 시작될 수 있으며, 연속적인 벡터 로우들 사이의 일 주기 구분된다. 따라서, q 로우는 D+q-1 주기 내에 종료될 수 있다. 따라서, q-그룹핑 디자인의 효율은, q 벡터 로우가 계산을 위해 D×q 주기를 취하기 때문에 어떤 그룹핑도 존재하지 않는 디자인에 비해 거이 9배가 된다. 그룹핑 사이즈 q 패리티 검사 매트릭스는 m b /q의 최대 허용 컬럼 웨이트를 갖는다. 따라서, 최대 허용되는 컬럼 웨이트로 우수한 에러 정정 수행이 달성될 수 있도록 q가 적절히 선택되어야 한다.
바람직한 실시예에서, 모든 그룹들이 균일하게 q 벡터 로우를 가지고 회로가 전체적으로 이용된다 하더라도, 그룹들이 균일한 사이즈를 가지지 않은 H b를 디자인하는 것이 가능하다. 일 예에서, 플로어(floor)(m b /q) 그룹은 각 그룹 내에 q 벡터 로우를 포함하지만, 일 그룹은 rem(m b , q) 벡터 로우를 포함한다.
본 디자인은 계층화 디코딩을 고려하여 논의되었지만, q-그룹핑 사이즈 q 디자인을 갖는 패리티 검사 매트릭스는 임의의 다른 디코딩 아키텍쳐를 이용하여 디코딩될 수 있다. 예를 들어, 플러딩 스케쥴링(flooding scheduling)을 갖는 빌리프 전파 디코딩이 역시 적용가능하며, 여기서 모든 검사 노드는 동시에 처리되고 모든 가변 노드도 동시에 처리된다.
코드 디스크립션
LDPC 코드의 각각은 계통적 선형 블럭 코드이다. LDPC 코드의 세트 내의 각 LDPC 코드는 사이즈 m×n의 매트릭스 H에 의해 정의되는데, 여기서 n은 코드의 길이이고 m은 코드 내의 패리티 검사 비트의 수를 나타낸다. 계통적 비트의 수는 k=n-m이다.
매트릭스 H는 베이스 매트릭스의 확장으로서 정의되고, 아래와 같이,
Figure 112007043555216-pct00005
로 표현될 수 있으며, 여기서 P ij는 z×z 우측 시프트된 아이덴티티 매트릭스 또는 z×z 제로 매트릭스의 세트 중 하나이다. 매트릭스 H는 사이즈 m b ×n b 의 이진 베이스 매트릭스 H b로부터 확장되며, 여기서 n=zㆍn b, m=zㆍm b , z는 양의 정수를 나타낸다. 베이스 매트릭스는 베이스 매트릭스 내의 각 1을 z×z 우측 시프트된 아이덴티티 매트릭스로 대체함으로써 확장되고, 0은 z×z 제로 메트릭스로 확장된다. 그러므로, 디자인은 서브매트릭스 사이즈 z를 변경함으로써 다양한 패킷 사이즈를 수용한다.
각 치환 매트릭스는 단일 순환 우측 시프트에 의해 특정되기 때문에, 이진 베이스 매트릭스 정보 및 치환 대체 정보는 단일 컴팩트 모델 매트릭스 H bm으로 결합될 수 있다. 모델 매트릭스 H bm은 이진 베이스 매트릭스 H b와 사이즈가 동일하고, 베이스 매트릭스 H b의 (i, j)에서 각 이진 엔트리가 대체되어 모델 매트릭스 H bm을 생성한다. H b 내의 각 0은 음의 값(가령, -1로) 대체되어 전부 0인 z×z 매트릭스를 나타내고, H b 내의 각 1은 순환 시프트 사이즈(p(i, j)≥0)로 대체된다. 그런 다음, 모델 매트릭스 H bm은 H로 직접 확장될 수 있다.
베이스 매트릭스 H b는,
Figure 112007043555216-pct00006
가 되도록 2개의 섹션으로 분할될 수 있으며, 여기서 H b1은 계통적 비트에 대응하고, H b2는 패리티 검사 비트에 대응한다. 섹션 H b2는 2개의 섹션으로 더 분할되는데, 여기서 벡터 h b는 홀수의 웨이트를 가지고, H'b2는, 로우 i, 컬럼 j에 대해, i=j이면 1, i=j+1이면 1, 및 그 외의 경우에는 0인 매트릭스 엘리먼트를 갖는 이중 대각선 구조(dual-diagonal structure), 즉,
Figure 112007043555216-pct00007
를 가진다.
베이스 매트릭스는 h b (0)=1, h b (m b -1), 및 0＜j＜(m b -1)에서 1과 같은 제3 값 h b (j)를 갖는다. 베이스 매트릭스 구조는 확장된 매트릭스 내에 다수의 웨이트-1 컬럼을 가지는 것을 회피한다.
특히, 0이 아닌 서브매트릭스는 특정 순환 시프트 값을 갖는 순환적 우측 시프트 아이덴티티 매트릭스이다. H'b2 내의 각 1은 0의 시프트 사이즈에 할당되고, H로 확장되는 경우에는 z×z 아이덴티티 매트릭스로 대체된다. h b의 상부 및 하부에 위치한 2개의 1들은 동일한 시프트 사이즈로 할당되며, h b 중앙의 제3의 1은 중어진 쌍이 이루어지지 않은 시프트 사이즈로 제공된다. 쌍이 이루어지지 않은 시프트 사이즈는 0과 같다.
예
예로서, 576 내지 2304의 19 코드 사이즈에 대한 코드 디자인이 기술된다. 시프트 사이즈 z0=96에 대해 각 베이스 모델 매트릭스가 디자인된다. 시프트 사이즈의 세트 {p{i,j}}가 베이스 모델 매트릭스에 대해 정의되고, 동일한 레이트의 다른 코드 사이즈에 대해 사용된다. 다른 코드 사이즈에 있어서, 시프트 사이즈는 다음과 같이 베이스 모델 매트릭스로부터 유도된다. 확장 계수 z f 에 대응하는 코드 사이즈에 있어서, 그 시프트 사이즈 {p(f, i, j)}는 p(i, j)를 비례적으로 스케일링함으로써 {p(i, j)}로부터 유도되는데, 즉,
Figure 112007043555216-pct00008
이다.
αf=z0/zf이고, -∞에 대해 거의 정수를 제공하는
Figure 112007043555216-pct00009
는 플루어링 함수를 나타낸다는 점에 유의하라.
모델 매트릭스는 이하 1/2, 2/3 및 3/4의 3개의 코드 레이트에 대해 아래와 같이 나타내 질 수 있다. 레이트 1/2에 대한 디자인은 그룹 사이즈 q=2를 갖는 6개의 그룹을 갖는다. 레이트 3/4에 대한 디자인은 우수한 성능을 달성하기 위해 비교차 구조(non-intersecting structures)를 사용하지 않는다.
레이트 1/2:
베이스 모델 매트릭스는 nb=24, mb=12 및 확장 계수 z0=96을 갖는다(즉, n=24*96=2304). 다른 코드 사이즈 n을 달성하기 위해, 확장 계수 zf는 n/24와 동일하다.
Figure 112007043555216-pct00010
레이트 2/3:
베이스 모델 매트릭스는 사이즈 nb=24, mb=8 및 확장 계수 z0=96을 갖는다(즉, n=24*86=2304). 다른 코드 사이즈 n을 달성하기 위해, 확장 계수 zf는 n/24와 동일하다.
Figure 112007043555216-pct00011
레이트 3/4:
베이스 모델 매트릭스는 사이즈 nb=24, mb=6 및 확장 계수 z0=96을 갖는다(즉, n=24*86=2304). 다른 코드 사이즈 n을 달성하기 위해, 확장 계수 zf는 n/24와 동일하다.
Figure 112007043555216-pct00012
성능
AWGN 채널에 있어서의 802.16e에 대한 갱신된 모토로라 디자인의 성능이 레이트 {1/2, 2/3, 3/4}에 대해 도 2, 3 및 4에 도시된다. QPSK 변조가 사용되었다. 블럭 사이즈 N은 모든 3개의 코드 레이트에 대해 범위가 576 내지 2304이다. 확장 계수 z는, 도면에 도시된 바와 같이, 범위가 24 내지 96이다. 블럭 사이즈 및 확장 계수는 n=24*z의 관계를 갖는다.
본 발명은 특정 실시예에 대하여 개별적으로 도시되고 기술되었지만, 본 기술분야에 숙련된 자는 본 발명의 사상 및 범주를 벗어남이 없이도 폼(form) 및 세부(details)의 다양한 변경이 이루어질 수 있음을 이해할 것이다. 그러한 변경은 후속하는 특허청구범위의 범주 내에 드는 것이다.

Claims (9)

  1. 현재의 심볼 세트 s=(s 0, ..., s k-1)에 기초하여, 패리티 검사 비트 p=(p 0, ..., p m-1)를 발생시키는 송신기를 조작하는 방법에 있어서,
    상기 현재의 심볼 세트 s=(s 0, ..., s k-1)를 수신하는 단계와,
    매트릭스 H를 이용하여 상기 패리티 검사 비트를 결정하는 단계와,
    상기 현재의 심볼 세트와 함께 상기 패리티 검사 비트를 송신하는 단계
    를 포함하고,
    상기 H는 모델 매트릭스 H bm을 통한 베이스 메트릭스 H b의 확장이고, H b는 mb 로우(row), 섹션 H b1 및 섹션 H b2를 포함하며, H b2는 3 이상의 웨이트 wh를 갖는 컬럼 h b와, 로우 i 및 컬럼 j에 있어서 i=j이면 1, i=j+1이면 1, 및 그 외에는 0인 매트릭스 엘리먼트를 갖는 이중 대각선 구조(dual-diagonal structure)를 갖는 H'b2를 포함하며, H bm의 로우들의 하나 이상의 그룹은 각 그룹 내의 H bm의 로우가 교차하지 않게 형성될 수 있도록 h b 및 H b1의 1이 배열되는 방법.
  2. 삭제
  3. 제1항에 있어서,
    각 그룹이 q 로우를 갖는 상기 H bm의 로우의 mb /q 그룹이 존재하는 방법.
  4. 제1항에 있어서,
    상기 모델 매트릭스 H bm의 로우는 모든 2개의 연속적인 로우가 교차하지 않도록 치환될 수 있는 방법.
  5. 제1항에 있어서,
    상기 복수의 그룹은 균일한 사이즈를 갖지 않은 방법.
  6. 제1항에 있어서,
    상기 베이스 매트릭스 H b를 상기 패리티 검사 매트릭스 H로 확장하는 경우, H'b2의 각 컬럼의 1의 각각에 대해 동일한 서브매트릭스가 사용되고, 상기 확장은 h b 내의 1의 짝수에 대해 쌍으로된 서브매트릭스(paired submatrices)를 사용하는 방법.
  7. 제6항에 있어서,
    상기 서브매트릭스는 z×z 시프트 아이덴티티 매트릭스(shifted identity matrices)인 방법.
  8. 매트릭스 H를 저장하는 저장 수단과,
    정보 블록 s=(s 0, ..., s k-1)를 수신하고, 현재의 심볼 세트 s=(s 0, ..., s k-1) 및 상기 매트릭스 H에 기초하여 패리티 검사 비트 p=(p 0, ..., p m-1)를 결정하며, 상기 현재의 심볼 세트와 함께 상기 패리티 검사 비트를 송신하는 마이크로프로세서
    를 포함하고,
    상기 H는 모델 매트릭스 H bm을 통한 베이스 매트릭스 H b의 확장이고, H b는 섹션 H b1 및 섹션 H b2를 포함하며, H b2는 3 이상의 웨이트 wh를 갖는 컬럼 h b와, 로우 i 및 컬럼 j에 있어서 i=j이면 1, i=j+1이면 1, 및 그 외에는 0인 매트릭스 엘리먼트를 갖는 이중 대각선 구조(dual-diagonal structure)를 갖는 H'b2를 포함하며, H bm의 로우들의 하나 이상의 그룹은 각 그룹 내의 H bm의 로우가 교차하지 않게 형성될 수 있도록 h b 및 H b1의 1이 배열되는 장치.
  9. 제8항에 있어서,
    상기 모델 매트릭스 H bm의 로우는 모든 2개의 연속적인 로우가 교차하지 않도록 치환될 수 있는 장치.
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