KR100872735B1 - 적층 캐패시터 - Google Patents

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    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
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    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor

Abstract

본 발명의 적층 캐패시터는, 유전체층들 및 복수의 제1 및 제2 내부 전극들이 교대로 적층되어 있는 적층체 및 상기 적층체 상에 형성된 복수의 외부 도체들(제1 및 제2 단자 도체들과 제1 및 제2 외부 접속 도체들)을 포함한다. 외부 도체들 각각은 서로 대향하는 적층체의 두 측면들 중 하나에 형성된다. 제1 및 제2 내부 전극들 각각은 대응하는 외부 접속 도체에 전기적으로 접속된다. 제1 및 제2 내부 접속 도체들을 포함하는 적어도 하나의 내부 접속 도체층이 적층체에 적층된다. 내부 접속 도체들 각각은 대응하는 단자 및 외부 접속 도체들에 전기적으로 접속된다. 적층 캐패시터의 등가 직렬 저항은 내부 접속 도체층의 수 또는 위치를 조정함으로써 희망하는 값으로 설정된다.
적층 캐패시터, 멀티레이어 캐패시터, 적층 캐패시터

Description

적층 캐패시터{Multilayer Capacitor}
도1은 제1 실시예에 따른 적층 캐패시터의 투시도;
도2는 제1 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도;
도3은 제1 실시예에 따른 적층 캐패시터가 기판에 탑재된 상태를 설명하기 위한 도면;
도4는 제2 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도;
도5는 제3 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도;
도6은 제4 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도;
도7은 제5 실시예에 따른 적층 캐패시터의 투시도;
도8은 제5 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도;
도9는 제6 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도;
도10은 제7 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도;
도11은 제8 실시예에 따른 적층 캐패시터의 투시도;
도12는 제8 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도;
도13은 제9 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도;
도14는 제10 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도;
도15는 제11 실시예에 따른 적층 캐패시터의 투시도;
도16은 제11 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도;
도17은 제12 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도;
도18은 제13 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도;
도19는 제14 실시예에 따른 적층 캐패시터의 투시도;
도20은 제14 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도;
도21은 제15 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도;
도22는 제16 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도이다.
본 발명은 적층 캐패시터(multilayer capacitor)에 관한 것이다.
복수의 유전체층들 및 복수의 내부 전극들이 교대로 적층되어 있는 적층체 및 상기 적층체 상에 형성된 복수의 단자 도체들을 포함하는 적층 캐패시터가 공지되어 있다.
디지털 전자 디바이스들에 탑재된 중앙 처리 장치(CPU)들에 대한 전원 공급기들이, 그들의 전압은 낮추고 있는 반면 그들의 부하 전류 및 부하 과도전류(transient)들은 증가시켜 왔다. 따라서, 부하 전류의 극심한 변화에 응답하여 전원 공급기의 전압 변동을 허용 수준으로 억제하기가 매우 어려워지고 있어서, 디커플링 캐패시터(decoupling capacitor)로 알려진 적층 캐패시터가 전원 공급기에 접속되도록 사용되어 왔다. 부하 전류가 일시적으로 변동하는 때에 적층 캐패시터가 CPU에 전류를 공급하며, 이에 의해 전원 공급기 전압의 변동을 억제한다.
최근 몇 년 동안, CPU들이 그 동작 주파수들을 증가시키고 있기 때문에, 부하 전류 및 부하 과도전류들은 더 빨라지고 더 커지고 있다. 이에 의해 디커플링 캐패시터에 이용되고 있는 적층 캐패시터는 그 용량(capacity)과 등가 직렬 저항(ESR)을 증가시키고, 광역 주파수 스펙트럼에 대해 일정한 임피던스 부하라인을 유지할 수 있도록 그 등가 직렬 인덕턴스(ESL)를 낮출 것이 요구되고 있다. 따라서, 그 단자 도체가 내부 저항층을 포함하는 적층 구조를 갖는 적층 캐패시터가 등가 직렬 저항을 증가시키기 위해 고려되어 왔다. 캐패시터의 ESL을 낮추는 종래의 수단은 또한 ESR을 낮추는 결과를 초래해 왔다. 필요로 하는 임피던스(ESR과 관련되어 있다)의 CPU 시스템 레벨들은 전류 곱(products)에 의해, 지속적으로 ESL을 낮게 구동하면서도 그것들이 증가되기를 원하는 정도로 해결되어 왔다.
그러나, 내부 저항층을 포함하는 적층 구조를 갖는 단자 도체가 구비된 적층 캐패시터를 희망하는 값으로 조정할 때 다음과 같은 문제점들이 있다. 즉, 내부 저항층을 포함하는 적층 구조를 갖는 단자 도체가 구비된 적층 캐패시터에서 등가 직렬 저항을 희망하는 값으로 조정하는 동안, 단자 도체에 포함된 내부 저항층의 두께 및 물질 조성이 캐패시터의 캐피시턴스 및 ESL에 독립적으로 잔존하면서 조정되어야 하며, 이것은 등가 직렬 저항의 제어를 매우 어렵게 만든다.
전술한 문제점을 극복하기 위해, 본 발명의 목적은 높은 정밀도를 가지고 등가 직렬 저항을 용이하게 조정할 수 있는 적층 캐패시터를 제공하는 것이다.
전형적인 적층 캐패시터에서, 모든 내부 전극들은 리드 도체들을 통해 그들의 대응하는 단자 도체들에 접속된다. 결과적으로, 리드 도체들이 내부 전극들의 수만큼 존재하게 되며, 이에 의해 등가 직렬 저항을 감소시킬 수 있다. 유전체층들 및 내부 전극들의 수가 적층 캐패시터의 용량을 증가시키기 위하여 더 많아지게 되기 때문에, 리드 도체들의 수가 더 많아진다. 리드 도체들의 저항 성분들은 단자 도체들에 병렬로 접속되기 때문에, 적층 캐패시터의 등가 직렬 저항은 리드 도체들의 수가 증가함에 따라 더욱 감소된다. 따라서, 적층 캐패시터의 용량 증가의 요구와 등가 직렬 저항의 증가의 요구는 상호 모순된다.
그러므로, 본 발명자들은 용량과 등가 직렬 저항의 증가에 대한 요구들을 동시에 충족시킬 수 있는 적층 캐패시터들에 대한 연구에 매진했다. 결국, 본 발명자들은, 적층된 내부 전극들의 수가 동일한 때에도, 내부 전극들이 적층체의 표면 상에 형성된 외부 접속 도체들 및 적층체에 적층된 내부 접속 도체층들에 접속되면, 단자 도체들에 접속된 내부 접속 도체층들의 수 변경을 가능하게 하면서도, 직렬 저항이 희망하는 값으로 조정될 수 있다는 사실을 발견했다. 본 발명자들은 또한, 내부 전극들이 적층체의 표면 상에 형성된 외부 접속 도체들 및 적층체에 적층된 내부 접속 도체층들에 접속되면, 적층체의 적층 방향으로 내부 접속 도체층들의 위치들을 변경하는 것을 가능하게 하면서도, 등가 직렬 저항이 희망하는 값으로 조정될 수 있다는 사실을 발견했다. 단자 도체들에 접속된 내부 접속 도체층들의 수가 특히 내부 전극들의 수보다 작도록 된 경우, 등가 직렬 저항이 증가하도록 조정될 수 있다.
그러한 연구 결과의 관점으로, 일 관점에서, 본 발명은 복수의 유전체층들 및 복수의 내부 전극들이 교대로 적층되어 있는 적층체 및 상기 적층체 상에 형성된 복수의 외부 도체들을 포함하는 적층 캐패시터에 있어서, 상기 복수의 내부 전극들은 교대로 배치된 복수의 제1 내부 전극들 및 복수의 제2 내부 전극들을 포함하고; 상기 복수의 외부 도체들은 제1 단자 도체, 제2 단자 도체, 상기 복수의 제1 내부 전극들에 전기적으로 접속되는 제1 외부 접속 도체, 및 상기 복수의 제2 내부 전극들에 전기적으로 접속되는 제2 외부 접속 도체를 포함하고; 상기 제1 단자 도체는 상기 적층체의 제1 측면 상에 형성되고; 상기 제2 단자 도체는 상기 적층체의 상기 제1 측면 상에 또는 상기 제1 측면 반대편의 상기 적층체의 제2 측면 상에 형성되고; 상기 제1 외부 접속 도체는 상기 적층체의 상기 제1 또는 제2 측면 상에 형성되고; 상기 제2 외부 접속 도체는 상기 적층체의 제1 또는 제2 측면 상에 형성되고; 상기 제1 내부 전극들 각각은 리드 도체를 통해 상기 제1 외부 접속 도체에 전기적으로 접속되고; 상기 제2 내부 전극들 각각은 리드 도체를 통해 상기 제2 외부 접속 도체에 전기적으로 접속되고; 제1 내부 접속 도체 및 제2 내부 접속 도체를 포함하는 내부 접속 도체층 중 적어도 하나는 상기 적층체에 적층되고; 상기 제1 내부 접속 도체는 상기 제1 단자 도체 및 상기 제1 외부 접속 도체에 전기적으로 접속되고, 상기 제2 내부 접속 도체는 상기 제1 내부 접속 도체로부터 전기적으로 절연되나 상기 제2 단자 도체 및 상기 제2 외부 접속 도체에 전기적으로 접속되고; 상기 내부 접속 도체층들은, 상기 적층체가 상기 유전체층을 사이에 두고 상호 이웃하는 상기 제1 및 제2 내부 전극들의 적어도 하나의 세트를 포함하도록, 상기 적층체에 적층되고; 및 등가 직렬 저항은, 상기 내부 접속 도체층들의 수를 조정함으로써 희망하는 값으로 설정되는, 적층 캐패시터를 제공한다.
내부 접속 도체층들의 수를 조정함으로써, 본 발명의 이 관점에 따른 적층 캐패시터는 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 제어할 수 있다. 적층 캐패시터의 외부 도체들이 적층체의 두 측면들 즉, 서로 대향하는 제1 및 제2 측면들 중 하나 또는 양 측면 상에 형성된다. 그러므로, 외부 도체들은 용이하게 형성될 수 있다.
다른 관점에서, 본 발명은 복수의 유전체층들 및 복수의 내부 전극들이 교대로 적층되어 있는 적층체 및 상기 적층체 상에 형성된 복수의 외부 도체들을 포함하는 적층 캐패시터에 있어서, 상기 복수의 내부 전극들은 교대로 배치된 복수의 제1 내부 전극들 및 복수의 제2 내부 전극들을 포함하고; 상기 복수의 외부 도체들은 제1 단자 도체, 제2 단자 도체, 상기 복수의 제1 내부 전극들에 전기적으로 접속되는 제1 외부 접속 도체, 및 상기 복수의 제2 내부 전극들에 전기적으로 접속되는 제2 외부 접속 도체를 포함하고; 상기 제1 단자 도체는 상기 적층체의 제1 측면 상에 형성되고; 상기 제2 단자 도체는 상기 적층체의 상기 제1 측면 상에 또는 상기 제1 측면 반대편의 상기 적층체의 제2 측면 상에 형성되고; 상기 제1 외부 접속 도체는 상기 적층체의 상기 제1 또는 제2 측면 상에 형성되고; 상기 제2 외부 접속 도체는 상기 적층체의 제1 또는 제2 측면 상에 형성되고; 상기 제1 내부 전극들 각각은 리드 도체를 통해 상기 제1 외부 접속 도체에 전기적으로 접속되고; 상기 제2 내부 전극들 각각은 리드 도체를 통해 상기 제2 외부 접속 도체에 전기적으로 접속되고; 제1 내부 접속 도체 및 제2 내부 접속 도체를 포함하는 적어도 하나의 내부 접속 도체층이 상기 적층체에 적층되고; 상기 제1 내부 접속 도체는 상기 제1 단자 도체 및 상기 제1 외부 접속 도체에 전기적으로 접속되고, 상기 제2 내부 접속 도체는 상기 제1 내부 접속 도체로부터 전기적으로 절연되나 상기 제2 단자 도체 및 상기 제2 외부 접속 도체에 전기적으로 접속되고; 상기 내부 접속 도체층은, 상기 적층체가 상기 유전체층을 사이에 두고 상호 이웃하는 상기 제1 및 제2 내부 전극들의 적어도 하나의 세트를 포함하도록, 상기 적층체에 적층되고; 및 등가 직렬 저항은 상기 적층 방향에서 상기 적층체에서의 상기 내부 접속 도체층의 위치를 조정함으로써 희망하는 값으로 설정되는, 적층 캐패시터를 제공한다.
적층체 내에서 내부 접속 도체층의 위치 및 모양을 적층 방향으로, 및 내부 접속 도체층의 수를 조정함으로써, 본 발명의 이 양상에 다른 적층 캐패시터는 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정밀도로 용이하게 조정할 수 있다. 적층 캐패시터의 외부 도체들이 적층체의 두 측면들 즉, 서로 대향하는 제1 및 제2 측면들 중 하나 또는 양 측면 상에 형성된다. 그러므로, 외부 도체들은 용이하게 형성될 수 있다.
바람직하게는, 상기 내부 접속 도체층의 상기 제1 내부 접속 도체는 상기 유전체층을 사이에 두고 상기 제2 내부 전극에 대향하는 영역을 포함한다. 바람직하게는, 상기 내부 접속 도체층의 상기 제2 내부 접속 도체는 상기 유전체층을 사이에 두고 상기 제1 내부 전극에 대향하는 영역을 포함한다. 이 경우, 제1 내부 접속 도체는 또한 용량 성분을 형성하는데 기여하여, 적층 캐패시터의 용량 증가를 가능하게 한다.
바람직하게는, 복수의 내부 접속 도체층들이 적층체에 적층되고, 복수의 제1 내부 전극들 및 복수의 제2 내부전극들이 복수의 내부 접속 도체층들의 일부 및 그 나머지 사이에 배치된다. 이 경우, 적층 캐패시터에서 등가 직렬 저항은 유리한 값으로 설정될 수 있다.
바람직하게는, 상기 제1 단자 도체 및 상기 제1 외부 접속 도체는 상기 적층체의 동일한 측면 상에 서로 인접하도록 형성된다. 제1 외부 접속 도체가 직접 랜드 패턴(land pattern)에 접속되지 않도록 하면서 제1 단자 도체가 직접 랜드 패턴에 접속되도록, 이 적층 캐패시터가 기판 등에 탑재될 때, 제1 단자 도체 및 내부 접속 도체 사이에 흐르는 전류에 의해 형성되는 자기장과, 제1 외부 접속 도체 및 제1 내부 전극과 내부 접속 도체 사이에 흐르는 전류에 의해 형성되는 자기장이 상쇄된다. 결국, 이 적층 캐패시터는 그 등가 직렬 인덕턴스를 감소시킨다.
바람직하게는, 상기 제2 단자 도체 및 상기 제2 외부 접속 도체는 상기 적층체의 동일한 측면 상에 서로 인접하도록 형성된다. 제2 외부 접속 도체가 직접 랜드 패턴에 접속되지 않도록 하면서 제2 단자 도체가 직접 랜드 패턴에 접속되도록, 이 적층 캐패시터가 기판 등에 탑재될 때, 제2 단자 도체 및 내부 접속 도체 사이에 흐르는 전류에 의해 형성되는 자기장과, 제2 외부 접속 도체 및 제2 내부 전극과 내부 접속 도체 사이에 흐르는 전류에 의해 형성되는 자기장이 상쇄된다. 결국, 이 적층 캐패시터는 그 등가 직렬 인덕턴스를 감소시킨다.
복수의 제1 단자 도체들 및 복수의 제1 외부 접속 도체들은 동일한 수로 제공되고; 복수의 제2 단자 도체들 및 복수의 제2 외부 접속 도체들은 동일한 수로 제공되고; 상기 복수의 제1 단자 도체들 및 상기 복수의 제1 외부 접속 도체들은 상기 적층체의 상기 제1 측면 상에 형성되고, 상기 복수의 제2 단자 도체들 및 상기 복수의 제2 외부 접속 도체들은 상기 적층체의 상기 제2 측면 상에 형성되고; 상기 제1 측면 상의 제1 단자 도체 각각의 이웃하는 양측들 중 적어도 일측에 상기 제1 외부 접속 도체가 형성되고; 상기 제1 측면 상의 제1 외부 접속 도체 각각의 이웃하는 양측들 중 적어도 일측에 상기 제1 단자 도체가 형성되고; 상기 제2 측면 상의 제2 단자 도체 각각의 이웃하는 양측들 중 적어도 일측에 상기 제2 외부 접속 도체가 형성되고; 및 상기 제2 측면 상의 제2 외부 접속 도체 각각의 이웃하는 양측들 중 적어도 일측에 상기 제2 단자 도체가 형성되는 것이 바람직할 수 있다.
단자 도체들 및 외부 접속 도체들이 그에 따라 배치될 때, 단자 도체 및 내부 접속 도체 사이에 흐르는 전류에 의해 형성된 자기장과, 외부 접속 도체 및 내부 전극과 내부 접속 도체 사이에 흐르는 전류에 의해 형성된 자기장 내에서 상당한 상쇄 효과를 얻을 수 있다. 결과적으로, 이 적층 캐패시터는 그 등가 직렬 인덕턴스를 상당히 감소시킨다.
적어도 하나의 상기 제1 단자 도체, 적어도 하나의 상기 제2 단자 도체, 적어도 하나의 상기 제1 외부 접속 도체 및 적어도 하나의 상기 제2 외부 접속 도체가 제공되고; 상기 제1 단자 도체 또는 상기 제2 단자 도체는, 상기 적층체의 적층 방향에 수직한 상기 적층체의 두 측면들의 각각의 중심점들을 지나는 상기 적층체의 중심축을 중심으로 상기 제1 단자 도체에 축대칭을 이루는 위치에 위치되고; 상기 제1 외부 접속 도체 또는 상기 제2 외부 접속 도체는 상기 적층체의 상기 중심축을 중심으로 상기 제1 외부 접속 도체에 축대칭을 이루는 위치에 위치되고; 상기 제1 단자 도체 또는 상기 제2 단자 도체는 상기 적층체의 상기 중심축을 중심으로 상기 제2 단자 도체에 축대칭을 이루는 위치에 위치되고; 상기 제1 외부 접속 도체 또는 상기 제2 외부 접속 도체는 상기 적층체의 상기 중심축을 중심으로 상기 제2 외부 접속 도체에 축대칭을 이루는 위치에 위치되고; 상기 제1 단자 도체 또는 상기 제2 단자 도체는, 상기 적층체의 상기 제1 및 제2 측면들이 서로 대향하는 방향으로 상기 제1 단자 도체와 대향하는 위치에 위치되고; 상기 제1 외부 접속 도체 또는 상기 제2 외부 접속 도체는 상기 적층체의 상기 제1 및 제2 측면들의 상기 대향 방향으로 상기 제1 외부 접속 도체에 대향하는 위치에 위치되고; 상기 제1 단자 도체 또는 상기 제2 단자 도체는 상기 적층체의 상기 제1 및 제2 측면들의 상기 대향 방향으로 상기 제2 단자 도체에 대향하는 위치에 위치되고; 및 상기 제1 외부 접속 도체 또는 상기 제2 외부 접속 도체는 상기 적층체의 상기 제1 및 제2 측면들의 상기 대향 방향으로 상기 제2 외부 접속 도체에 대향하는 위치에 위치되는 것이 바람직할 것이다. 따라서, 단자 도체들 및 외부 접속 도체들을 배치 및 형성하여, 적층 캐패시터를 기판 등에 탑재하는 것을 더욱 용이하게 할 수 있다.
본 발명은 높은 정밀도로 등가 직렬 저항을 용이하게 조정할 수 있는 적층 캐패시터를 제공할 수 있다.
본 발명은 후술되는 상세한 설명과 첨부된 도면들을 통해 더욱 상세히 이해될 것이다. 이 도면들은 오직 예시적인 방법으로 제공된 것이며, 따라서 본 발명을 한정하는 것으로 생각될 수 없다.
본 발명의 응용 범위는 후술하는 상세한 설명으로부터 더욱 명백해 질 것이다. 그러나, 본 발명의 바람직한 실시예를 나타내는, 발명의 상세한 설명 및 상세한 실시예들은 오직 예시적으로 제공되는 것이며, 본 발명의 범위는 이 상세한 설명으로부터 당업자에게 명확하게 이해될 것이다.
다음에서, 본 발명의 바람직한 실시예가 첨부된 도면을 참조하여 상세히 설명될 것이다. 설명에서, 상호 동일한 구성요소들 또는 상호 동일한 기능을 갖는 것들은 중첩되는 설명을 반복하지 않고 동일한 도면부호로 참조될 것이다. 본 설명에서 사용되는 "좌" 및 "우"는 각각의 도면에서 수평적인 방향을 따른다.
제1 실시예
도1 및 도2를 참조하여, 제1 실시예에 따른 적층 캐패시터(C1)의 구조가 설명된다. 도1은 제1 실시예에 따른 적층 캐패시터를 나타내는 투시도이다. 도2는 제1 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도이다.
도1에 도시된 바와 같이, 적층 캐패시터(C1)는 거의 정방형의 평행육면체 형태를 갖는 적층체(L1)와 적층체(L1)의 측면들에 형성된 복수의 외부 도체들을 포함한다. 복수의 외부 도체들은 복수의(이 실시예에서는 2개의) 제1 단자 도체들(3A,3B), 복수의(이 실시예에서는 2개의) 제2 단자 도체들(4A,4B) 복수의(이 실시예에서는 2개의) 제1 외부 접속 도체들(5A,5B) 및 복수의(이 실시예에서는 2개의) 외부 접속 도체들(6A,6B)을 포함한다. 복수의 외부 도체들은 적층체(L1)의 표면 상에서 서로 전기적으로 절연되도록 형성된다.
따라서, 복수의 제1 단자 도체들(3A,3B) 및 복수의 제1 외부 접속 도체들(5A,5B)은 동일 수(본 실시예에서는 각각 2개)로 제공된다. 또한, 복수의 제2 단자 도체들(4A,4B) 및 복수의 제2 외부 접속 도체들(6A,6B)은 동일 수(본 실시예에서는 각각 2개)로 제공된다.
제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B) 각각은, 후술되는 바와 같이, 적층체(L1)의 적층 방향에 평행한 측면들 중에서 제1 측면(L1a) 상에 위치된다. 즉, 제1 측면(L1a)은 적층체(L1)의 적층 방향에 수직한 측면들(L1c,L1d)의 길이방향 축을 따라 신장하는 측면이다. 제1 단자 도체(3A), 제1 외부 접속 도체(5A), 제1 외부 접속 도체(5B), 제1 단자 도체(3B)가 도1 좌측에서 우측 방향으로 연속적으로 배치되도록 제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B)이 형성된다.
따라서, 제1 외부 접속 도체(5A)는 제1 측면(L1a) 상의 제1 단자 도체(3A)의 이웃하는 양측 중 일측(도1에서는 우측) 상에 형성된다. 제1 단자 도체(3A)는 제1 측면(L1a) 상의 제1 외부 접속 도체(5A)의 이웃하는 양측 중 일측(도1에서는 좌측) 상에 형성된다. 따라서, 제1 단자 도체(3A) 및 제1 외부 접속 도체(5A)가 제1 측면(L1a) 상에, 즉 적층체의 동일한 측면 상에 서로 이웃하여 형성된다.
제1 외부 접속 도체(5B)는 제1 측면(L1a) 상의 제1 단자 도체(3B)의 이웃하는 양측 중 일측(도1에서는 좌측) 상에 형성된다. 제1 단자 도체(3B)는 제1 측면(L1a) 상의 제1 외부 접속 도체(5B)의 이웃하는 양측 중 일측(도1에서는 우측) 상에 형성된다. 따라서, 제1 단자 도체(3B) 및 제1 외부 접속 도체(5B)가 제1 측면(L1a) 상에, 즉 적층체의 동일한 측면 상에 서로 이웃하여 형성된다.
제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체들(6A,6B) 각각은, 후술되는 바와 같이, 적층체(L1)의 적층 방향에 평행한 측면들 중에서 제2 측면(L1b) 상에 위치된다. 즉, 제2 측면(L1b)은 제1 측면(L1a)에 대향하면서, 적층체(L1)의 적층 방향에 수직한 측면들(L1c,L1d)의 길이방향 축을 따라 신장하는 측면이다. 제2 단자 도체(4A), 제2 외부 접속 도체(6A), 제2 외부 접속 도체(6B), 제2 단자 도체(4B)가 도1 좌측에서 우측 방향으로 연속적으로 배치되도록 제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체들(6A,6B)이 형성된다.
따라서, 제2 외부 접속 도체(6A)는 제2 측면(L1b) 상의 제2 단자 도체(4A)의 이웃하는 양측 중 일측(도1에서는 우측) 상에 형성된다. 제2 단자 도체(4A)는 제2 측면(L1b) 상의 제2 외부 접속 도체(6A)의 이웃하는 양측 중 일측(도1에서는 좌측) 상에 형성된다. 따라서, 제2 단자 도체(4A) 및 제2 외부 접속 도체(6A)가 제2 측면(L1b) 상에, 즉 적층체의 동일한 측면 상에 서로 이웃하여 형성된다.
제2 외부 접속 도체(6B)는 제2 측면(L1b) 상의 제2 단자 도체(4B)의 이웃하는 양측 중 일측(도1에서는 좌측) 상에 형성된다. 제2 단자 도체(4B)는 제2 측면(L1b) 상의 제2 외부 접속 도체(6B)의 이웃하는 양측 중 일측(도1에서는 우측) 상에 형성된다. 따라서, 제2 단자 도체(4B) 및 제2 외부 접속 도체(6B)가 제2 측면(L1b) 상에, 즉 적층체의 동일한 측면 상에 서로 이웃하여 형성된다.
제2 단자 도체(4B)는, 적층체(L1)의 중심축들 중에서, 적층체(L1)의 적층 방향에 수직한 두 측면들(L1c,L1d)의 중심점들(Pc,Pd) 각각을 지나는 중심축(Ax1)을 중심으로 제1 단자 도체(3A)에 축대칭되는 위치에 위치된다. 제2 단자 도체(4A)는 적층체(L1)의 중심축(Ax1)을 중심으로 제1 단자 도체(3B)에 축대칭되는 위치에 위치된다. 반면, 제1 단자 도체(3A)는 적층체(L1)의 중심축(Ax1)을 중심으로 제2 단자 도체(4B)에 축대칭되는 위치에 위치된다. 제1 단자 도체(3B)는 적층체(L1)의 중심축(Ax1)을 중심으로 제2 단자 도체(4A)에 축대칭되는 위치에 위치된다.
제2 외부 접속 도체(6B)는 적층체(L1)의 중심축(Ax1)을 중심으로 제1 외부 접속 도체(5A)에 축대칭되는 위치에 위치된다. 제2 외부 접속 도체(6A)는 적층체(L1)의 중심축(Ax1)을 중심으로 제1 외부 접속 도체(5B)에 축대칭되는 위치에 위치된다. 반면, 제1 외부 접속 도체(5A)는 적층체(L1)의 중심축(Ax1)을 중심으로 제2 외부 접속 도체(6B)에 축대칭되는 위치에 위치된다. 제1 외부 접속 도체(5B)는 적층체(L1)의 중심축(Ax1)을 중심으로 제2 외부 접속 도체(6A)에 축대칭되는 위치에 위치된다.
제2 단자 도체(4A)는 적층체(L1)의 제1 측면(L1a) 및 제2 측면(L1b)이 서로 대향하는 방향을 따라 제1 단자 도체(3A)에 대향하는 위치에 위치된다. 제2 단자 도체(4B)는 적층체(L1)의 제1 측면(L1a) 및 제2 측면(L1b)의 대향 방향으로 제1 단자 도체(3B)에 대향하는 위치에 위치된다. 반면, 제1 단자 도체(3A)는 적층체(L1)의 제1 측면(L1a) 및 제2 측면(L1b)의 대향 방향으로 제2 단자 도체(4A)에 대향하는 위치에 위치된다. 제1 단자 도체(3B)는 적층체(L1)의 제1 측면(L1a) 및 제2 측면(L1b)의 대향 방향으로 제2 단자 도체(4B)에 대향하는 위치에 위치된다.
제2 외부 접속 도체(6A)는 적층체(L1)의 제1 측면(L1a) 및 제2 측면(L1b)의 대향 방향으로 제1 외부 접속 도체(5A)에 대향하는 위치에 위치된다. 제2 외부 접속 도체(6B)는 적층체(L1)의 제1 측면(L1a) 및 제2 측면(L1b)의 대향 방향으로 제1 외부 접속 도체(5B)에 대향하는 위치에 위치된다. 반면, 제1 외부 접속 도체(5A)는 적층체(L1)의 제1 측면(L1a) 및 제2 측면(L1b)의 대향 방향으로 제2 외부 접속 도체(6A)에 대향하는 위치에 위치된다. 제1 외부 접속 도체(5B)는 적층체(L1)의 제1 측면(L1a) 및 제2 측면(L1b)의 대향 방향으로 제2 외부 접속 도체(6B)에 대향하는 위치에 위치된다.
도2에 도시된 바와 같이, 적층체(L1)는 복수(이 실시예에서는 11개)의 유전체층들(10~20) 및 복수(이 실시예에서는 4개)의 제1 및 제2 내부 전극들(30~33, 40~43)을 교대로 적층함으로써 구성된다. 실제 적층 캐패시터(C1)에서, 이것들은 유전체층들(10~20)간의 경계들이 인지되지 않을 정도로 집적된다.
또한, 복수(이 실시예에서는 2개)의 내부 접속 도체층들(50,51)이 적층체(L1) 내에 적층된다. 적층체(L1) 내에서, 복수의 제1 내부 전극들(30~33) 및 복수의 제2 내부 전극들(40~43)이 두 개의 내부 접속 도체층들(50,51) 중 일부인 하나의 내부 접속 도체층(50) 및 나머지 내부 접속 도체층(51) 사이에 배치된다.
제1 내부 전극들(30~33) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제1 내부 전극들(30~33)은 적층체(L1) 내에서의 유전체층들(10~20)의 적층 방향(이하, 간단히 "적층 방향"이라 한다)에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다. 제1 내부 전극들(30~33)은 그들로부터 시작하여 적층체(L1)의 제1 측면(L1a)으로 신장하는 리드 도체들(35A~38A, 35B~38B)과 함께 형성된다.
리드 도체들(35A,35B) 각각이 제1 내부 전극(30)과 일체로 형성되어, 그로부터 신장하여 적층체(L1)의 제1 측면(L1a)에 미친다. 리드 도체들(36A,36B) 각각이 제1 내부 전극(31)과 일체로 형성되어, 그로부터 신장하여 적층체(L1)의 제1 측면(L1a)에 미친다. 리드 도체들(37A,37B) 각각이 제1 내부 전극(32)과 일체로 형성되어, 그로부터 신장하여 적층체(L1)의 제1 측면(L1a)에 미친다. 리드 도체들(38A,38B) 각각이 제1 내부 전극(33)과 일체로 형성되어, 그로부터 신장하여 적층체(L1)의 제1 측면(L1a)에 미친다.
제1 내부 전극(30)은 리드 도체들(35A,35B)을 통해 제1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제1 내부 전극(31)은 리드 도체들(36A,36B)을 통해 제1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제1 내부 전극(32)은 리드 도체들(37A,37B)을 통해 제1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제1 내부 전극(33)은 리드 도체들(38A,38B)을 통해 제1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 결론적으로, 복수의 제1 내부 전극들(30~33)이 제1 외부 접속 도체들(5A,5B)을 통해 서로 전기적으로 접속된다.
제2 내부 전극들(40~43) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제2 내부 전극들(40~43)은 적층체(L1) 내의 적층 방향에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다. 제2 내부 전극들(40~43)은 그들로부터 시작하여 적층체(L1)의 제2 측면(L1b)으로 신장하는 대응하는 리드 도체들(45A~48A,45B~48B)과 함께 형성된다.
리드 도체들(45A,45B) 각각이 제2 내부 전극(40)과 일체로 형성되어, 그로부터 신장하여 적층체(L1)의 제2 측면(L1b)에 미친다. 리드 도체들(46A,46B) 각각이 제2 내부 전극(41)과 일체로 형성되어, 그로부터 신장하여 적층체(L1)의 제2 측면(L1b)에 미친다. 리드 도체들(47A,47B) 각각이 제2 내부 전극(42)과 일체로 형성되어, 그로부터 신장하여 적층체(L1)의 제2 측면(L1b)에 미친다. 리드 도체들(48A,48B) 각각이 제2 내부 전극(43)과 일체로 형성되어, 그로부터 신장하여 적층체(L1)의 제2 측면(L1b)에 미친다.
제2 내부 전극(40)은 리드 도체들(45A,45B)을 통해 제2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제2 내부 전극(41)은 리드 도체들(46A, 46B)을 통해 제2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제2 내부 전극(42)은 리드 도체들(47A,47B)을 통해 제2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제2 내부 전극(43)은 리드 도체들(48A,48B)을 통해 제2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 결론적으로, 복수의 제2 내부 전극들(40~43)이 제2 외부 접속 도체들(6A,6B)을 통해 서로 전기적으로 접속된다.
내부 접속 도체층(50)은 유전체층들(10,11) 사이에 유지되도록 위치된다. 내부 접속 도체층(51)은 유전체층들(19,20) 사이에 유지되도록 위치된다. 내부 접속 도체층들(50,51)은 그들의 대응하는 제1 내부 접속 도체들(60,61) 및 제2 내부 접속 도체들(70,71)을 포함한다. 제1 내부 접속 도체들(60,61)은 제2 내부 접속 도체들(70,71)에 전기적으로 절연된다.
제1 내부 접속 도체들(60,61)은 각각 장방형 형태를 갖는 그들의 대응하는 제1 도체 부분들(60A,61A) 및 제1 도체 부분들(60A,61A)로부터 신장하여 적층체(L1)의 제1 측면(L1a)으로 인출되는 제2~5 도체 부분들(60B~60E,61B~61E)을 포함한다. 제1 도체 부분들(60A,61A)은 그들의 길이방향의 축들이 적층체(L1)의 제1 및 제2 측면들(L1a,L1b)에 평행하도록 배치된다. 이들 복수의 내부 접속 도체들은 ESR을 증가시키는 저항성 경로를 형성하는데 필수적이고, 디바이스의 ESL을 변경하기 위한 수단은 아니다.
내부 접속 도체층들(50,51)의 제1 내부 접속 도체들(60,61)의 제2 내지 제5 도체 부분들(60B~60E,61B~61E)은, 제2 도체 부분들(60B,61B), 제4 도체 부분(60D,61D), 제5 도체 부분들(60E,61E) 및 제3 도체 부분들(60C,61C)이 도2의 좌에서 우측 방향으로 연속적으로 배치되도록 위치된다. 제2 도체 부분들(60B,61B)의 각각은 제1 단자 도체(3A)에 전기적으로 접속된다. 제3 도체 부분들(60C,61C) 각각은 제1 단자 도체(3B)에 전기적으로 접속된다. 제4 도체 부분(60D,61D) 각각은 제1 외부 접속 도체(5A)에 전기적으로 접속된다. 제5 도체 부분들(60E,61E)은 제1 외부 접속 도체(5B)에 전기적으로 접속된다. 따라서, 제1 내부 접속 도체들(60, 61) 각각은 제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B)에 전기적으로 접속된다.
제2 내부 접속 도체들(70,71)은 각각 장방형 형태를 갖는 그들의 대응하는 제1 도체 부분들(70A,71A) 및 제1 도체 부분들(70A,71A)로부터 신장하여 적층체(L1)의 제2 측면(L1b)으로 인출되는 제2 내지 제5 도체 부분들(70B~70E,71B~71E)을 포함한다. 제1 도체 부분들(70A,71A)은 그것들의 길이방향 축이 적층체(L1)의 제1 및 제2 측면들(L1a,L1b)에 평행하게 되도록 배치된다.
내부 접속 도체층들(50,51)의 제2 내부 접속 도체들(70,71)의 제2 내지 제5 도체 부분들(70B~70E,71B~71E)은, 제2 도체 부분들(70B,71B), 제4 도체 부분들(70D,71D), 제5 도체 부분들(70E,71E) 및 제3 도체 부분들(70C,71C)이 도2의 좌에서 우측 방향으로 연속적으로 배치되도록 위치된다. 제2 도체 부분들(70B,71B) 각각은 제2 단자 도체(4A)에 전기적으로 접속된다. 제3 도체 부분들(70C,71C) 각각은 제2 단자 도체(4B)에 전기적으로 접속된다. 제4 도체 부분들(70D,71D) 각각은 제2 외부 접속 도체(6A)에 전기적으로 접속된다. 제5 도체 부분들(70E,71E) 각각은 제2 외부 접속 도체(6B)에 전기적으로 접속된다. 따라서, 제2 내부 접속 도체들(70,71) 각각은 제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체(6A,6B)에 전기적으로 접속된다.
내부 접속 도체층(50)의 제2 내부 접속 도체(70)의 제1 도체 부분(70A)은 유전체층(11)을 사이에 두고 제1 내부 전극(30)에 대향하는 영역이다. 내부 접속 도체층(51)의 제1 내부 접속 도체(61)의 제1 도체 부분(61A)은 유전체층(19)을 사이에 두고 제2 내부 전극(43)에 대향하는 영역이다.
내부 접속 도체층들(50,51)은, 적층체(L1)가 유전체층을 사이에 두고 서로 이웃하는 제1 및 제2 내부 전극들의 적어도 하나의 세트(이 실시예에서 4 세트)를 포함하도록, 적층체(L1) 내에 적층된다. 상세하게, 내부 접속 도체층들(50,51)은, 예컨대 적층체(L1)가 유전체층(12)을 사이에 두고 서로 이웃하는 제1 내부 전극(30) 및 제2 내부 전극(40)을 포함하도록, 적층체(L1) 내부에 적층된다. 즉, 적층체(L1) 내에서, 내부 접속 도체층들(50,51) 둘 다 적층체(L1)의 적층 방향으로 제1 및 제2 내부 전극들(30,40)의 한 세트의 바깥쪽에 배치된다.
적층 캐패시터(C1)가 기판(S)에 탑재되는 경우가 예로서 도시된다. 도3은 적층 캐패시터가 기판에 탑재되는 상태를 설명하기 위한 도면이다. 도3은 제1 단자 도체(3A), 제1 단자 도체(3B), 제2 단자 도체(4A) 및 제2 단자 도체(4B)가 기판(S)에 형성된 캐소드 랜드 패턴(A1), 캐소드 랜드 패턴(A2), 애노드 랜드 패턴(B1) 및 애노드 랜드 패턴(B2)에 각각 접속되는 상태를 보여준다. 도3은 또한 캐소드 랜드 패턴들(A1,A2)이 리드(A3)에 접속되고, 애노드 랜드 패턴들(B1,B2)이 리드(B3)에 접속되는 상태를 보여준다. 실제 응용에서는 전원면(power plane) 또는 내부 기판 도전층으로의 접속을 포함할 수 있다.
적층 캐패시터(C1)에서, 제1 단자 도체들(3A,3B)은 제1 내부 전극들(30~33)에 직접 접속되지 않고, 제1 외부 접속 도체들(5A,5B) 및 내부 접속 도체층들(50,51)의 제1 내부 접속 도체들(60,61)을 통해 전기적으로 접속된다. 또한, 적층 캐패시터(C1)에서, 제2 단자 도체들(4A,4B)은 제2 내부 전극들(40~43)에 직접 접속되지 않고, 제2 외부 접속 도체들(6A,6B) 및 내부 접속 도체층들(50,51)의 제2 내부 접속 도체들(70,71)을 통해 전기적으로 접속된다. 결과적으로, 적층 캐패시터(C1)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 캐패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제1 단자 도체들(3A,3B) 및 제2 단자 도체들(4A,4B)에 직접 접속되는 내부 접속 도체층들(50,51)의 수를 조정함으로써, 이 실시예는 적층 캐패시터(C1)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 내부 접속 도체층들에 의해 제어되기 때문에, 적층 캐패시터(C1)는 그 용량을 희망하는 값(예컨대, 더 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 캐패시터(C1)의 외부 도체들인 제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B) 각각은 적층체(L1)의 제1 측면(L1a) 상에 형성된다. 적층 캐패시터(C1)의 외부 도체들인 제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체들(6A,6B) 각각은 적층체(L1)의 제1 측면(L1a)에 대향하는 제2 측면(L1b) 상에 형성된다. 따라서, 적층 캐패시터(C1) 내의 모든 외부 도체들(제1 단자 도체들(3A,3B), 제2 단자 도체들(4A,4B), 제1 외부 접속 도체들(5A,5B) 및 제2 외부 접속 도체들(6A,6B))은 적층체(L1)의 서로 대향하는 두 측면들(L1a,L1b) 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 캐패시터(C1)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 적층 캐패시터(C1)는 용이하게 제조될 수 있다.
내부 접속 도체층(50)의 제2 내부 접속 도체(70)는 유전체층(11)을 사이에 두고 제1 내부 전극(30)에 대향하는 영역인 제1 도체 부분(70A)을 갖는다. 따라서, 내부 접속 도체층(50)은 또한 적층 캐패시터(C1)의 용량 성분을 형성하는데 기여할 수 있다. 결과적으로 적층 캐패시터(C1)는 그것의 용량(capacitance)을 더욱 증가시킬 수 있다.
내부 접속 도체층(51)의 제1 내부 접속 도체(61)는 유전체층(19)을 사이에 두고 제2 내부 전극(43)에 대향하는 영역인 제1 도체 부분(61A)을 갖는다. 따라서, 내부 접속 도체층(51)은 또한 적층 캐패시터(C1)의 용량 성분을 형성하는데 기여할 수 있다. 결과적으로 적층 캐패시터(C1)는 그것의 용량을 더욱 증가시킬 수 있다.
적층 캐패시터(C1)의 적층체(L1)에서, 복수의 제1 내부 전극들(30~33) 및 복수의 제2 내부 전극들(40~43)은 내부 접속 도체층들(50,51)의 일부(내부 접속 도체층(50)) 및 그 나머지(내부 접속 도체층(51)) 사이에 배치된다. 따라서, 적층 캐패시터(C1)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 캐패시터(C1) 내의 적층체(L1)의 제1 측면(L1a) 상에서, 제1 단자 도체(3A) 및 제1 외부 접속 도체(5A)가 서로 인접하게 형성되고, 제1 단자 도체(3B) 및 제1 외부 접속 도체(5B)가 서로 인접하게 형성된다. 따라서, 도3에 도시된 바와 같이, 제1 단자 도체들(3A,3B)이 직접 랜드 패턴들에 접속되는 반면 제1 외부 접속 도체들(5A,5B)이 랜드 패턴들에 직접 접속되지 않도록 적층 캐패시터(C1)가 기판 등에 탑재될 때, 다음의 효과들이 얻어진다. 즉, 제1 단자 도체들(3A,3B) 및 내부 접속 도체층들(50,51)(내부 접속 도체층들(50,51)의 제1 내부 접속 도체들(60,61)의 제2 및 제3 도체 부분들(60B,60C,61B,61C)) 사이를 흐르는 전류에 의해 형성되는 자기장과, 제1 외부 접속 도체들(5A,5B) 및 제1 내부 전극들(30~33)(리드 도체들(35A~38A, 35B~38B)) 사이를 흐르는 전류와 제1 외부 전극 도체들(5A,5B) 및 내부 접속 도체층들(50,51)(내부 접속 도체층들(50,51)의 제1 내부 접속 도체들(60,61)의 제4 및 제5 도체 부분들(60D,60E,61D,61E)) 사이를 흐르는 전류에 의해 형성되는 자기장은 상쇄된다. 결과적으로, 적층 캐패시터(C1)는 그것의 등가 직렬 인덕턴스를 감소시킬 수 있다. 서로 인접하는 적어도 한 쌍의 제1 단자 도체 및 제1 외부 접속 도체가 있는 경우, 등가 직렬 인덕턴스는 감소될 수 있다.
적층 캐패시터(C1) 내의 적층체(L1)의 제2 측면(L1b) 상에, 제2 단자 도체(4A) 및 제2 외부 접속 도체(6A)가 서로 인접하게 형성되고, 제2 단자 도체(4B) 및 제2 외부 접속 도체(6B)가 서로 인접하게 형성된다. 따라서, 도3에 도시된 바와 같이, 제2 단자 도체들(4A,4B)이 직접 랜드 패턴들에 접속되는 반면 제2 외부 접속 도체들(6A,6B)이 랜드 패턴들에 직접 접속되지 않도록 적층 캐패시터(C1)가 기판 등에 탑재될 때, 다음의 효과들이 얻어진다. 즉, 제2 단자 도체들(4A,4B) 및 내부 접속 도체층들(50,51)(내부 접속 도체층들(50,51)의 제2 내부 접속 도체들(70,71)의 제2 및 제3 도체 부분들(70B,71B,70C,71C)) 사이를 흐르는 전류에 의해 형성되는 자기장과, 제2 외부 접속 도체들(6A,6B) 및 제2 내부 전극들(40~43)(리드 도체들(45A~48A, 45B~48B)) 사이를 흐르는 전류와 제2 외부 접속 도체들(6A,6B) 및 내부 접속 도체층들(50,51)(내부 접속 도체층들(50,51)의 제2 내부 접속 도체들(70,71)의 제4 및 제5 도체 부분들(70D,71D,70E,71E)) 사이를 흐르는 전류에 의해 형성되는 자기장은 상쇄된다. 결과적으로, 적층 캐패시터(C1)는 그것의 등가 직렬 인덕턴스를 감소시킬 수 있다. 서로 인접하는 적어도 한 쌍의 제2 단자 도체 및 제2 외부 접속 도체가 있는 경우, 등가 직렬 인덕턴스는 감소될 수 있다.
제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B)은 적층체(L1)의 제1 측면(L1a) 상에 동일한 수(각각 2개씩)로 형성된다. 또한, 제1 외부 접속 도체들(5A,5B)이 제1 단자 도체들(3A,3B)에 각각 인접하도록 형성되는 반면, 제1 단자 도체들(3A,3B)는 제1 외부 접속 도체들(5A,5B)에 각각 인접하게 형성된다. 따라서, 제1 단자 도체들(3A,3B) 및 내부 접속 도체층들(50,51) 사이에 흐르는 전류에 의해 형성되는 자기장과, 제1 외부 접속 도체들(5A,5B) 및 제1 내부 전극들(30~33) 사이에 흐르는 전류와 제1 외부 접속 도체들(5A,5B) 및 내부 접속 도체층들(50,51) 사이에 흐르는 전류에 의해 형성되는 자기장에서 상당한 상쇄 효과가 얻어진다.
한편, 제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체들(6A,6B)은 적층체(L1)의 제2 측면(L1b) 상에 동일한 수(각각 2개씩)로 형성된다. 또한, 제2 외부 접속 도체들(6A,6B)이 제2 단자 도체들(4A,4B)에 각각 인접하도록 형성되는 반면, 제2 단자 도체들(4A,4B)은 제2 외부 접속 도체들(6A,6B)에 각각 인접하게 형성된다. 따라서, 제2 단자 도체들(4A,4B) 및 내부 접속 도체층들(50,51) 사이에 흐르는 전류에 의해 형성되는 자기장과, 제2 외부 접속 도체들(6A,6B) 및 제2 내부 전극들(40~43) 사이에 흐르는 전류와 제2 외부 접속 도체들(6A,6B) 및 내부 접속 도체층들(50,51) 사이에 흐르는 전류에 의해 형성되는 자기장에서 상당한 상쇄 효과가 얻어진다.
결과적으로, 적층 캐패시터(C1)는 그것의 등가 직렬 인덕턴스를 상당히 감소시킬 수 있다.
적층 캐패시터(C1)에서, 적층체(L1)의 중심축(Ax1)을 중심으로, 제1 단자 도체들(3A,3B)이 제2 단자 도체들(4A,4B)에 축대칭되는 위치들에 각각 형성되고, 제1 외부 접속 도체들(5A,5B)이 제2 외부 접속 도체들(6A,6B)에 축대칭되는 위치들에 각각 형성된다. 따라서, 기판 등에서 적층 캐패시터(C1)가 중심축(Ax1)을 중심으로 180도 회전되는 때라도, 단자 도체들 및 외부 접속 도체들에 대한 랜드 패턴들의 접속 상태는 변화하지 않는다. 즉, 적층 캐패시터(C1)가 도3에 도시된 상태로 탑재된 상태로부터 적층체의 중심축을 중심으로 180도 회전된 후 적층 캐패시터가 탑재되더라도, 제1 단자 도체(3A), 제1 단자 도체(3B), 제2 단자 도체(4A) 및 제2 단자 도체(4B)는 랜드 패턴들(B2,B1,A2,A1)에 각각 접속되어, 외부 접속 도체들은 랜드 패턴들에 직접 접속되지 않는다.
적층 캐패시터(C1)에서, 제1 단자 도체(3A), 제1 단자 도체(3B), 제1 외부 접속 도체(5A) 및 제1 외부 접속 도체(5B)는, 적층체(L1)의 제1 측면(L1a) 및 제2 측면(L1b)의 대향 방향으로, 제2 단자 도체(4A), 제2 단자 도체(4B), 제2 외부 접속 도체(6A) 및 제2 외부 접속 도체(6B)에 각각 대향한다. 따라서, 적층 캐패시터(C1)가 거꾸로 원래의 표면으로부터 반대 측면으로 기판 등에 탑재되더라도, 단자 도체들 및 외부 접속 도체들에 대한 랜드 패턴들의 접속 관계는 변화하지 않는다. 즉, 적층 캐패시터(C1)가 도3에 도시된 바와 같은 탑재 상태로부터 측면들(L1a~L1d)에 평행한 축을 중심으로 반대로 돌려지더라도, 제1 단자 도체(3A), 제1 단자 도체(3B), 제2 단자 도체(4A) 및 제2 단자 도체(4B)는 랜드 패턴들(B1,B2,A1,A2)에 각각 접속되어, 외부 접속 도체들은 랜드 패턴들에 직접 접속되지 못한다.
또한, 적층 캐패시터(C1)가 도3에 도시된 바와 같이 탑재된 상태에서 측면들(L1a,L1b)에 수직한 축을 중심으로 반대로 돌려지더라도, 제1 단자 도체(3A), 제 단자 도체(3B), 제2 단자 도체(4A) 및 제2 단자 도체(4B)는 랜드 패턴들(A2,A1,B2,B1)에 각각 접속되어, 외부 접속 도체들은 랜드 패턴들에 직접 접속되지 못한다.
단자 도체들(3A,3B,4A,4B) 및 외부 접속 도체들(5A,5B,6A,6B)이 전술한 바와 같이 배치되기 때문에, 적층 캐패시터(C1)는 다양한 탑재 방향들에 따라 탑재될 수 있다. 따라서 적층 캐패시터(C1)는 용이하게 탑재될 수 있다.
제2 실시예
도4를 참조하여, 제2 실시예에 따른 적층 캐패시터의 구성을 설명한다. 제2 실시예에 따른 적층 캐패시터는 적층 방향에서의 내부 접속 도체층들(50,51)의 위치들에 있어서, 제1 실시예에 따른 적층 캐패시터와 다르다. 도4는 제2 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도이다.
적층 캐패시터(C1)와 같이, 제2 실시예에 따른 적층 캐패시터는, 비록 도시되지는 않았지만, 적층체, 적층체 상에 형성된 제1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제2 외부 접속 도체들(6A,6B)을 포함한다.
제2 실시예에 따른 적층 캐패시터에서, 2개의 내부 접속 도체층들(50,51)은 도4에 도시되는 바와 같이, 제1 및 제2 내부 전극들(30,31,40,41) 중 각 두 층들 및 제1 및 제2 내부 전극들(32,33,42,43)의 각 두 층들 사이에 적층된다. 더욱 상세하게는, 내부 접속 도체층(50)이 유전체층들(14,15) 사이에 유지되도록 위치된다. 내부 접속 도체층(51)이 유전체층들(15,16) 사이에 유지되도록 위치된다.
제2 실시예에 따른 적층 캐패시터에서, 제1 및 제2 내부 접속 도체들(50,60)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제1 및 제2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4 세트)를 포함하도록, 적층체에 적층된다. 상세하게, 제1 및 제2 내부 접속 도체들(50,60)은, 예를 들면, 적층체가 유전체층(11)을 사이에 두고 서로 이웃하는 제1 내부 전극(30) 및 제2 내부 전극(40)을 포함하도록 적층체에 적층된다.
제2 실시예에 따른 적층 캐패시터에서, 제1 단자 도체들(3A,3B)은 제1 내부 전극들(30~33)에 직접 접속되지 않으며, 제1 외부 접속 도체들(5A,5B) 및 내부 접속 도체층들(50,51)의 제1 내부 접속 도체들(60,61)을 통해 전기적으로 접속된다. 또한, 제2 실시예에 따른 적층 캐패시터에서, 제2 단자 도체들(4A,4B)은 제2 내부 전극들(40~43)에 직접 접속되지 않으며, 제2 외부 접속 도체들(6A,6B) 및 내부 접속 도체층들(50,51)의 제2 내부 접속 도체들(70,71)을 통해 전기적으로 접속된다. 결과적으로, 제2 실시예에 따른 적층 캐패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 캐패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제1 단자 도체들(3A,3B)을 고려할 때, 제2 실시예에 따른 적층 캐패시터는 제1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 제1 단자 도체들(3A,3B)에 접속되는 방법에 있어서, 제1 실시예에 따른 적층 캐패시터(C1)와 다르다. 제1 실시예에 따른 적층 캐패시터(C1)에서, 제1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들은 내부 접속 도체층들(50,51)에 직렬로 접속되어 제1 단자 도체들(3A,3B)에 접속된다. 제2 실시예에 따른 적층 캐패시터는, 반면, 제1 외부 도체들(5A,5B)의 저항 성분들 각각이 경계로서의 내부 접속 도체층들(50,51)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제1 단자 도체들(3A,3B)에 병렬로 접속된다.
제2 단자 도체들(4A,4B)을 고려할 때, 제2 실시예에 따른 적층 캐패시터는 제2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 제2 단자 도체들(4A,4B)에 접속되는 방법에 있어서, 제1 실시예에 따른 적층 캐패시터(C1)와 다르다. 제1 실시예에 따른 적층 캐패시터(C1)에서, 제2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들은 내부 접속 도체층들(50,51)에 직렬로 접속되어 제2 단자 도체들(4A,4B)에 접속된다. 제2 실시예에 따른 적층 캐패시터는, 반면, 제2 외부 연결 도체들(6A,6B)의 저항 성분들 각각이 경계로서의 내부 접속 도체층들(50,51)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제2 단자 도체들(4A,4B)에 병렬로 접속된다.
따라서, 제1 및 제2 외부 접속 도체들(5A,5B,6A,6B)의 저항 성분들에서의 차이로 인해, 제2 실시예에 따른 적층 캐패시터는 제1 실시예에 다른 적층 캐패시터(C1)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제1 단자 도체들(3A,3B) 및 제2 단자 도체들(4A,4B)에 직접 접속된 내부 접속 도체층들(50,51)의 위치를 적층 방향으로 조정함으로써, 이 실시예는 적층 캐패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 등가 직렬 저항을 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 제1 및 제2 내부 접속 도체들에 의해 제어되기 때문에, 제2 실시예에 따른 적층 캐패시터는 그 용량을 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제2 실시예에 따른 적층 캐패시터 내의 모든 외부 도체들(제1 및 제2 단자 도체들(3A,3B,4A,4B), 제1 및 제2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 제1 및 제2 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있어서, 제2 실시예에 따른 적층 캐패시터는 용이하게 제조될 수 있다.
내부 접속 도체층(50)의 제1 내부 접속 도체(60)의 제1 도체 부분(60A)은 유전체층(14)을 사이에 두고 제2 내부 전극(41)에 대향한다. 내부 접속 도체층(51)의 제2 내부 접속 도체(71)의 제1 도체 부분(71A)은 유전체층(16)을 사이에 두고 제1 내부 전극(32)에 대향한다. 따라서, 내부 접속 도체층들(50,51)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 캐패시터의 용량을 더욱 증가시킬 수 있다.
제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B)은, 적층 캐패시터(C1)에서와 같이, 제2 실시예에 따른 적층 캐패시터의 적층체의 제1 측면 상에 각각 서로 인접하도록 형성된다. 따라서, 제2 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체들(6A,6B)은, 적층 캐패시터(C1)에서와 같이, 제2 실시예에 따른 적층 캐패시터의 적층체의 제2 측면 상에 각각 서로 인접하도록 형성된다. 따라서, 제2 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제2 실시예에 따른 적층 캐패시터에서, 제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B)은 적층체의 제1 측면 상에 이웃하는 쌍들을 형성하면서 동일한 수로 배치된다. 또한, 제2 실시예에 따른 적층 캐패시터에서, 제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체들(6A,6B)는 적층체의 제2 측면 상에 이웃하는 쌍들을 형성하면서 동일한 수로 배치된다. 따라서, 제2 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 더욱 많이 감소시킬 수 있다.
제2 실시예에 따른 적층 캐패시터에서, 적층체의 중심축을 중심으로, 제1 단자 도체들(3A,3B)이 제2 단자 도체들(4A,4B)에 축대칭되는 위치들에 각각 형성되고, 제1 외부 접속 도체들(5A,5B)이 제2 외부 접속 도체들(6A,6B)에 축대칭되는 위치들에 각각 형성된다. 또한, 제2 실시예에 따른 적층 캐패시터의 적층체의 제1 및 제2 측면들의 대향하는 방향으로, 제1 단자 도체들(3A,3B)이 제2 단자 도체들(4A,4B)에 각각 대향하고, 제1 외부 접속 도체들(5A,5B)이 제2 외부 접속 도체들(6A,6B)에 각각 대향한다. 따라서, 제2 실시예에 따른 적층 캐패시터는 용이하게 탑재될 수 있다.
제3 실시예
도5를 참조하여, 제3 실시예에 따른 적층 캐패시터의 구성을 설명한다. 제3 실시예에 따른 적층 캐패시터는 적층 방향에서의 내부 접속 도체층들(50,51)의 위치들에 있어서, 제1 실시예에 따른 적층 캐패시터(C1)와 다르다. 도5는 제3 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도이다.
제1 실시예에 따른 적층 캐패시터(C1)와 같이, 제3 실시예에 따른 적층 캐패시터는, 비록 도시되지는 않았지만, 적층체, 적층체 상에 형성된 제1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제2 외부 접속 도체들(6A,6B)을 포함한다.
제3 실시예에 따른 적층 캐패시터에서, 내부 접속 도체층들(50,51)이 도5에 도시되는 바와 같이, 제1 및 제2 내부 전극들(30~33,40~43) 중 각각이 4개 층들의 적층체 하부에 적층된다. 더욱 상세하게는, 내부 접속 도체층(50)이 유전체층들(18,19) 사이에 유지되도록 위치된다. 내부 접속 도체층(51)이 유전체층들(19,20) 사이에 유지되도록 위치된다.
제3 실시예에 따른 적층 캐패시터에서, 내부 접속 도체층들(50,51)이, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제1 및 제2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4 세트)를 포함하도록, 적층체에 적층된다. 상세하게, 내부 접속 도체층들(50,51)은, 적층체가 예를 들면, 유전체층(11)을 사이에 두고 서로 이웃하는 제1 내부 전극(30) 및 제2 내부 전극(40)을 포함하도록 적층체에 적층된다.
제3 실시예에 따른 적층 캐패시터에서, 제1 단자 도체들(3A,3B)은 제1 내부 전극들(30~33)에 직접 접속되지 않으며, 제1 외부 접속 도체들(5A,5B) 및 내부 접속 도체층들(50,51)의 제1 내부 접속 도체들(60,61)을 통해 전기적으로 접속된다. 또한, 제3 실시예에 따른 적층 캐패시터에서, 제2 단자 도체들(4A,4B)은 제2 내부 전극들(40~43)에 직접 접속되지 않으며, 제2 외부 접속 도체들(6A,6B) 및 내부 접속 도체층들(50,51)의 제2 내부 접속 도체(70,71)를 통해 전기적으로 접속된다. 결과적으로, 제3 실시예에 따른 적층 캐패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 캐패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제1 단자 도체들(3A,3B)을 고려할 때, 제3 실시예에 따른 적층 캐패시터는 제1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 제1 단자 도체들(3A,3B)에 접속되는 방법에 있어서, 제1 실시예에 따른 적층 캐패시터(C1)와 다르다. 제1 실시예에 따른 적층 캐패시터(C1)에서, 제1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들은 내부 접속 도체층들(50,51)에 직렬로 접속된다. 반면, 제3 실시예에 따른 적층 캐패시터는 제1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 경계로서의 내부 접속 도체층(50)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제1 단자 도체들(3A,3B)에 병렬로 접속된다.
제2 단자 도체들(4A,4B)을 고려할 때, 제3 실시예에 따른 적층 캐패시터는 제2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 제2 단자 도체들(4A,4B)에 접속되는 방법에 있어서, 제1 실시예에 따른 적층 캐패시터(C1)와 다르다. 제1 실시예에 따른 적층 캐패시터(C1)에서, 제2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들은 내부 접속 도체층들(50,51)에 직렬로 접속된다. 반면, 제3 실시예에 따른 적층 캐패시터는 제2 외부 접속 도체들(6A,6B)의 저항 성분들 각각이 경계들로서의 내부 접속 도체층들(50,51)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제2 단자 도체들(4A,4B)에 병렬로 접속된다.
따라서, 제1 및 제2 외부 접속 도체들(5A,5B,6A,6B)의 저항 성분들에서의 차이로 인해, 제3 실시예에 따른 적층 캐패시터는 제1 실시예에 다른 적층 캐패시터(C1)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제1 및 제2 단자 도체들(3A,3B,4A,4B)에 직접 접속된 내부 접속 도체층들(50,51)의 위치를 적층 방향으로 조정함으로써, 이 실시예는 적층 캐패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 등가 직렬 저항을 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 내부 접속 도체층들에 의해 제어되기 때문에, 제3 실시예에 따른 적층 캐패시터는 그 용량을 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제3 실시예에 따른 적층 캐패시터 내의 모든 외부 도체들(제1 및 제2 단자 도체들(3A,3B,4A,4B)과 제1 및 제2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 제1 및 제2 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있어서, 제3 실시예에 따른 적층 캐패시터는 용이하게 제조될 수 있다.
내부 접속 도체층(50)의 제1 내부 접속 도체(60)의 제1 도체 부분(60A)은 유전체층(18)을 사이에 두고 제2 내부 전극(43)에 대향한다. 따라서, 제3 실시예에 따른 적층 캐패시터에서, 내부 접속 도체층(50)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 캐패시터의 용량을 더욱 증가시킬 수 있다.
제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B)은, 적층 캐패시터(C1)에서와 같이, 제3 실시예에 따른 적층 캐패시터의 적층체의 제1 측면 상에 각각 서로 인접하도록 형성된다. 따라서, 제3 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체들(6A,6B)은, 적층 캐패시터(C1)에서와 같이, 제3 실시예에 따른 적층 캐패시터의 적층체의 제2 측면 상에 각각 서로 인접하도록 형성된다. 따라서, 제3 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제3 실시예에 따른 적층 캐패시터에서, 제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B)는 적층체의 제1 측면 상에 이웃하는 쌍들을 형성하면서 동일한 수로 배치된다. 또한, 제3 실시예에 따른 적층 캐패시터에서, 제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체들(6A,6B)은 적층체의 제2 측면 상에 이웃하는 쌍들을 형성하면서 동일한 수로 배치된다. 따라서, 제3 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 더욱 많이 감소시킬 수 있다.
제3 실시예에 따른 적층 캐패시터에서, 적층체의 중심축을 중심으로, 제1 단자 도체들(3A,3B)이 제2 단자 도체들(4B,4A)에 축대칭되는 위치들에 각각 형성되고, 제1 외부 접속 도체들(5A,5B)이 제2 외부 접속 도체들(6B,6A)에 축대칭되는 위치들에 각각 형성된다. 또한, 제3 실시예에 따른 적층 캐패시터의 적층체의 제1 및 제2 측면들의 대향하는 방향으로, 제1 단자 도체들(3A,3B)이 제2 단자 도체들(4A,4B)에 각각 대향하고, 제1 외부 접속 도체들(5A,5B)이 제2 외부 접속 도체들(6A,6B)에 각각 대향한다. 따라서, 제3 실시예에 따른 적층 캐패시터는 용이하게 탑재될 수 있다.
제4 실시예
도6을 참조하여, 제4 실시예에 따른 적층 캐패시터의 구성을 설명한다. 제4 실시예에 따른 적층 캐패시터는 적층 방향에서의 내부 접속 도체층들의 수에 있어서, 제1 실시예에 따른 적층 캐패시터(C1)와 다르다. 도6은 제4 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도이다.
적층 캐패시터(C1)와 같이, 제4 실시예에 따른 적층 캐패시터는, 비록 도시되지는 않았지만, 적층체, 적층체 상에 형성된 제1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제2 외부 접속 도체들(6A,6B)을 포함한다.
제4 실시예에 따른 적층 캐패시터는 도 6에 도시된 바와 같이 교대로 적층된 복수의(본 실시예에서는 13개) 유전체층들(10~22)과 복수의(본 실시예에서는 각각 4개) 제1 및 제2 내부 전극들(30~33, 40~43)로 구성된다.
제4 실시예에 따른 적층 캐패시터의 적층체에서, 복수의(이 실시예에서는 4개의) 내부 접속 도체층들(50,51,52,53)이 적층된다. 제4 실시예에 따른 적층 캐패시터의 적층체에서, 제1 내부 전극들(30~33)의 4개 층들 및 제2 내부 전극들(40~43)의 4개 층들이 2개의 내부 접속 도체층들(50,51) 및 2개의 내부 접속 도체층들(52,53) 사이에 배치된다.
내부 접속 도체층(50)은 유전체층들(10,11) 사이에 유지되도록 위치된다. 내부 접속 도체층(51)은 유전체층들(11,12) 사이에 유지되도록 위치된다. 내부 접속 도체층(52)은 유전체층들(20,21) 사이에 유지되도록 위치된다. 내부 접속 도체층(53)은 유전체층들(21,22) 사이에 유지되도록 위치된다. 내부 접속 도체층들(50~53)은 그들의 대응하는, 서로 전기적으로 절연되는 제1 내부 접속 도체들(60~63) 및 제2 내부 접속 도체들(70~73)을 포함한다.
제4 실시예에 따른 적층 캐패시터에서, 내부 접속 도체층들(50~53)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제1 및 제2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4 세트)를 포함하도록, 적층체에 적층된다. 상세하게, 내부 접속 도체층들(50~53)은, 예컨대 적층체가 유전체층(13)을 사이에 두고 서로 이웃하는 제1 내부 전극(30) 및 제2 내부 전극(40)을 포함하도록 적층체에 적층된다.
제4 실시예에 따른 적층 캐패시터에서, 제1 단자 도체들(3A,3B)은 제1 내부 전극들(30~33)에 직접 접속되지 않으며, 제1 외부 접속 도체들(5A,5B) 및 내부 접속 도체층들(50~53)의 제1 내부 접속 도체들(60~63)을 통해 전기적으로 접속된다. 또한, 제4 실시예에 따른 적층 캐패시터에서, 제2 단자 도체들(4A,4B)은 제2 내부 전극들(40~43)에 직접 접속되지 않으며, 제2 외부 접속 도체들(6A,6B) 및 내부 접속 도체층들(50~53)의 제2 내부 접속 도체들(70~73)을 통해 전기적으로 접속된다. 결과적으로, 제4 실시예에 따른 적층 캐패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 직접 접속되었던 종래의 적층 캐패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
적층 캐패시터(C1)와 비교해 볼 때, 제4 실시예에 따른 적층 캐패시터는 더 많은 내부 접속 도체층들(50~53)을 가지며, 반면 내부 접속 도체층들(50~53)의 제1 내부 접속 도체들(60~63)이 그들의 대응하는 제1 단자 도체들(3A,3B)에 병렬로 접속된다. 또한, 내부 접속 도체층들(50~53)의 제2 내부 접속 도체들(70~73)이 그들의 대응하는 제2 단자 도체들(4A,4B)에 병렬로 접속된다. 따라서, 제4 실시예에 따른 적층 캐패시터는 적층 캐패시터(C1)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제1 및 제2 단자 도체들(3A,3B,4A,4B)에 직접 접속된 내부 접속 도체층들(50~53)의 수를 조정함으로써, 이 실시예는 적층 캐패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 등가 직렬 저항을 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 내부 접속 도체층들에 의해 제어되기 때문에, 제4 실시예에 따른 적층 캐패시터는 그 용량을 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제4 실시예에 따른 적층 캐패시터 내의 모든 외부 도체들(제1 및 제2 단자 도체들(3A,3B,4A,4B)과 제1 및 제2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 제1 및 제2 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있어서, 제4 실시예에 따른 적층 캐패시터는 용이하게 제조될 수 있다.
내부 접속 도체층(51)의 제2 내부 접속 도체(71)의 제1 도체 부분(71A)은 유전체층(12)을 사이에 두고 제1 내부 전극(30)에 대향한다. 내부 접속 도체층(52)의 제1 내부 접속 도체(62)의 제1 도체 부분(62A)은 유전체층(20)을 사이에 두고 제2 내부 전극(43)에 대향한다. 따라서, 제4 실시예에 따른 적층 캐패시터에서, 제1 및 제2 내부 접속 도체들(51,52)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 캐패시터의 용량을 더욱 증가시킬 수 있다.
복수의 제1 및 제2 내부 전극들(30~33,40~43)이 제1 및 제2 내부 접속층들(50,51) 및 2개의 내부접속 도전층들(52,53) 사이에 배치되기 때문에, 제4 실시예에 따른 적층 캐패시터의 적층체는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B)은, 적층 캐패시터(C1)에서와 같이, 제4 실시예에 따른 적층 캐패시터의 적층체의 제1 측면 상에 각각 서로 인접하도록 형성된다. 따라서, 제4 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체들(6A,6B)은, 적층 캐패시터(C1)에서와 같이, 제4 실시예에 따른 적층 캐패시터의 적층체의 제2 측면 상에 각각 서로 인접하도록 형성된다. 따라서, 제4 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제4 실시예에 따른 적층 캐패시터에서, 제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B)은 적층체의 제1 측면 상에 이웃하는 쌍들을 형성하면서 동일한 수로 배치된다. 또한, 제4 실시예에 따른 적층 캐패시터에서, 제2 단자 도체들(4B,4A) 및 제2 외부 접속 도체들(6A,6B)은 적층체의 제2 측면 상에 이웃하는 쌍들을 형성하면서 동일한 수로 배치된다. 따라서, 제4 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 더욱 많이 감소시킬 수 있다.
제4 실시예에 따른 적층 캐패시터에서, 적층체의 중심축을 중심으로, 제1 단자 도체들(3A,3B)이 제2 단자 도체들(4A,4B)에 축대칭되는 위치들에 각각 형성되고, 제1 외부 접속 도체들(5A,5B)이 제2 외부 접속 도체들(6B,6A)에 축대칭되는 위치들에 각각 형성된다. 또한, 제4 실시예에 따른 적층 캐패시터의 적층체의 제1 및 제2 측면들의 대향하는 방향으로, 제1 단자 도체들(3A,3B)이 제2 단자 도체들(4A,4B)에 각각 대향하고, 제1 외부 접속 도체들(5A,5B)이 제2 외부 접속 도체들(6A,6B)에 각각 대향한다. 따라서, 제4 실시예에 따른 적층 캐패시터는 용이하게 탑재될 수 있다.
제5 실시예
도7 및 도8을 참조하여, 제5 실시예에 따른 적층 캐패시터(C2)의 구성을 설명한다. 제5 실시예에 따른 적층 캐패시터는 적층체의 제1 및 제2 측면에 형성되는 외부 도체들의 배치에 있어서, 제1 실시예에 따른 적층 캐패시터(C1)와 다르다. 도7은 제5 실시예에 따른 적층 캐패시터의 투시도이다. 도8은 제5 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도이다.
도7에 도시된 바와 같이, 제5 실시예에 따른 적층 캐패시터(C2)는 적층체(L2), 적층체 상에 형성된 제1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제2 외부 접속 도체들(6A,6B)을 포함한다.
제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B) 각각은 적층체(L2)의 적층 방향에 평행한 측면들 중에서 제1 측면(L2a) 상에 위치되며, 제1 측면(L2a)은 적층체(L2)의 적층 방향에 수직한 측면들(L2c,L2d)의 길이방향 축을 따라 신장하는 측면이다. 제1 외부 접속 도체(5A), 제1 단자 도체(3A), 제1 단자 도체(3B), 제1 외부 접속 도체(5B)가 도7 좌측에서 우측 방향으로 연속적으로 배치되도록 제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B)이 형성된다.
따라서, 제1 단자 도체(3A) 및 제1 외부 접속 도체(5A)가 제1 측면(L2a) 상에, 즉 적층체(L2)의 동일한 측면 상에 서로 이웃하여 형성된다. 제1 단자 도체(3B) 및 제1 외부 접속 도체(5B)가 제1 측면(L2a) 상에, 즉 적층체(L2)의 동일한 측면 상에 서로 이웃하여 형성된다.
제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체들(6A,6B) 각각은 적층체(L2)의 적층 방향에 평행한 측면들 중에서 제2 측면(L2b) 상에 위치되며, 제2 측면(L2b)은 제1 측면(L2a)에 대향하면서, 적층체(L2)의 적층 방향에 수직한 측면들(L2c,L2d)의 길이방향 축을 따라 신장하는 측면이다. 제2 단자 도체(4A), 제2 외부 접속 도체(6A), 제2 단자 도체(4B), 제2 외부 접속 도체(6B)가 도7 좌측에서 우측 방향으로 연속적으로 배치되도록 제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체들(6A,6B)이 형성된다.
따라서, 제2 단자 도체(4A) 및 제2 외부 접속 도체(6A)가 제2 측면(L2b) 상에, 즉 적층체(L2)의 동일한 측면 상에 서로 이웃하여 형성된다. 제2 단자 도체(4B) 및 제2 외부 접속 도체(6B)가 제2 측면(L2b) 상에, 즉 적층체(L2)의 동일한 측면 상에 서로 이웃하여 형성된다.
제1 단자 도체(3A) 및 제2 단자 도체(4B)는, 적층체(L2)의 중심축들 중에서, 적층체(L2)의 적층 방향에 수직한 두 측면들(L2c,L2d)의 중심점들(Pc,Pd) 각각을 지나는 중심축(Ax2)을 중심으로 서로 축대칭되는 위치에 위치된다. 제1 단자 도체(3B) 및 제2 단자 도체(4A)는 적층체(L2)의 중심축(Ax2)을 중심으로 서로 축대칭되는 위치에 위치된다. 제1 외부 접속 도체(5A) 및 제2 외부 접속 도체(6B)는 적층체(L2)의 중심축(Ax2)을 중심으로 서로 축대칭되는 위치에 위치된다. 제1 외부 접속 도체(5B) 및 제2 외부 접속 도체(6A)는 적층체(L2)의 중심축(Ax2)을 중심으로 서로 축대칭되는 위치에 위치된다.
제1 단자 도체(3A) 및 제2 단자 도체(4A)는 적층체(L2)의 제1 측면(L2a) 및 제2 측면(L2b)이 서로 대향하는 방향을 따라 서로 대향한다. 제1 단자 도체(3B) 및 제2 단자 도체(4B)는 적층체(L2)의 제1 측면(L2a) 및 제2 측면(L2b)의 대향 방향으로 서로 대향한다. 제1 외부 접속 도체(5A) 및 제2 외부 접속 도체(6A)는 적층체(L2)의 제1 측면(L2a) 및 제2 측면(L2b)의 대향 방향으로 서로 대향한다. 제1 외부 접속 도체(5B) 및 제2 외부 접속 도체(6B)는 적층체(L2)의 제1 측면(L2a) 및 제2 측면(L2b)의 대향 방향으로 서로 대향한다.
도8에 도시된 바와 같이, 적층체(L2)는 복수(이 실시예에서는 11개)의 유전체층들(80~90) 및 복수(이 실시예에서는 4개)의 제1 및 제2 내부 전극들(100~103, 110~113)을 교대로 적층함으로써 구성된다. 실제 적층 캐패시터(C2)에서, 이것들은 유전체층들(80~90)간의 경계들이 인지되지 않을 정도로 집적된다.
복수(이 실시예에서는 2개)의 내부 접속 도체층들(120,121)이 적층체(L2) 내에서 적층된다. 적층체(L2) 내에서, 복수의 제1 내부 전극들(100~103) 및 복수의 제2 내부 전극들(110~113)이 내부 접속 도체층들(120,121) 사이에서 배치된다.
제1 내부 전극들(100~103) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제1 내부 전극들(100~103)은 적층체(L2) 내에서의 유전체층들(80~90)의 적층 방향(이하, 간단히 "적층 방향"이라 한다)에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다.
리드 도체들(105A,105B) 각각이 제1 내부 전극(100)과 일체로 형성되어, 그로부터 신장하여 적층체(L2)의 제1 측면(L2a)에 미친다. 리드 도체들(106A,106B) 각각이 제1 내부 전극(101)과 일체로 형성되어, 그로부터 신장하여 적층체(L2)의 제1 측면(L2a)에 미친다. 리드 도체들(107A,107B) 각각이 제1 내부 전극(102)과 일체로 형성되어, 그로부터 신장하여 적층체(L2)의 제1 측면(L2a)에 미친다. 리드 도체들(108A,108B) 각각이 제1 내부 전극(103)과 일체로 형성되어, 그로부터 신장하여 적층체(L2)의 제1 측면(L2a)에 미친다.
제1 내부 전극(100)은 리드 도체들(105A,105B)을 통해 제1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제1 내부 전극(101)은 리드 도체들(106A,106B)을 통해 제1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제1 내부 전극(102)은 리드 도체들(107A,107B)을 통해 제1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제1 내부 전극(103)은 리드 도체들(108A,108B)을 통해 제1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 결론적으로, 복수의 제1 내부 전극들(100~103)이 제1 외부 접속 도체들(5A,5B)을 통해 서로 전기적으로 접속된다.
제2 내부 전극들(110~113) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제2 내부 전극들(110~113)은 적층체(L2) 내의 적층 방향에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다.
리드 도체들(115A,115B) 각각이 제2 내부 전극(110)과 일체로 형성되어, 그로부터 신장하여 적층체(L2)의 제2 측면(L2b)에 미친다. 리드 도체들(116A,116B) 각각이 제2 내부 전극(111)과 일체로 형성되어, 그로부터 신장하여 적층체(L2)의 제2 측면(L2b)에 미친다. 리드 도체들(117A,117B) 각각이 제2 내부 전극(112)과 일체로 형성되어, 그로부터 신장하여 적층체(L2)의 제2 측면(L2b)에 미친다. 리드 도체들(118A,118B) 각각이 제2 내부 전극(113)과 일체로 형성되어, 그로부터 신장하여 적층체(L2)의 제2 측면(L2b)에 미친다.
제2 내부 전극(110)은 리드 도체들(115A,115B)을 통해 제2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제2 내부 전극(111)은 리드 도체들(116A,116B)을 통해 제2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제2 내부 전극(112)은 리드 도체들(117A,117B)을 통해 제2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제2 내부 전극(113)은 리드 도체들(118A,118B)을 통해 제2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 결론적으로, 복수의 제2 내부 전극들(110~113)이 제2 외부 접속 도체들(6A,6B)을 통해 서로 전기적으로 접속된다.
내부 접속 도체층(120)은 유전체층들(80,81) 사이에 유지되도록 위치된다. 내부 접속 도체층(121)은 유전체층들(89,90) 사이에 유지되도록 위치된다. 내부 접속 도체층들(120,121)은 그들의 대응하는 제1 내부 접속 도체들(130,131) 및 제2 내부 접속 도체들(140,141)을 포함하며, 이들은 서로 전기적으로 절연된다.
제1 내부 접속 도체들(130,131)은 장방형 형태를 갖는 그것들의 대응하는 제1 도체 부분들(130A,131A) 및 제1 도체 부분들(130A,131A)로부터 신장하여 적층체(L2)의 제1 측면(L2a)으로 인출되는 제2 내지 제5 도체 부분들(130B~130E,131B~131E)을 포함한다. 제1 도체 부분들(130A,131A)은 그것의 길이방향 축이 적층체(L2)의 제1 및 제2 측면들(L2a,L2b)에 평행하게 배치된다.
제2 도체 부분들(130B,131B) 각각은 제1 단자 도체(3A)에 전기적으로 접속된다; 제3 도체 부분들(130C,131C) 각각은 제1 단자 도체(3B)에 전기적으로 접속된다; 제4 도체 부분들(130D,131D) 각각은 제1 외부 접속 도체(5A)에 전기적으로 접속된다; 제5 도체 부분들(130E,131E) 각각은 제1 외부 접속 도체(5B)에 전기적으로 접속된다. 따라서, 제1 내부 접속 도체들(130,131) 각각은 제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B)에 전기적으로 접속된다.
제2 내부 접속 도체들(140,141)은 장방형 형태를 갖는 그것들의 대응하는 제1 도체 부분들(140A,141A) 및 제1 도체 부분들(140A,141A)로부터 신장하여 적층체(L2)의 제2 측면(L2b)으로 인출되는 제2 내지 제5 도체 부분들(140B~140E,141B~141E)을 포함한다. 제1 도체 부분들(140A,141A)은 그것의 길이방향 축이 적층체(L2)의 제1 및 제2 측면들(L2a,L2b)에 평행하게 배치된다.
제2 도체 부분들(140B,141B) 각각은 제2 단자 도체(4A)에 전기적으로 접속된다; 제3 도체 부분들(140C,141C) 각각은 제2 단자 도체(4B)에 전기적으로 접속된다; 제4 도체 부분들(140D,141D) 각각은 제2 외부 접속 도체(6A)에 전기적으로 접속된다; 제5 도체 부분들(140E,141E) 각각은 제2 외부 접속 도체(6B)에 전기적으로 접속된다. 따라서, 제2 내부 접속 도체들(140,141) 각각은 제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체들(6A,6B)에 전기적으로 접속된다.
내부 접속 도체층(120)의 제2 내부 접속 도체(140)의 제1 도체 부분(140A)은 유전체층(81)을 사이에 두고 제1 내부 전극(100)에 대향하는 영역이다. 내부 접속 도체층(121)의 제1 내부 접속 도체(131)의 제1 도체 부분(131A)은 유전체층(89)을 사이에 두고 제2 내부 전극(113)에 대향하는 영역이다.
내부 접속 도체층들(120,121)은, 적층체(L2)가 유전체층을 사이에 두고 서로 이웃하는 제1 및 제2 내부 전극들의 적어도 하나의 세트(이 실시예에서 4 세트)를 포함하도록, 적층체(L2) 내에 적층된다.
적층 캐패시터(C2)에서, 제1 단자 도체들(3A,3B)은 제1 내부 전극들(100~103)에 직접 접속되지 않고, 제1 외부 접속 도체들(5A,5B) 및 내부 접속 도체층들(120,121)의 제1 내부 접속 도체들(130,131)을 통해 전기적으로 접속된다. 또한, 적층 캐패시터(C2)에서, 제2 단자 도체들(4A,4B)은 제2 내부 전극들(110~113)에 직접 접속되지 않고, 제2 외부 접속 도체들(6A,6B) 및 내부 접속 도체층들(120,121)의 제2 내부 접속 도체들(140,141)을 통해 전기적으로 접속된다. 결과적으로, 적층 캐패시터(C2)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 캐패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제1 단자 도체들(3A,3B) 및 제2 단자 도체들(4A,4B)에 직접 접속되는 내부 접속 도체층들(120,121)의 수를 조정함으로써, 이 실시예는 적층 캐패시터(C2)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 내부 접속 도체층들에 의해 제어되기 때문에, 적층 캐패시터(C2)는 그 용량을 희망하는 값(예컨대, 더 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 캐패시터(C2)의 외부 도체들인 제1 및 제2 단자 도체들(3A,3B,4A,4B) 및 제1 및 제2 외부 접속 도체들(5A,5B,6A,6B)은 서로 대향하는 적층체(L2)의 제1 및 제2 측면(L2a,L2b) 상에 형성된다. 따라서, 외부 도체들이 적층체의 4개의 측면 상에 형성되는 경우와 비교하여, 적층 캐패시터(C2)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 적층 캐패시터(C2)는 용이하게 제조될 수 있다.
내부 접속 도체층(120)의 제2 내부 접속 도체(140)은 유전체층(81)을 사이에 두고 제1 내부 전극(100)에 대향하는 영역인 제1 도체 부분(140A)을 갖는다. 내부 접속 도체층(121)의 제1 내부 접속 도체(131)는 유전체층(89)을 사이에 두고 제2 내부 전극(113)에 대향하는 영역인 제1 도체 부분(131A)을 갖는다. 따라서, 내부 접속 도체층들(120,121)은 또한 적층 캐패시터(C2)의 용량 성분을 형성하는데 기여할 수 있다. 결과적으로 적층 캐패시터(C2)는 그것의 용량을 더욱 증가시킬 수 있다.
복수의 제1 및 제2 내부 전극들(100~103,110~113)이 내부 접속 도체층들(120,121) 사이에 배치되기 때문에, 적층 캐패시터(C2)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 캐패시터(C2) 내의 적층체(L2)의 제1 측면(L2a) 상에서, 제1 단자 도체들(3A,3B)이 제1 외부 접속 도체들(5A,5B)에 각각 인접하게 형성된다. 따라서, 적층 캐패시터(C2)를 통과하여 흐르는 전류에 의해 형성되는 자기장에서 상당한 상쇄 효과가 얻어진다. 결과적으로, 적층 캐패시터(C2)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 캐패시터(C2) 내의 적층체(L2)의 제2 측면(L2b) 상에, 제2 단자 도체들(4A,4B)이 제2 외부 접속 도체들(6A,6B)에 각각 인접하게 형성된다. 따라서, 적층 캐패시터(C2)를 통과하여 흐르는 전류에 의해 형성되는 자기장에서 상당한 상쇄 효과가 얻어진다. 결과적으로, 적층 캐패시터(C2)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 캐패시터(C2)에서, 제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B)은 적층체(L2)의 제1 측면(L2a) 상에 이웃하는 쌍들을 형성하면서 동일한 수로 배치된다. 또한, 적층 캐패시터(C2)에서, 제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체들(6A,6B)은 적층체(L2)의 제2 측면(L2b) 상에 이웃하는 쌍들을 형성하면서 동일한 수로 배치된다. 따라서, 적층 캐패시터(C2)를 통과하여 흐르는 전류에 의해 형성되는 자기장에서 상당한 상쇄 효과가 얻어진다. 결과적으로, 적층 캐패시터(C2)는 그 등가 직렬 인덕턴스를 더욱 크게 감소시킬 수 있다.
적층 캐패시터(C2)에서, 적층체(L2)의 중심축(Ax2)을 중심으로, 제1 단자 도체들(3A,3B)이 제2 단자 도체들(4B,4A)에 각각 축대칭되는 위치들에 형성되고, 제1 외부 접속 도체들(5A,5B)이 제2 외부 접속 도체들(6B,6A)에 각각 축대칭되는 위치들에 형성된다. 또한, 적층 캐패시터(C2)의 적층체(L2)의 제1 측면(L2a) 및 제2 측면(L2b)의 대향 방향으로, 제1 단자 도체들(3A,3B)은 제2 단자 도체들(4A,4B)에 각각 대향하고, 제1 외부 접속 도체들(5A,5B)이 제2 외부 접속 도체들(6A,6B)에 각각 대향한다. 따라서 적층 캐패시터(C2)가 용이하게 탑재될 수 있다.
제6 실시예
도9를 참조하여, 제6 실시예에 따른 적층 캐패시터의 구성을 설명한다. 제6 실시예에 따른 적층 캐패시터는 적층 방향에서의 내부 접속 도체층들(120,121)의 위치들에 있어서, 제5 실시예에 따른 적층 캐패시터(C2)와 다르다. 도9는 제6 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도이다.
제5 실시예에 따른 적층 캐패시터(C2)와 같이, 제6 실시예에 따른 적층 캐패시터는 비록 도시되지는 않았지만 적층체, 적층체 상에 형성된 제1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제2 외부 접속 도체들(6A,6B)을 포함한다.
제6 실시예에 따른 적층 캐패시터에서, 두 개의 내부 접속 도체층들(120,121)은 도9에 도시된 바와 같이 제1 및 제2 내부 전극들(100,101,110,111)의 각 2층 및 제1 및 제2 내부 전극들(102,103,112,113) 각 2층 사이에 적층된다. 더욱 상세하게는, 내부 접속 도체층(120)이 유전체층들(84,85) 사이에 유지되도록 위치된다. 내부 접속 도체층(121)은 유전체층들(85,86) 사이에 유지되도록 위치된다.
내부 접속 도체층들(120,121)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제1 및 제2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4개의 세트)를 포함하도록 적층체에 적층된다.
제6 실시예에 따른 적층 캐패시터에서, 제1 단자 도체들(3A,3B)은 제1 내부 전극들(100~103)에 직접 접속되지 않으며, 제1 외부 접속 도체들(5A,5B) 및 내부 접속 도체층들(120,121)의 제1 내부 접속 도체들(130,131)을 통해 전기적으로 접속된다. 또한, 제6 실시예에 따른 적층 캐패시터에서, 제2 단자 도체들(4A,4B)은 제2 내부 전극들(110~113)에 직접 접속되지 않으며, 제2 외부 접속 도체들(6A,6B) 및 내부 접속 도체층들(120,121)의 제2 내부 접속 도체들(140,141)을 통해 전기적으로 접속된다. 결과적으로, 제6 실시예에 따른 적층 캐패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 캐패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제1 단자 도체들(3A,3B)을 고려할 때, 제6 실시예에 따른 적층 캐패시터는 제1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 제1 단자 도체들(3A,3B)에 접속되는 방법에 있어서, 제5 실시예에 따른 적층 캐패시터(C2)와 다르다. 제5 실시예에 따른 적층 캐패시터(C2)에서, 제1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 제1 내부 접속 도체층(120)에 직렬로 접속된다. 반면, 제6 실시예에 따른 적층 캐패시터에서, 제1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 경계로서의 내부 접속 도체층들(120,121)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제1 단자 도체들(3A,3B)에 병렬로 접속된다.
제2 단자 도체들(4A,4B)을 고려할 때, 제6 실시예에 따른 적층 캐패시터는 제2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 제2 단자 도체들(4A,4B)에 접속되는 방법에 있어서, 제5 실시예에 따른 적층 캐패시터(C2)와 다르다. 제5 실시예에 따른 적층 캐패시터(C2)에서, 제2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 내부 접속 도체층들(120,121)로 직렬로 접속된다. 반면, 제6 실시예에 따른 적층 캐패시터에서, 제2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 경계로서의 내부 접속 도체층들(120,121)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제2 단자 도체들(4A,4B)에 병렬로 접속된다.
따라서, 제1 및 제2 외부 접속 도체들(5A,5B,6A,6B)의 저항 성분들에서의 차이로 인해, 제6 실시예에 따른 적층 캐패시터는 제5 실시예에 따른 적층 캐패시터(C2)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제1 및 제2 단자 도체들(3A,3B,4A,4B)에 직접 접속된 내부 접속 도체층들(120,121)의 위치를 적층 방향으로 조정함으로써, 이 실시예는 적층 캐패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 등가 직렬 저항을 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 내부 접속 도체층들에 의해 제어되기 때문에, 제6 실시예에 따른 적층 캐패시터는 그 용량을 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제6 실시예에 따른 적층 캐패시터 내의 모든 외부 도체들(제1 및 제2 단자 도체들(3A,3B,4A,4B)과 제1 및 제2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 제1 및 제2 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 캐패시터는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있어서, 제6 실시예에 따른 적층 캐패시터는 용이하게 제조될 수 있다.
내부 접속 도체층(120)의 제1 내부 접속 도체(130)의 제1 도체 부분(130A)은 유전체층(84)을 사이에 두고 제2 내부 전극(111)에 대향한다. 내부 접속 도체층(121)의 제2 내부 접속 도체(141)의 제1 도체 부분(141A)은 유전체층(86)을 사이에 두고 제1 내부 전극(102)에 대향한다. 따라서, 제6 실시예에 따른 적층 캐패시터에서, 제1 및 제2 내부 접속 도체층들(120,121)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 캐패시터의 용량을 더욱 증가시킬 수 있다.
제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B)은, 적층 캐패시터(C2)에서와 같이, 제6 실시예에 따른 적층 캐패시터의 적층체의 제1 측면 상에 서로 각각 인접하도록 형성된다. 따라서, 제6 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체들(6A,6B)은, 적층 캐패시터(C1)에서와 같이, 제6 실시예에 따른 적층 캐패시터의 적층체의 제2 측면 상에 서로 각각 인접하도록 형성된다. 따라서, 제6 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제6 실시예에 따른 적층 캐패시터에서, 제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B)은 적층체의 제1 측면 상에 이웃하는 쌍들을 형성하면서 동일한 수로 배치된다. 또한, 제6 실시예에 따른 적층 캐패시터에서, 제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체들(6A,6B)은 적층체의 제2 측면 상에 이웃하는 쌍들을 형성하면서 동일한 수로 배치된다. 따라서, 제6 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 더욱 많이 감소시킬 수 있다.
제6 실시예에 따른 적층 캐패시터에서, 적층체의 중심축을 중심으로, 제1 단자 도체들(3A,3B)이 제2 단자 도체들(4B,4A)에 각각 축대칭되는 위치들에 형성되고, 제1 외부 접속 도체들(5A,5B)이 제2 외부 접속 도체들(6B,6A)에 각각 축대칭되는 위치들에 형성된다. 또한, 제6 실시예에 따른 적층 캐패시터의 적층체의 제1 및 제2 측면들의 대향하는 방향으로, 제1 단자 도체들(3A,3B)이 제2 단자 도체들(4A,4B)에 각각 대향하고, 제1 외부 접속 도체들(5A,5B)이 제2 외부 접속 도체들(6A,6B)에 각각 대향한다. 따라서, 제6 실시예에 따른 적층 캐패시터는 용이하게 탑재될 수 있다.
제7 실시예
도10을 참조하여, 제7 실시예에 따른 적층 캐패시터의 구성을 설명한다. 제7 실시예에 따른 적층 캐패시터는 내부 접속 도체층들의 수에 있어서, 제5 실시예에 따른 적층 캐패시터(C2)와 다르다. 도10은 제7 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도이다.
제5 실시예에 따른 적층 캐패시터(C2)와 같이, 제7 실시예에 따른 적층 캐패시터는 비록 도시되지는 않았지만 적층체, 적층체 상에 형성된 제1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제2 외부 접속 도체들(6A,6B)을 포함한다.
제7 실시예에 따른 적층 캐패시터는 복수(이 실시예에서는 13개)의 유전체층들(80~92) 및 복수(이 실시예에서는 각각 4개)의 제1 및 제2 내부 전극들(100~103,110~113)을 도10에 도시된 바와 같이 교대로 적층하여 구성된다.
제7 실시예에 따른 적층 캐패시터의 적층체에서, 복수(이 실시예에서 4개)의 내부 접속 도체층들(120,121,122,123)이 적층된다. 제7 실시예에 따른 적층 캐패시터의 적층체에서, 제1 내부 전극들(100~103)의 4개 층들 및 제2 내부 전극들(110~113)의 4개 층들이, 두 개의 내부 접속 도체층들(120,121)과 두 개의 내부 접속 도체층들(122,123) 사이에 배치된다.
내부 접속 도체층(120)은 유전체층들(80,81) 사이에 유지되도록 위치된다. 내부 접속 도체층(121)은 유전체층들(81,82) 사이에 유지되도록 위치된다. 내부 접속 도체층(122)은 유전체층들(90,91) 사이에 유지되도록 위치된다. 내부 접속 도체층(123)은 유전체층들(91,92) 사이에 유지되도록 위치된다. 내부 접속 도체층들(120~123)은 그들의 대응하는 제1 내부 접속 도체들(130~133) 및 제2 내부 접속 도체들(140~143)을 포함하며, 이들은 서로 전기적으로 절연된다.
내부 접속 도체층들(120,121,122,123)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제1 및 제2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4 세트)를 포함하도록, 적층체에 적층된다.
제7 실시예에 따른 적층 캐패시터에서, 제1 단자 도체들(3A,3B)은 제1 내부 전극들(100~103)에 직접 접속되지 않으며, 제1 외부 접속 도체들(5A,5B) 및 내부 접속 도체층들(120~123)의 제1 내부 접속 도체들(130~133)을 통해 전기적으로 접속된다. 또한, 제7 실시예에 따른 적층 캐패시터에서, 제2 단자 도체들(4A,4B)은 제2 내부 전극들(110~113)에 직접 접속되지 않으며, 제2 외부 접속 도체들(6A,6B) 및 내부 접속 도체층들(120~123)의 제2 내부 접속 도체들(140~143)을 통해 전기적으로 접속된다. 결과적으로, 제7 실시예에 따른 적층 캐패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 캐패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
적층 캐패시터(C2)와 비교해 볼 때, 제7 실시예에 따른 적층 캐패시터는 더 많은 내부 접속 도체층들(120~123)을 가지며, 내부 접속 도체층들(120~123)의 제1 내부 접속 도체들(130~133)은 그들의 대응하는 제1 단자 도체들(3A,3B)에 병렬로 접속된다. 또한, 내부 접속 도체층들(120~123)의 제2 내부 접속 도체들(140~143)은 그들의 대응하는 제2 단자 도체들(4A,4B)에 병렬로 접속된다. 따라서, 제7 실시예에 따른 적층 캐패시터는 적층 캐패시터(C2) 보다 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제1 및 제2 단자 도체들(3A,3B,4A,4B)에 직접 접속된 내부 접속 도체층들(120~123)의 수를 조정함으로써, 이 실시예는 적층 캐패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 등가 직렬 저항을 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 내부 접속 도체층들에 의해 제어되기 때문에, 제7 실시예에 따른 적층 캐패시터는 그 용량을 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제7 실시예에 따른 적층 캐패시터 내의 모든 외부 도체들(제1 및 제2 단자 도체들(3A,3B,4A,4B)과 제1 및 제2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 제1 및 제2 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있어서, 제7 실시예에 따른 적층 캐패시터는 용이하게 제조될 수 있다.
내부 접속 도체층(121)의 제2 내부 접속 도체(141)의 제1 도체 부분(141A)은 유전체층(82)을 사이에 두고 제1 내부 전극(100)에 대향한다. 내부 접속 도체층(122)의 제1 내부 접속 도체(132)의 제1 도체 부분(132A)은 유전체층(90)을 사이에 두고 제2 내부 전극(113)에 대향한다. 따라서, 제7 실시예에 따른 적층 캐패시터에서, 내부 접속 도체층들(121,122)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 캐패시터의 용량을 더욱 증가시킬 수 있다.
복수의 제1 및 제2 내부 전극들(100~103,110~113)이 두 개의 내부 접속 도체층들(120,121) 및 두 개의 내부 접속 도체층들(122,123) 사이에 배치되기 때문에, 제7 실시예에 따른 적층 캐패시터의 적층체는 등가 직렬 저항을 유리한 값으로 설정할 수 있다.
제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B)은, 적층 캐패시터(C2)에서와 같이, 제7 실시예에 따른 적층 캐패시터의 적층체의 제1 측면 상에 서로 각각 인접하도록 형성된다. 따라서, 제7 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체들(6A,6B)은, 적층 캐패시터(C2)에서와 같이, 제7 실시예에 따른 적층 캐패시터의 적층체의 제2 측면 상에 서로 각각 인접하도록 형성된다. 따라서, 제7 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제7 실시예에 따른 적층 캐패시터에서, 제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B)는 적층체의 제1 측면 상에 이웃하는 쌍들을 형성하면서 동일한 수로 배치된다. 또한, 제7 실시예에 따른 적층 캐패시터에서, 제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체들(6A,6B)은 적층체의 제2 측면 상에 이웃하는 쌍들을 형성하면서 동일한 수로 배치된다. 따라서, 제7 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 더욱 많이 감소시킬 수 있다.
제7 실시예에 따른 적층 캐패시터에서, 적층체의 중심축을 중심으로, 제1 단자 도체들(3A,3B)이 제2 단자 도체들(4B,4A)에 각각 축대칭되는 위치들에 형성되고, 제1 외부 접속 도체들(5A,5B)이 제2 외부 접속 도체들(6B,6A)에 각각 축대칭되는 위치들에 형성된다. 또한, 제7 실시예에 따른 적층 캐패시터의 적층체의 제1 및 제2 측면들의 대향하는 방향으로, 제1 단자 도체들(3A,3B)이 제2 단자 도체들(4A,4B)에 각각 대향하고, 제1 외부 접속 도체들(5A,5B)이 제2 외부 접속 도체들(6A,6B)에 각각 대향한다. 따라서, 제7 실시예에 따른 적층 캐패시터는 용이하게 탑재될 수 있다.
제8 실시예
도11 및 도12를 참조하여, 제8 실시예에 따른 적층 캐패시터(C3)의 구성을 설명한다. 도11은 제8 실시예에 따른 적층 캐패시터의 투시도이다. 도12은 제8 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도이다.
도11에 도시된 바와 같이, 제8 실시예에 따른 적층 캐패시터(C3)는 거의 정방형의 평행육면체 형태를 갖는 적층체(L3)와 적층체(L3)의 측면들에 형성된 복수의 외부 도체들을 포함한다. 복수의 외부 도체들은 복수의(이 실시예에서는 2개의) 제1 단자 도체들(3A,3B), 복수의(이 실시예에서는 2개의) 제2 단자 도체들(4A,4B), 하나의 제1 외부 접속 도체(5A) 및 하나의 제2 외부 접속 도체(6A)를 포함한다. 복수의 외부 도체들은 적층체(L3)의 표면 상에서 서로 전기적으로 절연되도록 형성된다.
제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체(5A) 각각은 적층체(L3)의 적층 방향에 평행한 측면들 중에서 제1 측면(L3a) 상에 위치되며, 제1 측면(L3a)은 적층체(L3)의 적층 방향에 수직한 측면들(L3c,L3d)의 길이방향 축을 따라 신장하는 측면이다. 제1 단자 도체(3A), 제1 외부 접속 도체(5A) 및 제1 단자 도체(3B)가 도11 좌측에서 우측 방향으로 연속적으로 배치되도록 제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체(5A)가 형성된다.
따라서, 제1 단자 도체(3A) 및 제1 외부 접속 도체(5A)가 제1 측면(L3a) 상에, 즉 적층체(L3)의 동일한 측면 상에 서로 이웃하여 형성된다. 제1 단자 도체(3B) 및 제1 외부 접속 도체(5A)가 제1 측면(L3a) 상에, 즉 적층체(L3)의 동일한 측면 상에 서로 이웃하여 형성된다.
제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체(6A) 각각은 적층체(L3)의 적층 방향에 평행한 측면들 중에서 제2 측면(L3b) 상에 위치되며, 제2 측면(L3b)은 적층체(L3)의 적층 방향에 수직한 측면들(L3c,L3d)의 길이방향 축을 따라 신장하는 측면이다. 제2 단자 도체(4A), 제2 외부 접속 도체(6A), 제2 단자 도체(4B)가 도11 좌측에서 우측 방향으로 연속적으로 배치되도록 제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체(6A)가 형성된다.
따라서, 제2 단자 도체(4A) 및 제2 외부 접속 도체(6A)가 제2 측면(L3b) 상에, 즉 적층체(L3)의 동일한 측면 상에 서로 이웃하여 형성된다. 제2 단자 도체(4B) 및 제2 외부 접속 도체(6A)가 제2 측면(L3b) 상에, 즉 적층체(L3)의 동일한 측면 상에 서로 이웃하여 형성된다.
제2 단자 도체(4B)는, 적층체(L3)의 중심축들 중에서, 적층체(L3)의 적층 방향에 수직한 두 측면들(L3c,L3d)의 중심점들(Pc,Pd) 각각을 지나는 중심축(Ax3)을 중심으로 제1 단자 도체(3A)와 축대칭되는 위치에 위치된다. 제2 단자 도체(4A)는 적층체(L3)의 중심축(Ax3)을 중심으로 제1 단자 도체(3B)와 축대칭되는 위치에 위치된다. 제1 단자 도체(3A)는 다층본체(L3)의 중심축(Ax3)을 중심으로 제2 단자 도체(4B)와 축대칭하는 위치에 위치된다. 제1 단자 도체(3B)는 다층본체(L3)의 중심축(Ax3)을 중심으로 제2 단자 도체(4A)와 축대칭하는 위치에 위치된다.
제2 외부 접속 도체(6A)는 적층체(L3)의 중심축(Ax3)을 중심으로 제1 외부 접속 도체(5A)와 축대칭되는 위치에 위치된다. 제1 외부 접속 도체(5A)는 적층체(L3)의 중심축(Ax3)을 중심으로 제2 외부 접속 도체(6A)와 축대칭하는 위치에 위치된다.
제2 단자 도체(4A)는 적층체(L3)의 제1 측면(L3a) 및 제2 측면(L3b)이 서로 대향하는 방향을 따라 제1 단자 도체(3A)에 대향하는 위치에 위치된다. 제2 단자 도체(4B)는 적층체(L3)의 제1 측면(L3a) 및 제2 측면(L3b)의 대향 방향으로 제1 단자 도체(3B)에 대향하는 위치에 위치된다. 제1 단자 도체(3A)는 적층체(L3)의 제1 측면(L3a) 및 제2 측면(L3b)의 대향 방향으로 제2 단자 도체(4A)에 대향하는 위치에 위치된다. 제1 단자 도체(3B)는 적층체(L3)의 제1 측면(L3a) 및 제2 측면(L3b)의 대향 방향으로 제2 단자 도체(4B)에 대향하는 위치에 위치된다.
제2 외부 접속 도체(6A)는 적층체(L3)의 제1 측면(L3a) 및 제2 측면(L3b)의 대향 방향으로 제1 외부 접속 도체(5A)에 대향하는 위치에 위치된다. 제1 외부 접속 도체(5A)는 적층체(L3)의 제1 측면(L3a) 및 제2 측면(L3b)의 대향 방향으로 제2 외부 접속 도체(6A)에 대향하는 위치에 위치된다.
도12에 도시된 바와 같이, 적층체(L3)는 복수(이 실시예에서는 11개)의 유전체층들(150~160) 및 복수(이 실시예에서는 각 4개)의 제1 및 제2 내부 전극들(170~173,180~183)을 교대로 적층함으로써 구성된다. 실제 적층 캐패시터(C3)에서, 이것들은 유전체층들(150~160)간의 경계들이 인지되지 않을 정도로 집적된다.
또한, 복수(이 실시예에서는 2개)의 내부 접속 도체층들(190,191)이 적층체(L3) 내에서 적층된다. 적층체(L3) 내에서, 복수의 제1 내부 전극들(170~173) 및 복수의 제2 내부 전극들(180~183)이 내부 접속 도체층들(190,191)의 일부인 하나의 내부 접속 도체층(190) 및 나머지 하나의 내부 접속 도체층(191) 사이에서 배치된다.
제1 내부 전극들(170~173) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제1 내부 전극들(170~173)은 적층체(L3) 내에서의 유전체층들(150~160)의 적층 방향(이하, 간단히 "적층 방향"이라 한다)에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다. 제1 내부 전극들(170~173)은 그들로부터 신장하여 적층체(L3)의 제1 측면(L3a)으로 인출되는 그것들의 대응하는 리드 도체들(175A~178A)와 함께 형성된다.
리드 도체(175A)는 제1 내부 전극(170)과 일체로 형성되어, 그로부터 신장하여 적층체(L3)의 제1 측면(L3a)에 미친다. 리드 도체(176A)는 제1 내부 전극(171)과 일체로 형성되어, 그로부터 신장하여 적층체(L3)의 제1 측면(L3a)에 미친다. 리드 도체(177A)는 제1 내부 전극(172)과 일체로 형성되어, 그로부터 신장하여 적층체(L3)의 제1 측면(L3a)에 미친다. 리드 도체(178A)는 제1 내부 전극(173)과 일체로 형성되어, 그로부터 신장하여 적층체(L3)의 제1 측면(L3a)에 미친다.
제1 내부 전극(170)은 리드 도체(175A)를 통해 제1 외부 접속 도체(5A)에 전기적으로 접속된다. 제1 내부 전극(171)은 리드 도체(176A)를 통해 제1 외부 접속 도체(5A)에 전기적으로 접속된다. 제1 내부 전극(172)은 리드 도체(177A)를 통해 제1 외부 접속 도체(5A)에 전기적으로 접속된다. 제1 내부 전극(173)은 리드 도체들(178A)을 통해 제1 외부 접속 도체(5A)에 전기적으로 접속된다. 결론적으로, 복수의 제1 내부 전극들(170~173)이 제1 외부 접속 도체(5A)을 통해 서로 전기적으로 접속된다.
제2 내부 전극들(180~183) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제2 내부 전극들(180~183)은 적층체(L3) 내의 적층 방향에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다. 제2 내부 전극들(180~183)은 그들로부터 신장하여 적층체(L3)의 제2 측면(L3b)으로 인출되는 그것들의 대응하는 리드 도체들(185A~188A)와 함께 형성된다.
리드 도체(185A)는 제2 내부 전극(180)과 일체로 형성되어, 그로부터 신장하여 적층체(L3)의 제2 측면(L3b)에 미친다. 리드 도체(186A)는 제2 내부 전극(181)과 일체로 형성되어, 그로부터 신장하여 적층체(L3)의 제2 측면(L3b)에 미친다. 리드 도체(187A)는 제2 내부 전극(182)과 일체로 형성되어, 그로부터 신장하여 적층체(L3)의 제2 측면(L3b)에 미친다. 리드 도체(188A)는 제2 내부 전극(183)과 일체로 형성되어, 그로부터 신장하여 적층체(L3)의 제2 측면(L3b)에 미친다.
제2 내부 전극(180)은 리드 도체(185A)를 통해 제2 외부 접속 도체(6A)에 전기적으로 접속된다. 제2 내부 전극(181)은 리드 도체(186A)을 통해 제2 외부 접속 도체(6A)에 전기적으로 접속된다. 제2 내부 전극(182)은 리드 도체(187A)을 통해 제2 외부 접속 도체(6A)에 전기적으로 접속된다. 제2 내부 전극(183)은 리드 도체(188A)을 통해 제2 외부 접속 도체(6A)에 각각 전기적으로 접속된다. 결론적으로, 복수의 제2 내부 전극들(180~183)이 제2 외부 접속 도체(6A)를 통해 서로 전기적으로 접속된다.
내부 접속 도체층(190)은 유전체층들(150,151) 사이에 유지되도록 위치된다. 내부 접속 도체층(191)은 유전체층들(159,160) 사이에 유지되도록 위치된다. 내부 접속 도체층들(190,191)은 그들의 대응하는 제1 내부 접속 도체들(200,201) 및 제2 내부 접속 도체들(210,211)을 포함한다. 제1 내부 접속 도체들(200,201)은 제2 내부 접속 도체들(210,211)과 전기적으로 절연된다.
제1 내부 접속 도체들(200,201)은 장방형 형태를 갖는 그것들의 대응하는 제1 도체 부분들(200A,201A), 및 제1 도체 부분들(200A,201A)로부터 신장하여 적층체(L3)의 제1 측면(L3a)으로 인출되는 제2 내지 제4 도체 부분들(200B~200D,201B~201D)을 포함한다. 제1 도체 부분들(200A,201A)은 그것의 길이방향 축이 적층체(L3)의 제1 및 제2 측면들(L3a,L3b)에 평행하게 배치된다.
제2 도체 부분들(200B,201B) 각각은 제1 단자 도체(3A)에 전기적으로 접속된다; 제3 도체 부분들(200C,201C) 각각은 제1 단자 도체(3B)에 전기적으로 접속된다; 제4 도체 부분들(200D,201D) 각각은 제1 외부 접속 도체(5A)에 전기적으로 접속된다. 따라서, 제1 내부 접속 도체들(200,201) 각각은 제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체(5A)에 전기적으로 접속된다.
제2 내부 접속 도체들(210,211)은 장방형 형태를 갖는 그것들의 대응하는 제1 도체 부분들(210A,211A) 및 제1 도체 부분들(210A,211A)로부터 신장하여 적층체(L3)의 제2 측면(L3b)으로 인출되는 제2 내지 제4 도체 부분들(210B~210D,211B~211D)을 포함한다. 제1 도체 부분들(210A,211A)은 그것의 길이방향 축이 적층체(L3)의 제1 및 제2 측면들(L3a,L3b)에 평행하게 배치된다.
제2 도체 부분들(210B,211B) 각각은 제2 단자 도체(4A)에 전기적으로 접속된다; 제3 도체 부분들(210C,211C) 각각은 제2 단자 도체(4B)에 전기적으로 접속된다; 제4 도체 부분들(210D,211D) 각각은 제2 외부 접속 도체(6A)에 전기적으로 접속된다. 따라서, 제2 내부 접속 도체들(210,211) 각각은 제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체(6A)에 전기적으로 접속된다.
내부 접속 도체층(190)의 제2 내부 접속 도체(210)의 제1 도체 부분(210A)은 유전체층(151)을 사이에 두고 제1 내부 전극(170)에 대향하는 영역이다. 내부 접속 도체층(191)의 제1 내부 접속 도체(211)의 제1 도체 부분(211A)은 유전체층(159)을 사이에 두고 제2 내부 전극(183)에 대향하는 영역이다.
내부 접속 도체층들(190,191)은, 적층체(L3)가 유전체층을 사이에 두고 서로 이웃하는 제1 및 제2 내부 전극들의 적어도 하나의 세트(이 실시예에서 4 세트)를 포함하도록, 적층체(L3) 내에 적층된다.
적층 캐패시터(C3)에서, 제1 단자 도체들(3A,3B)은 제1 내부 전극들(170~173)에 직접 접속되지 않고, 제1 외부 접속 도체들(5A,5B) 및 내부 접속 도체층들(190,191)의 제1 내부 접속 도체들(200,201)을 통해 전기적으로 접속된다. 또한, 적층 캐패시터(C3)에서, 제2 단자 도체들(4A,4B)은 제2 내부 전극들(180~183)에 직접 접속되지 않고, 제2 외부 접속 도체들(6A,6B) 및 내부 접속 도체층들(190,191)의 제2 내부 접속 도체들(210,211)을 통해 전기적으로 접속된다. 결과적으로, 적층 캐패시터(C3)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 캐패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제1 단자 도체들(3A,3B) 및 제2 단자 도체들(4A,4B)에 직접 접속되는 내부 접속 도체층들(190,191)의 수를 조정함으로써, 이 실시예는 적층 캐패시터(C3)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 내부 접속 도체층들에 의해 제어되기 때문에, 적층 캐패시터(C3)는 그 용량을 희망하는 값(예컨대, 더 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 캐패시터(C3)의 외부 도체들인 제1 및 제2 단자 도체들(3A,3B,4A,4B) 및 제1 및 제2 외부 접속 도체들(5A,6A) 모두는 서로 대향하는 적층체(L3)의 제1 및 제2 측면(L3a,L3b) 상에 형성된다. 따라서, 외부 도체들이 적층체(L3)의 4개의 측면 상에 형성되는 경우와 비교하여, 적층 캐패시터(C3)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 적층 캐패시터(C3)는 용이하게 제조될 수 있다.
내부 접속 도체층(190)의 제2 내부 접속 도체(210)은 유전체층(151)을 사이에 두고 제1 내부 전극(170)에 대향하는 영역인 제1 도체 부분(210A)을 갖는다. 내부 접속 도체층(191)의 제1 내부 접속 도체(201)는 유전체층(159)을 사이에 두고 제2 내부 전극(183)에 대향하는 영역인 제1 도체 부분(201A)을 갖는다. 따라서, 내부 접속 도체층들(190,191)은 또한 적층 캐패시터(C3)의 용량 성분을 형성하는데 기여할 수 있다. 결과적으로 적층 캐패시터(C3)는 그것의 용량을 더욱 증가시킬 수 있다.
복수의 제1 및 제2 내부 전극들(170~173,180~183)이 내부 접속 도체층들(190,191) 사이에 배치되기 때문에, 적층 캐패시터(C3)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 캐패시터(C3) 내의 적층체(L3)의 제1 측면(L3a) 상에서, 제1 단자 도체들(3A,3B) 각각이 제1 외부 접속 도체(5A)에 인접하게 형성된다. 따라서, 적층 캐패시터(C3)를 통과하여 흐르는 전류에 의해 형성되는 자기장에서 상당한 상쇄 효과가 얻어진다. 결과적으로, 적층 캐패시터(C3)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 캐패시터(C3) 내의 적층체(L3)의 제2 측면(L3b) 상에, 제2 단자 도체들(4A,4B) 각각이 제2 외부 접속 도체(6A)에 인접하게 형성된다. 따라서, 적층 캐패시터(C3)를 통과하여 흐르는 전류에 의해 형성되는 자기장에서 상당한 상쇄 효과가 얻어진다. 결과적으로, 적층 캐패시터(C3)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 캐패시터(C3)에서, 적층체(L3)의 중심축(Ax3)을 중심으로, 제1 단자 도체들(3A,3B)이 제2 단자 도체들(4A,4B)에 각각 축대칭되는 위치들에 형성되고, 제1 외부 접속 도체(5A)가 제2 외부 접속 도체(6A)에 축대칭되는 위치에 형성된다. 또한, 적층 캐패시터(C3)의 적층체(L3)의 제1 측면(L3a) 및 제2 측면(L3b)의 대향 방향으로, 제1 단자 도체들(3A,3B)은 제2 단자 도체들(4A,4B)에 각각 대향하고, 제1 외부 접속 도체(5A)가 제2 외부 접속 도체(6A)에 각각 대향한다. 따라서 적층 캐패시터(C3)가 용이하게 탑재될 수 있다.
제9 실시예
도13을 참조하여, 제9 실시예에 따른 적층 캐패시터의 구성을 설명한다. 제9 실시예에 따른 적층 캐패시터는 적층 방향에서의 내부 접속 도체층들(190,191)의 위치들에 있어서, 제8 실시예에 따른 적층 캐패시터(C3)와 다르다. 도13은 제9 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도이다.
제8 실시예에 따른 적층 캐패시터(C3)와 같이, 제9 실시예에 따른 적층 캐패시터는 비록 도시되지는 않았지만 적층체, 적층체 상에 형성된 제1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제1 외부 접속 도체(5A) 및 적층체 상에 유사하게 형성된 제2 외부 접속 도체(6A)를 포함한다.
제9 실시예에 따른 적층 캐패시터에서, 두 개의 내부 접속 도체층들(190,191)은 도13에 도시된 바와 같이 제1 및 제2 내부 전극들(170,171,180,181)의 각 2층 및 제1 및 제2 내부 전극들(172,173,182,183) 각 2층 사이에 적층된다. 더욱 상세하게는, 내부 접속 도체층(190)이 유전체층들(154,155) 사이에 유지되도록 위치된다. 내부 접속 도체층(191)은 유전체층들(155,156) 사이에 유지되도록 위치된다.
내부 접속 도체층들(190,191)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제1 및 제2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4개의 세트)를 포함하도록 적층체에 적층된다.
제9 실시예에 따른 적층 캐패시터에서, 제1 단자 도체들(3A,3B)은 제1 내부 전극들(170~173)에 직접 접속되지 않으며, 제1 외부 접속 도체(5A) 및 내부 접속 도체층들(190,191)의 제1 내부 접속 도체들(200,201)을 통해 전기적으로 접속된다. 또한, 제9 실시예에 따른 적층 캐패시터에서, 제2 단자 도체들(4A,4B)은 제2 내부 전극들(180~183)에 직접 접속되지 않으며, 제2 외부 접속 도체(6A) 및 내부 접속 도체층들(190,191)의 제2 내부 접속 도체들(210,211)을 통해 전기적으로 접속된다. 결과적으로, 제9 실시예에 따른 적층 캐패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 캐패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제1 단자 도체들(3A,3B)을 고려할 때, 제9 실시예에 따른 적층 캐패시터는 제1 외부 접속 도체(5A)의 저항 성분이 제1 단자 도체들(3A,3B)에 접속되는 방법에 있어서, 제8 실시예에 따른 적층 캐패시터(C3)와 다르다. 제8 실시예에 따른 적층 캐패시터(C3)에서, 제1 외부 접속 도체(5A)의 저항 성분이 내부 접속 도체층들(190,191)에 직렬로 접속된다. 반면, 제9 실시예에 따른 적층 캐패시터에서, 제1 외부 접속 도체(5A)의 저항 성분이 경계로서의 내부 접속 도체층들(190,191)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제1 단자 도체들(3A,3B)에 병렬로 접속된다.
제2 단자 도체들(4A,4B)을 고려할 때, 제9 실시예에 따른 적층 캐패시터는 제2 외부 접속 도체(6A)의 저항 성분이 제2 단자 도체들(4A,4B)에 접속되는 방법에 있어서, 제8 실시예에 따른 적층 캐패시터(C3)와 다르다. 제8 실시예에 따른 적층 캐패시터(C3)에서, 제2 외부 접속 도체(6A)의 저항 성분이 내부 접속 도체층들(190,191)에 직렬로 접속된다. 반면, 제9 실시예에 따른 적층 캐패시터에서, 제2 외부 도체(6A)의 저항 성분이 경계로서의 내부 접속 도체층들(190,191)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제2 단자 도체들(4A,4B)에 병렬로 접속된다.
따라서, 제1 및 제2 외부 접속 도체들(5A,6A)의 저항 성분들에서의 차이로 인해, 제9 실시예에 따른 적층 캐패시터는 제8 실시예에 따른 적층 캐패시터(C3)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제1 및 제2 단자 도체들(3A,3B,4A,4B)에 직접 접속된 내부 접속 도체층들(190,191)의 위치를 적층 방향으로 조정함으로써, 이 실시예는 적층 캐패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 등가 직렬 저항을 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 내부 접속 도체층들에 의해 제어되기 때문에, 제9 실시예에 따른 적층 캐패시터는 그 용량을 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제9 실시예에 따른 적층 캐패시터 내의 모든 외부 도체들(제1 및 제2 단자 도체들(3A,3B,4A,4B)과 제1 및 제2 외부 접속 도체들(5A,6A))은 적층체의 서로 대향하는 제1 및 제2 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 제9 실시예에 따른 적층 캐패시터는 용이하게 제조될 수 있다.
내부 접속 도체층(190)의 제1 내부 접속 도체(200)의 제1 도체 부분(200A)은 유전체층(154)을 사이에 두고 제2 내부 전극(181)에 대향한다. 내부 접속 도체층(191)의 제2 내부 접속 도체(211)의 제1 도체 부분(211A)은 유전체층(156)을 사이에 두고 제1 내부 전극(172)에 대향한다. 따라서, 제9 실시예에 따른 적층 캐패시터에서, 내부 접속 도체층들(190,191)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 캐패시터의 용량을 더욱 증가시킬 수 있다.
제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체(5A)는, 적층 캐패시터(C3)에서와 같이, 제9 실시예에 따른 적층 캐패시터의 적층체의 제1 측면 상에 서로 각각 인접하도록 형성된다. 따라서, 제9 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체(6A)는, 적층 캐패시터(C3)에서와 같이, 제9 실시예에 따른 적층 캐패시터의 적층체의 제2 측면 상에 서로 각각 인접하도록 형성된다. 따라서, 제9 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제9 실시예에 따른 적층 캐패시터에서, 적층체의 중심축을 중심으로, 제1 단자 도체들(3A,3B)이 제2 단자 도체들(4A,4B)에 각각 축대칭되는 위치들에 형성되고, 제1 외부 접속 도체(5A) 및 제2 외부 접속 도체(6A)가 서로 축대칭되는 위치에 형성된다. 또한, 제9 실시예에 따른 적층 캐패시터의 적층체의 제1 및 제2 측면들의 대향하는 방향으로, 제1 단자 도체들(3A,3B)이 제2 단자 도체들(4A,4B)에 각각 대향하고, 제1 외부 접속 도체(5A) 및 제2 외부 접속 도체(6A)가 서로 대향한다. 따라서, 제9 실시예에 따른 적층 캐패시터는 용이하게 탑재될 수 있다.
제10 실시예
도14를 참조하여, 제10 실시예에 따른 적층 캐패시터의 구성을 설명한다. 제10 실시예에 따른 적층 캐패시터는 내부 접속 도체층들의 수에 있어서, 제8 실시예에 따른 적층 캐패시터(C3)와 다르다. 도14는 제10 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도이다.
제8 실시예에 따른 적층 캐패시터(C3)와 같이, 제10 실시예에 따른 적층 캐패시터는 비록 도시되지는 않았지만 적층체, 적층체 상에 형성된 제1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제1 외부 접속 도체(5A) 및 적층체 상에 유사하게 형성된 제2 외부 접속 도체(6A)를 포함한다.
제10 실시예에 따른 적층 캐패시터는 복수(이 실시예에서는 13개)의 유전체층들(150~162) 및 복수(이 실시예에서는 각각 4개)의 제1 및 제2 내부 전극들(170~173,180~183)을 도14에 도시된 바와 같이 교대로 적층하여 구성된다.
제10 실시예에 따른 적층 캐패시터의 적층체에서, 복수(이 실시예에서 4개)의 내부 접속 도체층들(190,191,192,193)이 적층된다. 제10 실시예에 따른 적층 캐패시터의 적층체에서, 제1 내부 전극들(170~173)의 4개 층들 및 제2 내부 전극들(180~183)의 4개 층들이, 두 개의 내부 접속 도체층들(190,191)과 두 개의 내부 접속 도체층들(192,193) 사이에 배치된다.
내부 접속 도체층(190)은 유전체층들(150,151) 사이에 유지되도록 위치된다. 내부 접속 도체층(191)은 유전체층들(151,152) 사이에 유지되도록 위치된다. 내부 접속 도체층(192)은 유전체층들(160,161) 사이에 유지되도록 위치된다. 내부 접속 도체층(193)은 유전체층들(161,162) 사이에 유지되도록 위치된다. 내부 접속 도체층들(190~193)은 그들의 대응하는 제1 내부 접속 도체들(200~203) 및 제2 내부 접속 도체들(210~213)을 포함하며, 이들은 서로 전기적으로 절연된다.
내부 접속 도체층들(190,191,192,193)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제1 및 제2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4 세트)를 포함하도록, 적층체에 적층된다.
제10 실시예에 따른 적층 캐패시터에서, 제1 단자 도체들(3A,3B)은 제1 내부 전극들(170~173)에 직접 접속되지 않으며, 제1 외부 접속 도체(5A) 및 내부 접속 도체층들(190~193)의 제1 내부 접속 도체들(200~203)을 통해 전기적으로 접속된다. 또한, 제10 실시예에 따른 적층 캐패시터에서, 제2 단자 도체들(4A,4B)은 제2 내부 전극들(180~183)에 직접 접속되지 않으며, 제2 외부 접속 도체(6A) 및 내부 접속 도체층들(190~193)의 제2 내부 접속 도체들(210~213)을 통해 전기적으로 접속된다. 결과적으로, 제10 실시예에 따른 적층 캐패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 캐패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
적층 캐패시터(C3)와 비교해 볼 때, 제10 실시예에 따른 적층 캐패시터는 더 많은 내부 접속 도체층들(190~193)을 가지며, 내부 접속 도체층들(190~193)의 제1 내부 접속 도체들(200~203)은 그들의 대응하는 제1 단자 도체들(3A,3B)에 병렬로 접속된다. 또한, 내부 접속 도체층들(190~193)의 제2 내부 접속 도체들(210~213)은 그들의 대응하는 제2 단자 도체들(4A,4B)에 병렬로 접속된다. 따라서, 제10 실시예에 따른 적층 캐패시터는 적층 캐패시터(C3) 보다 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제1 및 제2 단자 도체들(3A,3B,4A,4B)에 직접 접속된 내부 접속 도체층들(190~193)의 수를 조정함으로써, 이 실시예는 적층 캐패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 등가 직렬 저항을 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 내부 접속 도체층들에 의해 제어되기 때문에, 제10 실시예에 따른 적층 캐패시터는 그 용량을 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제10 실시예에 따른 적층 캐패시터 내의 모든 외부 도체들(제1 및 제2 단자 도체들(3A,3B,4A,4B)과 제1 및 제2 외부 접속 도체들(5A,6A))은 적층체의 서로 대향하는 제1 및 제2 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있어서, 제10 실시예에 따른 적층 캐패시터는 용이하게 제조될 수 있다.
내부 접속 도체층(191)의 제2 내부 접속 도체(211)의 제1 도체 부분(211A)은 유전체층(152)을 사이에 두고 제1 내부 전극(170)에 대향한다. 내부 접속 도체층(192)의 제1 내부 접속 도체(202)의 제1 도체 부분(202A)은 유전체층(160)을 사이에 두고 제2 내부 전극(183)에 대향한다. 따라서, 제10 실시예에 따른 적층 캐패시터에서, 내부 접속 도체층들(191,192)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 캐패시터의 용량을 더욱 증가시킬 수 있다.
복수의 제1 및 제2 내부 전극들(170~173,180~183)이 두 개의 내부 접속 도체층들(190,191) 및 두 개의 내부 접속 도체층들(192,193) 사이에 배치되기 때문에, 제10 실시예에 따른 적층 캐패시터의 적층체는 등가 직렬 저항을 유리한 값으로 설정할 수 있다.
제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체(5A)는, 적층 캐패시터(C3)에서와 같이, 제10 실시예에 따른 적층 캐패시터의 적층체의 제1 측면 상에 서로 각각 인접하도록 형성된다. 따라서, 제10 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체(6A)는, 적층 캐패시터(C3)에서와 같이, 제10 실시예에 따른 적층 캐패시터의 적층체의 제2 측면 상에 서로 각각 인접하도록 형성된다. 따라서, 제10 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제10 실시예에 따른 적층 캐패시터에서, 적층체의 중심축을 중심으로, 제1 단자 도체들(3A,3B)이 제2 단자 도체들(4A,4B)에 각각 축대칭되는 위치들에 형성되고, 제1 외부 접속 도체(5A) 및 제2 외부 접속 도체(6A)가 서로 축대칭하는 위치에 형성된다. 또한, 제10 실시예에 따른 적층 캐패시터의 적층체의 제1 및 제2 측면들의 대향하는 방향으로, 제1 단자 도체들(3A,3B)이 제2 단자 도체들(4A,4B)에 각각 대향하고, 제1 외부 접속 도체(5A) 및 제2 외부 접속 도체(6A)가 서로 대향한다. 따라서, 제9 실시예에 따른 적층 캐패시터는 용이하게 탑재될 수 있다.
제11 실시예
도15 및 도16을 참조하여, 제11 실시예에 따른 적층 캐패시터(C4)의 구성을 설명한다. 제11 실시예에 따른 적층 캐패시터는 적층체의 제1 및 제2 측면에 형성되는 외부 도체들의 배치에 있어서, 제1 실시예에 따른 적층 캐패시터(C1)와 다르다. 도15는 제11 실시예에 따른 적층 캐패시터의 투시도이다. 도16은 제11 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도이다.
도15에 도시된 바와 같이, 제11 실시예에 따른 적층 캐패시터(C4)는 적층체(L4), 적층체(L4) 상에 형성된 제1 단자 도체(3A), 유사하게 적층체 상에 형성되는 제2 단자 도체(4A), 유사하게 적층체 상에 형성되는 제1 외부 접속 도체들(5A,5B) 및 유사하게 적층체 상에 형성되는 제2 외부 접속 도체들(6A,6B)을 포함한다.
제1 단자 도체(3A) 및 제1 외부 접속 도체들(5A,5B) 각각은 적층체(L4)의 적층 방향에 평행한 측면들 중에서 제1 측면(L4a) 상에 위치되며, 제1 측면(L4a)은 적층체(L4)의 적층 방향에 수직한 측면들(L4c,L4d)의 길이방향 축을 따라 신장하는 측면이다. 제1 외부 접속 도체(5A), 제1 단자 도체(3A) 및 제1 외부 접속 도체(5B)가 도15 좌측에서 우측 방향으로 연속적으로 배치되도록 제1 단자 도체(3A) 및 제1 외부 접속 도체들(5A,5B)이 형성된다.
따라서, 제1 단자 도체(3A) 및 제1 외부 접속 도체(5A)가 제1 측면(L4a) 상에, 즉 적층체(L4)의 동일한 측면 상에 서로 이웃하여 형성된다. 제1 단자 도체(3A) 및 제1 외부 접속 도체(5B)가 제1 측면(L4a) 상에, 즉 적층체(L4)의 동일한 측면 상에 서로 이웃하여 형성된다.
제2 단자 도체(4A) 및 제2 외부 접속 도체들(6A,6B) 각각은 적층체(L4)의 적층 방향에 평행한 측면들 중에서 제2 측면(L4b) 상에 위치되며, 제2 측면(L4b)은 제1 측면(L4a)에 대향하면서, 적층체(L4)의 적층 방향에 수직한 측면들(L4c,L4d)의 길이방향 축을 따라 신장하는 측면이다. 제2 외부 접속 도체(6A), 제2 단자 도체(4A) 및 제2 외부 접속 도체(6B)가 도15 좌측에서 우측 방향으로 연속적으로 배치되도록 제2 단자 도체(4A) 및 제2 외부 접속 도체들(6A,6B)이 형성된다.
따라서, 제2 단자 도체(4A) 및 제2 외부 접속 도체(6A)가 제2 측면(L4b) 상에, 즉 적층체의 동일한 측면 상에 서로 이웃하여 형성된다. 제2 단자 도체(4A) 및 제2 외부 접속 도체(6B)가 제2 측면(L4b) 상에, 즉 적층체의 동일한 측면 상에 서로 이웃하여 형성된다.
제1 단자 도체(3A) 및 제2 단자 도체(4A)는, 적층체(L4)의 중심축들 중에서, 적층체(L4)의 적층 방향에 수직한 두 측면들(L4c,L4d)의 중심점들(Pc,Pd) 각각을 지나는 중심축(Ax4)을 중심으로 서로 축대칭되는 위치에 위치된다. 제1 외부 접속 도체(5A) 및 제2 외부 접속 도체(6B)는 적층체(L4)의 중심축(Ax4)을 중심으로 서로 축대칭되는 위치에 위치된다. 제1 외부 접속 도체(5B) 및 제2 외부 접속 도체(6A)는 적층체(L4)의 중심축(Ax4)을 중심으로 서로 축대칭되는 위치에 위치된다.
제1 단자 도체(3A) 및 제2 단자 도체(4A)는 적층체(L4)의 제1 측면(L4a) 및 제2 측면(L4b)이 서로 대향하는 방향을 따라 서로 대향한다. 제1 외부 접속 도체(5A) 및 제2 외부 접속 도체(6A)는 적층체(L4)의 제1 측면(L4a) 및 제2 측면(L4b)의 대향 방향으로 서로 대향한다. 제1 외부 접속 도체(5B) 및 제2 외부 접속 도체(6B)는 적층체(L4)의 제1 측면(L4a) 및 제2 측면(L4b)의 대향 방향으로 서로 대향한다.
도16에 도시된 바와 같이, 적층체(L4)는 복수(이 실시예에서는 11개)의 유전체층들(220~230) 및 복수(이 실시예에서는 각 4개)의 제1 및 제2 내부 전극들(240~243,250~253)을 교대로 적층함으로써 구성된다. 실제 적층 캐패시터(C4)에서, 이것들은 유전체층들(220~230)간의 경계들이 인지되지 않을 정도로 집적된다.
또한, 복수(이 실시예에서는 2개)의 내부 접속 도체층들(260,261)이 적층체(L4) 내에서 적층된다. 적층체(L4) 내에서, 복수의 제1 내부 전극들(240~243) 및 복수의 제2 내부 전극들(250~253)이 내부 접속 도체층들(260,261) 사이에서 배치된다.
제1 내부 전극들(240~243) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제1 내부 전극들(240~243)은 적층체(L4) 내에서의 유전체층들(220~230)의 적층 방향(이하, 간단히 "적층 방향"이라 한다)에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다.
리드 도체들(245A,245B) 각각은 제1 내부 전극(240)과 일체로 형성되어, 그로부터 신장하여 적층체(L4)의 제1 측면(L4a)에 미친다. 리드 도체들(246A,246B) 각각은 제1 내부 전극(241)과 일체로 형성되어, 그로부터 신장하여 적층체(L4)의 제1 측면(L4a)에 미친다. 리드 도체(247A,247B) 각각은 제1 내부 전극(242)과 일체로 형성되어, 그로부터 신장하여 적층체(L4)의 제1 측면(L4a)에 미친다. 리드 도체들(248A,248B) 각각은 제1 내부 전극(243)과 일체로 형성되어, 그로부터 신장하여 적층체(L4)의 제1 측면(L4a)에 미친다.
제1 내부 전극(240)은 리드 도체들(245A,245B)을 통해 제1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제1 내부 전극(241)은 리드 도체들(246A,246B)을 통해 제1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제1 내부 전극(242)은 리드 도체들(247A,247B)을 통해 제1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제1 내부 전극(243)은 리드 도체들(248A,248B)을 통해 제1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 결론적으로, 복수의 제1 내부 전극들(240~243)이 제1 외부 접속 도체들(5A,5B)을 통해 서로 전기적으로 접속된다.
제2 내부 전극들(250~253) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제2 내부 전극들(250~253)은 적층체(L4) 내의 적층 방향에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다.
리드 도체들(255A,255B) 각각은 제2 내부 전극(250)과 일체로 형성되어, 그로부터 신장하여 적층체(L4)의 제2 측면(L4b)에 미친다. 리드 도체들(256A,256B) 각각은 제2 내부 전극(251)과 일체로 형성되어, 그로부터 신장하여 적층체(L4)의 제2 측면(L4b)에 미친다. 리드 도체들(257A,257B) 각각은 제2 내부 전극(252)과 일체로 형성되어, 그로부터 신장하여 적층체(L4)의 제2 측면(L4b)에 미친다. 리드 도체들(258A,258B) 각각은 제2 내부 전극(253)과 일체로 형성되어, 그로부터 신장하여 적층체(L4)의 제2 측면(L4b)에 미친다.
제2 내부 전극(250)은 리드 도체들(255A,255B)을 통해 제2 외부 접속 도체들(6A,6B)에 전기적으로 접속된다. 제2 내부 전극(251)은 리드 도체들(256A,256B)을 통해 제2 외부 접속 도체들(6A,6B)에 전기적으로 접속된다. 제2 내부 전극(252)은 리드 도체들(257A,257B)을 통해 제2 외부 접속 도체들(6A,6B)에 전기적으로 접속된다. 제2 내부 전극(253)은 리드 도체들(258A,258B)을 통해 제2 외부 접속 도체들(6A,6B)에 전기적으로 접속된다. 결론적으로, 복수의 제2 내부 전극들(250~253)이 제2 외부 접속 도체들(6A,6B)을 통해 서로 전기적으로 접속된다.
내부 접속 도체층(260)은 유전체층들(220,221) 사이에 유지되도록 위치된다. 내부 접속 도체층(261)은 유전체층들(229,230) 사이에 유지되도록 위치된다. 내부 접속 도체층들(260,261)은 그들의 대응하는 제1 내부 접속 도체들(270,271) 및 제2 내부 접속 도체들(280,281)을 포함하며, 이들은 서로 전기적으로 절연된다.
제1 내부 접속 도체들(270,271)은 장방형 형태를 갖는 그것들의 대응하는 제1 도체 부분들(270A,271A), 및 제1 도체 부분들(270A,271A)로부터 신장하여 적층체(L4)의 제1 측면(L4a)으로 인출되는 제2 내지 제4 도체 부분들(270B~270D,271B~271D)을 포함한다. 제1 도체 부분들(270A,271A)은 그것의 길이방향 축이 적층체(L4)의 제1 및 제2 측면들(L4a,L4b)에 평행하도록 배치된다.
제2 도체 부분들(270B,271B) 각각은 제1 단자 도체(3A)에 전기적으로 접속된다; 제3 도체 부분들(270C,271C) 각각은 제1 외부 접속 도체(5A)에 전기적으로 접속된다; 제4 도체 부분들(270D,271D) 각각은 제1 외부 접속 도체(5B)에 전기적으로 접속된다. 따라서, 제1 내부 접속 도체들(270,271) 각각은 제1 단자 도체(3A) 및 제1 외부 접속 도체들(5A,5B)에 전기적으로 접속된다.
제2 내부 접속 도체들(280,281)은 장방형 형태를 갖는 그것들의 대응하는 제1 도체 부분들(280A,281A) 및 제1 도체 부분들(280A,281A)로부터 신장하여 적층체(L4)의 제2 측면(L4b)으로 인출되는 제2 내지 제4 도체 부분들(280B~280D,281B~281D)을 포함한다. 제1 도체 부분들(280A,281A)은 그것의 길이방향 축이 적층체(L4)의 제1 및 제2 측면들(L4a,L4b)에 평행하도록 배치된다.
제2 도체 부분들(280B,281B) 각각은 제2 단자 도체(4A)에 전기적으로 접속된다; 제3 도체 부분들(280C,281C) 각각은 제2 외부 접속 도체(6A)에 전기적으로 접속된다; 제4 도체 부분들(280D,281D) 각각은 제2 외부 접속 도체(6B)에 전기적으로 접속된다. 따라서, 제2 내부 접속 도체들(280,281) 각각은 제2 단자 도체(3A) 및 제2 외부 접속 도체들(6A,6B)에 전기적으로 접속된다.
내부 접속 도체층(260)의 제2 내부 접속 도체(280)의 제1 도체 부분(280A)은 유전체층(221)을 사이에 두고 제1 내부 전극(240)에 대향하는 영역이다. 내부 접속 도체층(261)의 제1 내부 접속 도체(271)의 제1 도체 부분(271A)은 유전체층(229)을 사이에 두고 제2 내부 전극(253)에 대향하는 영역이다.
내부 접속 도체층들(260,261)은, 적층체(L4)가 유전체층을 사이에 두고 서로 이웃하는 제1 및 제2 내부 전극들의 적어도 하나의 세트(이 실시예에서 4 세트)를 포함하도록, 적층체(L4) 내에 적층된다.
적층 캐패시터(C4)에서, 제1 단자 도체(3A)는 제1 내부 전극들(310~313)에 직접 접속되지 않고, 제1 외부 접속 도체들(5A,5B) 및 제1 내부 접속 도체(330)을 통해 전기적으로 접속된다. 또한, 적층체(C4)에서, 제2 단자 도체(4A)는 제2 내부 전극들(320~323)에 직접 접속되지 않고, 제2 외부 접속 도체들(6A,6B) 및 제2 내부 접속 도체(340)를 통해 전기적으로 접속된다. 결과적으로, 적층 캐패시터(C4)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 캐패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제1 및 제2 단자 도체들(3A,4A)에 직접 접속되는 내부 접속 도체층들(260,261)의 수를 조정함으로써, 이 실시예는 적층 캐패시터(C4)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 내부 접속 도체층들에 의해 제어되기 때문에, 적층 캐패시터(C4)는 그 용량을 희망하는 값(예컨대, 더 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 캐패시터(C4)의 외부 도체들인 제1 및 제2 단자 도체들(3A,4A) 및 제1 및 제2 외부 접속 도체들(5A,5B,6A,6B) 각각은 서로 대향하는 적층체(L4)의 제1 및 제2 측면(L4a,L4b) 상에 형성된다. 따라서, 외부 도체들이 적층체(L4)의 3개 이상의 측면(예컨대, 4개의 측면) 상에 형성되는 경우와 비교하여, 적층 캐패시터(C4)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 적층 캐패시터(C4)는 용이하게 제조될 수 있다.
내부 접속 도체층(260)의 제2 내부 접속 도체(280)는 유전체층(221)을 사이에 두고 제1 내부 전극(240)에 대향하는 영역인 제1 도체 부분(280A)을 갖는다. 내부 접속 도체층(261)의 제1 내부 접속 도체(271)는 유전체층(229)을 사이에 두고 제2 내부 전극(253)에 대향하는 영역인 제1 도체 부분(271A)을 갖는다. 따라서, 내부 접속 도체층들(260,261)은 또한 적층 캐패시터(C4)의 용량 성분을 형성하는데 기여할 수 있다. 결과적으로 적층 캐패시터(C4)는 그것의 용량을 더욱 증가시킬 수 있다.
복수의 제1 및 제2 내부 전극들(240~243,250~253)이 내부 접속 도체층들(260,261) 사이에 배치되기 때문에, 적층 캐패시터(C4)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 캐패시터(C4) 내의 적층체(L4)의 제1 측면(L4a) 상에서, 제1 단자 도체(3A)가 제1 외부 접속 도체들(5A,5B)에 인접하게 형성된다. 따라서, 적층 캐패시터(C4)를 통과하여 흐르는 전류에 의해 형성되는 자기장에서 상당한 상쇄 효과가 얻어진다. 결과적으로, 적층 캐패시터(C4)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 캐패시터(C4) 내의 적층체(L4)의 제2 측면(L4b) 상에, 제2 단자 도체(4A)가 제2 외부 접속 도체(6A,6B)에 인접하게 형성된다. 따라서, 적층 캐패시터(C4)를 통과하여 흐르는 전류에 의해 형성되는 자기장에서 상당한 상쇄 효과가 얻어진다. 결과적으로, 적층 캐패시터(C4)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 캐패시터(C4)에서, 적층체(L4)의 중심축(Ax4)을 중심으로, 제1 단자 도체(3A)와 제2 단자 도체(4A)가 서로 축대칭되는 위치들에 형성되고, 제1 외부 접속 도체들(5A,5B)이 제2 외부 접속 도체들(6B,6A)에 각각 축대칭되는 위치에 형성된다. 또한, 적층 캐패시터(C4)의 적층체(L4)의 제1 측면(L4a) 및 제2 측면(L4b)의 대향 방향으로, 제1 단자 도체(3A) 및 제2 단자 도체(4A)는 서로 대향하고, 제1 외부 접속 도체들(5A,5B)이 제2 외부 접속 도체들(6A,6B)에 각각 대향한다. 따라서 적층 캐패시터(C4)가 용이하게 탑재될 수 있다.
제12 실시예
도17을 참조하여, 제12 실시예에 따른 적층 캐패시터의 구성을 설명한다. 제12 실시예에 따른 적층 캐패시터는 적층 방향에서의 내부 접속 도체층들(260,261)의 위치들에 있어서, 제11 실시예에 따른 적층 캐패시터(C4)와 다르다. 도17은 제12 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도이다.
제11 실시예에 따른 적층 캐패시터(C4)와 같이, 제12 실시예에 따른 적층 캐패시터는 비록 도시되지는 않았지만 적층체, 적층체 상에 형성된 제1 단자 도체(3A), 유사하게 적층체 상에 형성되는 제2 단자 도체(4A), 유사하게 적층체 상에 형성되는 제1 외부 접속 도체들(5A,5B) 및 유사하게 적층체 상에 형성되는 제2 외부 접속 도체들(6A,6B)을 포함한다.
제12 실시예에 따른 적층 캐패시터에서, 두 개의 내부 접속 도체층들(260,261)은 도17에 도시된 바와 같이 제1 및 제2 내부 전극들(240,241,250,251)의 각 2층 및 제1 및 제2 내부 전극들(242,243,252,253) 각 2층 사이에 적층된다. 더욱 상세하게는, 내부 접속 도체층(260)이 유전체층들(224,225) 사이에 유지되도록 위치된다. 내부 접속 도체층(261)은 유전체층들(225,226) 사이에 유지되도록 위치된다.
내부 접속 도체층들(260,261)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제1 및 제2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4개의 세트)를 포함하도록 적층체에 적층된다.
제12 실시예에 따른 적층 캐패시터에서, 제1 단자 도체(3A)는 제1 내부 전극들(240~243)에 직접 접속되지 않으며, 제1 외부 접속 도체들(5A,5B) 및 내부 접속 도체층들(260,261)의 제1 내부 접속 도체들(270,271)을 통해 전기적으로 접속된다. 또한, 제12 실시예에 따른 적층 캐패시터에서, 제2 단자 도체(4A)는 제2 내부 전극들(250~253)에 직접 접속되지 않으며, 제2 외부 접속 도체들(6A,6B) 및 내부 접속 도체층들(260,261)의 제2 내부 접속 도체들(280,281)을 통해 전기적으로 접속된다. 결과적으로, 제12 실시예에 따른 적층 캐패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 캐패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제1 단자 도체(3A)를 고려할 때, 제12 실시예에 따른 적층 캐패시터는 제1 외부 접속 도체들(5A,5B)의 저항 성분이 제1 단자 도체(3A)에 접속되는 방법에 있어서, 제11 실시예에 따른 적층 캐패시터(C4)와 다르다. 제11 실시예에 따른 적층 캐패시터(C4)에서, 제1 외부 접속 도체들(5A,5B)의 각각의 저항 성분이 내부 접속 도체층들(260,261)에 직렬로 접속된다. 반면, 제12 실시예에 따른 적층 캐패시터에서, 제1 외부 도체들(5A,5B)의 저항 성분이 경계로서의 내부 접속 도체층들(260,261)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제1 단자 도체(3A)에 병렬로 접속된다.
제2 단자 도체(4A)를 고려할 때, 제12 실시예에 따른 적층 캐패시터는 제2 외부 접속 도체들(6A,6B)의 저항 성분이 제2 단자 도체(4A)에 접속되는 방법에 있어서, 제11 실시예에 따른 적층 캐패시터(C4)와 다르다. 제11 실시예에 따른 적층 캐패시터(C4)에서, 제2 외부 접속 도체들(6A,6B)의 각각의 저항 성분이 내부 접속 도체층들(260,261)에 직렬로 접속된다. 반면, 제12 실시예에 따른 적층 캐패시터에서, 제2 외부 도체들(6A,6B)의 각각의 저항 성분이 경계로서의 내부 접속 도체층들(260,261)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제2 단자 도체(4A)에 병렬로 접속된다.
따라서, 제1 및 제2 외부 접속 도체들(5A,5B,6A,6B)의 저항 성분들에서의 차이로 인해, 제12 실시예에 따른 적층 캐패시터는 제11 실시예에 따른 적층 캐패시터(C4)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제1 및 제2 단자 도체들(3A,4A)에 직접 접속된 내부 접속 도체층들(260,261)의 위치를 적층 방향으로 조정함으로써, 이 실시예는 적층 캐패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 등가 직렬 저항을 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 내부 접속 도체층들에 의해 제어되기 때문에, 제12 실시예에 따른 적층 캐패시터는 그 용량을 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제12 실시예에 따른 적층 캐패시터 내의 모든 외부 도체들(제1 및 제2 단자 도체들(3A,4A)과 제1 및 제2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 제1 및 제2 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여,외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있어서, 제12 실시예에 따른 적층 캐패시터는 용이하게 제조될 수 있다.
내부 접속 도체층(260)의 제1 내부 접속 도체(270)의 제1 도체 부분(270A)은 유전체층(224)을 사이에 두고 제2 내부 전극(251)에 대향한다. 내부 접속 도체층(261)의 제2 내부 접속 도체(281)의 제1 도체 부분(281A)은 유전체층(226)을 사이에 두고 제1 내부 전극(242)에 대향한다. 따라서, 제12 실시예에 따른 적층 캐패시터에서, 내부 접속 도체층들(260,261)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 캐패시터의 용량을 더욱 증가시킬 수 있다.
제1 단자 도체(3A)는 적층 캐패시터(C4)에서와 같이 제12 실시예에 따라 적층 캐패시터의 적층체의 제1 측면 상에 제1 외부 접속 도체들(5A,5B)의 양쪽에 인접하도록 형성된다. 따라서, 제12 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제2 단자 도체(4A)는 적층 캐패시터(C4)에서와 같이 제12 실시예에 따라 적층 캐패시터의 적층체의 제2 측면 상에 제2 외부 접속 도체들(6A,6B)의 양쪽에 인접하도록 형성된다. 따라서, 제12 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제12 실시예에 따른 적층 캐패시터에서, 적층체의 중심축을 중심으로, 제1 단자 도체(3A)와 제2 단자 도체(4A)가 서로 축대칭되는 위치에 형성되고, 제1 외부 접속 도체들(5A,5B)가 제2 외부 접속 도체들(6A,6B)에 각각 축대칭되는 위치에 형성된다. 또한, 제12 실시예에 따른 적층 캐패시터의 적층체의 제1 및 제2 측면들의 대향하는 방향으로, 제1 단자 도체(3A)와 제2 단자 도체(4A)가 서로 대향하고, 제1 외부 접속 도체들(5A,5B)가 제2 외부 접속 도체(6A,6B)에 각각 대향한다. 따라서, 제12 실시예에 따른 적층 캐패시터는 용이하게 탑재될 수 있다.
제13 실시예
도18을 참조하여, 제13 실시예에 따른 적층 캐패시터의 구성을 설명한다. 제13 실시예에 따른 적층 캐패시터는 내부 접속 도체층들의 수에 있어서, 제11 실시예에 따른 적층 캐패시터(C4)와 다르다. 도18은 제13 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도이다.
제11 실시예에 따른 적층 캐패시터(C4)와 같이, 제13 실시예에 따른 적층 캐패시터는 비록 도시되지는 않았지만 적층체, 적층체 상에 형성된 제1 단자 도체(3A), 적층체 상에 유사하게 형성된 제2 단자 도체(4A), 적층체 상에 유사하게 형성된 제1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제2 외부 접속 도체들(6A,6B)을 포함한다.
제13 실시예에 따른 적층 캐패시터는 복수(이 실시예에서는 13개)의 유전체층들(220~232) 및 복수(이 실시예에서는 각각 4개)의 제1 및 제2 내부 전극들(240~243,250~253)을 도18에 도시된 바와 같이 교대로 적층하여 구성된다.
제13 실시예에 따른 적층 캐패시터의 적층체에서, 복수(이 실시예에서 4개)의 내부 접속 도체층들(260,261,262,263)이 적층된다. 제13 실시예에 따른 적층 캐패시터의 적층체에서, 제1 내부 전극들(240~243)의 4개 층들 및 제2 내부 전극들(250~253)의 4개 층들이, 두 개의 내부 접속 도체층들(260,261)과 두 개의 내부 접속 도체층들(262,263) 사이에 배치된다.
내부 접속 도체층(260)은 유전체층들(220,221) 사이에 유지되도록 위치된다. 내부 접속 도체층(261)은 유전체층들(221,222) 사이에 유지되도록 위치된다. 내부 접속 도체층(262)은 유전체층들(230,231) 사이에 유지되도록 위치된다. 내부 접속 도체층(263)은 유전체층들(231,232) 사이에 유지되도록 위치된다. 내부 접속 도체층들(260~263)은 그들의 대응하는 제1 내부 접속 도체들(270~273) 및 제2 내부 접속 도체들(280~283)을 포함하며, 이들은 서로 전기적으로 절연된다.
내부 접속 도체층들(260,261,262,263)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제1 및 제2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4 세트)를 포함하도록, 적층체에 적층된다.
제13 실시예에 따른 적층 캐패시터에서, 제1 단자 도체(3A)는 제1 내부 전극들(240~243)에 직접 접속되지 않으며, 제1 외부 접속 도체들(5A,5B) 및 내부 접속 도체층들(260~263)의 제1 내부 접속 도체들(270~273)을 통해 전기적으로 접속된다. 또한, 제13 실시예에 따른 적층 캐패시터에서, 제2 단자 도체(4A)는 제2 내부 전극들(250~253)에 직접 접속되지 않으며, 제2 외부 접속 도체들(6A,6B) 및 내부 접속 도체층들(260~263)의 제2 내부 접속 도체들(280~283)을 통해 전기적으로 접속된다. 결과적으로, 제13 실시예에 따른 적층 캐패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 캐패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
적층 캐패시터(C4)와 비교해 볼 때, 제13 실시예에 따른 적층 캐패시터는 더 많은 내부 접속 도체층들(260~263)을 가지며, 내부 접속 도체층들(260~263)의 제1 내부 접속 도체들(270~273)은 그들의 대응하는 제1 단자 도체(3A)에 병렬로 접속된다. 또한, 내부 접속 도체층들(260~263)의 제2 내부 접속 도체들(280~283)은 그들의 대응하는 제2 단자 도체(4A)에 병렬로 접속된다. 따라서, 제13 실시예에 따른 적층 캐패시터는 적층 캐패시터(C4) 보다 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제1 및 제2 단자 도체들(3A,4A)에 직접 접속된 내부 접속 도체층들(260~263)의 수를 조정함으로써, 이 실시예는 적층 캐패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 등가 직렬 저항을 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 내부 접속 도체층들에 의해 제어되기 때문에, 제13 실시예에 따른 적층 캐패시터는 그 용량을 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제13 실시예에 따른 적층 캐패시터 내의 모든 외부 도체들(제1 및 제2 단자 도체들(3A,4A)과 제1 및 제2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 제1 및 제2 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여,외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있어서, 제13 실시예에 따른 적층 캐패시터는 용이하게 제조될 수 있다.
내부 접속 도체층(261)의 제2 내부 접속 도체(281)의 제1 도체 부분(281A)은 유전체층(222)을 사이에 두고 제1 내부 전극(240)에 대향한다. 내부 접속 도체층(262)의 제1 내부 접속 도체(272)의 제1 도체 부분(272A)은 유전체층(230)을 사이에 두고 제2 내부 전극(253)에 대향한다. 따라서, 제13 실시예에 따른 적층 캐패시터에서, 내부 접속 도체층들(261,262)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 캐패시터의 용량을 더욱 증가시킬 수 있다.
복수의 제1 및 제2 내부 전극들(240~243,250~253)이 두 개의 내부 접속 도체층들(260,261) 및 두 개의 내부 접속 도체층들(262,263) 사이에 배치되기 때문에, 제13 실시예에 따른 적층 캐패시터의 적층체는 등가 직렬 저항을 유리한 값으로 설정할 수 있다.
제1 단자 도체(3A)는 적층 캐패시터(C4)에서와 같이 제13 실시예에 따라 적층 캐패시터의 적층체의 제1 측면 상에 제1 외부 접속 도체들(5A,5B)의 양쪽에 인접하도록 형성된다. 따라서, 제13 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제2 단자 도체(4A)는 적층 캐패시터(C4)에서와 같이 제13 실시예에 따라 적층 캐패시터의 적층체의 제2 측면 상에 제2 외부 접속 도체(6A,6B)의 양쪽에 인접하도록 형성된다. 따라서, 제13 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제13 실시예에 따른 적층 캐패시터에서, 적층체의 중심축을 중심으로, 제1 단자 도체(3A)와 제2 단자 도체(4A)가 서로 축대칭되는 위치에 형성되고, 제1 외부 접속 도체들(5A,5B)이 제2 외부 접속 도체들(6B,6A)에 각각 축대칭되는 위치에 형성된다. 또한, 제13 실시예에 따른 적층 캐패시터의 적층체의 제1 및 제2 측면들의 대향하는 방향으로, 제1 단자 도체(3A)와 제2 단자 도체(4A)가 서로 대향하고, 제1 외부 접속 도체들(5A,5B)가 제2 외부 접속 도체들(6A,6B)에 대향한다. 따라서, 제13 실시예에 따른 적층 캐패시터는 용이하게 탑재될 수 있다.
제14 실시예
도19 및 도20을 참조하여, 제14 실시예에 따른 적층 캐패시터(C5)의 구성을 설명한다. 제14 실시예에 따른 적층 캐패시터는 적층체의 제1 및 제2 측면에 형성되는 외부 도체들의 배치에 있어서, 제1 실시예에 따른 적층 캐패시터(C1)와 다르다. 도19는 제14 실시예에 따른 적층 캐패시터의 투시도이다. 도20은 제14 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도이다.
도19에 도시된 바와 같이, 제14 실시예에 따른 적층 캐패시터(C5)는 적층체(L5), 적층체 상에 형성된 제1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제2 외부 접속 도체들(6A,6B)을 포함한다.
제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B) 각각은 적층체(L5)의 적층 방향에 평행한 측면들 중에서 제1 측면(L5a) 상에 위치되며, 제1 측면(L5a)은 적층체(L5)의 적층 방향에 수직한 측면들(L5c,L5d)의 길이방향 축을 따라 신장하는 측면이다. 제1 단자 도체(3A), 제1 외부 접속 도체(5A), 제1 단자 도체(3B), 제1 외부 접속 도체(5B)가 도19 좌측에서 우측 방향으로 연속적으로 배치되도록 제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B)이 형성된다.
따라서, 제1 단자 도체(3A) 및 제1 외부 접속 도체(5A)가 제1 측면(L5a) 상에, 즉 적층체(L5)의 동일한 측면 상에 서로 이웃하여 형성된다. 제1 단자 도체(3B) 및 제1 외부 접속 도체(5B)가 제1 측면(L5a) 상에, 즉 적층체(L5)의 동일한 측면 상에 서로 이웃하여 형성된다.
제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체들(6A,6B) 각각은 적층체(L5)의 적층 방향에 평행한 측면들 중에서 제2 측면(L5b) 상에 위치되며, 제2 측면(L5b)은 적층체(L5)의 적층 방향에 수직한 측면들(L5c,L5d)의 길이방향 축을 따라 신장하는 측면이다. 제2 단자 도체(4A), 제2 외부 접속 도체(6A), 제2 단자 도체(4B), 제2 외부 접속 도체(6B)가 도19 좌측에서 우측 방향으로 연속적으로 배치되도록 제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체들(6A,6B)이 형성된다.
따라서, 제2 단자 도체(4A) 및 제2 외부 접속 도체(6A)가 제2 측면(L5b) 상에, 즉 적층체의 동일한 측면 상에 서로 이웃하여 형성된다. 제2 단자 도체(4B) 및 제2 외부 접속 도체(6B)가 제2 측면(L5b) 상에, 즉 적층체의 동일한 측면 상에 서로 이웃하여 형성된다.
제1 단자 도체(3A) 및 제2 단자 도체(4A)는 적층체(L5)의 제1 측면(L5a) 및 제2 측면(L5b)이 서로 대향하는 방향을 따라 서로 대향한다. 제1 단자 도체(3B) 및 제2 단자 도체(4B)는 적층체(L5)의 제1 측면(L5a) 및 제2 측면(L5b)의 대향 방향으로 서로 대향한다. 제1 외부 접속 도체(5A) 및 제2 외부 접속 도체(6A)는 적층체(L5)의 제1 측면(L5a) 및 제2 측면(L5b)의 대향 방향으로 서로 대향한다. 제1 외부 접속 도체(5B) 및 제2 외부 접속 도체(6B)는 적층체(L5)의 제1 측면(L5a) 및 제2 측면(L5b)의 대향 방향으로 서로 대향한다.
도20에 도시된 바와 같이, 적층체(L5)는 복수(이 실시예에서는 11개)의 유전체층들(290~300) 및 복수(이 실시예에서는 4개)의 제1 및 제2 내부 전극들(310~313, 320~323)을 교대로 적층함으로써 구성된다. 실제 적층 캐패시터(C5)에서, 이것들은 유전체층들(290~300)간의 경계들이 인지되지 않을 정도로 집적된다.
복수(이 실시예에서는 2개)의 내부 접속 도체층들(330,331)이 적층체(L5) 내에서 적층된다. 적층체(L5) 내에서, 복수의 제1 내부 전극들(310~313) 및 복수의 제2 내부 전극들(320~323)이 내부 접속 도체층들(330,331) 사이에서 배치된다.
제1 내부 전극들(310~313) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제1 내부 전극들(310~313)은 적층체(L5) 내에서의 유전체층들(290~300)의 적층 방향(이하, 간단히 "적층 방향"이라 한다)에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다.
리드 도체들(315A,315B) 각각이 제1 내부 전극(310)과 일체로 형성되어, 그로부터 신장하여 적층체(L5)의 제1 측면(L5a)에 미친다. 리드 도체들(316A,316B) 각각이 제1 내부 전극(311)과 일체로 형성되어, 그로부터 신장하여 적층체(L5)의 제1 측면(L5a)에 미친다. 리드 도체들(317A,317B) 각각이 제1 내부 전극(312)과 일체로 형성되어, 그로부터 신장하여 적층체(L5)의 제1 측면(L5a)에 미친다. 리드 도체들(318A,318B) 각각이 제1 내부 전극(313)과 일체로 형성되어, 그로부터 신장하여 적층체(L5)의 제1 측면(L5a)에 미친다.
제1 내부 전극(310)은 리드 도체들(315A,315B)을 통해 제1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제1 내부 전극(311)은 리드 도체들(316A,316B)을 통해 제1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제1 내부 전극(312)은 리드 도체들(317A,317B)을 통해 제1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 제1 내부 전극(313)은 리드 도체들(318A,318B)을 통해 제1 외부 접속 도체들(5A,5B)에 각각 전기적으로 접속된다. 결론적으로, 복수의 제1 내부 전극들(310~313)이 제1 외부 접속 도체들(5A,5B)을 통해 서로 전기적으로 접속된다.
제2 내부 전극들(320~323) 각각은 실질적으로 직사각 형태를 갖는다. 복수의 제2 내부 전극들(320~323)은 적층체(L5) 내의 적층 방향에 평행한 측면으로부터 미리 결정된 거리만큼 떨어진 각각의 위치들에서 형성된다.
리드 도체들(325A,325B) 각각이 제2 내부 전극(320)과 일체로 형성되어, 그로부터 신장하여 적층체(L5)의 제2 측면(L5b)에 미친다. 리드 도체들(326A,326B) 각각이 제2 내부 전극(321)과 일체로 형성되어, 그로부터 신장하여 적층체(L5)의 제2 측면(L5b)에 미친다. 리드 도체들(327A,327B) 각각이 제2 내부 전극(322)과 일체로 형성되어, 그로부터 신장하여 적층체(L5)의 제2 측면(L5b)에 미친다. 리드 도체들(328A,328B) 각각이 제2 내부 전극(323)과 일체로 형성되어, 그로부터 신장하여 적층체(L5)의 제2 측면(L5b)에 미친다.
제2 내부 전극(320)은 리드 도체들(325A,325B)을 통해 제2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제2 내부 전극(321)은 리드 도체들(326A,326B)을 통해 제2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제2 내부 전극(322)은 리드 도체들(327A,327B)을 통해 제2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 제2 내부 전극(323)은 리드 도체들(328A,328B)을 통해 제2 외부 접속 도체들(6A,6B)에 각각 전기적으로 접속된다. 결론적으로, 복수의 제2 내부 전극들(320~323)이 제2 외부 접속 도체들(6A,6B)을 통해 서로 전기적으로 접속된다.
내부 접속 도체층(330)은 유전체층들(290,291) 사이에 유지되도록 위치된다. 내부 접속 도체층(331)은 유전체층들(299,300) 사이에 유지되도록 위치된다. 내부 접속 도체층들(330,331)은 그들의 대응하는 제1 내부 접속 도체들(340,341) 및 제2 내부 접속 도체들(350,351)을 포함하며, 이들은 서로 전기적으로 절연된다.
제1 내부 접속 도체들(340,341)은 각각 장방형 형태를 갖는 그것들의 대응하는 제1 도체 부분들(340A,341A) 및 제1 도체 부분들(340A,341A)로부터 신장하여 적층체(L5)의 제1 측면(L5a)으로 인출되는 제2 내지 제5 도체 부분들(340B~340E,341B~341E)을 포함한다. 제1 도체 부분들(340A,341A)은 그것의 길이방향 축이 적층체(L5)의 제1 및 제2 측면들(L5a,L5b)에 평행하도록 배치된다.
제2 도체 부분들(340B,341B) 각각은 제1 단자 도체(3A)에 전기적으로 접속된다; 제3 도체 부분들(340C,341C) 각각은 제1 단자 도체(3B)에 전기적으로 접속된다; 제4 도체 부분들(340D,341D) 각각은 제1 외부 접속 도체(5A)에 전기적으로 접속된다; 제5 도체 부분들(340E,341E) 각각은 제1 외부 접속 도체(5B)에 전기적으로 접속된다. 결론적으로, 제1 내부 접속 도체들(340,341) 각각은 제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B)에 전기적으로 접속된다.
제2 내부 접속 도체들(350,351)은 각각 장방형 형태를 갖는 그것들의 대응하는 제1 도체 부분들(350A,351A) 및 제1 도체 부분들(350A,351A)로부터 신장하여 적층체(L5)의 제2 측면(L5b)으로 인출되는 제2 내지 제5 도체 부분들(350B~350E,351B~351E)을 포함한다. 제1 도체 부분들(350A,351A)은 그것의 길이방향 축이 적층체(L5)의 제1 및 제2 측면들(L5a,L5b)에 평행하도록 배치된다.
제2 도체 부분들(350B,351B) 각각은 제2 단자 도체(4A)에 전기적으로 접속된다; 제3 도체 부분들(350C,351C) 각각은 제2 단자 도체(4B)에 전기적으로 접속된다; 제4 도체 부분들(350D,351D) 각각은 제2 외부 접속 도체(6A)에 전기적으로 접속된다; 제5 도체 부분들(350E,351E) 각각은 제2 외부 접속 도체(6B)에 전기적으로 접속된다. 결과적으로, 제2 내부 접속 도체들(350,351) 각각은 제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체들(6A,6B)에 전기적으로 접속된다.
내부 접속 도체층(330)의 제2 내부 접속 도체(350)의 제1 도체 부분(350A)은 유전체층(291)을 사이에 두고 제1 내부 전극(310)에 대향하는 영역이다. 내부 접속 도체층(331)의 제1 내부 접속 도체(341)의 제1 도체 부분(341A)은 유전체층(299)을 사이에 두고 제2 내부 전극(323)에 대향하는 영역이다.
내부 접속 도체층들(330,331)은, 적층체(L5)가 유전체층을 사이에 두고 서로 이웃하는 제1 및 제2 내부 전극들의 적어도 하나의 세트(이 실시예에서 4 세트)를 포함하도록, 적층체(L5) 내에 적층된다.
적층 캐패시터(C5)에서, 제1 단자 도체들(3A,3B)은 제1 내부 전극들(310~313)에 직접 접속되지 않고, 제1 외부 접속 도체들(5A,5B) 및 내부 접속 도체층들(330,331)의 제1 내부 접속 도체들(340,341)을 통해 전기적으로 접속된다. 또한, 적층 캐패시터(C5)에서, 제2 단자 도체들(4A,4B)은 제2 내부 전극들(320~323)에 직접 접속되지 않고, 제2 외부 접속 도체들(6A,6B) 및 내부 접속 도체층들(330,331)의 제2 내부 접속 도체들(350,351)을 통해 전기적으로 접속된다. 결과적으로, 적층 캐패시터(C5)는 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 캐패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
제1 단자 도체들(3A,3B) 및 제2 단자 도체들(4A,4B)에 직접 접속되는 내부 접속 도체층들(330,331)의 수를 조정함으로써, 이 실시예는 적층 캐패시터(C5)의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 등가 직렬 저항을 높은 정확도로 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 내부 접속 도체층들에 의해 제어되기 때문에, 적층 캐패시터(C5)는 그 용량을 희망하는 값(예컨대, 더 큰 값)으로 설정하면서, 등가 직렬 저항을 조정할 수 있다.
적층 캐패시터(C5)의 외부 도체들인, 제1 및 제2 단자 도체들(3A,3B,4A,4B) 및 제1 및 제2 외부 접속 도체들(5A,5B,6A,6B) 모두는 서로 대향하는 적층체(L5)의 제1 및 제2 측면(L5a,L5b) 상에 형성된다. 따라서, 외부 도체들이 적층체의 4개의 측면 상에 형성되는 경우와 비교하여, 적층 캐패시터(C5)는 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 적층 캐패시터(C5)는 용이하게 제조될 수 있다.
내부 접속 도체층(330)의 제2 내부 접속 도체(350)은 유전체층(291)을 사이에 두고 제1 내부 전극(310)에 대향하는 영역인 제1 도체 부분(350A)을 갖는다. 내부 접속 도체층(331)의 제1 내부 접속 도체(341)는 유전체층(299)을 사이에 두고 제2 내부 전극(323)에 대향하는 영역인 제1 도체 부분(341A)을 갖는다. 따라서, 내부 접속 도체층들(330,331)은 또한 적층 캐패시터(C5)의 용량 성분을 형성하는데 기여할 수 있다. 결과적으로 적층 캐패시터(C5)는 그것의 용량을 더욱 증가시킬 수 있다.
복수의 제1 및 제2 내부 전극들(310~313,320~323)이 내부 접속 도체층들(330,331) 사이에 배치되기 때문에, 적층 캐패시터(C5)는 유리한 값으로 등가 직렬 저항을 설정할 수 있다.
적층 캐패시터(C5) 내의 적층체(L5)의 제1 측면(L5a) 상에서, 제1 단자 도체들(3A,3B)이 제1 외부 접속 도체들(5A,5B)에 각각 인접하게 형성된다. 따라서, 적층 캐패시터(C5)를 통과하여 흐르는 전류에 의해 형성되는 자기장에서 상당한 상쇄 효과가 얻어진다. 결과적으로, 적층 캐패시터(C5)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 캐패시터(C5) 내의 적층체(L5)의 제2 측면(L5b) 상에, 제2 단자 도체들(4A,4B)이 제2 외부 접속 도체들(6A,6B)에 각각 인접하게 형성된다. 따라서, 적층 캐패시터(C5)를 통과하여 흐르는 전류에 의해 형성되는 자기장에서 상당한 상쇄 효과가 얻어진다. 결과적으로, 적층 캐패시터(C5)는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
적층 캐패시터(C5)에서, 제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B)은 적층체(L5)의 제1 측면(L5a) 상에 이웃하는 쌍들을 형성하면서 동일한 수로 배치된다. 또한, 적층 캐패시터(C5)에서, 제2 단자 도체들(4A,4B) 및 제4 외부 접속 도체들(6A,6B)은 적층체(L5)의 제2 측면(L5b) 상에 이웃하는 쌍들을 형성하면서 동일한 수로 배치된다. 따라서, 적층 캐패시터(C5)를 통과하여 흐르는 전류에 의해 형성되는 자기장에서 상당한 상쇄 효과가 얻어진다. 결과적으로, 적층 캐패시터(C5)는 그 등가 직렬 인덕턴스를 더욱 크게 감소시킬 수 있다.
제15 실시예
도21을 참조하여, 제15 실시예에 따른 적층 캐패시터의 구성을 설명한다. 제15 실시예에 따른 적층 캐패시터는 적층 방향에서의 내부 접속 도체층들(330,331)의 위치들에 있어서, 제14 실시예에 따른 적층 캐패시터(C5)와 다르다. 도21은 제15 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도이다.
제14 실시예에 따른 적층 캐패시터(C5)와 같이, 제15 실시예에 따른 적층 캐패시터는 비록 도시되지는 않았지만 적층체, 적층체 상에 형성된 제1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제2 외부 접속 도체들(6A,6B)을 포함한다.
제15 실시예에 따른 적층 캐패시터에서, 두 개의 내부 접속 도체층들(330,331)은 도21에 도시된 바와 같이 제1 및 제2 내부 전극들(310,311,320,321)의 각 2층 및 제1 및 제2 내부 전극들(312,313,322,323) 각 2층 사이에 적층된다. 더욱 상세하게는, 내부 접속 도체층(330)이 유전체층들(294,295) 사이에 유지되도록 위치된다. 내부 접속 도체층(331)은 유전체층들(295,296) 사이에 유지되도록 위치된다.
내부 접속 도체층들(330,331)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제1 및 제2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4개의 세트)를 포함하도록 적층체에 적층된다.
제15 실시예에 따른 적층 캐패시터에서, 제1 단자 도체들(3A,3B)은 제1 내부 전극들(310~313)에 직접 접속되지 않으며, 제1 외부 접속 도체들(5A,5B) 및 내부 접속 도체층들(330,331)의 제1 내부 접속 도체들(340,341)을 통해 전기적으로 접속된다. 또한, 제15 실시예에 따른 적층 캐패시터에서, 제2 단자 도체들(4A,4B)은 제2 내부 전극들(320~323)에 직접 접속되지 않으며, 제2 외부 접속 도체들(6A,6B) 및 내부 접속 도체층들(330,331)의 제2 내부 접속 도체들(350,351)을 통해 전기적으로 접속된다. 결과적으로, 제15 실시예에 따른 적층 캐패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 캐패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
한편, 제1 단자 도체들(3A,3B)을 고려할 때, 제15 실시예에 따른 적층 캐패시터는 제1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 제1 단자 도체들(3A,3B)에 접속되는 방법에 있어서, 제14 실시예에 따른 적층 캐패시터(C5)와 다르다. 제14 실시예에 따른 적층 캐패시터(C5)에서, 제1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 내부 접속 도체층들(330,331)에 직렬로 접속된다. 반면, 제15 실시예에 따른 적층 캐패시터에서, 제1 외부 접속 도체들(5A,5B)의 각각의 저항 성분들이 경계로서의 내부 접속 도체층들(330,331)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제1 단자 도체들(3A,3B)에 병렬로 접속된다.
제2 단자 도체들(4A,4B)을 고려할 때, 제15 실시예에 따른 적층 캐패시터는 제2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 제2 단자 도체들(4A,4B)에 접속되는 방법에 있어서, 제14 실시예에 따른 적층 캐패시터(C5)와 다르다. 제14 실시예에 따른 적층 캐패시터(C5)에서, 제2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 내부 접속 도체층들(330,331)에 직렬로 접속된다. 반면, 제15 실시예에 따른 적층 캐패시터에서, 제2 외부 접속 도체들(6A,6B)의 각각의 저항 성분들이 경계로서의 내부 접속 도체층들(330,331)에서 분리되고, 결과적인 저항 성분들이 그들의 대응하는 제2 단자 도체들(4A,4B)에 병렬로 접속된다.
따라서, 제1 및 제2 외부 접속 도체들(5A,5B,6A,6B)의 저항 성분들에서의 차이로 인해, 제15 실시예에 따른 적층 캐패시터는 제14 실시예에 따른 적층 캐패시터(C5)에 비해 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제1 및 제2 단자 도체들(3A,3B,4A,4B)에 직접 접속된 내부 접속 도체층들(330,331)의 위치를 적층 방향으로 조정함으로써, 이 실시예는 적층 캐패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 등가 직렬 저항을 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 내부 접속 도체층들에 의해 제어되기 때문에, 제15 실시예에 따른 적층 캐패시터는 그 용량을 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제15 실시예에 따른 적층 캐패시터 내의 모든 외부 도체들(제1 및 제2 단자 도체들(3A,3B,4A,4B)과 제1 및 제2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 제1 및 제2 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있다. 결과적으로, 제15 실시예에 따른 적층 캐패시터는 용이하게 제조될 수 있다.
내부 접속 도체층(330)의 제1 내부 접속 도체(340)의 제1 도체 부분(340A)은 유전체층(294)을 사이에 두고 제2 내부 전극(321)에 대향한다. 내부 접속 도체층(331)의 제2 내부 접속 도체(351)의 제1 도체 부분(351A)은 유전체층(296)을 사이에 두고 제1 내부 전극(312)에 대향한다. 따라서, 제15 실시예에 따른 적층 캐패시터에서, 내부 접속 도체층들(330,331)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 캐패시터의 용량을 더욱 증가시킬 수 있다.
제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B)은, 적층 캐패시터(C5)에서와 같이, 제15 실시예에 따른 적층 캐패시터의 적층체의 제1 측면 상에 서로 각각 인접하도록 형성된다. 따라서, 제15 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체들(6A,6B)은, 적층 캐패시터(C5)에서와 같이, 제15 실시예에 따른 적층 캐패시터의 적층체의 제2 측면 상에 서로 각각 인접하도록 형성된다. 따라서, 제15 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제15 실시예에 따른 적층 캐패시터에서, 제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B)는 적층체의 제1 측면 상에 이웃하는 쌍들을 형성하면서 동일한 수로 배치된다. 또한, 제15 실시예에 따른 적층 캐패시터에서, 제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체들(6A,6B)은 적층체의 제2 측면 상에 이웃하는 쌍들을 형성하면서 동일한 수로 배치된다. 따라서, 제15 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 더욱 많이 감소시킬 수 있다.
제16 실시예
도22를 참조하여, 제16 실시예에 따른 적층 캐패시터의 구성을 설명한다. 제16 실시예에 따른 적층 캐패시터는 내부 접속 도체층들의 수에 있어서, 제14 실시예에 따른 적층 캐패시터(C5)와 다르다. 도22는 제16 실시예에 따른 적층 캐패시터에 포함된 적층체의 분해조립 사시도이다.
제14 실시예에 따른 적층 캐패시터(C5)와 같이, 제16 실시예에 따른 적층 캐패시터는 비록 도시되지는 않았지만 적층체, 적층체 상에 형성된 제1 단자 도체들(3A,3B), 적층체 상에 유사하게 형성된 제2 단자 도체들(4A,4B), 적층체 상에 유사하게 형성된 제1 외부 접속 도체들(5A,5B) 및 적층체 상에 유사하게 형성된 제2 외부 접속 도체들(6A,6B)을 포함한다.
제16 실시예에 따른 적층 캐패시터는 복수(이 실시예에서는 13개)의 유전체층들(290~302) 및 복수(이 실시예에서는 각각 4개)의 제1 및 제2 내부 전극들(310~313,320~323)을 도22에 도시된 바와 같이 교대로 적층하여 구성된다.
제16 실시예에 따른 적층 캐패시터의 적층체에서, 복수(이 실시예에서 4개)의 내부 접속 도체층들(330,331,332,333)이 적층된다. 제16 실시예에 따른 적층 캐패시터의 적층체에서, 제1 내부 전극들(310~313)의 4개 층들 및 제2 내부 전극들(320~323)의 4개 층들이, 두 개의 내부 접속 도체층들(330,331)과 두 개의 내부 접속 도체층들(332,333) 사이에 배치된다.
내부 접속 도체층(330)은 유전체층들(290,291) 사이에 유지되도록 위치된다. 내부 접속 도체층(331)은 유전체층들(291,292) 사이에 유지되도록 위치된다. 내부 접속 도체층(332)은 유전체층들(300,301) 사이에 유지되도록 위치된다. 내부 접속 도체층(333)은 유전체층들(301,302) 사이에 유지되도록 위치된다. 내부 접속 도체층들(330~333)은 그들의 대응하는 제1 내부 접속 도체들(340~343) 및 제2 내부 접속 도체들(350~353)을 포함하며, 이들은 서로 전기적으로 절연된다.
내부 접속 도체층들(330,331,332,333)은, 적층체가 유전체층을 사이에 두고 서로 이웃하는 제1 및 제2 내부 전극들의 적어도 하나의 세트(이 실시예에서는 4 세트)를 포함하도록, 적층체에 적층된다.
제16 실시예에 따른 적층 캐패시터에서, 제1 단자 도체들(3A,3B)은 제1 내부 전극들(310~313)에 직접 접속되지 않으며, 제1 외부 접속 도체들(5A,5B) 및 내부 접속 도체층들(330~333)의 제1 내부 접속 도체들(340~343)을 통해 전기적으로 접속된다. 또한, 제16 실시예에 따른 적층 캐패시터에서, 제2 단자 도체들(4A,4B)은 제2 내부 전극들(320~323)에 직접 접속되지 않으며, 제2 외부 접속 도체들(6A,6B) 및 내부 접속 도체층들(330~333)의 제2 내부 접속 도체들(350~353)을 통해 전기적으로 접속된다. 결과적으로, 제16 실시예에 따른 적층 캐패시터는, 모든 내부 전극들이 그들의 대응하는 단자 도체들에 리드 도체들을 통해 접속되었던 종래의 적층 캐패시터에 비해 더 큰 등가 직렬 저항을 제공한다.
적층 캐패시터(C5)와 비교해 볼 때, 제16 실시예에 따른 적층 캐패시터는 더 많은 내부 접속 도체층들(330~333)을 가지며, 내부 접속 도체층들(330~333)의 제1 내부 접속 도체들(340~343)은 그들의 대응하는 제1 단자 도체들(3A,3B)에 병렬로 접속된다. 또한, 내부 접속 도체층들(330~333)의 제2 내부 접속 도체들(350~353)은 그들의 대응하는 제2 단자 도체들(4A,4B)에 병렬로 접속된다. 따라서, 제16 실시예에 따른 적층 캐패시터는 적층 캐패시터(C5) 보다 더 작은 등가 직렬 저항을 제공한다.
전술한 바와 같이, 제1 및 제2 단자 도체들(3A,3B,4A,4B)에 직접 접속된 내부 접속 도체층들(330~333)의 수를 조정함으로써, 이 실시예는 적층 캐패시터의 등가 직렬 저항을 희망하는 값으로 설정하고, 따라서 높은 정확도로 등가 직렬 저항을 용이하게 조정할 수 있다. 또한, 등가 직렬 저항은 내부 접속 도체층들에 의해 제어되기 때문에, 제16 실시예에 따른 적층 캐패시터는 그 용량을 희망하는 값(예컨대 더 큰 값)으로 설정하면서 등가 직렬 저항을 조정할 수 있다.
제16 실시예에 따른 적층 캐패시터 내의 모든 외부 도체들(제1 및 제2 단자 도체들(3A,3B,4A,4B)과 제1 및 제2 외부 접속 도체들(5A,5B,6A,6B))은 적층체의 서로 대향하는 제1 및 제2 측면들 상에 형성된다. 따라서, 외부 도체들이 적층체의 3개 이상의 측면들(예컨대 4개의 측면) 상에 형성되는 경우와 비교하여, 외부 도체들을 형성하는데 필요한 공정들을 감소시킬 수 있어서, 제16 실시예에 따른 적층 캐패시터는 용이하게 제조될 수 있다.
내부 접속 도체층(331)의 제2 내부 접속 도체(351)의 제1 도체 부분(351A)은 유전체층(292)을 사이에 두고 제1 내부 전극(310)에 대향한다. 내부 접속 도체층(332)의 제1 내부 접속 도체(342)의 제1 도체 부분(342A)은 유전체층(300)을 사이에 두고 제2 내부 전극(323)에 대향한다. 따라서, 제16 실시예에 따른 적층 캐패시터에서, 내부 접속 도체층들(331,332)은 또한 용량 성분을 형성하는데 기여할 수 있고, 따라서 적층 캐패시터의 용량을 더욱 증가시킬 수 있다.
복수의 제1 및 제2 내부 전극들(310~313,320~323)이 두 개의 내부 접속 도체층들(330,331) 및 두 개의 내부 접속 도체층들(332,333) 사이에 배치되기 때문에, 제16 실시예에 따른 적층 캐패시터의 적층체는 등가 직렬 저항을 유리한 값으로 설정할 수 있다.
제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B)은, 적층 캐패시터(C5)에서와 같이, 제16 실시예에 따른 적층 캐패시터의 적층체의 제1 측면 상에 서로 각각 인접하도록 형성된다. 따라서, 제16 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체들(6A,6B)은, 적층 캐패시터(C5)에서와 같이, 제16 실시예에 따른 적층 캐패시터의 적층체의 제2 측면 상에 서로 각각 인접하도록 형성된다. 따라서, 제16 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 감소시킬 수 있다.
제16 실시예에 따른 적층 캐패시터에서, 제1 단자 도체들(3A,3B) 및 제1 외부 접속 도체들(5A,5B)는 적층체의 제1 측면 상에 이웃하는 쌍들을 형성하면서 동일한 수로 배치된다. 또한, 제16 실시예에 따른 적층 캐패시터에서, 제2 단자 도체들(4A,4B) 및 제2 외부 접속 도체들(6A,6B)은 적층체의 제2 측면 상에 이웃하는 쌍들을 형성하면서 동일한 수로 배치된다. 따라서, 제16 실시예에 따른 적층 캐패시터는 그 등가 직렬 인덕턴스를 더욱 많이 감소시킬 수 있다.
지금까지 본 발명의 바람직한 실시예들을 상세히 설명하였으나, 본 발명은 전술한 실시예들에 한정되는 것은 아니다. 예를 들어, 적층된 유전체층(10~22, 80~92, 150~162, 220~232, 290~302)의 수 및 적층된 제1 및 제2 내부 전극들(30~33, 100~103, 170~173, 240~243, 310~313, 40~43, 110~113, 180~183, 250~253, 320~323)의 수는 전술한 실시예에서 설명된 수에 한정되는 것은 아니다.
내부 접속 도체층들(50~53, 120~123, 190~193, 260~263, 330~333)의 수 및 적층 방향으로의 그들의 위치들은 전술한 실시예에서 설명된 것들에 한정되는 것은 아니다.
내부 접속 도체층들(50~53, 120~123, 190~193, 260~263, 330~333)의 제1 내부 접속 도체들(60~63, 130~133, 200~203, 270~273, 340~343)의 형태들은 그것들이 제1 단자 도체 및 제1 외부 접속 도체에 전기적으로 접속되어 있는 한, 전술한 실시예에서 설명된 위치들에 한정되는 것은 아니다. 내부 접속 도체층들(50~53, 120~123, 190~193, 260~263, 330~333)의 제2 내부 접속 도체들(70~73, 140~143, 210~213, 280~283, 350~353)의 형태들은 그것들이 제2 단자 도체 및 제2 외부 접속 도체에 전기적으로 접속되어 있는 한, 전술한 실시예에서 설명된 위치들에 한정되는 것은 아니다.
내부 접속 도체층들(50~53, 120~123, 190~193, 260~263, 330~333)의 제1 내부 접속 도체들(60~63, 130~133, 200~203, 270~273, 340~343)이 반드시 적층체의 적층 방향으로의 제2 내부 전극에 대향하는 영역을 가질 필요는 없다. 내부 접속 도체층들(50~53, 120~123, 190~193, 260~263, 330~333)의 제2 내부 접속 도체들(70~73, 140~143, 210~213, 280~283, 350~353)이 반드시 적층체의 적층 방향으로의 제1 내부 전극에 대향하는 영역을 가질 필요는 없다.
제1 및 제2 단자 도체들(3A,3B,4A,4B)의 수는 전술한 실시예에서 설명된 수에 한정되는 것은 아니다. 따라서, 제1 및 제2 단자 도체들은 예컨대 각 하나씩, 또는 각 3개 이상씩 제공될 수 있다. 제1 및 제2 단자 도체들(3A,3B,4A,4B)은 서로 다른 수로 제공될 수 있다. 제1 및 제2 외부 접속 도체들(5A,5B,6A,6B)의 수는 전술한 실시예에서 설명된 수에 한정되는 것은 아니다. 따라서, 제1 및 제2 외부 접속 도체들(5A,5B,6A,6B)은 예컨대 각 하나씩, 또는 각 3개 이상씩 제공될 수 있다. 제1 및 제2 외부 접속 도체들(5A,5B,6A,6B)은 서로 다른 수로 제공될 수 있다.
제1 및 제2 단자 도체들(3A,3B,4A,4B) 및 제1 및 제2 외부 접속 도체들(5A,5B,6A,6B)의 위치들은, 그것들이 서로 대향하는 적층체의 제1 및 제2 측면들 중 적어도 하나의 측면 상에 형성되는 한, 전술한 실시예들에 설명된 위치들에 한정되는 것은 아니다. 따라서, 제2 단자 도체는 적층체의 제1 측면 상에 형성될 수 있다. 제1 외부 접속 도체는 적층체의 제2 측면 상에 형성될 수 있다. 제2 외부 접속 도체는 적층체의 제1 측면 상에 형성될 수 있다.
제1 단자 도체 및 제1 외부 접속 도체가 반드시 적층체의 동일한 측면 상에서 서로 인접할 필요는 없다. 제2 단자 도체 및 제2 외부 접속 도체가 반드시 적층체의 동일한 측면 상에서 서로 인접할 필요는 없다.
제1 단자 도체들이 적층체의 중심축(예컨대, Ax1~Ax4)을 중심으로 서로 축대칭을 이루며 위치될 수 있다. 제2 단자 도체들이 적층체의 중심축(예컨대, Ax1~Ax4)을 중심으로 서로 축대칭을 이루며 위치될 수 있다. 제1 외부 접속 도체들이 적층체의 중심축(예컨대, Ax1~Ax4)을 중심으로 서로 축대칭을 이루며 위치될 수 있다. 제2 외부 접속 도체들이 적층체의 중심축(예컨대, Ax1~Ax4)을 중심으로 서로 축대칭을 이루며 위치될 수 있다. 단자 도체들이 반드시 적층체의 중심축(예컨대, Ax1~Ax4)을 중심으로 서로 축대칭을 이루며 위치되어야 하는 것은 아니다. 외부 접속 도체들이 반드시 적층체의 중심축(예컨대, Ax1~Ax4)을 중심으로 서로 축대칭을 이루며 위치되어야 하는 것은 아니다.
제1 단자 도체들이 적층체의 제1 및 제2 측면들의 대향 방향으로 서로 대향하는 위치들에 위치될 수 있다. 제2 단자 도체들이 적층체의 제1 및 제2 측면들의 대향 방향으로 서로 대향하는 위치들에 위치될 수 있다. 제1 외부 접속 도체가 적층체의 제1 및 제2 측면들의 대향 방향으로, 제2 외부 접속 도체에 대향하는 위치에 위치될 수 있다. 단자 도체들이 반드시 적층체의 제1 및 제2 측면들의 대향 방향으로, 서로 대향하는 위치들에 위치되어야 하는 것은 아니다. 외부 접속 도체들이 반드시 적층체의 제1 및 제2 측면들의 대향 방향으로, 서로 대향하는 위치들에 위치되어야 하는 것은 아니다.
본 발명에 따른 적층 캐패시터의 적층체에서, 유전체층들이 더 적층될 수도 있고, 또는 유전체층들 및 내부 전극들은 교대로 적층될 수도 있다.
따라서, 설명된 본 발명으로부터, 본 발명은 다양한 방법으로 변형될 수 있다는 것이 명백해질 것이다. 당업자는 그러한 변형이 본 발명의 사상 및 범위를 벗 어는 것이 아니며, 다음의 청구항들의 범위 내에 포함되는 것임을 용이하게 이해할 수 있을 것이다.
이상과 같이, 본 발명에 의해 높은 정밀도를 가지고 등가 직렬 저항을 용이하게 조정할 수 있는 적층 캐패시터가 제공된다.

Claims (16)

  1. 복수의 유전체층들 및 복수의 내부 전극들이 교대로 적층되어 있는 적층체 및 상기 적층체 상에 형성된 복수의 외부 도체들을 포함하는 적층 캐패시터에 있어서,
    상기 복수의 내부 전극들은 교대로 배치된 복수의 제1 내부 전극들 및 복수의 제2 내부 전극들을 포함하고;
    상기 복수의 외부 도체들은 제1 단자 도체, 제2 단자 도체, 상기 복수의 제1 내부 전극들에 전기적으로 접속되는 제1 외부 접속 도체, 및 상기 복수의 제2 내부 전극들에 전기적으로 접속되는 제2 외부 접속 도체를 포함하고;
    상기 제1 단자 도체는 상기 적층체의 제1 측면 상에 형성되고;
    상기 제2 단자 도체는 상기 적층체의 상기 제1 측면 상에 또는 상기 제1 측면 반대편의 상기 적층체의 제2 측면 상에 형성되고;
    상기 제1 외부 접속 도체는 상기 적층체의 상기 제1 또는 제2 측면 상에 형성되고;
    상기 제2 외부 접속 도체는 상기 적층체의 제1 또는 제2 측면 상에 형성되고;
    상기 제1 내부 전극들 각각은 리드 도체를 통해 상기 제1 외부 접속 도체에 전기적으로 접속되고;
    상기 제2 내부 전극들 각각은 리드 도체를 통해 상기 제2 외부 접속 도체에 전기적으로 접속되고;
    적층 방향에 있어서 동일한 층에 배치되는 제1 내부 접속 도체 및 제2 내부 접속 도체를 포함하는 적어도 하나의 내부 접속 도체층이 상기 적층체에 적층되고;
    상기 제1 내부 접속 도체는 상기 제1 단자 도체 및 상기 제1 외부 접속 도체에 전기적으로 접속되고, 상기 제2 내부 접속 도체는 상기 제1 내부 접속 도체로부터 전기적으로 절연되나 상기 제2 단자 도체 및 상기 제2 외부 접속 도체에 전기적으로 접속되고;
    상기 내부 접속 도체층은, 상기 적층체가 상기 유전체층을 사이에 두고 상호 이웃하는 상기 제1 및 제2 내부 전극들의 적어도 하나의 세트를 포함하도록, 상기 적층체에 적층되고; 및
    등가 직렬 저항이, 상기 내부 접속 도체층의 수를 조정함으로써 희망하는 값으로 설정되는, 적층 캐패시터.
  2. 제1항에 있어서,
    상기 내부 접속 도체층의 상기 제1 내부 접속 도체는 상기 유전체층을 사이에 두고 상기 제2 내부 전극에 대향하는 영역을 포함하는, 적층 캐패시터.
  3. 제1항에 있어서,
    상기 내부 접속 도체층의 상기 제2 내부 접속 도체는 상기 유전체층을 사이에 두고 상기 제1 내부 전극에 대향하는 영역을 포함하는, 적층 캐패시터.
  4. 제1항에 있어서,
    복수의 내부 접속 도체층들이 상기 적층체에 적층되고; 및
    상기 복수의 제1 내부 전극들 및 상기 복수의 제2 내부 전극들은, 상기 복수의 내부 접속 도체층들의 일부 및 그 나머지 사이에 배치되는, 적층 캐패시터.
  5. 제1항에 있어서,
    제1 단자 도체 및 상기 제1 외부 접속 도체는 상기 적층체의 동일한 측면 상에 서로 인접하도록 형성되는, 적층 캐패시터.
  6. 제1항에 있어서,
    상기 제2 단자 도체 및 상기 제2 외부 접속 도체는 상기 적층체의 동일한 측면 상에 서로 인접하도록 형성되는, 적층 캐패시터.
  7. 제1항에 있어서,
    복수의 제1 단자 도체들 및 복수의 제1 외부 접속 도체들이 동일한 수로 제공되고;
    복수의 제2 단자 도체들 및 복수의 제2 외부 접속 도체들이 동일한 수로 제공되고;
    상기 복수의 제1 단자 도체들 및 상기 복수의 제1 외부 접속 도체들은 상기 적층체의 상기 제1 측면 상에 형성되고, 상기 복수의 제2 단자 도체들 및 상기 복수의 제2 외부 접속 도체들은 상기 적층체의 상기 제2 측면 상에 형성되고;
    상기 제1 측면 상의 제1 단자 도체들 각각의 이웃하는 양측들 중 적어도 일측에 상기 제1 외부 접속 도체가 형성되고;
    상기 제1 측면 상의 제1 외부 접속 도체 각각의 이웃하는 양측들 중 적어도 일측에 상기 제1 단자 도체가 형성되고;
    상기 제2 측면 상의 제2 단자 도체들 각각의 이웃하는 양측들 중 적어도 일측에 상기 제2 외부 접속 도체가 형성되고; 및
    상기 제2 측면 상의 제2 외부 접속 도체 각각의 이웃하는 양측들 중 적어도 일측에 상기 제2 단자 도체가 형성되는, 적층 캐패시터.
  8. 제1항에 있어서,
    적어도 하나의 상기 제1 단자 도체, 적어도 하나의 상기 제2 단자 도체, 적어도 하나의 상기 제1 외부 접속 도체 및 적어도 하나의 상기 제2 외부 접속 도체가 제공되고;
    상기 제1 단자 도체 또는 상기 제2 단자 도체는, 상기 적층체의 적층 방향에 수직한 상기 적층체의 두 측면들의 각각의 중심점들을 지나는 상기 적층체의 중심축을 중심으로 상기 제1 단자 도체에 축대칭을 이루는 위치에 위치되고;
    상기 제1 외부 접속 도체 또는 상기 제2 외부 접속 도체는 상기 적층체의 중심축을 중심으로 상기 제1 외부 접속 도체에 축대칭을 이루는 위치에 위치되고;
    상기 제1 단자 도체 또는 상기 제2 단자 도체는 상기 적층체의 중심축을 중심으로 상기 제2 단자 도체에 축대칭을 이루는 위치에 위치되고;
    상기 제1 외부 접속 도체 또는 상기 제2 외부 접속 도체는 상기 적층체의 중심축을 중심으로 상기 제2 외부 접속 도체에 축대칭을 이루는 위치에 위치되고;
    상기 제1 단자 도체 또는 상기 제2 단자 도체는, 상기 적층체의 상기 제1 및 제2 측면들이 서로 대향하는 방향으로 상기 제1 단자 도체와 대향하는 위치에 위치되고;
    상기 제1 외부 접속 도체 또는 상기 제2 외부 접속 도체는 상기 적층체의 상기 제1 및 제2 측면들의 상기 대향 방향으로 상기 제1 외부 접속 도체에 대향하는 위치에 위치되고;
    상기 제1 단자 도체 또는 상기 제2 단자 도체는 상기 적층체의 상기 제1 및 제2 측면들의 상기 대향 방향으로 상기 제2 단자 도체에 대향하는 위치에 위치되고; 및
    상기 제1 외부 접속 도체 또는 상기 제2 외부 접속 도체는 상기 적층체의 상기 제1 및 제2 측면들의 상기 대향 방향으로 상기 제2 외부 접속 도체에 대향하는 위치에 위치되는, 적층 캐패시터.
  9. 복수의 유전체층들 및 복수의 내부 전극들이 교대로 적층되어 있는 적층체 및 상기 적층체 상에 형성된 복수의 외부 도체들을 포함하는 적층 캐패시터에 있어서,
    상기 복수의 내부 전극들은 교대로 배치된 복수의 제1 내부 전극들 및 복수의 제2 내부 전극들을 포함하고;
    상기 복수의 외부 도체들은 제1 단자 도체, 제2 단자 도체, 상기 복수의 제1 내부 전극들에 전기적으로 접속되는 제1 외부 접속 도체, 및 상기 복수의 제2 내부 전극들에 전기적으로 접속되는 제2 외부 접속 도체를 포함하고;
    상기 제1 단자 도체는 상기 적층체의 제1 측면 상에 형성되고;
    상기 제2 단자 도체는 상기 적층체의 상기 제1 측면 상에 또는 상기 제1 측면 반대편의 제2 측면 상에 형성되고;
    상기 제1 외부 접속 도체는 상기 적층체의 상기 제1 또는 제2 측면 상에 형성되고;
    상기 제2 외부 접속 도체는 상기 적층체의 제1 또는 제2 측면 상에 형성되고;
    상기 제1 내부 전극들 각각은 리드 도체를 통해 상기 제1 외부 접속 도체에 전기적으로 접속되고;
    상기 제2 내부 전극들 각각은 리드 도체를 통해 상기 제2 외부 접속 도체에 전기적으로 접속되고;
    적층 방향에 있어서 동일한 층에 배치되는 제1 내부 접속 도체 및 제2 내부 접속 도체를 포함하는 적어도 하나의 내부 접속 도체층이 상기 적층체에 적층되고;
    상기 제1 내부 접속 도체는 상기 제1 단자 도체 및 상기 제1 외부 접속 도체에 전기적으로 접속되고, 상기 제2 내부 접속 도체는 상기 제1 내부 접속 도체로부터 전기적으로 절연되나 상기 제2 단자 도체 및 상기 제2 외부 접속 도체에 전기적으로 접속되고;
    상기 내부 접속 도체층은, 상기 적층체가 상기 유전체층을 사이에 두고 상호 이웃하는 상기 제1 및 제2 내부 전극들의 적어도 하나의 세트를 포함하도록, 상기 적층체에 적층되고; 및
    등가 직렬 저항은 상기 적층 방향에서 상기 적층체에서의 상기 내부 접속 도체층의 위치를 조정함으로써 희망하는 값으로 설정되는, 적층 캐패시터.
  10. 제9항에 있어서,
    상기 내부 접속 도체층의 상기 제1 내부 접속 도체는 상기 유전체층을 사이에 두고 상기 제2 내부 전극에 대향하는 영역을 포함하는, 적층 캐패시터.
  11. 제9항에 있어서,
    상기 내부 접속 도체층의 상기 제2 내부 접속 도체는 상기 유전체층을 사이에 두고 상기 제1 내부 전극에 대향하는 영역을 포함하는, 적층 캐패시터.
  12. 제9항에 있어서,
    복수의 내부 접속 도체층들이 상기 적층체에 적층되고; 및
    상기 복수의 제1 내부 전극들 및 상기 복수의 제2 내부 전극들은, 상기 복수의 내부 접속 도체층들의 일부 및 그 나머지 사이에 배치되는, 적층 캐패시터.
  13. 제9항에 있어서,
    상기 제1 단자 도체 및 상기 제1 외부 접속 도체는 상기 적층체의 동일한 측면 상에 서로 인접하도록 형성되는, 적층 캐패시터.
  14. 제9항에 있어서,
    상기 제2 단자 도체 및 상기 제2 외부 접속 도체는 상기 적층체의 동일한 측면 상에 서로 인접하도록 형성되는, 적층 캐패시터.
  15. 제9항에 있어서,
    복수의 제1 단자 도체들 및 복수의 제1 외부 접속 도체들은 동일한 수로 제공되고;
    복수의 제2 단자 도체들 및 복수의 제2 외부 접속 도체들은 동일한 수로 제공되고;
    상기 복수의 제1 단자 도체들 및 상기 복수의 제1 외부 접속 도체들은 상기 적층체의 상기 제1 측면 상에 형성되고, 상기 복수의 제2 단자 도체들 및 상기 복수의 제2 외부 접속 도체들은 상기 적층체의 상기 제2 측면 상에 형성되고;
    상기 제1 측면 상의 제1 단자 도체 각각의 이웃하는 양측들 중 적어도 일측에 상기 제1 외부 접속 도체가 형성되고;
    상기 제1 측면 상의 제1 외부 접속 도체 각각의 이웃하는 양측들 중 적어도 일측에 상기 제1 단자 도체가 형성되고;
    상기 제2 측면 상의 제2 단자 도체 각각의 이웃하는 양측들 중 적어도 일측에 상기 제2 외부 접속 도체가 형성되고; 및
    상기 제2 측면 상의 제2 외부 접속 도체 각각의 이웃하는 양측들 중 적어도 일측에 상기 제2 단자 도체가 형성되는, 적층 캐패시터.
  16. 제9항에 있어서,
    적어도 하나의 상기 제1 단자 도체, 적어도 하나의 상기 제2 단자 도체, 적어도 하나의 상기 제1 외부 접속 도체 및 적어도 하나의 상기 제2 외부 접속 도체가 제공되고;
    상기 제1 단자 도체 또는 상기 제2 단자 도체는, 상기 적층체의 적층 방향에 수직한 상기 적층체의 두 측면들의 각각의 중심점들을 지나는 상기 적층체의 중심축을 중심으로 상기 제1 단자 도체에 축대칭을 이루는 위치에 위치되고;
    상기 제1 외부 접속 도체 또는 상기 제2 외부 접속 도체는 상기 적층체의 상기 중심축을 중심으로 상기 제1 외부 접속 도체에 축대칭을 이루는 위치에 위치되고;
    상기 제1 단자 도체 또는 상기 제2 단자 도체는 상기 적층체의 상기 중심축을 중심으로 상기 제2 단자 도체에 축대칭을 이루는 위치에 위치되고;
    상기 제1 외부 접속 도체 또는 상기 제2 외부 접속 도체는 상기 적층체의 상기 중심축을 중심으로 상기 제2 외부 접속 도체에 축대칭을 이루는 위치에 위치되고;
    상기 제1 단자 도체 또는 상기 제2 단자 도체는, 상기 적층체의 상기 제1 및 제2 측면들이 서로 대향하는 방향으로 상기 제1 단자 도체와 대향하는 위치에 위치되고;
    상기 제1 외부 접속 도체 또는 상기 제2 외부 접속 도체는 상기 본체의 상기 제1 및 제2 측면들의 상기 대향 방향으로 상기 제1 외부 접속 도체에 대향하는 위치에 위치되고;
    상기 제1 단자 도체 또는 상기 제2 단자 도체는 상기 적층체의 상기 제1 및 제2 측면들의 상기 대향 방향으로 상기 제2 단자 도체에 대향하는 위치에 위치되고; 및
    상기 제1 외부 접속 도체 또는 상기 제2 외부 접속 도체는 상기 적층체의 상기 제1 및 제2 측면들의 상기 대향 방향으로 상기 제2 외부 접속 도체에 대향하는 위치에 위치되는, 적층 캐패시터.
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