KR100863916B1 - 변조기와 주파수 컨버터용의 정현파를 발생시키는 방법 및회로 - Google Patents

Abstract

신호 발생기는, 제 1 및 제 2 믹서, 제 1 및 제 2 위상 시프트 네트워크, 및 합산기를 구비한다. 제 1 및 제 2 믹서는, 각각, 제 1 주파수의 쿼드러처 및 인페이스 정현파를 수신하여 제 2 주파수의 제 2 입력 정현파와 혼합한다. 제 1 및 제 2 위상 시프트 네트워크는, 각각, 제 1 및 제 2 믹서에 결합되고, 제 1 및 제 2 믹서로부터의 출력을 수신하고, 제 1 및 제 2 위상 시프트된 신호를 발생시킨다. 합산기는 제 1 및 제 2 위상 시프트 네트워크에 결합되고, 제 1 및 제 2 위상 시프트된 신호를 합산하여 제 1 출력 정현파를 발생시킨다. 제 2 합산기는 제 1 및 제 2 위상 시프트 네트워크에 결합되어 제 3 및 제 4 위상 시프트된 신호 (각각 제 1 및 제 2 위상 시프트 네트워크에 의해 발생함) 를 수신하고 합산하여 제 2 출력 정현파를 발생시킨다. 제 1 및 제 2 출력 정현파는 쿼드러처하다. 제 3 위상 네트워크는 제 1 주파수의 제 1 입력 정현파를 수신하여 인페이스 및 쿼드러처 정현파를 발생시키도록 구성된다.

인페이스, 쿼드러처, 정현파, 변조기, 주파수 컨버터, 위상 시프트

Description

변조기와 주파수 컨버터용의 정현파를 발생시키는 방법 및 회로 {METHOD AND CIRCUIT TO GENERATE SINUSOIDS FOR MODULATORS AND FREQUENCY CONVERTERS}

발명의 배경

I. 발명의 분야

본 발명은 통신 시스템에 관한 것이다. 보다 구체적으로, 본 발명은 아날로그 신호의 변조와 주파수 컨버전에 사용되는 정현파를 발생시키는 신규하고 개선된 기술에 관한 것이다.

II. 관련 기술의 설명

현대의 많은 통신 시스템에서는, 효율성 향상과 성능 개선 때문에 디지털 송신을 이용하고 있다. 디지털 송신 방식의 예는 2상편이 변조 (BPSK), 4상편이 변조 (QPSK), 오프셋 4상편이 변조 (OQPSK), m상편이 변조 (m-PSK), 및 직교 진폭 변조 (QAM) 를 포함한다. 디지털 송신을 이용하는 통신 시스템의 예는 코드분할 다중접속 (CDMA) 통신 시스템 및 고화질 텔레비전 (HDTV) 시스템을 포함한다.

일반적인 디지털 통신 시스템에서는, 송신할 신호는 초기에는 베이스밴드에서 발생되고 처리된다. 베이스밴드 처리는 버퍼링, 필터링, 및 증폭을 포함할 수 있다. 그후, 처리된 베이스밴드 신호는 중간 주파수 (IF) 로 변조된다. 그후, 추가적인 신호처리 (즉, 버퍼링, 필터링, 증폭, 등) 를 변조된 IF 신호에 수행한다. 이 변조 및 처리된 IF 신호는 무선 주파수 (RF) 로 업컨버전되고, 추 가적으로 처리되어 송신된다.

수신기에서는, 송신된 RF 신호를 수신하고, 처리하고 (즉, 증폭 및 필터링함), IF 주파수 (송신기에서의 IF 주파수와 매칭할 수도 매칭하지 않을 수도 있음) 로 다운컨버전한다. 그후, IF 주파수를 송신기에서 이용한 변조방식과 상보적인 복조 방식을 이용하여 복조한다.

많은 종래의 송신기 및 수신기 아키텍처에서는, 신호 처리는 2개의 주파수 컨버전 단계를 포함한다. 하나의 주파수 컨버전 단계는 데이터의 변조 (또는 수신 신호의 복조) 에 의해 발생한다. 다른 주파수 컨버전 단계는 초기 주파수로부터 최종 주파수로의 주파수 변환을 수행한다. 송신기에 대하여, 제 1 컨버전 단계는 변조된 IF 신호를 발생시키며, 제 2 컨버전 단계는 업컨버전된 RF 신호를 발생시킨다. 또한, 수신기에 대하여, 제 1 컨버전 단계는 다운컨버전된 IF 신호를 발생시키고, 제 2 컨버전 단계는 복조된 베이스밴드 신호를 발생시킨다.

일반적으로, IF 주파수는 회로 설계의 용이성과 불요 신호 필터링의 용이성을 포함하는 다양한 사항들을 고려하여 선택된다. 예를들어, 인페이스 및 쿼드러처 정현파를 발생시키는 위상 분리기 (phase splitter) 는 IF 주파수에서 요구되는 사양에 맞도록 보다 용이하게 설계하고 제조할 수 있다. 또한, RF 주파수는 신호 송신의 용이성 및 산업 표준에 대한 부합 등의 여러 가지 고려사항에 기초하여 선택된다. 듀얼 주파수 컨버전 설계는 주파수 계획의 융통성, 신호 필터링의 용이성, 높은 아이솔레이션, 넓은 가변이득 허용 범위, 및 다른 이점들을 제공한다. 일반적으로, 이들 이점은 회로 및 전력 소비의 추가적인 희생을 통해서 얻어진다.

다이렉트 업컨버전 송신기 아키텍처는 신호 변조/주파수 컨버전 단계를 이용하여 베이스밴드 신호들로부터 직접 변조된 RF 신호를 발생시킨다. 일반적으로, 다이렉트 컨버전 아키텍처는 보다 적은 구현 회로를 요구하며, 이는 단순하고 전력 효율적인 설계라고 주로 해석된다. 한편, 일반적으로, 다이렉트 컨버전 송신기 아키텍처는 다양한 구현상의 어려움에 직면한다. 예를들어, 일반적으로, 변조된 RF 신호와 동일한 주파수의 RF 정현파 (RF LO) 를 발생시키기 위해서 전압 제어 발진기 (VCO) 를 사용하는 것은 실용적이지 못하다. VCO 는 언제나 RF 신호에 대해 일정량의 "누설 (leakage)" 을 가지며, 이 누설은 VCO 가 RF 신호와 동일한 주파수로 동작하는 경우 시스템 성능을 저하시킬 수 있다. 또한, 송신기에서는, RF 신호의 큰 진폭이 VCO 를 "풀링(pull)" 하여 그 성능에 악영향을 미친다. VCO 풀링은 RF 정현파에 추가적인 위상 잡음을 유발하며, 그결과 성능이 저하된다.

2개의 중간 정현파로부터 발생한 RF 정현파를 이용하는 다이렉트 업컨버전은 상술한 성능 저하의 일부 (예를들어, LO 누설 및 VCO 풀링) 를 개선할 수 있다. 이런 방식으로 RF LO 를 발생시키는 회로는, 발명이 명칭이 "Quadrature Local Oscillator Network" 이고 여기서 참조하는 미국특허번호 제5,412,351호에 기술되어 있다. 이 LO 발생 회로는 4개의 믹서, 2개의 위상 분리기, 및 2개의 합산기를 구비한다. 믹서들은 RF 주파수에서 동작하며, 요구되는 선형성과 대역폭을 제공하도록 높은 전류로 바이어싱된다. 또한, 믹서는 송신기의 성능을 저하시 킬 수 있는 불요 신호 (spurious signal) 를 발생시킨다.

따라서, 적은 회로를 이용하고 로버스트한 성능을 갖는 정현파 발생 기술이 크게 요구되고 있다.

발명의 요약

본 발명은 변조 및/또는 주파수 컨버전용으로 이용할 수 있는 정현파 발생 기술을 제공한다. RF 성능의 개선을 위해서, 예를들어, IF 정현파와 RF 정현파 같은 2개의 중간 정현파로부터 정현파를 발생시킨다. 본 발명의 기술은 종래의 기술보다 적은 개수의 믹서를 사용하며, 이는 낮은 회로 복잡도, 낮은 전력 소비, 및 다른 이점들로 해석할 수 있다.

본 발명의 일 실시형태는 제 1 및 제 2 믹서, 제 1 및 제 2 위상 시프트 네트워크, 및 합산기를 구비하는 신호 발생기를 제공한다. 제 1 및 제 2 믹서는, 각각, 제 1 주파수의 쿼드러처 및 인페이스 정현파를 수신하여 제 2 주파수의 제 2 입력 정현파와 혼합한다. 제 1 및 제 2 위상 시프트 네트워크는, 각각, 제 1 및 제 2 믹서에 결합되어, 제 1 및 제 2 믹서로부터의 출력을 수신하고, 제 1 및 제 2 위상 시프트된 신호를 발생시킨다. 합산기는 제 1 및 제 2 위상 시프트 네트워크에 결합되며, 제 1 및 제 2 위상 시프트된 신호를 수신하고 합산하여 제 1 출력 정현파를 발생시킨다. 제 2 합산기는 제 1 및 제 2 위상 시프트 네트워크에 결합되며, 제 3 및 제 4 위상 시프트된 신호 (제 1 및 제 2 위상 시프트 네트워크에 의해 각각 발생됨) 를 수신하고 합산하여 제 2 출력 정현파를 발생시킬 수 있다. 제 1 및 제 2 출력 정현파는 쿼드러처하다. 제 3 시프트 네트워크는 제 1 주파수의 제 1 입력 정현파를 수신하여, 인페이스 및 쿼드러처 정현파를 발생시킬 수 있다.

유리하게는, 신호 발생기는 믹서에 대하여 길버트셀 승산기 (Gilbert cell multiplier) 를, 그리고 위상 시프트 네트워크에 대하여 다상 필터를 사용하여 구현할 수 있다. 합산기는 위상 시프트 네트워크로부터의 적절한 전류 신호들을 커플링하여 구현될 수 있다. 전력소비를 감소시키기 위해서 스택형 회로 토폴로지 (topology) 를 이용할 수 있다. 신호 발생기는 송신기 (예를들어, 송신용, 업컨버전용, 또는 양쪽 모두) 또는 수신기 (예를들어, 복조용, 다운컨버전용, 또는 양쪽 모두) 에서 사용할 수 있다. 특히, 신호 발생기는 셀룰러 (예를들어, CDMA) 전화기에서 사용하도록 설계할 수 있다.

본 발명의 다른 실시형태는 정현파를 발생시키는 방법을 제공한다. 이 방법에 따르면, 제 1 주파수의 제 1 쿼드러처 정현파는 제 2 주파수의 제 2 입력 정현파와 혼합되어 제 1 혼합된 신호를 발생시키고, 제 1 주파수의 제 1 인페이스 정현파는 제 2 입력 정현파와 혼합되어 제 2 혼합된 신호를 발생시킨다. 제 1 혼합된 신호는 위상 시프트되어 제 2 인페이스 정현파와 제 2 쿼드러처 정현파를 발생시키고, 제 2 혼합된 신호는 위상 시프트되어 제 3 인페이스 정현파와 제 3 쿼드러처 정현파를 발생시킨다. 제 2 인페이스 및 쿼드러처 정현파, 및 제 3 인페이스 및 쿼드러처 정현파들중 선택한 쌍이 합성되어 제 1 출력 정현파를 제공할 수 있다. 제 2 인페이스 및 쿼드러처 정현파, 및 제 3 인페이스 및 쿼드러처 정현파들중 선택한 쌍이 합성되어 제 2 출력 정현파를 제공할 수 있다. 제 1 및 제 2 출력 정현파는 쿼드러처하다. 제 1 주파수의 제 1 입력 정현파는 위상 시프트되어 제 1 인페이스 및 제 2 쿼드러처 정현파를 발생시킬 수 있다.

본 발명의 또다른 실시형태는 정현파 발생기에 결합되는 다이렉트 업컨버터를 구비하는 변조기를 제공한다. 다이렉트 업컨버터는 하나 이상의 아날로그 신호를 수신하여 하나 이상의 업컨버전 정현파와 혼합하여 복조된 신호를 제공한다. 정현파 발생기는 상술한 방법으로 다이렉트 업컨버터와 결합하여 구현될 수 있다. 예를들어, 복조기는 셀룰러 전화기에서 사용할 수 있다.

도면의 간단한 설명

이하, 도면과 관련한 발명의 상세한 설명을 통하여 본 발명의 특성, 특징, 및 이점을 보다 명백하게 설명하며, 도면에서 동일한 도면 부호는 명세서 전반에 걸쳐서 동일한 대상을 나타낸다.

도 1 은 2 개의 주파수 컨버전 단계를 이용하여 쿼드러처 변조를 수행하는 송신기의 일실시형태의 단순 블록도를 나타낸다.

도 2 는 단일의 주파수 컨버전 단계를 이용하여 다이렉트 쿼드러처 변조를 수행하는 송신기의 일실시형태의 단순 블록도를 나타낸다.

도 3 은 종래의 LO 발생기의 블록도를 나타낸다.

도 4 는 본 발명의 LO 발생기의 일실시형태의 블록도를 나타낸다.

도 5 는 도 4 의 LO 발생기의 특정 구현예의 블록도를 나타낸다.

도 6A 와 6B 는 단극 및 3극 위상 시프트 네트워크 각각의 특정 실시형태의 블록도를 나타낸다.

도 6C 와 6D 는 3극 위상 시프트 네트워크의 위상 및 진폭 응답을 각각 나타낸다.

도 7 은 다이렉트 업컨버터의 특정 실시형태의 블록도를 나타낸다.

특정 실시형태의 상세한 설명

도 1 은 2개의 주파수 컨버전 단계를 이용하는 4상편이 변조 (QPSK) 를 수행하는 송신기의 일실시형태의 단순 블록도를 나타낸다. 디지털 프로세서 (110) 는 데이터를 발생시키고, 그 데이터를 인코딩하고 변조하고, 그 디지털 처리된 데이터를 인페이스 (I) 신호 및 쿼드러처 (Q) 신호로 컨버전한다. 베이스 밴드 I 및 Q 신호는 한쌍의 로우패스 필터 (112a, 112b) 에 각각 제공되며, 이들 필터는 베이스밴드 신호의 필터링을 수행한다 (즉, 매칭시킨다). 필터링된 I 및 Q 신호는 한쌍의 믹서 (124a, 124b) 에 각각 제공되며, 이들 믹서는 IF 위상 분리기 (126) 로부터 수신한 인페이스 IF 정현파 (또는 LO) 및 쿼드러처 IF LO 각각을 이용하여 그 신호들을 중간 주파수 (IF) 로 변조한다. 믹서 (124a, 124b) 로부터의 IF 출력은 합산기 (128) 에 의해 합산되어 변조된 IF 신호를 발생시킨다. 이 IF 신호는 버퍼 (132) 에 제공되며, 이 버퍼는 IF 신호를 버퍼링하고 밴드 패스 필터 (134) 를 구동한다. 필터 (134) 는 그 버퍼링된 IF 신호를 필터링하여 대역외 잡음과 바람직하지 않은 신호를 제거한다.

필터링된 IF 신호는 가변 이득 증폭기 (VGA; 136) 에 제공되며, 이 증폭기는 이득 제어 회로 (미도시) 로부터의 이득 제어 신호에 의해 결정된 이득으로 신호를 증폭한다. 그 증폭된 IF 신호는 믹서 (138) 에 제공되며, 이 믹서는 또한 무선 주파수의 정현파 (RF LO) 를 수신하여, 그 RF LO 로 IF 신호를 업컨버전하여 RF 신호를 발생시킨다. 이 RF 신호는 필터 (140) 에 제공되며, 이 필터 (140) 는 이전의 업컨버전 단계에서 발생한 이미지를 필터링한다. 이 필터링된 신호는 버퍼 (142) 에 제공되며, 이 버퍼는 그 신호를 버퍼링하고 필터 (144) 를 구동한다. 또한, 필터 (144) 는 신호로부터 잡음을 필터링하고, 그 필터링된 신호를 전력 증폭기 (PA; 146) 에 제공하며, 이 전력 증폭기는 원하는 신호 구동 (signal drive) 을 제공한다. PA (146) 의 출력은 아이솔레이터와 듀플렉서를 통하여 안테나에 결합된다 (3개의 소자 모두 도 1 에는 미도시함). 도 1 에 나타낸 실시형태는 이미지 제거 필터를 갖는 양측파대 업컨버터 (double sideband upconverter) 를 구비한다. 또한, 단일 측파대 업컨버터는 당업계에 공지된 방법으로 구현할 수 있다.

도 2 는 단일 주파수 컨버전 단계를 이용하여 직접 쿼드러처 변조를 수행하는 송신기 (200) 의 일실시형태의 단순 블록도를 나타낸다. 디지털 프로세서 (210) 는, 도 1 의 프로세서 (110) 와 유사하게, 데이터를 발생시키고, 그 데이터를 인코딩하고 변조하고, 그 디지털 처리된 데이터를 I 신호 및 Q 신호로 컨버전한다. 베이스밴드 I 및 Q 신호가 한쌍의 버퍼 (222a, 222b) 에 각각 제공되며, 이들 버퍼는 그 신호들을 버퍼링하고 그 버퍼링된 베이스밴드 신호를 다이렉트 업컨버터 (230) 에 제공한다. 또한, 업컨버터 (230) 는 LO 발생기 (240) 로부터 인페이스 LO (I LO) 및 쿼드러처 LO (Q LO) 를 수신하고, 베이스밴드 신호들을 RF 로 업컨버전한다. 일 실시형태에서, I LO 및 Q LO 는 2개의 주파수 (예를들어, IF LO 및 RF LO) 의 정현파로부터 발생된다. RF 신호는 VGA (250) 에 제공되며, 이 VGA 는 이득 제어 신호 (미도시) 에 의해 결정된 이득으로 신호를 증폭한다. 이 증폭된 RF 신호는 필터 (252) 에 제공되며, 이 필터는 신호로부터 잡음을 필터링한다. 필터링된 신호는 PA (254) 에 제공되며, 이 PA 는 안테나를 구동한다.

도 2 에 나타낸 송신기 실시형태에 대하여 다양한 변경을 행할 수 있다. 예를들어, 송신 신호 경로는 보다 적은 또는 추가적인 버퍼 및 증폭기단들, 하나 이상의 필터, 및 다른 회로를 구비하도록 설계할 수 있다. 예를들어, 필터가 다이렉트 업컨버터 다음에 제공되어 불요 신호들을 필터링 제거할 수 있다. 또한, 신호 경로내의 엘리먼트들은 서로다른 구성으로 배열할 수 있다. 특정 구현예에서, 버퍼 (222) 로부터 PA (254) 로의 송신 신호 경로는 이산된 엔리먼트들을 사용할 수도 있지만, 하나 이상의 집적회로내에 구현할 수도 있다.

송신기의 특정 실시형태에서는, 디지털 프로세서내에서 쿼드러처 변조가 베이스밴드 I 및 Q 신호에 수행된다. 그후, 디지털 변조된 신호가 본 발명에 따라서 발생한 LO 를 이용하는 주파수 업컨버전 단계에 의해 RF 로 직접 업컨버전된다.

송신기 (200) 는 업컨버터 (230) 에 의해 수행되는 단일 주파수 컨버전 단계를 포함한다. 베이스밴드로부터 RF 로의 직접 변조 및 업컨버전을 이용하여, 많은 이점을 얻을 수 있다. 이들 이점중 일부를 이하 열거한다.

첫째, 일반적으로, 다이렉트 업컨버전 아키텍처는 듀얼 업컨버전 아키텍처보 다 덜 복잡하다. 하나의 주파수 컨버전 단계를 제거하고, 그에 따라서 송신 신호 경로의 구성요소 (component) 의 개수도 감소한다. 예를들어, 도 2 에 나타낸 송신기 아키텍처는 도 1 에 나타낸 버퍼, 필터, 및 믹서 단계들중 일부를 포함하지 않게 된다. 회로 복잡성이 낮아져서, 비용을 감소시키고 신뢰성을 향상시킨다.

둘째, (일반적으로) 다이렉트 업컨버전 아키텍처는 듀얼 업컨버전 아키텍처보다 적은 전력을 소비한다. 이는, 위에서 언급한 바와 같이 송신 신호 경로의 일부 단계들의 제거와 이하 설명하는 바와 같이 송신 신호 경로내의 회로의 특정 구현에 의한 이루어진다. 특히, 감소된 전력 소비는, 휴대 특성으로 인해 예를들어 셀룰러 전화기 같은 일부 애플리케이션에 유리하다.

셋째, 다이렉트 업컨버전 아키텍처는 IF 고조파를 발생시키지 않으며 일반적으로 듀얼 업컨버전 아키텍처보다 적은 불요 신호를 발생시킨다. 일반적으로, 믹서는 고조파와 혼합 성분 (mixing component) 을 발생시키는 비선형 디바이스로서 동작한다. 듀얼 모드 아키텍처에서, IF 믹서는 IF 믹서 다음에 위치시킨 밴드패스 필터에 의해 일정 범위로 필터링되는 불요 신호를 발생시킨다. IF 업컨버전 단계를 제거함으로써, IF 고조파가 발생되지 않고 IF 필터링 요건이 완화된다.

넷째, 다이렉트 업컨버전 아키텍처는 개선된 성능을 제공하도록 설계된다. 예를들어, 업컨버터 (230) 는 변조된 RF 신호가 I LO 및 Q LO 에서의 위상 및 진폭 불균형에 대하여 보다 저항력을 갖도록 설계된다.

도 3 은 종래의 LO 발생기 (300) 의 블록도를 나타낸다. 발생기 (300) 는 입력 IF 정현파 (IF LO) 와 입력 RF 정현파 (RF LO) 에 기초하여 RF 주파수의 인페이스 정현파 (I LO) 와 쿼드러처 정현파 (Q LO) 를 발생시킨다. 발생기 (300) 에서, IF LO 는 인페이스 (0°) 및 쿼드러처 (90°) IF 정현파를 제공하는 위상 시프트 네트워크 (312) 에 제공된다. 인페이스 IF 정현파는 믹서 (314a, 314b) 에 제공되며, 쿼드러처 IF 정현파는 믹서 (314b, 314c) 에 제공된다. 유사하게, RF LO 는 인페이스 및 쿼드러처 RF 정현파를 제공하는 위상 시프트 네트워크 (316) 에 제공된다. 인페이스 RF 정현파는 믹서 (314b, 314d) 에 제공되며, 쿼드러처 RF 정현파는 믹서 (314a, 314c) 에 제공된다. 믹서 (314a, 314b) 는 2개의 입력 정현파를 혼합하고, 그 혼합한 신호를 합산기 (318) 에 제공하며, 이 합산기는 신호들을 합성하여 I LO 를 제공한다. 유사하게, 믹서 (314c, 314d) 는 2개의 입력 정현파를 혼합하고, 그 혼합된 신호를 합산기 (318b) 에 제공하며, 이 합산기는 신호들을 합성하여 Q LO 를 제공한다. I LO 및 Q LO 는 후속 믹서들 (도 3 에는 미도시) 에 제공되며, 이들 믹서는 베이스밴드 신호를 RF 로 직접 변조하거나 (예를들어, 송신기에 대하여), 수신 RF 신호를 베이스밴드로 직접 복조한다 (예를들어, 수신기에 대하여).

LO 발생기 (300) 는 2개의 정현파를 이용하여 I LO 및 Q LO 를 제공하며, 이는 일부 애플리케이션에서 바람직하다. 그러나, 발생기 (300) 는 여러 가지 단점을 갖는다. 특히, 발생기 (300) 는 RF 주파수로 동작하는 4개의 믹서를 갖는다. 이들 믹서는 송신기나 수신기의 성능 저하를 유발하는 불요 신호를 발생시 키는 경향이 있다. 고조파의 혼합량을 감소시키기 위해서는, 선형 영역에서 믹서를 동작시키는 것이 바람직하다. RF 주파수에서 요구되는 회로 성능 (예를들어, 선형성 및 대역폭) 을 달성하기 위해서, 믹서와 후속 합산기들은 일반적으로 높은 전류로 바이어싱된다. CDMA 통신 시스템 같은 일부 애플리케이션에서, 전력 소비는 중요한 설계 파라미터가 되며, 높은 바이어스 전류를 요구하는 회로는 일반적으로 바람직하지 않다.

도 4 는 본 발명의 LO 발생기 (400) 의 일실시형태의 블록도를 나타낸다. IF LO 는 위상 시프트 네트워크 (410) 에 제공되며, 이는 쿼드러처한, 즉 하나의 정현파가 다른 정현파에 비해 90도의 추가적인 위상 시프트를 갖는 2 개의 정현파를 제공한다. 위상 시프트 회로 (410) 로부터의 인페이스 및 쿼드러처 IF LO 는 믹서 (412b, 412a) 에 각각 제공된다. 또한, 각각의 믹서 (412) 는 RF LO를 수신하고, 2개의 정현파를 혼합한다. 믹서 (412a, 412b) 로부터의 출력은 위상 시프트 네트워크 (420a, 420b) 에 각각 제공된다. 각각의 위상 시프트 네트워크 (420) 는 입력 신호의 인페이스 성분과 쿼드러처 성분을 발생시킨다. 위상 시프트 네트워크 (420a, 420b) 로부터의 출력은 크로스 커플링되어 합산기 (422a, 422b) 에 제공된다. 합산기 (422a) 는 위상 시프트 네트워크 (420a) 로부터 인페이스 성분, 위상 시프트 네트워크 (420b) 로부터 쿼드러처 성분을 수신하고 합산하여 I LO 를 발생시킨다. 합산기 (422b) 는, 위상 시프트 네트워크 (420a) 로부터 쿼드러처 성분, 위상 시프트 네트워크 (420b) 로부터 인페이스 성분을 수신하고 감산하여 Q LO 를 발생시킨다.

RF LO 는 sin(ω_RF) 로 표현되고, IF LO 는 cos (ω_IF) 로 표현되고, 위상 시프트 네트워크 (성분 a, b, c 및 d) 는,

a = cos(ω_RF - ω_IF) - cos(ω_RF + ω_IF) 식 (1)

b = - sin(ω_RF - ω_IF) + sin(ω_RF + ω_IF) 식 (2)

c = cos(ω_RF - ω_IF) + cos(ω_RF + ω_IF) 식 (3)

d = sin(ω_RF - ω_IF) + sin(ω_RF + ω_IF) 식 (4)

로 표현할 수 있다.

각각의 성분 (a, b, c 또는 d) 는 합 주파수 (ω_RF + ω_IF) 의 정현파 및 차 주파수 (ω_RF - ω_IF) 의 정현파를 포함한다. 이들 성분들의 쌍들을 적절하게 합성하여, 합 주파수 정현파 또는 차 주파수 정현파중의 하나를 제거할 수 있다. 나머지 (합산 또는 차분) 정현파는 변조, 복조, 또는 다른 변환용으로 사용할 수 있다.

도 4 에 나타낸 특정 실시형태에서는, 합 주파수 정현파가 제거되고, 차 주파수 정현파가 I LO 및 Q LO 로서 제공되며, 이는

I LO = cos(ω_RF - ω_IF) 식 (5)

Q LO = sin(ω_RF - ω_IF) 식 (6) 로 표현할 수 있다. 다른 방법으로, 차 주파수 정현파가 제거될 수 있고 합 주파수 정 현파가 I LO 및 Q LO 로서 제공될 수 있다. 합 주파수 정현파는 도 4 에 나타낸 정현파로부터 성분 a 와 b 의 부호를 반전시켜서 얻을 수 있다.

특히 CDMA 통신 시스템에 적용가능한 특정 구현예에서, IF LO 는 대략 100 내지 225MHz 의 주파수를 갖고, RF LO는 셀룰러 대역에 대하여 824 내지 849MHz 의 주파수 범위, 그리고 PCS 대역에 대하여 1850 내지 1910MHz 의 주파수 범위이다. 이들 주파수 선택으로, I LO 및 Q LO 는 셀룰러 대역에 대하여 954 내지 979MHz 의 주파수 범위 (즉, 합 주파수 정현파 ω_RF + ω_IF 를 이용하여) 의 주파수 범위, 그리고 PCS 대역에 대하여 1720 내지 1780MHz 의 주파수 범위 (즉, 차 주파수 정현파 ω_RF - ω_IF 를 이용하여) 를 커버하도록 발생될 수 있다. 다른 방법으로, 동일한 셀룰러 및 PCS 주파수 범위를 커버하도록, RF LO 는 셀룰러 대역에 대하여 1084 내지 1109MHz 의 주파수 범위 (즉, 차 주파수 정현파를 이용하여), 그리고 PCS 대역에 대하여 1590 내지 1650MHz 의 주파수 범위 (즉, 합 주파수 정현파를 이용하여) 일 수 있다.

2 개의 입력 정현파를 이용한 I LO 및 Q LO 의 발생은 여러 가지 이점을 제공한다. 첫째, 입력 정현파의 주파수는 변조된 RF 신호의 주파수와는 다르므로, LO 누설과 VCO 풀링으로 인한 성능 저하를 방지할 수 있다. 또한, IF LO 및 RF LO 를 발생시키는 VCO 는 I LO 및 Q LO 의 주파수보다는 낮은 주파수로 동작하도록 설계될 수 있으므로, 특정 신호 레벨에 대하여 개선된 위상 잡음 성능을 달성할 수 있다.

LO 발생기 (400) 는 종래의 LO 발생기에 비해 많은 이점을 제공한다. 예를들어, LO 발생기 (400) 는 도 3 에 나타낸 LO 발생기 (300) 보다 2 개 적은 믹서를 구비한다. 믹서의 개수가 더 적어져서 회로 복잡성이 낮아지며 또한 더 적은 불요 신호가 발생된다. 또한, LO 발생기 (400) 는, 병렬로 동작하는 절반 개수의 믹서를 구비하기 때문에, LO 발생기 (300) 의 약 절반의 바이어스 전류를 사용하도록 설계된다.

또한, LO 발생기 (400) 의 아키텍처는 위상 시프트 네트워크 (420a, 420b) 에 의해 도입된 위상 오차의 영향을 감소시킨다. 특히, 위상 시프트 네트워크 (420a, 420b) 가 90°+ θ_ERR (여기서, θ_ERR 은 위상 오차를 나타냄) 을 갖는 쿼드러처 신호를 발생시키는 경우, I LO 및 Q LO 의 위상 오차는,

θ_{ERR_OUT} =

식 (7)

로 나타낼 수 있다.

식 (7) 은 출력 신호의 위상 오차가 위상 시프트 네트워크 (420a, 420b) 에 의해 발생한 위상 오차의 대략 절반임을 나타낸다.

도 5 는 LO 발생기 (500) 의 특정 실시형태의 블록도를 나타낸다. LO 발생기 (500) 는 도 4 의 LO 발생기 (400) 의 특정 구현예이며, 도 2 의 LO 발생기 (240) 에 대하여 사용될 수 있다. 도 5 의 위상 시프트 네트워크 (510, 520a, 및 520b) 는 도 4 의 위상 시프트 네트워크 (410, 420a, 및 420b) 에 각각 대응한다. 도 5 의 믹서 (512a 와 512b) 는 도 4 의 믹서 (412a와 412b) 에 각각 대 응한다. 합산기 (422a 와 422b) 는 위상 시프트 네트워크 (520a 와 520b) 로부터의 출력을 함께 커플링하여 구현할 수 있다.

발생기 (500) 내의 차 IF LO (IF_LO+ 및 IF_LO-) 는 위상 시프트 네트워크 (510) 에 제공되며, 이 네트워크는 차 인페이스 IF LO (I_{IF_LO+} 및 I_{IF_LO-}) 및 차 쿼드러처 IF LO (Q_{IF_LO}+ 및 Q_{IF_LO}) 를 제공한다. 차 RF LO (RF_LO+ 및 RF_LO-) 와 차 인페이스 IF LO 는 믹서 (512a) 에 제공되며, 차 RF LO 와 차 쿼드러처 IF LO 는 믹서 (512b) 에 제공된다.

도 5 에 나타낸 실시형태에서, 각각의 믹서 (512) 는 한쌍의 크로스 커플링된 차분 증폭기 (516) 에 결합된 차분 증폭기 (514) 를 구비하는 길버트셀 승산기를 이용하여 구현된다. 특히, 믹서 (512a) 에 대하여, I_{IF_LO+} 및 I_{IF_LO-} 는 트랜스컨덕터 (511a) 의 입력에 제공되며, 이 트랜스컨덕터는 도 5 에 나타낸 실시형태에서 트랜지스터 (514a 와 514b) 를 구비하는 차분 증폭기로서 구현될 수 있다. 도 5 에는 나타내지 않았지만, 에미터 축퇴 저항 (emitter degeneration resistance) 이 트랜지스터 (514a 와 514b) 의 에미터와 접지사이에 결합되어 차분 증폭기의 선형성을 향상시킬 수 있다. I_{IF_LO+} 와 I_{IF_LO-} 가 전류신호인 경우, 이들 전류는 길버트셀 믹서에 직접 인가될 수 있다. 트랜지스터 (514a 와 514b) 의 에미터는 AC 접지에 함께 결합된다. 트랜지스터 (514a) 의 콜렉터는 트랜지스터 (516a, 516b) 의 에미터에 결합되고, 트랜지스터 (514b) 의 콜렉터는 트랜지스터 (516c, 516d) 의 에미터에 결합된다. 트랜지스터 (516a, 516c) 의 콜렉터 들은 위상 시프트 네트워크 (520a) 에 함께 결합되고, 트랜지스터 (516b, 516d) 의 콜렉터는 위상 시프트 네트워크 (520a) 에 함께 결합된다. 트랜지스터 (516a, 516d) 의 베이스들은 함께 결합되어 RF_LO+ 를 수신하고, 트랜지스터 (516b, 516c) 의 베이스들은 함께 결합되어 RF_LO- 를 수신한다. 믹서 (512b) 는 믹서 (512a) 와 유사하게 구성된다.

각각의 위상 시프트 네트워크 (520) 는 차분 입력 신호를 수신하고, 4 위상의 수신 신호 또는 서로에 대하여 쿼드러처한 2 개의 차분 신호를 발생시킨다. 4 개의 위상은 φ, φ+90°, φ+180°, φ+270°를 포함하며, 여기서 φ 는 임의의 위상값이고 위상 시프트 네트워크 (520a, 520b) 양쪽에 대하여 유사하다. 위상 시프트 네트워크 (520a, 520b) 로부터의 출력은 전류 신호이고, 노드 (522a 내지 522d) 에서 합성되어 원하는 출력 신호를 발생시킨다. 트랜지스터 (524a 내지 524d) 는 출력 레지스터 (526) 를 위상 시프트 네트워크 (520) 로부터 분리시키는 캐스케이드형 버퍼들이다. 캐스케이드형 버퍼는 저항 (526) 에 부하가 걸리거나 위상 시프트 네트워크의 성능에 영향을 미치는 것을 방지한다. 각각의 캐스케이드형 버퍼를 통한 전류는 개별 로드 저항 (526) 을 거쳐서 전압을 발생시킨다. 저항 (526a, 526b) 에서의 전압은 차 인페이스 LO (I LO+ 및 I LO-) 를 포함하고, 저항 (526c, 526d) 에서의 전압은 차 쿼드러처 LO (Q LO+ 및 Q LO-) 를 포함한다.

도 5 는 LO 발생기 (400) 의 특정 구현예를 나타낸다. 또한, 다른 다양한 설계를 LO 발생기의 각각의 엘리먼트에 대하여 이용할 수 있다. 예를들어, 위상 시프트 네트워크는, 커플링된 송신라인을 이용하는 회로 보드상의 식각된 엘 리먼트 (상술한 미국특허번호 제5,412,351호에 개시됨), 윌킨슨 구조 (Wilkinson structure), 또는 당해 기술분야에 알려진 다른 분산 기술로서 구현할 수 있다. 또한, 위상 시프트 네트워크는 상업적으로 이용가능한 하이브리드 커플러 같은 럼프 엘리먼트 (lump element) 를 이용하여 구현할 수 있다. 또한, 위상 시프트 네트워크는 피드백 루프를 통하여 인페이스 및 쿼드러처 정현파의 위상 오차 및/또는 진폭 불균형을 교정하는 지연 고정 루프 (DLL; delay locked loop) 를 이용하여 구현할 수 있다. 또한, 위상 시프트 네트워크는 능동 소자를 이용하여 구현할 수 있다. 예를들어, 능동 소자를 이용한 위상 시프트 네트워크의 설계는 발명의 명칭이 "Active Phase Splitter" 이고 1997년 5월 22일자로 출원되었으며, 본 발명의 양수인에게 양도되었고 여기서 참조하는 미국특허출원번호 제 08/862,094호에 기술되어 있다.

유사하게, 믹서는 다향한 설계를 통하여 구현할 수 있다. 믹서는, 당업계에 알려진 단일 밸런스 또는 이중 밸런스 다이오드 믹서로서 구현될 수 있다. 다른 방법으로, 믹서는 위에 나타낸 바와 같은 능동 소자를 구비하는 길버트셀 승산기로 구현할 수 있다. 일반적으로, 믹서는 비선형 소자를 이용하여 구현할 수 있다. 따라서, 믹서의 다양한 구현예를 고려할 수 있고, 이들은 본 발명의 범위내에 있는 것이다.

위에 나타낸 실시형태에서, 합산기는 위상 시프트 네트워크의 (전류) 출력을 함께 커플링하여 구현할 수 있다. 또한, 합산기는 능동 합산 소자 (저항 네트워크 같은) 또는 능동 회로 (합산 증폭기 같은) 로 구현할 수 있다.

도 5 에 나타낸 특정 구현예는 많은 이점을 갖는다. 첫째, 믹서, 위상 시프트 네트워크, 합산기, 및 출력 버퍼는 "스택형" 회로 토폴로지로 구현되며, 4개의 출력 신호 (또는 2개의 차 LO) 에 대응하는 4 개의 전류 경로 (즉, 저항 (526a 내지 526d) 를 통하여) 를 공유한다. 적층형 토폴로지는 전류를 공유하는 전력 소비를 감소시키고, 또한 버퍼와 다른 회로에 대한 필요성을 제거하여 요구되는 구성요소의 개수를 감소시킨다.

둘째, 위상 시프트 네트워크 (520a, 520b) 각각은 입력 신호의 4개의 위상을 발생시킨다. 4 개의 위상은 서로에 대하여 쿼드러처한 2 개의 차분 출력 신호에 대응한다. 차분 신호에 대하여, 반전된 신호는 2개의 신호라인을 단순하게 스와핑 (swarp) 하여 용이하게 얻을 수 있다. 예를들어, 도 4 을 참조하면, 성분 b 에 대한 합산기 (422b) 상의 마이너스 부호는 차분 신호 라인 (b+ 와 b-) 를 스와핑하여 얻을 수 있다. 따라서, 합 및 차 주파수 성분은 위상 시프트 네트워크 (520a, 520b) 로부터의 출력 신호를 적절하게 합성함으로써 동일 회로로 쉽게 얻을 수 있다. 또한, 합 및 차 주파수 성분은 차분 라인 커플링 믹서 (412a) 의 극성을 위상 시프트 네트워크 (420a) 로 스와핑하여 얻을 수 있다.

LO 발생기 (500) 는 LO 발생기 (400) 의 일 구현예이다. 또한, 다른 구현예들도 설계할 수 있으며, 이들은 본 발명의 범위내에 있는 것이다. 예를들어, 믹서가 한 세트의 전류 경로와 위상 시프트 네트워크로부터 동작하고, 출력 버퍼가 제 2 세트의 전류 경로로부터 동작하는 "캐스케이드형" 토폴로지를 사용할 수 있다. 캐스케이드형 토폴로지는, 예를들어 낮은 공급 전압을 갖는 애플리케이 션에서 사용할 수 있다.

도 6A 는 단극 위상 시프트 네트워크 (600a; single-pole phase shift network) 의 특정 실시형태의 블록도를 나타낸다. 위상 시프트 네트워크 (600a) 는 도 4 와 5 의 위상 시프트 네트워크를 구현하는 데 사용할 수 있다. 위상 시프트 네트워크 (600a) 는 차분 입력 신호 (IN+ 와 IN-) 를 수신하고 한쌍의 차분 출력 신호 (I_OUT+ 와 I_OUT-, 및 Q_OUT+ 와 Q_OUT-) 를 발생시키는 다상 필터 (multiphase filter) 이다.

네트워크 (600a) 내에서, 신호 IN+ 는 저항 (610a, 610b) 와 캐패시터 (612a, 612b) 의 일단에 제공된다. 유사하게, 신호 IN- 는 저항 (610c, 610d) 과 캐패시터 (612c, 612d) 의 일단에 제공된다. 저항 (610a, 610b, 610c, 및 610d) 의 다른 단은 캐패시터 (612d, 612a, 612b, 및 612c) 에 각각 결합되고, 출력 I_OUT+, Q_OUT+, I_OUT-, 및 Q_OUT- 를 각각 구비한다. 네트워크 (600a) 에 대한 전달 함수는,

식(8)

식(9)

식(10)

식(11)

이며, 여기서 V_IN = V_IN+ - V_IN- 이다. 차분 전달 함수는,

식(12)

식(13)

이고, 여기서 V_Iout = V_Iout+ - V_Iout- 이고 V_Qout = V_Qout+ - V_Qout- 이다.

위상 시프트 네트워크 (600a) 는 대략적으로 올패스 구조 (allpass structure) 이다. 각각의 RC 네트워크 (예를들어, 저항 (610b) 과 캐패시터 (612a)) 는 인접 네트워크에 대하여 45도의 위상 시프트를 제공한다. 커플링 캐패시터 (612b, 612d) 는 입력 차분 신호 (IN+ 및 IN-) 를 크로스-커플링한다.

도 4 을 참조하면, 식 (1) 내지 (4) 에 나타낸 바와 같이, 위상 시프트 네트워크 (410) 는 IF 주파수 (예를들어, 차 주파수 계획을 수용하기 위한 단일톤 IF LO 또는 가변 주파수 IF LO) 의 대역에 대해 작동하며, 위상 시프트 네트워크 (420a, 420b) 각각은 합 주파수 성분 (예를들어, cos(ω_RF - ω_IF) 및 차 주파수 성분 (예를들어, cos(ω_RF + ω_IF)) 을 갖는 광대역 (채널 선택을 위한 조절 가능 주파수) 신호에 작동한다. 각각의 위상 시프트 네트워크에 대하여, 저항과 캐패시터는 관심 동작 주파수에서 그리고 관심 대역에 대하여 요구되는 위상 및 진폭 응답을 제공하도록 선택할 수 있다. 따라서, 위상 시프트 네트워크 (410) 에 대한 저항 및 캐패시턴스 값은 위상 시프트 네트워크 (420a 와 420b) 의 저항 및 캐패시턴스와는 다르다.

도 6B 는 3극 위상 시프트 네트워크 (600b) 의 특정 실시형태의 블록도를 나타낸다. 또한, 위상 시프트 네트워크 (600b) 는 도 4 와 5 의 위상 시프트 네트워크를 구현하는 데 사용할 수 있다. 위상 시프트 네트워크 (600b) 는 위상 시프트 네트워크 (600a) 보다 넓은 대역폭을 가지며, 특히 도 4 의 위상 시프트 네트워크 (420) 로서, 그리고 도 5 의 위상 시프트 네트워크 (520) 로서 사용하는 데 특히 적합하다.

네트워크 (600b) 내에서, 신호 IN+ 는 저항 (620a, 620b) 과 캐패시터 (622a, 622b) 의 일단에 제공된다. 유사하게, 신호 IN- 는 저항 (620c, 620d) 와 캐패시터 (622c, 622d) 의 일단에 제공된다. 저항 (620a, 620b, 620c, 및 620d) 의 다른 일단은 캐패시터 (622d, 622a, 622b, 및 622c) 의 다른 일단에 각각 결합된다. 저항 (620) 과 캐패시터 (622) 는 하나의 극 (pole) 을 제공하는 제 1 단을 형성한다.

저항 (620a, 620b, 620c, 및 620d) 는 저항 (630a, 630b, 630c, 및 630d) 의 일단에, 그리고 캐패시터 (632a, 632b, 632c, 및 632d) 에 각각 결합된다. 캐패시터 (632a, 632b, 632c, 및 632d) 의 다른 단은 저항 (630b, 630c, 630d, 및 630a) 의 다른 단에 각각 결합된다. 저항 (620) 과 캐패시터 (632) 는 제 2 단을 형성한다.

저항 (630a, 630b, 630c, 및 630d) 는 저항 (640a, 640b, 640c, 및 640d) 의 일단에, 그리고 캐패시터 (642a, 642b, 642c, 및 642d) 에 각각 결합된다. 캐패시터 (642a, 642b, 642c, 및 642d) 의 다른 단은 저항 (640b, 640b, 640d, 및 640a) 의 다른 단에 각각 결합된다. 저항 (640) 과 캐패시터 (642) 는 제 3 단을 형성한다. 저항 (640a, 640b, 640c, 및 640d) 는 출력 I_OUT+, Q_OUT+, I_OUT- , 및 Q_OUT- 각각을 구비한다.

위상 시프트 네트워크 (600b) 의 제 1 단은 입력 신호의 4 가지 위상 (예를들어, φ, φ+90°φ+180°, 및 φ+270°) 또는 서로에 대하여 쿼드러처한 2개의 차분 신호를 발생시키도록 위상 시프트를 제공한다. 각각의 단은 저항 및 캐패시턴스 값의 적절한 선택에 의해 원하는 주파수 위치에 생성될 수 있는 극을 제공한다. 특히, 극 위치는,

f₁ = 2πR₁C₁ 식 (14)

f₂ = 2πR₂C₂ =

식 (15)

f₃ = 2πR₃C₃ 식 (16)

로 표현할 수 있다.

도 6C 와 6D 는 위상 시프트 네트워크 (600b) 의 위상 응답과 진폭 응답을 각각 나타낸다. 특정 구현예에서, 극들은 f₁ = 600 MHz, f₂ = 1150MHz, 및 f₃ = 2.2GHz 로 설정된다. 일반적인 위상 오차는 관심 대역폭에 대하여 1.5도 보다 작으며, 일반적인 진폭 오차는 0.5dB 보다 작다. 일반적으로, R 과 C 값의 허용 오차는 극들을 시프트시키고, 저항 및 캐패시터의 미스매치는 위상 오차를 발생시킨다. 허용 오차와 미스매치 (mismatch) 는 적절한 설계 레이아웃 가이드라 인을 유지함으로써 감소시킬 수 있다.

도 6A 와 6B 는 특정한 종류의 위상 시프트 네트워크의 특정 설계를 나타낸다. 또한, 다른 설계를 구현할 수 있으며, 이는 본 발명의 범위내에 속하는 것이다. 예를들어, 위상 시프트 네트워크는 임의의 개수 (예를들어, 1, 2, 3, 4, 5, 등) 의 극을 포함하도록 설계할 수 있다.

도 7 은 다이렉트 업컨버터 (230) 의 특정 실시형태의 블록도를 나타낸다. I 및 Q 신호는 믹서 (710a 와 710b) 에 각각 제공되며, 이들 믹서는 또한 I LO 및 Q LO 를 각각 수신한다. 각각의 믹서 (710) 는 입력 신호를 LO 신호로 변조하여 변조된 성분들을 발생시킨다. 이 변조된 성분들은 합산기 (712) 에 제공되며, 이 합산기는 그 성분들을 합산하여 변조된 RF 신호를 발생시킨다. 믹서 (710) 와 합산기 (712) 는 도 5 와 유사한 한쌍의 길버트셀 승산기를 사용하여 구현할 수 있다.

명확하도록, 본 발명의 LO 발생기는 송신기내의 QPSK 변조기에 대하여 설명하였다. 또한, RF 신호를 수신하고 그 수신 RF 신호를 직접 복조하거나 다운컨버전하여 복조 및/또는 다운컨버전 (베이스밴드) 신호를 발생시키는 다이렉트 업컨버터에서 LO 발생기를 사용할 수도 있다.

또한, 본 발명은 바이폴라 접합 트랜지스터 (BJT)를 사용하여 구현하는 회로에 관련하여 설명하였다. 또한, 본 발명은 FET, MOSFET, MESFET, HBT, P-HEMT 및 다른 것을 포함하는 다른 회로로 구현할 수도 있다. 여기서 사용한 바와 같이, "트랜지스터" 는 일반적으로 임의의 능동 회로를 말하며, BJT 에 제한되지 않 는다.

여기서 사용한 바와 같이, 정현파는 변조, 복조, 및 주파수 컨버전에 사용되는 캐리어 신호의 한가지 종류이다. 일반적으로, 캐리어 신호는 정현파, 톱니파, 삼각파 등의 다른 종류일 수도 있다. 여기서 설명한 본 발명은 임의의 종류의 캐리어 신호를 발생시키는 데 사용할 수 있으며, 정현파의 발생에 제한되지 않는다.

바람직한 실시형태의 상기 설명은 당업자가 본 발명을 제조하거나 사용하도록 제공된 것이다. 이들 실시형태에 대한 다양한 변형이 당업자들에게 명백하며, 여기 정의한 일반적인 원리는 창조력 없이도 다른 실시형태에 적용할 수 있다. 따라서, 본 발명은 여기 나타낸 실시형태에 제한되지 않고, 여기 개시한 원리 및 신규한 특성과 일관되는 최광의 범위를 갖게 된다.

Claims (40)

1. 제 1 주파수의 쿼드러처 정현파를 수신하여 제 2 주파수의 제 2 입력 정현파와 혼합하도록 구성된 제 1 믹서;

   상기 제 1 주파수의 인페이스 정현파를 수신하여 상기 제 2 입력 정현파와 혼합하도록 구성된 제 2 믹서;

   상기 제 1 믹서에 결합되며, 상기 제 1 믹서로부터의 출력을 수신하여 제 1 위상 시프트 신호를 발생시키도록 구성된 제 1 위상 시프트 네트워크;

   상기 제 2 믹서에 결합되며, 상기 제 2 믹서로부터의 출력을 수신하여 제 2 위상 시프트 신호를 발생시키도록 구성된 제 2 위상 시프트 네트워크; 및

   상기 제 1 및 제 2 위상 시프트 네트워크에 결합되며, 상기 제 1 및 제 2 위상 시프트 신호를 수신하고 합산하여 제 1 출력 정현파를 발생시키도록 구성된 제 1 합산기를 구비하는, 신호 발생기.
2. 제 1 항에 있어서,

   상기 제 1 주파수의 제 1 입력 정현파를 수신하여 상기 인페이스 및 쿼드러처 정현파를 발생시키도록 구성된 제 3 위상 시프트 네트워크를 더 구비하는, 신호 발생기.
3. 제 1 항에 있어서,

   상기 정현파 각각에는 차분 신호 (differential signal) 가 제공되는, 신호 발생기.
4. 제 1 항에 있어서,

   상기 인페이스 정현파와 쿼드러처 정현파들은 서로에 대하여 90도로 위상천이된, 신호 발생기.
5. 제 1 항에 있어서,

   상기 제 1 위상 시프트 네트워크는 제 3 위상 시프트 신호를 발생시키도록 더 구성되고, 상기 제 2 위상 시프트 네트워크는 제 4 위상 시프트 신호를 발생시키도록 더 구성되며,

   상기 발생기는 제 1 및 제 2 위상 시프트 네트워크에 결합되며, 상기 제 3 및 제 4 위상 시프트 신호를 수신하고 합산하여 제 2 출력 정현파를 발생시키도록 구성된 제 2 합산기를 더 구비하는, 신호 발생기.
6. 제 1 주파수의 제 1 및 제 2 위상 시프트 신호를 수신하여 제 2 주파수의 제 2 입력 정현파와 혼합하도록 각각 구성된 제 1 및 제 2 길버트셀 승산기; 및

   상기 제 1 및 제 2 길버트셀 승산기에 각각 결합되며, 각각의 길버트셀 승산기로부터의 출력을 수신하여 위상 시프트 신호 세트를 발생시키도록 각각 구성된 제 1 및 제 2 위상 시프트 네트워크를 구비하며,

   상기 제 1 및 제 2 위상 시프트 네트워크의 출력은 제 1 및 제 2 출력 정현파를 제공하도록 선택적으로 결합되는, 신호 발생기.
7. 제 6 항에 있어서,

   상기 제 1 주파수의 제 1 입력 정현파를 수신하여 상기 제 1 주파수의 제 1 및 제 2 위상 시프트 정현파를 발생시키도록 구성된 제 3 위상 시프트 네트워크를 더 구비하는, 신호 발생기.
8. 제 6 항에 있어서,

   상기 제 1 및 제 2 위상 시프트 네트워크는 다상 필터로 구현되는, 신호 발생기.
9. 제 1 주파수의 제 1 쿼드러처 신호를 제 2 주파수의 제 2 입력 정현파와 혼합하여 제 1 혼합 신호를 발생시키는 단계;

   상기 제 1 주파수의 제 1 인페이스 정현파를 상기 제 2 입력 정현파와 혼합하여 제 2 혼합 신호를 발생시키는 단계;

   상기 제 1 혼합 신호를 위상 시프트시켜서 제 1 인페이스 신호 및 제 1 쿼드러처 신호를 발생시키는 단계;

   상기 제 2 혼합 신호를 위상 시프트시켜서 제 2 인페이스 신호 및 제 2 쿼드러처 신호를 발생시키는 단계; 및

   상기 제 1 인페이스 및 쿼드러처 신호들과, 상기 제 2 인페이스 및 쿼드러처 신호들중 선택한 쌍을 합성하여 제 1 출력 정현파를 발생시키는 단계를 포함하는, 정현파 발생 방법.
10. 하나 이상의 아날로그 신호와 하나 이상의 업컨버전 정현파를 수신하고 혼합하여 변조 신호를 제공하도록 구성된 다이렉트 업컨버터; 및

    상기 다이렉트 업컨버터에 결합되는 정현파 발생기를 구비하되,

    상기 정현파 발생기는,

    제 1 주파수의 쿼드러처 정현파를 수신하여 제 2 주파수의 제 2 입력 정현파와 혼합하도록 구성된 제 1 믹서;

    상기 제 1 주파수의 인페이스 정현파를 수신하여 상기 제 2 입력 정현파와 혼합하도록 구성된 제 2 믹서;

    상기 제 1 믹서에 결합되며, 상기 제 1 믹서로부터의 출력을 수신하여 제 1 위상 시프트 신호를 발생시키도록 구성된 제 1 위상 시프트 네트워크;

    상기 제 2 믹서에 결합되며, 상기 제 2 믹서로부터의 출력을 수신하여 제 2 위상 시프트 신호를 발생시키도록 구성된 제 2 위상 시프트 네트워크; 및

    상기 제 1 및 제 2 위상 시프트 네트워크에 결합되며, 상기 제 1 및 제 2 위상 시프트 신호를 수신하고 합산하여 제 1 업컨버전 정현파를 발생시키도록 구성된 제 1 합산기를 구비하는, 변조기.
11. 하나 이상의 아날로그 신호를 수신하도록 구성된 하나 이상의 버퍼;

    상기 하나 이상의 버퍼에 동작가능하게 결합하며, 상기 하나 이상의 아날로그 신호를 수신하여 하나 이상의 업컨버전 정현파와 혼합하여 변조 신호를 제공하도록 구성된 다이렉트 업컨버터;

    상기 다이렉트 업컨버터에 동작가능하게 결합되며, 상기 변조 신호를 수신하여 증폭하도록 구성된 하나 이상의 가변 이득 증폭기 (VGA); 및

    상기 다이렉트 업컨버터에 결합되는 정현파 발생기를 구비하되,

    상기 정현파 발생기는,

    제 1 주파수의 쿼드러처 정현파를 수신하여 제 2 주파수의 제 2 입력 정현파와 혼합하도록 구성된 제 1 믹서;

    상기 제 1 주파수의 인페이스 정현파를 수신하여 상기 제 2 입력 정현파와 혼합하도록 구성된 제 2 믹서;

    상기 제 1 믹서에 결합되며, 상기 제 1 믹서로부터의 출력을 수신하여 제 1 위상 시프트 신호를 발생시키도록 구성된 제 1 위상 시프트 네트워크;

    상기 제 2 믹서에 결합되며, 상기 제 2 믹서로부터의 출력을 수신하여 제 2 위상 시프트 신호를 발생시키도록 구성된 제 2 위상 시프트 네트워크; 및

    상기 제 1 및 제 2 위상 시프트 네트워크에 결합되며, 상기 제 1 및 제 2 위상 시프트 신호를 수신하고 합산하여 제 1 업컨버전 정현파를 발생시키도록 구성된 제 1 합산기를 구비하는, 셀룰러 전화기용 송신기.
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