KR100842728B1 - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
반도체 장치 및 반도체 장치의 제조 방법에서, 화소부(205)의 소스 와이어(126)는 낮은 저항을 갖는 재료(각각, 알루미늄, 은, 구리)로 형성된다. 구동 회로의 소스 와이어는 화소부의 게이트 와이어(162) 및 화소 전극(163)와 동일한 공정에서 형성된다.
제 1 채널형 TFT, 제 2 n 채널형 TFT, 제 3 채널형 TFT, 적층 구조
In the semiconductor device and the manufacturing method of the semiconductor device, the source wire 126 of the pixel portion 205 is formed of a material having low resistance (aluminum, silver, copper, respectively). The source wire of the driving circuit is formed in the same process as the gate wire 162 and the pixel electrode 163 of the pixel portion.
1st channel type TFT, 2nd n type type TFT, 3rd channel type TFT, laminated structure
Description
도 1은 AM-LCD의 제조 방법을 도시하는 다이어그램.1 is a diagram illustrating a method of manufacturing AM-LCD.
도 2는 AM-LCD의 다른 제조 방법을 도시하는 다이어그램.2 is a diagram showing another manufacturing method of AM-LCD.
도 3은 AM-LCD의 다른 제조 방법을 나타내는 다이어그램.3 is a diagram showing another manufacturing method of AM-LCD.
도 4는 화소의 평면도.4 is a plan view of a pixel;
도 5는 화소의 평면도.5 is a plan view of a pixel;
도 6은 능동 매트릭스 액정 디스플레이 장치를 도시하는 단면도.6 is a cross-sectional view showing an active matrix liquid crystal display device.
도 7은 액정 모듈의 전망을 도시하는 다이어그램.7 is a diagram showing a view of a liquid crystal module.
도 8은 NMOS 회로의 구조를 도시하는 다이어그램.8 is a diagram showing the structure of an NMOS circuit.
도 9는 시프트 레지스트의 구조를 도시한 다이어그램.9 is a diagram showing the structure of a shift resist.
도 10은 화소부를 도시하는 단면도.10 is a sectional view of a pixel portion;
도 11은 화소부를 도시하는 단면도.11 is a sectional view of a pixel portion;
도 12는 상기 장치의 평면도.12 is a plan view of the device.
도 13은 화소부를 도시하는 단면도.13 is a sectional view of a pixel portion;
도 14는 레이저 조사 동작을 도시하는 개략적인 다이어그램.14 is a schematic diagram illustrating a laser irradiation operation.
도 15a 내지 15c는 전자 장치를 도시하는 다이어그램.15A-15C are diagrams illustrating electronic devices.
도 16a 및 16b는 전자 장치를 도시하는 다이어그램.16A and 16B are diagrams illustrating electronic devices.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100 : 기판 102-105 : 반도체 층100 substrate 102-105 semiconductor layer
107a : 제 1 도전막 107b : 제 2 도전막107a: first
108a-111a : 마스크 113-116 : 도전층108a-111a: mask 113-116: conductive layer
118-121 : 높은 농도의 불순물 영역118-121: high concentration impurity region
122a-125a : 제 1 도전층 122b-125b : 제 2 도전층122a-125a: first conductive layer 122b-125b: second conductive layer
발명의 분야Field of invention
본 발명은 박막 트랜지스터(이후 "TFT")에 의해 구성된 회로를 가진 반도체 장치, 및 상기 반도체 장치를 제조하는 방법에 관한 것이다. 예를 들어, 본 발명은 전기 광학 장치가 일부 구성으로서 장착된 액정 디스플레이 패널 및 전자 장치에 관한 전자 광학 장치에 관한 것이다.The present invention relates to a semiconductor device having a circuit constituted by a thin film transistor (hereinafter referred to as "TFT"), and a method of manufacturing the semiconductor device. For example, the present invention relates to an electro-optical device relating to a liquid crystal display panel and an electronic device in which the electro-optical device is mounted as some configuration.
본 명세서에서, 반도체 장치는 반도체 특성, 및 전기 광학 장치, 반도체 회로 및 전자 장치를 사용하는 기능이 반도체 장치로서 정의되는 일반적인 장치를 의미한다.In this specification, a semiconductor device means a general device in which semiconductor characteristics and functions of using an electro-optical device, a semiconductor circuit, and an electronic device are defined as a semiconductor device.
관련 기술의 설명Description of the related technology
최근에, 절연 표면을 가진 기판상에 형성된 반도체 박막(약 몇 ㎚ 내지 몇백 ㎚의 두께를 가짐)을 형성하는 기술에 대해 많은 시도가 있었다. 박막 트랜지스터는 IC 같은 전기 장치, 전기광학 장치 등에 폭넓게 사용되었었고, 특히 이미지 디스플레이 장치의 스위칭 소자에 박막 트랜지스터를 적용하기 위한 개발이 빠르게 요구되었다.Recently, many attempts have been made to form a semiconductor thin film (having a thickness of about several nm to several hundred nm) formed on a substrate having an insulating surface. Thin film transistors have been widely used in electrical devices such as ICs, electro-optical devices, and the like, and development for applying thin film transistors to switching devices of image display devices has been rapidly required.
액정 디스플레이 장치는 이미지 디스플레이 장치로서 잘 공지되었다. 능동 매트릭스형 액정 디스플레이 장치는 보다 높은 해상도의 이미지가 능동 매트릭스형 액정 디스플레이 장치에 의해 제공될 수 있기 때문에 수동형 액정 디스플레이 장치보다 자주 사용되었다. 능동 매트릭스형 액정 디스플레이 장치에서, 디스플레이 패턴은 매트릭스 형태로 배열된 화소 전극을 구동함으로써 스크린상에 형성된다. 특히, 전압은 선택된 화소 전극 및 화소 전극과 카운터 전극 사이에 배치된 액정 층을 광학적으로 변조시키기 위하여 선택된 화소 전극과 면하는 카운터 전극 양단에 인가되어, 광학 변조는 시청자에 의해 디스플레이 패턴으로서 인식된다.Liquid crystal display devices are well known as image display devices. Active matrix liquid crystal display devices have been used more often than passive liquid crystal display devices because higher resolution images can be provided by the active matrix liquid crystal display device. In an active matrix liquid crystal display device, a display pattern is formed on a screen by driving pixel electrodes arranged in a matrix. In particular, a voltage is applied across the counter electrode facing the selected pixel electrode to optically modulate the selected pixel electrode and the liquid crystal layer disposed between the pixel electrode and the counter electrode, so that the optical modulation is recognized by the viewer as a display pattern.
상기 능동 매트릭스형 액정 장치는 많은 다른 종류의 분야에 폭넓게 사용되었고, 큰 영역의 스크린 크기, 고해상도, 다수의 구멍 및 높은 신뢰도의 설계가 크게 요구되었다. 동시에 생산성의 향상 및 제조 비용의 감소가 크게 요구되었다.The active matrix liquid crystal device has been widely used in many different kinds of fields, and a large area of screen size, high resolution, a large number of holes, and high reliability design have been greatly demanded. At the same time, there has been a great demand for improved productivity and reduced manufacturing costs.
TFT가 TFT에 대한 게이트 배선 재료로서 알루미늄을 사용할 때, TFT의 제조 및 TFT 특성의 질적 하락은 채널 형성 영역에서 열처리 및 알루미늄 원자의 확산으로 인한 힐록, 휘스커(whisker) 등 돌출부의 형성에 의해 발생된다. 다른 한편, 열처리에 대해 높은 저항을 가진 금속 재료, 통상적으로 높은 융점을 가진 금속 원소가 상기 문제를 방지하기 위하여 사용될 때, 스크린 크기가 증가되면 와이어 배선이 증가하는 다른 문제가 발생하여, 전력 소비가 증가하는 등의 문제점을 유발한다.When the TFT uses aluminum as the gate wiring material for the TFT, the manufacturing of the TFT and the qualitative deterioration of the TFT characteristics are caused by the formation of protrusions such as hillocks, whiskers, etc. due to heat treatment and diffusion of aluminum atoms in the channel formation region. . On the other hand, when a metal material having a high resistance to heat treatment, typically a metal element having a high melting point, is used to prevent the above problem, another problem arises in that wire wiring increases when the screen size is increased, so that power consumption is increased. Cause problems such as increase.
그러므로, 본 발명의 목적은 스크린 크기가 증가되는 경우에도 전력 소비를 감소시킬 수 있는 반도체 장치의 구조, 및 그러한 반도체 장치를 제조하는 방법을 제공하는 것이다.It is therefore an object of the present invention to provide a structure of a semiconductor device that can reduce power consumption even when the screen size is increased, and a method of manufacturing such a semiconductor device.
본 발명에 따라, 상기 목적을 달성하기 위하여, 소스 와이어 및 게이트 와이어가 낮은 저항 재료(통상적으로, 알루미늄, 은, 구리 또는 그것의 합금)에 의해 형성된다. 게이트 전극은 게이트 와이어와 다른 층상에 제공된다. 게다가, 구동 회로의 모든 NMOS 회로는 n 채널형 TFT에 의해 형성되고 화소부의 TFT는 n 채널형 TFT로 형성된다. According to the present invention, in order to achieve the above object, the source wire and the gate wire are formed by a low resistance material (usually aluminum, silver, copper or an alloy thereof). The gate electrode is provided on a layer different from the gate wire. In addition, all the NMOS circuits of the driving circuit are formed by the n-channel type TFTs, and the TFTs of the pixel portion are formed by the n-channel type TFTs.
n 채널형 TFT를 결합함으로써 NMOS 회로를 형성하기 위하여, 두 개의 경우가 있는데, 하나의 경우는 NMOS 회로가 도 8의 A에 도시된 바와 같이 인핸스먼트형 TFT를 결합함으로써 형성되는 것이고(이후 "EEMOS 회로"라 함), 다른 경우는 도 8의 B에 도시된 바와 같이 인핸스먼트형 및 디프레션형을 결합함으로써 형성된다(이 후 "EDMOS 회로"라 함).In order to form an NMOS circuit by combining an n-channel TFT, there are two cases, in which case the NMOS circuit is formed by combining an enhancement TFT as shown in Fig. 8A (hereinafter, referred to as "EEMOS"). Circuit "), in other cases formed by combining an enhancement type and a depression type (hereinafter referred to as an" EDMOS circuit ").
서로 분리되게 앤핸스먼트형 및 디프레션형을 형성하기 위하여, 주기 테이블의 제 15 그룹(바람직하게, 인)에 속하는 원소 또는 주기 테이블의 제 13 그룹(바람직하게 붕소)에 속하는 원소는 채널 형성 영역으로 사용되는 반도체에 적당하게 도핑된다.In order to form an enhancement type and a depression type separately from each other, an element belonging to the fifteenth group (preferably phosphorus) of the periodic table or an element belonging to the thirteenth group (preferably boron) of the periodic table is transferred to the channel formation region. It is appropriately doped into the semiconductor used.
화소부의 소스 와이어는 구동 회로 부분의 소스 와이어와 다른 단계에서 형성된다.The source wire of the pixel portion is formed at a different step from the source wire of the driving circuit portion.
본 발명의 일측면에 따라, 절연 표면상에 형성된 반도체 층, 상기 반도체 층상에 형성된 절연막, 및 상기 절연막상에 형성된 게이트 전극을 포함하는 TFT가 장착된 반도체 장치가 제공되고, 상기 반도체 장치는 제 1 n 채널형 TFT를 가진 화소부 및 제 2 n 채널형 TFT와 제 3 n 채널형 TFT를 포함하는 회로를 가진 구동 회로를 포함하고, 상기 제 1 n 채널형 TFT, 제 2 n 채널형 TFT 및 제 3 n 채널형 TFT 각각의 게이트 전극이 하부층으로서 제 1 폭을 가진 제 1 도전층과 상부 층으로서 제 1 폭보다 작은 제 2 폭을 가진 제 2 도전층을 포함하는 적층 구조를 갖는 것을 특징으로 한다.According to one aspect of the invention, there is provided a semiconductor device equipped with a TFT comprising a semiconductor layer formed on an insulating surface, an insulating film formed on the semiconductor layer, and a gate electrode formed on the insulating film, wherein the semiconductor device is provided with a first device. and a driving circuit having a pixel portion having an n-channel TFT and a circuit including a second n-channel TFT and a third n-channel TFT, wherein the first n-channel TFT, the second n-channel TFT, and the first circuit are formed. The gate electrode of each of the 3 n-channel TFTs has a laminated structure including a first conductive layer having a first width as a lower layer and a second conductive layer having a second width smaller than the first width as an upper layer. .
본 발명의 다른 측면에 따라, 절연 표면상에 형성된 반도체 층, 상기 반도체 층상에 형성된 절연막, 및 상기 절연막상에 형성된 게이트 전극을 포함하는 TFT가 장칙된 반도체 장치가 제공되고, 상기 반도체 장치는 제 1 n 채널형 TFT를 가진 화소부, 및 제 2 n 채널형 TFT 및 제 3 n 채널형 TFT를 가진 구동 회로를 포함하고, 제 1 n 채널형 TFT의 게이트 전극이 제 2 도전층 및 상기 제 2 도전층과 동일한 폭을 가진 제 1 도전층을 포함하고, 제 2 및 제 3 n 채널형 TFT 각각의 게이트 전극이 하부 층으로서 제 1 폭을 가진 제 1 도전층 및 상부 층으로서 제 1 폭보다 작은 제 2 폭을 가진 제 2 도전층을 포함하는 적층 구조를 갖는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a semiconductor device equipped with a TFT including a semiconductor layer formed on an insulating surface, an insulating film formed on the semiconductor layer, and a gate electrode formed on the insulating film. a pixel portion having an n-channel TFT, and a driving circuit having a second n-channel TFT and a third n-channel TFT, wherein a gate electrode of the first n-channel TFT is formed of the second conductive layer and the second conductive. A first conductive layer having the same width as the layer, wherein the gate electrodes of each of the second and third n-channel TFTs each have a first conductive layer having a first width as the lower layer and a lower layer than the first width as the upper layer; It is characterized by having a laminated structure including a second conductive layer having two widths.
상기 반도체 장치의 각각에서, EEMOS 회로 또는 EDMOS 회로는 제 2 n 채널형 TFT 및 제 3 n 채널형 TFT에 의해 형성된다.In each of the above semiconductor devices, an EEMOS circuit or EDMOS circuit is formed by the second n-channel TFT and the third n-channel TFT.
상기 반도체 장치들 각각에서, 구동 회로의 각각의 n 채널형 TFT는 탭퍼된 부분을 가진 게이트 전극, 게이트 전극과 겹쳐진 채널 형성 영역 및 게이트 전극과 부분적으로 오버랩된 불순물 영역을 가진다. In each of the above semiconductor devices, each n-channel TFT of the driving circuit has a gate electrode having a tapped portion, a channel forming region overlapping with the gate electrode, and an impurity region partially overlapping with the gate electrode.
상기 반도체 장치들 각각에서, n 채널형 TFT의 불순물 영역에서 불순물 농도는 적어도 1×1017 내지 1×1018/cm3 범위의 농도 기울기를 가진 영역을 포함하고, 불순물 농도는 채널 형성 영역으로부터의 거리가 증가될 때 증가된다.In each of the semiconductor devices, the impurity concentration in the impurity region of the n-channel TFT includes a region having a concentration gradient in the range of at least 1 × 10 17 to 1 × 10 18 / cm 3 , wherein the impurity concentration is from the channel formation region. It is increased when the distance is increased.
상기 반도체 장치의 각각에서, 구동 회로의 n 채널형 TFT의 소스 와이어 및 화소부의 n 채널형 TFT의 소스 와이어는 다른 재료로 형성된다. In each of the above semiconductor devices, the source wire of the n-channel TFT of the driving circuit and the source wire of the n-channel TFT of the pixel portion are formed of different materials.
상기 반도체 장치의 각각에서, 화소부의 소스 와이어는 주로 Al, Cu, 또는 Ag를 포함하는 재료로 형성된다.In each of the semiconductor devices, the source wire of the pixel portion is mainly formed of a material containing Al, Cu, or Ag.
상기 반도체 장치의 각각에서, 화소부의 소스 와이어는 스퍼터링 방법, 프린트 방법, 플레이팅 방법 또는 임의의 방법의 결합에 의해 형성된다.In each of the semiconductor devices, the source wire of the pixel portion is formed by a combination of a sputtering method, a printing method, a plating method or any method.
각각의 상기 반도체 장치는 반사 또는 통과형 액정 모듈이다.Each of the semiconductor devices is a reflective or pass-through liquid crystal module.
본 발명의 다른 측면에 따라, 구동 회로 및 절연 표면상 화소부를 가진 반도체 장치를 제조하는 방법이 제공되고, 상기 방법은 절연 표면상에 반도체 층을 형성하는 단계, 반도체 층상에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막상에 제 1 게이트 전극을 형성하는 단계; n 형 제 1 불순물 영역을 형성하기 위하여 마스크로서 제 1 게이트 전극을 사용함으로써 반도체 층에 n형을 제공하는 불순물 원소를 도핑하는 단계; 탭퍼된 부분을 형성하기 위하여 제 1 게이트 전극을 에칭하는 단계; n형 제 2 불순물 영역을 형성하기 위하여 제 1 게이트 전극의 탭퍼 부분을 통하여 통과하는 동안 반도체 층에 n형을 제공하는 불순물 원소를 도핑하는 단계; 제 1 게이트 전극을 커버하기 위하여 제 2 절연막을 형성하는 단계; 제 2 절연막상에 화소부의 소스 와이어를 형성하는 단계; 상기 화소부의 소스 와이어를 커버하기 위하여 제 3 절연막을 형성하는 단계; 및 제 3 절연막상에 구동 회로의 소스 와이어 및 게이트 와이어를 형성하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device having a driving circuit and a pixel portion on an insulating surface, the method comprising forming a semiconductor layer on an insulating surface, forming a first insulating film on the semiconductor layer. step; Forming a first gate electrode on the first insulating film; doping an impurity element providing an n-type to the semiconductor layer by using the first gate electrode as a mask to form an n-type first impurity region; Etching the first gate electrode to form a tapped portion; doping an impurity element providing an n-type to the semiconductor layer while passing through the tapper portion of the first gate electrode to form an n-type second impurity region; Forming a second insulating film to cover the first gate electrode; Forming a source wire of the pixel portion on the second insulating film; Forming a third insulating film to cover the source wire of the pixel portion; And forming a source wire and a gate wire of the driving circuit on the third insulating film.
본 발명의 다른 측면에 따라, 절연 표면상에 제 1 반도체 층 및 제 1 게이트 전극을 가진 n 채널형 TFT, 및 제 2 반도체 층 및 제 2 게이트 전극을 가진 n 채널형 TFT를 가진 반도체 장치를 제조하는 방법이 제공되고, 상기 방법은 절연 표면상에 제 1 반도체 층 및 제 2 반도체 층을 형성하는 단계; 상기 제 1 반도체 층 및 제 2 반도체 층상에 제 1 절연 막을 형성하는 단계; 제 1 절연막상에 제 1 게이트 전극을 형성하는 단계; n형 제 1 불순물 영역을 형성하기 위하여 마스크로서 제 1 게이트 전극을 사용함으로써 제 1 반도체 층 및 제 2 반도체 층에 n형을 제공하는 불순물 원소 도핑 단계; 탭퍼된 부분을 형성하기 위하여 제 1 게이트 전극을 에칭하는 단계; n형 제 2 불순물 영역을 형성하기 위하여 제 1 게이트 전극의 탭퍼된 부분을 통하여 통과하는 동안 제 1 반도체 층 및 제 2 반도체 층에 n형을 제공하는 불순물 원소를 도핑하는 단계; 제 2 게이트 전극을 형성하기 위하여 제 2 반도체 층상에 제 1 게이트 전극의 탭퍼된 부분만을 선택적으로 제거하는 단계; 제 1 게이트 전극 및 제 2 게이트 전극을 커버하기 위하여 제 2 절연막을 형성하는 단계; 제 2 절연막상에 화소부의 소스 와이어를 형성하는 단계; 화소부의 소스 와이어를 커버하기 위하여 제 3 절연막을 형성하는 단계; 및 제 3 절연막상에 구동 회로 및 게이트 와이어의 소스 와이어를 형성하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, a semiconductor device having an n-channel TFT having a first semiconductor layer and a first gate electrode on an insulating surface, and an n-channel TFT having a second semiconductor layer and a second gate electrode is manufactured. A method is provided, the method comprising forming a first semiconductor layer and a second semiconductor layer on an insulating surface; Forming a first insulating film on the first semiconductor layer and the second semiconductor layer; Forming a first gate electrode on the first insulating film; an impurity element doping step of providing an n-type to the first semiconductor layer and the second semiconductor layer by using the first gate electrode as a mask to form an n-type first impurity region; Etching the first gate electrode to form a tapped portion; doping an impurity element providing an n-type to the first semiconductor layer and the second semiconductor layer while passing through the tapped portion of the first gate electrode to form an n-type second impurity region; Selectively removing only the tapped portion of the first gate electrode on the second semiconductor layer to form a second gate electrode; Forming a second insulating film to cover the first gate electrode and the second gate electrode; Forming a source wire of the pixel portion on the second insulating film; Forming a third insulating film to cover the source wire of the pixel portion; And forming a source wire of the driving circuit and the gate wire on the third insulating film.
상기 제조 방법에서, 제 1 게이트 전극을 가진 n 채널형 TFT는 구동 회로의 TFT이다.In the above manufacturing method, the n-channel TFT having the first gate electrode is the TFT of the driving circuit.
상기 제조 방법에서, 제 2 게이트 전극을 갖는 n 채널형 TFT는 화소부의 TFT이다.In the above manufacturing method, the n-channel TFT having the second gate electrode is the TFT of the pixel portion.
상기 제조 방법에서, 화소 전극은 구동 회로의 소스 와이어와 동시에 형성된다.In the above manufacturing method, the pixel electrode is formed simultaneously with the source wire of the driving circuit.
상기 제조 방법에서, 화소부의 소스 와이어를 형성하는 단계는 스퍼터링 방법, 프린트 방법, 플레이팅 방법 또는 그것의 결합이다.In the manufacturing method, the step of forming the source wire of the pixel portion is a sputtering method, a printing method, a plating method or a combination thereof.
상기 제조 방법에서, 제 1 게이트 전극은 하부 층으로서 제 1 폭을 가진 제 1 도전체 층 및 상부 층으로서 제 1 폭보다 작은 제 2 폭을 가진 제 2 도전층을 포함하는 적층 구조를 가진다. 제 2 도전층과 오버랩되지 않는 제 1 도전층의 영역 의 단면 모양은 탭퍼 모양이다.In the above manufacturing method, the first gate electrode has a laminated structure including a first conductor layer having a first width as a lower layer and a second conductive layer having a second width smaller than the first width as an upper layer. The cross-sectional shape of the region of the first conductive layer that does not overlap with the second conductive layer is a tapper shape.
양호한 실시예들의 설명Description of the preferred embodiments
본 발명은 첨부 도면을 참조하여 기술될 것이다.The invention will be described with reference to the accompanying drawings.
첫째, 베이스 절연막이 기판상에 형성된후, 목표된 모양을 가진 반도체 층은 제 1 포토리소그래피 처리를 사용함으로써 형성된다.First, after the base insulating film is formed on the substrate, a semiconductor layer having a desired shape is formed by using the first photolithography process.
이어서, 절연막(게이트 절연막 포함)은 반도체 층을 커버하기 위하여 형성된다. 제 1 도전막 및 제 2 도전막은 절연막상에 형성되고 적층된다. 따라서, 형성된 적층막은 제 1 도전층 및 제 2 도전층을 포함하는 게이트 전극을 형성하기 위하여 제 2 포토리소그래피 처리를 사용함으로써 제 1 에칭 처리된다. 본 발명에서, 게이트 전극이 미리 형성된후, 게이트 와이어는 내부층 절연막상에 형성된다.Subsequently, an insulating film (including a gate insulating film) is formed to cover the semiconductor layer. The first conductive film and the second conductive film are formed and laminated on the insulating film. Therefore, the formed laminated film is first etched by using the second photolithography process to form a gate electrode including the first conductive layer and the second conductive layer. In the present invention, after the gate electrode is formed in advance, the gate wire is formed on the inner layer insulating film.
다음으로, n형(인 등)을 제공하는 불순물 원소는 제 2 포토리소그래피 처리시 형성된 레지스트 마스크가 변형되지 않고 남겨져서, 자기 정렬 방식으로 n형 불순물 영역(고농도)를 형성하는 상태에서 반도체에 도핑된다. Next, the impurity element providing the n-type (phosphorus, etc.) is doped into the semiconductor in a state in which the resist mask formed during the second photolithography process is left unmodified to form the n-type impurity region (high concentration) in a self-aligned manner. do.
다음으로, 에칭 조건은 변화되고 제 2 에칭 처리는 제 2 포토리소그래피 처리시 형성된 레지스트 마스크가 변형되지 않고 남겨지고, 탭퍼된 부분을 가진 제 1 도전층(제 1 폭) 및 제 2 도전층(제 2 폭)이 형성된 상태에서 수행된다. 제 1 폭은 제 2 폭보다 크게 설정되고, 제 1 도전층 및 제 2 도전층을 포함하는 전극은 n 채널형 TFT의 게이트 전극(제 1 게이트 전극)으로서 사용한다.Next, the etching conditions are changed and the second etching process is performed without leaving the resist mask formed during the second photolithography process unmodified, and the first conductive layer (first width) and the second conductive layer (first width) having the tapped portion 2 width) is formed. The first width is set larger than the second width, and an electrode including the first conductive layer and the second conductive layer is used as the gate electrode (first gate electrode) of the n-channel TFT.
다음으로, 레지스트 마스크가 제거된후, n형을 제공하는 불순물 원소는 제 1 도전층의 탭퍼 부분을 통해 통과되고 마스크로서 제 2 도전층을 사용함으로써 반도체층에 도핑된다. 여기서, 채널 형성 영역은 제 2 도전층 아래에 형성되고, 불순물 영역(낮은 농도)은 제 1 도전층 아래에 형성되어 채널 형성 영역으로부터의 거리가 길어질 때 불순물 농도는 점차적으로 증가한다.Next, after the resist mask is removed, the impurity element providing the n-type is passed through the tapper portion of the first conductive layer and is doped into the semiconductor layer by using the second conductive layer as a mask. Here, the channel forming region is formed under the second conductive layer, and the impurity region (low concentration) is formed under the first conductive layer so that the impurity concentration gradually increases when the distance from the channel forming region becomes long.
그 후, 탭퍼 부분은 오프 전류를 감소시키기 위하여 선택적으로 제거되고, 마스크 시트의 수는 화소부와 다른 부분을 커버하는 레지스트 마스크를 형성하기 위하여 하나씩 증가되고, 에칭 처리는 화소부의 게이트 전극중 탭퍼 부분만을 제거하기 위하여 수행된다.Thereafter, the tapper portion is selectively removed to reduce the off current, and the number of mask sheets is increased one by one to form a resist mask covering the portion different from the pixel portion, and the etching process is performed with the tapper portion among the gate electrodes of the pixel portion. To remove the bay.
다음으로, 게이트 전극을 보호하기 위한 절연막이 형성된후, 각각의 반도체 층에 도핑된 불순물 원소는 활성화되고, 낮은 저항을 가진 금속 재료(통상적으로, 메인 구성요소로서 알루미늄, 은 또는 구리를 포함하는 재료)로 형성된 소스 와이어는 제 3 포토리소그래피 처리에 의해 화소부에서의 절연막상에 형성된다. 상기된 바와 같이, 본 발명에 따라, 화소부의 소스 와이어는 낮은 저항을 가진 금속 재료로 형성된다. 그러므로, 화소부의 영역이 증가될때조차, 화소부는 충분히 구동될 수 있다. 게다가, 마스크 시트의 수가 감소되기 때문에, 소스 와이어는 프린트 방법에 의해 형성될 수 있다.Next, after the insulating film for protecting the gate electrode is formed, the impurity element doped in each semiconductor layer is activated and has a low resistance metal material (typically, a material including aluminum, silver or copper as the main component). Is formed on the insulating film in the pixel portion by the third photolithography process. As described above, according to the present invention, the source wire of the pixel portion is formed of a metal material having a low resistance. Therefore, even when the area of the pixel portion is increased, the pixel portion can be sufficiently driven. In addition, since the number of mask sheets is reduced, the source wire can be formed by the printing method.
다음에, 중간층 절연막이 형성되고, 접촉홀은 제 4 포토리소그래피 처리에 의해 형성된다. 이 경우, 불순물 영역으로 연장하는 접촉홀, 게이트 전극으로 연장하는 접촉홀 및 소스 와이어로 연장하는 접촉홀이 형성된다.Next, an interlayer insulating film is formed, and a contact hole is formed by a fourth photolithography process. In this case, contact holes extending to the impurity region, contact holes extending to the gate electrode, and contact holes extending to the source wire are formed.
다음으로, 낮은 저항을 가진 금속 재료로 형성된 도전막이 형성되고, 게이트 와이어 및 소스 와이어의 각각을 불순물 영역 및 화소 전극에 접속하기 위한 전극은 제 5 포토리소그래피 처리에 의해 형성된다. 본 발명에서, 각각의 게이트 와이어는 중간층 절연막에 제공된 접촉홀을 통하여 제 1 게이트 전극 또는 제 2 게이트 전극에 전기적으로 접속된다. 각각의 소스 와이어는 중간층 절연막에 제공된 접촉홀을 통하여 불순물 영역(소스 영역)에 전기적으로 접속된다. 화소 전극은 중간층 절연막에 제공된 접촉홀을 통하여 불순물 영역(드레인 영역)에 전기적으로 접속된다. 높은 반사도를 가진 금속 재료는 바람직하게 도전층의 재료로서 사용되는데, 그 이유는 그것이 화소 전극을 구성하고, 메인 구성요소로서 알루미늄 또는 은을 포함하는 재료가 통상적으로 사용되기 때문이다. Next, a conductive film formed of a metal material having a low resistance is formed, and an electrode for connecting each of the gate wire and the source wire to the impurity region and the pixel electrode is formed by a fifth photolithography process. In the present invention, each gate wire is electrically connected to the first gate electrode or the second gate electrode through a contact hole provided in the interlayer insulating film. Each source wire is electrically connected to an impurity region (source region) through a contact hole provided in the interlayer insulating film. The pixel electrode is electrically connected to an impurity region (drain region) through a contact hole provided in the interlayer insulating film. A metal material with high reflectivity is preferably used as the material of the conductive layer, since it constitutes a pixel electrode, and a material containing aluminum or silver as a main component is usually used.
상기된 바와 같이, 본 발명에 따라, 게이트 와이어는 낮은 저항을 가진 금속 재료로 형성되고, 화소부의 영역이 증가되는 경우에도 화소부는 충분히 구동될 수 있다.As described above, according to the present invention, the gate wire is formed of a metal material having a low resistance, and the pixel portion can be sufficiently driven even when the area of the pixel portion is increased.
상기된 바와 같이, 도 8의 A에 도시된 화소 TFT(n 채널형 TFT)를 가진 화소부를 가진 장치 기판 및 EEMOS 회로(n 채널형 TFT)를 가진 구동 회로는 총 5번의 포토리소그래피 처리를 수행하여, 즉 5개의 마스크 시트를 사용함으로써 형성될 수 있다. 이런 경우, 상기 처리는 반사형 디스플레이 장치의 형성에 관한 것이지만, 본 발명의 방법은 투과형 디스플레이 장치에 적용될 수 있다. 투과형 디스플레이 장치가 제조될 때, 장치 기판은 6개의 마스크 시트를 사용하여 형성될 수 있는데, 그 이유는 패터닝 처리에 투명한 도전막을 노출시킬 필요가 있기 때문이다.As described above, the device substrate having the pixel portion having the pixel TFT (n channel type TFT) shown in A of FIG. 8 and the driving circuit having the EEMOS circuit (n channel type TFT) perform a total of five photolithography processes. That is, it can be formed by using five mask sheets. In such a case, the processing relates to the formation of the reflective display device, but the method of the present invention can be applied to the transmissive display device. When the transmissive display device is manufactured, the device substrate can be formed using six mask sheets, because it is necessary to expose the transparent conductive film to the patterning process.
또한, 도 8의 B에 도시된 바와 같은 EDMOS 회로가 인핸스먼트형 및 디프레션 형을 결합함으로써 형성되는 경우, 도전막이 형성되기 전에, 마스크는 미리 형성되고 주기 테이블의 제 15 그룹에 속하는 원소(바람직하게, 인) 또는 주기 테이블의 제 13 그룹에 속하는 원소(바람직하게, 붕소)는 채널 형성 영역으로서 사용하는 반도체에 선택적으로 도핑된다. 이 경우, 장치 기판은 6개의 마스크 시트를 사용하여 형성될 수 있다.In addition, when the EDMOS circuit as shown in FIG. 8B is formed by combining the enhancement type and the depression type, before the conductive film is formed, the mask is formed in advance and is preferably an element belonging to the fifteenth group of the periodic table (preferably , Phosphorus) or an element belonging to the thirteenth group of the periodic table (preferably boron) is selectively doped into the semiconductor used as the channel formation region. In this case, the device substrate can be formed using six mask sheets.
제 3 포토리소그래피가 사용되지 않고 화소부의 와이어가 프린트 방법에 의해 형성될 때, 장치 기판은 4개의마스크 시트를 사용함으로써 형성될 수 있다.When the third photolithography is not used and the wire of the pixel portion is formed by the printing method, the device substrate can be formed by using four mask sheets.
상기 구조를 가진 본 발명은 다음 바람직한 실시예를 바탕으로 보다 상세히 기술된다.The present invention having the above structure is described in more detail based on the following preferred embodiments.
<실시예들><Examples>
제 1 실시예First embodiment
이 실시예에서, 화소부(n 채널형 TFT) 및 동일 기판의 상기 화소부의 주변상에 제공된 NMOS 회로를 포함하는 TFT(n 채널형 TFT에 의해 형성된 EEMOS 회로)는 도 1 내지 도 5를 참조하여 기술될 것이다.In this embodiment, a TFT (an EEMOS circuit formed by an n-channel TFT) including a pixel portion (n-channel TFT) and an NMOS circuit provided on the periphery of the pixel portion on the same substrate is referred to with reference to Figs. Will be described.
이 실시예에서, 기판(100)은 코닝 코포레이션상에 의해 생산되는 #7059 유리 및 #1737 유리 같은 바륨 붕규산 유리, 또는 알루미늄붕규산 유리로 만들어진 것이 사용된다. 기판(100)으로서 임의의 기판이 사용될 수 있다. 표면상에 절연막을 형성하는 석영 기판, 실리콘 기판, 금속 기판, 또는 스테인레스 기판이 사용될 수 있다. 이런 실시예의 처리 온도를 견딜 수 있는 열 저항을 가진 플라스틱 기판 역시 사용될 수 있다.In this embodiment, the
그 다음, 산화 실리콘막, 질화 실리콘 막, 또는 실리콘 옥사이드 니트라이드막으로 구성된 하부막(101)은 기판(100)상에 형성된다. 이 실시예에서, 두층의 구조는 하부막(101)으로서 사용된다. 그러나, 단일 절연막 또는 상기 절연막을 사용하는 두 개 이상의 절연막의 적층구조가 또한 사용될 수 있다. 하부막(101)의 제 1 층으로서, 실리콘 옥사이드 니트라이드막(101a)이 반응 가스로서 SiH4, NH3 및 N2O를 사용하는 플라즈마 CVD에 의해 10 내지 200 ㎚(바람직하게, 50 내지 100 ㎚)의 두께로 형성된다. 이런 실시예에서, 50㎚의 두께를 갖는 실리콘 옥사이드 니트라이드 막(101a)(조합비 : Si = 32%, O = 27%, N = 24% 및 H = 17%)이 형성된다. 그 다음, 하부막(101)의 제 2 층으로서, 실리콘 옥사이드 니트라이드막(101b)는 반응 가스로서 SiH4 및 N2O를 사용하여 플라즈마 CVD에 의해 50 내지 200㎚(바람직하게, 100 내지 150㎚)의 두께로 형성된다. 이 실시예에서, 100㎚의 두께를 가진 실리콘 옥사이드 니트라이드 막(조합비 : Si = 32%, O = 59%, N = 7% 및 H = 2%)이 형성된다.Next, a
그 다음, 반도체 층(102 내지 105)이 하부막상에 형성된다. 반도체층(102 내지 105)은 공지된 방법(스퍼터링, LPCVD, 플라즈마 CVD, 등)에 의해 비결정질 구조를 갖는 반도체 막을 형성하고, 공지된 결정화 처리(레이저 결정화, 열 결정화, 또는 니켈 같은 촉매제를 사용하는 열적 결정화)를 수행하여 결정질의 반도체 막을 얻고, 상기 막을 목표된 모양으로 패터닝함으로써 형성된다. 반도체 층(102 내지 105)은 25㎚ 내지 80㎚(바람직하게, 30 내지 60㎚)의 두께로 형성된다. 결정질 막 용 재료에 대한 특별한 제한은 없다. 그러나, 실리콘 또는 실리콘 게르마늄 합금의 결정질 반도체 막을 형성하는 것이 바람직하다. 이런 실시예에서, 55㎚의 비결정질 실리콘 막은 플라즈마 CVD에 의해 형성되고, 그후 니켈을 포함하는 용액은 비결정질 실리콘 막상에 유지된다. 비결정질 실리콘 막은 수소 제거되고(500℃에서 1시간 동안), 열 결정화(550℃에서 4시간 동안)된다. 또한, 레이저 어닐링은 결정화를 개선하기 위하여 수행되어, 결정질 실리콘 막이 형성된다. 결정질 실리콘 막은 반도체 층(102 내지 105)을 형성하기 위하여 포토리소그래피에 의해 패터닝된다.Then, semiconductor layers 102 to 105 are formed on the lower film. The semiconductor layers 102 to 105 form a semiconductor film having an amorphous structure by a known method (sputtering, LPCVD, plasma CVD, etc.), and use a known crystallization treatment (laser crystallization, thermal crystallization, or a catalyst such as nickel). Thermal crystallization) to obtain a crystalline semiconductor film, which is formed by patterning the film into a desired shape. The semiconductor layers 102 to 105 are formed to a thickness of 25 nm to 80 nm (preferably 30 to 60 nm). There is no particular limitation on the material for crystalline membranes. However, it is desirable to form a crystalline semiconductor film of silicon or silicon germanium alloy. In this embodiment, a 55 nm amorphous silicon film is formed by plasma CVD, and then a solution containing nickel is retained on the amorphous silicon film. The amorphous silicon film is hydrogen removed (for 1 hour at 500 ° C.) and thermal crystallized (for 4 hours at 550 ° C.). Also, laser annealing is performed to improve crystallization, so that a crystalline silicon film is formed. The crystalline silicon film is patterned by photolithography to form the semiconductor layers 102-105.
또한, 반도체 층(102 내지 105)이 형성된후, 불순물 원소(붕소 또는 인)의 트레이스 양의 도핑은 적당하게 수행되어 각각 인핸스먼트형 및 디프레션형을 제조한다.Further, after the semiconductor layers 102 to 105 are formed, doping of the trace amount of the impurity element (boron or phosphorus) is appropriately performed to produce an enhancement type and a depression type, respectively.
또한, 레이저 결정화에 의해 결정 반도체 막을 제조하는 경우, 펄스 발진형 또는 연속 광 방사형 익사이머 레이저, YAG 레이저 및 YVO4가 사용된다. 이들 레이저가 사용될 때, 레이저 발진기로부터 방사된 레이저 광은 광학 시스템에 의해 라인 모양으로 집중되어 반도체 막으로 방사된다. 결정화 조건은 조작자에 의해 적당하게 선택된다. 그러나, 펄스 발진 익사이머 레이저를 사용할 때, 펄스 발진 주파수는 30 Hz로 설정되고, 레이저 에너지 밀도는 100 내지 400 mJ/cm2(통상적으로 200 내지 300 mJ/cm2)으로 설정된다. 펄스 발진 YAG 레이저를 사용하는 경우, 제 2 고조파가 사용되고, 펄스 발진 주파수는 1 내지 10 kHz로 설정되고, 레이저 에너지 밀도는 300 내지 600 mJ/cm2(통상적으로, 350 내지 500mJ/cm2)으로 설정된다. 100 내지 1000㎛(예를 들어, 400㎛)의 폭을 가진 라인 모양으로 집중된 레이저 광은 기판의 전체 표면상에 방사되고, 이 시점에서 라인 모양 레이저 광 오버랩 비율은 80 내지 98%로 설정될 수 있다.In addition, when producing a crystalline semiconductor film by laser crystallization, pulse oscillation type or continuous light emission excimer laser, YAG laser and YVO 4 are used. When these lasers are used, the laser light emitted from the laser oscillator is concentrated in a line shape by the optical system and emitted to the semiconductor film. Crystallization conditions are appropriately selected by the operator. However, when using a pulse oscillation excimer laser, the pulse oscillation frequency is set to 30 Hz and the laser energy density is set to 100 to 400 mJ / cm 2 (typically 200 to 300 mJ / cm 2 ). When using a pulse oscillating YAG laser, a second harmonic is used, the pulse oscillation frequency is set to 1 to 10 kHz, and the laser energy density is 300 to 600 mJ / cm 2 (typically 350 to 500 mJ / cm 2 ). Is set. Laser light focused in a line shape with a width of 100 to 1000 μm (eg 400 μm) is emitted on the entire surface of the substrate, at which point the line shape laser light overlap ratio can be set to 80 to 98%. have.
또한, 레이저 방사선의 상태는 도 14에 간단히 도시된다. 레이저 광 소스(1101)로부터 방사된 레이저 광은 광학 시스템(1102) 및 미러(1103)에 의해 큰 기판으로 방사된다. 큰 기판상 화살표는 레이저 광의 주사 방향을 도시한다. 도 14는 650×550nm 크기의 큰 기판(1105)으로부터 12.1 인치의 6개의 기판을 형성하기 위하여 다중 패턴을 실행하는 것을 도시한다.In addition, the state of the laser radiation is simply shown in FIG. Laser light emitted from the
그 다음, 게이트 절연막(106)은 반도체 층(102 내지 105)을 커버하도록 형성된다. 기판 절연 막(106)은 플라즈마 CVD 또는 스퍼터링에 의해 40 내지 150 nm의 두께를 가지도록 실리콘을 포함하는 절연막으로 형성된다. 이런 실시예에서, 실리콘 옥사이드 니트라이드 막(조합비 : Si = 32%, 0 = 59%, N = 7%, 및 H = 2%)은 플라즈마 CVD에 의해 115 nm의 두께로 형성된다. 말할 필요 없이, 게이트 절연막(106)은 실리콘 옥사이드 니트라이드 막으로 한정되지 않고, 실리콘을 포함하는 절연 막의 단일층 또는 층진 구조를 가질 수 있다.Next, the
그 다음 도 1의 A에 도시된 바와 같이, 제 1 도전막(107a)(두께: 20 내지 100nm) 및 제 2 도전막(107b)(두께 : 100 내지 400nm)은 게이트 절연막(106)상에 적층된다. 이 실시예에서, 30nm의 두께를 가진 TaN 막으로 만들어진 제 1 도전 막(107a) 및 370 nm의 두께를 가진 W 막으로 만들어진 제 2 도전막(107b)은 그 위에 적층된다. TaN 막은 질소를 포함하는 대기에서 타켓으로서 Ta를 사용하여 스퍼터링에 의해 형성된다. W 막은 타켓으로서 W를 사용하여 스퍼터링에 의해 형성된다. W 막은 텅스텐 헥사플루오라이드(WF6)를 사용하여 열 CVD에 의해 형성될 수 있다. 임의의 경우, 게이트 전극으로서 W 막을 사용하기 위하여 저항을 낮추는 것이 목표되고, W 막의 저항 비율이 20 μΩcm 또는 그 이하인 것이 바람직하다. W 막의 저항 비율은 결정 그레인을 확장시킴으로써 낮추어질 수 있다. 그러나, W 막에 산소 같은 다수의 불순물 원소가 있는 경우, 결정화는 중단되고, W막의 저항은 증가된다. 그러므로, 이 실시예에서, W 막은 불순물이 막 형성동안 증기 상태로부터 W 막에 진입되지 않도록 타켓으로서 높은 순도의 W(순도: 99.9999% 또는 99.99%)를 사용하는 스퍼터링에 의해 형성되어, 9 내지 20 μΩcm의 저항 비율이 달성될 수 있다.Then, as shown in FIG. 1A, the first
이 실시예에서, 제 1 도전막(107a)은 TaN으로 만들어지고, 제 2 도전막(107b)은 W로 만들어진다. 그러나, 본 발명은 여기에 제한되지 않는다. 상기 양쪽 막들은 그 주 구성요소 또는 화합물 재료로서 Ta, W, Ti, Mo, Al, Cu, Cr 및 Nd, 또는 상기 원소를 포함하는 합금 재료로부터 선택된 원소로 형성될 수 있다. 인 같은 불순물 원소로 도핑된 다결정 실리콘 막 같은 반도체 막은 사용될 수 있다. 또한, 다음 결합물이 사용될 수 있다: 탄탈륨(Ta) 막으로 만들어진 제 1 도전막 및 W 막으로 만들어진 제 2 도전막; 틴탈륨 니트라이드(TiN)막으로 만들어진 제 1 도전막 및 W 막으로 만들어진 제 2 도전막; 탄탈륨 니트라이드(TaN) 막으로 만들어진 제 1 도전막 및 Al 막으로 만들어진 제 2 도전막; 탄탈륨 니트라이드(TaN) 막으로 만들어진 제 1 도전막 및 Cu 막으로 만들어진 제 2 도전막.In this embodiment, the first
그 다음, 레지스터로 만들어진 마스크(108a 내지 111a)가 포토리소그래피에 의해 형성되고, 전극 및 배선을 형성하기 위한 제 1 에칭 처리가 수행된다. 제 1 에칭 처리는 제 1 및 제 2 에칭 조건으로서 수행된다. 이런 실시예에서, 제 1 에칭 조건하에서, 에칭은 유도 결합 플라즈마(ICP) 에칭 방법에 의해 수행되고, 여기서 플라즈마는 1 Pa의 압력에서 코일 모양 전극에 공급된 500W의 RF 전력(13.56 MHZ)을 이용하고 에칭 가스(흐름 비율: 25/25/10(sccm))로서 CF4, Cl2 및 O2를 사용하여 생성된다. 에칭 가스로서, Cl2, BCl3, SiCl4 및 CCl4 같은 염소형 가스, 또는 CF4, SF6, 및 NF3 또는 O2 같은 불소형 가스가 적당히 사용될 수 있다. 여기서, 마쯔시타 전기 산업 주식회사에 의해 생산된 ICP를 사용하는 건식 에칭 장치(모델 E645-ICP)가 사용된다. 150W의 RF 전력(13.56MHZ)은 기판측(샘플 스테이지)에 인가되어, 실질적으로 음의 자기 바이어스 전압이 인가된다. 제 1 에칭 조건하에서, W막은 에칭되고 제 1 도전층의 단부가 탭퍼된다. 제 1 에칭 조건하에서, W에 대한 에칭 속도는 200.39 nm/min이고, TaN에 대한 에칭 속도는 80.32 nm/min이고, TaN에 대한 W의 선택 속도는 2.5이다. 또한, 제 1 에칭 조건하에서, W의 탭퍼 각도는 약 26°이다.Then,
그후, 레지스트로 만들어진 마스크(108a 내지 111a)를 제거하지 않고, 에칭 은 제 1 에칭 조건하에서 약 30 초 동안 수행되고, 여기서 플라즈마는 1 Pa의 압력에서 코일 모양 전극에 인가된 500W의 RF 전력(13.56 MHZ)을 사용하여 에칭 가스로서 CF4 및 Cl2를 사용함으로써 생성된다. 20W의 RF 전력(13.56 MHZ)은 기판측(샘플 스테이지)에 인가되어, 실질적으로 음의 자기 바이어스 전압이 거기에 인가된다. 에칭 가스로서 CF4 및 Cl2의 혼합물을 사용하는 제 2 에칭 조건하에서, W 막 및 TaN 막은 동일 각도로 에칭된다. 제 2 에칭 조건하에서, W에 대한 에칭 속도는 58.97nm/min이고, TaN에 대한 에칭 속도는 66.43nm/min이다. 게이트 절연막상에 임의의 잔류물을 남기지 않고 에칭을 수행하기 위하여 에칭 시간은 약 10 내지 20% 증가될 수 있다. Thereafter, without removing the
상기 제 1 에칭 처리에 따라, 레지스트 마스크의 모양을 적당하게 규정함으로써, 제 1 도전층 및 제 2 도전층의 단부는 기판측에 인가된 바이어스 전압의 효과로 인해 탭퍼된다. 탭퍼 부분의 각도는 15 내지 45°이다.According to the first etching process, by appropriately defining the shape of the resist mask, the ends of the first conductive layer and the second conductive layer are tapped due to the effect of the bias voltage applied to the substrate side. The angle of the tapper portion is 15 to 45 degrees.
따라서, 제 1 도전층 및 제 2 도전층으로 구성된 제 1 모양의 도전층(113 내지 116)(제 1 도전층 113a 내지 116a 및 제 2 도전층 113b 내지 116b)은 제 1 에칭 처리에 의해 형성된다(도 1의 B). 채널 길이 방향으로 제 1 도전층의 폭은 상기 실시예 모드에서 도시된 제 1 폭과 상응한다. 비록 도시되지 않았지만, 제 1 모양의 도전층(113 내지 116)으로 커버되지 않은 게이트 절연막일 절연막(106)의 영역은 약 10 내지 20 nm로 얇도록 에칭된다.Therefore, the first shape conductive layers 113 to 116 (first
레지스트 마스크를 제거하지 않고, 제 1 도핑 처리는 수행되어, n형을 제공 하는 불순물 원소는 반도체 층에 부가된다(도 1의 C). 도핑 처리는 이온 도핑 또는 이온 주입에 의해 수행될 수 있다. 이온 도핑은 1×1013 내지 5×1015/cm3의 도핑 양 및 60 내지 100 keV의 가속 전압의 조건하에서 수행된다. 이런 실시예에서, 도핑은 1.5×1015/cm2의 도핑양 및 80 keV의 가속 전압으로 수행된다. n형을 제공하는 불순물 원소로서, 그룹 15에 속하는 원소는 통상적으로 인(P) 또는 비소(As)이고 상기 원소가 사용된다. 여기서, 인(P)은 사용된다. 이 경우, 도전층(113 내지 116)은 n형을 제공하는 불순물 원소에 대한 마스크로서 기능하여, 높은 농도의 불순물 영역(118 내지 121)은 자기 정렬 방식으로 형성된다. n 형을 부가하는 불순물 원소는 1×1020 내지 1×1021/cm3의 농도로 높은 농도 불순물 영역(118 내지 121)에 부가된다.Without removing the resist mask, the first doping treatment is performed so that an impurity element providing an n-type is added to the semiconductor layer (C in Fig. 1). Doping treatment may be performed by ion doping or ion implantation. Ion doping is carried out under conditions of doping amount of 1 × 10 13 to 5 × 10 15 / cm 3 and acceleration voltage of 60 to 100 keV. In this embodiment, the doping is performed with a doping amount of 1.5 × 10 15 / cm 2 and an acceleration voltage of 80 keV. As the impurity element providing the n-type, the element belonging to group 15 is usually phosphorus (P) or arsenic (As) and the element is used. Here, phosphorus (P) is used. In this case, the conductive layers 113 to 116 function as a mask for the impurity element providing the n-type, so that the
그 다음, 레지스트 마스크를 제거하지 않고, 제 2 에칭 처리가 수행된다. 여기서, 에칭은 플라즈마를 생성하기 위하여 1.3Pa의 압력에서 코일 모양 전극에 공급된 700W의 RF 전력(13.56MHZ)를 사용하고 에칭 가스로서 SF6, Cl2 및 O2(흐름 비율 속도 : 24/12/24(sccm))를 사용함으로써 25 초동안 수행된다. 10W의 RF 전력(13.56 MHZ)은 기판 측면(샘플 스테이지)에 공급되어, 실질적으로 음의 자기 바이어스 전압이 인가된다. 제 2 에칭 처리에서, W에 대한 에칭 속도는 227.3 nm/mi이고, TaN에 대한 에칭 속도는 32.1nm/min이고, TaN에 대한 에칭 속도는 32.1 nm/min이고, TaN에 대한 W의 선택 속도는 7.1이다. 절연막(106)인 SiON에 대한 에 칭 속도는 33.7 nm/min이고, TaN에 대한 W의 선택 속도는 6.83이다. 에칭 가스로서 SF6를 사용하는 경우, 절연막(106)에 대한 선택 속도는 높아서, 막 두께 감소가 억제될 수 있다.Then, the second etching process is performed without removing the resist mask. Here, the etching uses 700 W of RF power (13.56 MHZ) supplied to the coil-shaped electrode at a pressure of 1.3 Pa to generate a plasma and SF 6 , Cl 2 and O 2 (flow rate rate: 24/12 as etching gas) / 24 (sccm)) for 25 seconds. RF power (13.56 MHZ) of 10 W is supplied to the substrate side (sample stage) so that a substantially negative self bias voltage is applied. In the second etching treatment, the etching rate for W is 227.3 nm / mi, the etching rate for TaN is 32.1 nm / min, the etching rate for TaN is 32.1 nm / min, and the selection rate of W for TaN is 7.1. The etching rate for SiON which is the insulating
W의 탭퍼 각도는 제 2 에칭 처리에서 70°이다. 또한, 제 2 에칭 처리에서, 제 2 도전층(122b 내지 125b)는 형성된다. 다른 한편, 제 1 도전층은 제 1 도전층(122a 내지 125a)를 형성하기 위하여 거의 에칭되지 않는다(도 1의 D). 비록 도시되지 않았지만, 실제로, 제 1 도전층의 폭은 제 2 에칭 처리전에 상태와 비교하여 약 0.15㎛(즉, 총 라인 폭상에서 약 0.3㎛)만큼 좁아진다. 또한, 채널 길이 방향으로 제 2 도전층의 폭은 실시예 모드에서 도시된 제 2 폭과 상응한다.The tapper angle of W is 70 ° in the second etching treatment. Further, in the second etching process, second conductive layers 122b to 125b are formed. On the other hand, the first conductive layer is hardly etched to form the first conductive layers 122a to 125a (D in FIG. 1). Although not shown, in practice, the width of the first conductive layer is narrowed by about 0.15 μm (ie, about 0.3 μm on the total line width) compared to the state before the second etching process. Further, the width of the second conductive layer in the channel length direction corresponds to the second width shown in the embodiment mode.
제 1 도전층(122a) 및 제 2 도전층(122b)에 의해 형성된 전극은 다음 단계에 의해 형성되는 CMOS 회로의 n 채널형 TFT의 게이트 전극이다. 제 1 도전층(125a) 및 제 2 도전층(125b)에 의해 형성된 전극은 다음 단계에 의해 형성된 보유 캐패시터의 하나의 전극이다.The electrode formed by the first conductive layer 122a and the second conductive layer 122b is a gate electrode of the n-channel TFT of the CMOS circuit formed by the following step. The electrode formed by the first
제 2 에칭 처리에서 에칭 가스로서 CF4, Cl2, 및 O2를 사용하는 것이 가능하다. 이 경우, 에칭은 1 Pa의 압력에서 코일 모양 전극에 공급된 500W의 RF 전력(13.56MHZ)를 사용하여 흐름 속도 25/25/10(sccm)하에서 플라즈마를 생성함으로써 수행된다. 20 W의 RF 전력(13.56MHZ)은 기판 측면(샘플 스테이지)에 인가되어, 실질적으로 음의 자기 바이어스 전압이 인가된다. CF4, Cl2 및 O2를 사용하는 경우, W에 대한 에칭 속도는 124.62 nm/min이고, TaN에 대한 에칭 속도는 20.67nm/min이고, TaN에 대한 W의 선택 속도는 6.05이다. 따라서, W 막은 선택적으로 에칭된다. 또한, 이 경우, 제 1 모양의 도전층(122 내지 125)로 커버되지 않은 절연막(106)의 영역은 약 50nm 만큼 에칭되어 얇아진다.It is possible to use CF 4 , Cl 2 , and O 2 as etching gas in the second etching treatment. In this case, the etching is performed by generating a plasma at a flow rate of 25/25/10 (sccm) using 500 W of RF power (13.56 MHZ) supplied to the coil-shaped electrode at a pressure of 1 Pa. RF power (13.56MHZ) of 20 W is applied to the substrate side (sample stage) so that a substantially negative self bias voltage is applied. When using CF 4 , Cl 2 and O 2 , the etch rate for W is 124.62 nm / min, the etch rate for TaN is 20.67 nm / min, and the select rate of W for TaN is 6.05. Thus, the W film is selectively etched. In this case, the region of the insulating
그 다음, 레지스트 마스크를 제거한 후, 제 2 도핑 처리는 도 2의 A에 도시된 상태를 달성하기 위하여 수행된다. 도핑은 불순물 원소에 대한 마스크로서 제 2 도전층(122b 내지 125b)를 사용하여 수행되어, 불순물 원소는 제 1 도전층의 탭퍼 부분 아래 반도체 층에 부가된다. 이 실시예에서, 인(P)은 불순물 원소로서 사용되고, 플라즈마 도핑은 1.5×1014/cm2의 도핑양, 90 keV의 가속 전압, 0.5㎂/cm2의 이온 전류 밀도, 인화수소(PH3) 5% 수소 희석 가스, 및 30 sccm의 흐름 속도의 도핑 조건하에서 수행된다. 따라서, 낮은 농도 불순물 영역(127 내지 136)은 자기 정렬 방식으로 제 1 도전층과 오버랩된다. 낮은 농도 불순물 영역(127 내지 136)에 부가된 인(P)의 농도는 1×1017 내지 1×1019/cm2이고, 낮은 농도 불순물 영역(127 내지 136)은 제 1 도전 층의 탭퍼 부분의 두께에 따라 농도 기울기를 가진다. 제 1 도전층의 탭퍼 부분과 오버랩되는 반도체 층에서, 불순물 농도(P 농도)는 제 1 도전층 안쪽으로 탭퍼 부분의 단부로부터 점차적으로 감소한다. 특히, 제 2 도핑 처리에서, 농도 분배는 형성된다. 게다가, 불순물 원소는 높은 농도 불순물 영역(137 내지 145)을 형성하기 위하여 높은 농도 불순물 영역(118 내지 121)에 부가된다.Then, after removing the resist mask, a second doping treatment is performed to achieve the state shown in A of FIG. Doping is performed using the second conductive layers 122b to 125b as a mask for the impurity element, so that the impurity element is added to the semiconductor layer under the tapper portion of the first conductive layer. In this embodiment, phosphorus (P) is used as an impurity element, plasma doping is 1.5 × 10 14 / cm 2 doping amount, 90 keV acceleration voltage, 0.5 mA / cm 2 ion current density, hydrogen phosphide (PH 3 ) Under a doping condition of 5% hydrogen dilution gas, and a flow rate of 30 sccm. Thus, the low
이 실시예에서, 탭퍼된 부분의 폭(채널 길이 방향으로의 폭)은 바람직하게 0.5㎛이고 상부 제한은 1.5 내지 2㎛이다. 따라서, 비록 막 두께에 따라, 상부 제한은 농도 기울기를 가진 불순물 영역(낮은 농도)의 채널 길이 방향으로 폭에 대해 1.5 내지 2㎛이다. 불순물 영역(높은 농도) 및 불순물 영역(낮은 농도)는 도면에서 분리된 영역으로서 도시된다. 실제로, 제한된 가장자리가 없고 단순히 농도 기울기를 가진 영역이다. 유사하게, 채널 형성 영역 및 불순물 영역(낮은 농도)은 제한된 가장자리를 가지지 않는다.In this embodiment, the width of the tapped portion (width in the channel length direction) is preferably 0.5 μm and the upper limit is 1.5 to 2 μm. Therefore, depending on the film thickness, the upper limit is 1.5 to 2 mu m for the width in the channel length direction of the impurity region (low concentration) having a concentration gradient. Impurity regions (high concentrations) and impurity regions (low concentrations) are shown as separate regions in the figures. In fact, it is an area with no limited edges and simply a concentration gradient. Similarly, the channel forming region and the impurity region (low concentration) do not have a limited edge.
다음, 화소부와 다른 영역은 제 3 에칭 처리를 수행하기 위하여 레지스트 마스크(146 및 147)로 커버된다. 제 3 에칭 처리에서, 제 1 도전층의 탭퍼 부분은 반도체 층을 오버랩하는 영역을 제거하기 위하여 선택적으로 에칭된다. 제 3 에칭 처리는 W에 대해 높은 선택 비율을 가지며 ICP 에칭 장치를 사용하는 에칭 가스 Cl3를 사용한다. 이 실시예에서, Cl3의 가스 흐름 속도는 80 sccm으로 설정되고 350W의 RF(13.56MHZ) 전력은 30 초 에칭 동안 플라즈마를 형성하기 위하여 1.2 Pa의 압력에서 코일 전극에 제공된다. 기판측(샘플 스테이지)은 50W의 RF(13.56 MHZ) 전력을 수신하여 실질적으로 음의 자기 바이어스 전압을 인가한다. 제 1 도전층(124c)은 제 3 에칭을 통하여 형성된다(도 2의 B).Next, an area different from the pixel portion is covered with resist
비록 제 3 에칭 처리를 실행하는 실시예가 이 실시예에 도시되었지만, 제 3 에칭 처리는 만약 요구가 없다면 여기서 수행할 필요가 없다. Although an embodiment for executing the third etching process is shown in this embodiment, the third etching process need not be performed here if there is no request.
다음, 레지스트 마스크(146 및 147)는 제 1 내부층 절연막(154)을 형성하기 위하여 제거된다. 제 1 내부층 절연막(154)은 플라즈마 CVD 또는 스퍼터링에 의해 10 내지 200 nm의 두께로 실리콘을 포함하는 절연막으로부터 형성된다. 제 1 내부층 절연막(154)은 접촉 홀이 제조 처리 동안 감소된 두께로 절연막에서 추후에 형성될 때 반도체 층의 오버 에칭을 방지하기 위하여 에칭 스톱퍼로서 사용한다. 이 실시예에서, 50 nm의 두께를 가진 실리콘 옥사이드 필름은 플라즈마 CVD에 의해 형성된다. 제 1 내부층 절연막(154)은 물론 실리콘 옥사이드 막으로 제한되지 않고, 다른 절연막의 단일 층 또는 적층부는 또한 사용될 수 있다. Resist
다음, 반도체 층을 도핑하기 위하여 사용된 불순물 원소는 도 2의 D에 도시된 바와 같이 활성화된다. 활성화는 어닐링 노를 사용하여 열적 어닐리에 의해 달성된다. 기판은 400 내지 700℃에서, 통상적으로 500 내지 550℃에서 1 ppm 또는 그 이하의 산소, 바람직하게 0.1 ppm 또는 그 이하의 질소 대기를 포함하는질소 분위기에서 열적 어닐링된다. 이 실시예에서, 활성화 처리는 4시간 동안 550℃에서 열처리를 통하여 이루어진다. 열적 어닐링과 달리, 레이저 어닐링 또는 빠른 열적 어닐링(RTA)는 사용될 수 있다.Next, the impurity element used to dope the semiconductor layer is activated as shown in FIG. Activation is achieved by thermal annealing using an annealing furnace. The substrate is thermally annealed in a nitrogen atmosphere comprising 1 ppm or less of oxygen, preferably 0.1 ppm or less of nitrogen, at 400 to 700 ° C., typically at 500 to 550 ° C. In this embodiment, the activation treatment is carried out through heat treatment at 550 ° C. for 4 hours. Unlike thermal annealing, laser annealing or rapid thermal annealing (RTA) can be used.
도면에 도시되지 않았지만, 불순물 원소는 거의 완전히 n형 불순물 영역(낮은 농도) 및 불순물 영역(높은 농도) 사이 가장자리를 제거하도록 활성화 처리를 통하여 확산된다. Although not shown in the figure, the impurity element diffuses through the activation process to almost completely eliminate the edge between the n-type impurity region (low concentration) and the impurity region (high concentration).
이 실시예에서, 결정질의 촉매로서 사용된 니켈은 높은 농도의 인을 포함하는 불순물 영역으로 게터(gettered)되고 이동되고 동시에 상기 활성화 처리는 수행된다. 결과적으로, 주로 채널 형성 영역으로서 사용하는 반도체 층의 니켈 농도는 감소된다. 만약 형성된 채널 형성 영역이 TFT에 사용되면, TFT는 감소된 오프 전 류 값 및 개선된 결정화로 인해 높은 필드 효과 이동성 및 우수한 특성을 가질 수 있다. In this embodiment, nickel used as a crystalline catalyst is gettered and moved to an impurity region containing a high concentration of phosphorus and at the same time the activation treatment is performed. As a result, the nickel concentration of the semiconductor layer mainly used as the channel formation region is reduced. If the formed channel forming region is used for the TFT, the TFT can have high field effect mobility and excellent characteristics due to the reduced off current value and improved crystallization.
활성화 처리는 제 1 내부층 절연막을 형성하기 전에 수행될 수 있다. 그러나, 사용된 배선 재료가 열에 대해 약할 때, 게이트 전극을 보호하기 위하여 이 실시예에서 처럼 우선 제 1 내부층 절연막(실리콘을 주로 포함하는 절연막, 예를 들어 실리콘 니트라이드 막)을 형성하고 그 다음 활성화 처리를 수행하는 것이 바람직하다.The activation process may be performed before forming the first inner layer insulating film. However, when the wiring material used is weak against heat, in order to protect the gate electrode, first, as in this embodiment, a first inner layer insulating film (an insulating film mainly containing silicon, for example, a silicon nitride film) is formed, and then It is preferable to perform an activation process.
다음, 열 처리는 반도체 층을 수소화하기 위하여 수소 분위기에 수행된다. 사용될 수 있는 다른 수소화 방법은 플라즈마 수소화(플라즈마에 의해 수행된 수소를 사용)를 포함한다.The heat treatment is then carried out in a hydrogen atmosphere to hydrogenate the semiconductor layer. Other hydrogenation methods that can be used include plasma hydrogenation (using hydrogen carried out by plasma).
레이저 어닐링이 활성화 처리 동안 사용될 때, 기판은 상기 수소화후 익사이머 레이저, YAG 레이저, 또는 기타의 레이저 광으로 바람직하게 조사된다.When laser annealing is used during the activation process, the substrate is preferably irradiated with an excimer laser, a YAG laser, or other laser light after the hydrogenation.
소스 배선 라인(126)은 제 1 내부층 절연막(154)상에 형성된다(도 3의 A). 소스 배선 라인(126)은 통상적으로 알루미늄, 은, 구리 또는 주로 상기 재료를 포함하는 재료인 낮은 저항 재료로 형성된다.The
알루미늄을 주로 포함하는 도전막은 이런 실시예에서 스퍼터링에 의해 형성되고, 그후 소스 배선 라인(126)은 포토리소그래피를 사용하여 형성된다. 또한, 소스 배선 라인(126)을 제조하는 다른 방법으로서, 프린팅 및 플레이팅이 사용될 수 있다.A conductive film mainly containing aluminum is formed by sputtering in this embodiment, and then the
그 다음 제 2 중간층 절연막(155)은 화소의 소스 배선을 커버하기 위하여 형 성된다. 주로 실리콘을 포함하는 이방성 절연막은 제 2 중간층 절연막(155)에 사용뒬 수 있다.The second intermediate
비록 제 1 중간층 절연막(154)상 소스 배선 라인(126)을 형성하는 경우가 여기에 도시되었지만, 소스 배선 라인은 제 2 중간층 절연막상에 형성될 수 있다. 이 경우, 제 2 중간층 절연막은 활성화 후 실리콘 니트라이드 막을 사용하여 형성되고, 열처리는 반도체 층을 수소화하기 위하여 수행되고(300 내지 550℃에서 1 내지 12 시간 동안), 소스 배선 라인은 제 2 중간층 절연막상에 형성된다. 이런 경우 수소는 제 2 중간층 절연막에 포함된 수소와 반도체 층의 종결 댕글링(dangling) 본딩이다.Although the case where the
다음, 제 3 중간층 절연막(156)은 유기 절연 재료로 제 2 중간층 절연막(155)상에 형성된다. 이런 실시예에서, 아크릴 수지 막은 1.6㎛의 두께로 형성된다. 그 다음 불순물 영역(137, 138, 149, 150, 151, 153, 및 144)에 도달하는 접촉 홀, 화소부의 소스 배선 라인(126)에 도달하는 접촉 홀, 게이트 전극(124)에 도달하는 접촉 홀 및 전극(125b)에 도달하는 접촉 홀은 패터닝에 의해 형성된다.Next, the third
그 다음 전극(152 내지 160)이 불순물 영역(137, 138, 149 및 150)에 전기적으로 각각 접속된다. 또한 구동 회로의 소스 배선이 형성된다. 또한 불순물 영역(144) 및 불순물 영역(153)에 전기적으로 접속된 화소 전극(163), 상기 화소부의 소스 배선 라인(126)을 가진 소스 영역으로서 사용하는 불순물 영역(151)과 전기적으로 접속하기 위한 전극(접속기 전극)(161), 게이트 전극(124)에 전기적으로 접속된 게이트 배선 라인(162), 및 전극(125b)에 전기적으로 접속된 캐패시터 배선(169)이 형성된다. 이들 전극 및 화소 전극은 주로 Al 또는 Ag을 포함하는 막, 또는 Al을 주로 포함하는 막의 적층부 및 주로 Ag을 포함하는 막 같은 우수한 반사도를 가진 재료로 형성된다.The electrodes 152-160 are then electrically connected to the
캐패시터 저장기(207)의 전극중 하나로서 기능하는 불순물 영역(135, 136, 144 및 145)은 n형 도전성을 부가하는 불순물 원소로 도핑된다. 캐패시터 저장기(207)는 캐패시터 배선(169)에 접속된 전극(125a 및 125b) 및 유전체로서 절연막(106)을 가진 반도체 층으로 구성된다.
이런 방식에서, n 채널형 TFT(203) 및 n 채널형 TFT(204)로 구성된 CMOS 회로(202)를 포함하는 구동 회로(201)는 n 채널형 TFT 및 캐패시터 저장기(207)인 화소 TFT(206)를 가진 화소부(205)가 형성되는 동일 기판상에 형성될 수 있다(도 3의 B). 이와 같은 기판은 편리함을 위하여 능동 매트릭스 기판이라 불린다.In this manner, the driving circuit 201 including the CMOS circuit 202 composed of the n-channel TFT 203 and the n-
이 실시예에서, EEMOS 회로는 도 8의 A에 도시된 n 채널형 TFT(203) 및 n 채널형 TFT(204)를 사용함으로써 구성된다.In this embodiment, the EEMOS circuit is constructed by using the n-channel TFT 203 and the n-
도 5는 이 실시예에 따라 제조된 능동 매트릭스 기판의 화소부의 평면도이다. 도 5에서, 도 3의 B에 상응하는 구성요소는 동일 심볼로 표시된다. 도 3의 B의 점선 A-A'에 의해 지시된 단면도는 도 4의 점선 A-A'를 따라 취해진다. 도 3의 B의 점선 B-B'에 의해 지시된 단면도는 도 5의 점선 B-B'을 따라 얻어진다. 도 4는 화소의 소스 배선(126) 바로 후방이 형성될 때 평면도이다.5 is a plan view of a pixel portion of an active matrix substrate manufactured according to this embodiment. In FIG. 5, components corresponding to B of FIG. 3 are denoted by the same symbol. The cross-sectional view indicated by dashed line A-A 'in FIG. 3B is taken along dashed line A-A' in FIG. The cross-sectional view indicated by dashed line B-B 'of FIG. 3B is obtained along dashed line B-B' of FIG. 4 is a plan view when the back of the pixel is formed immediately behind the
이 실시예에 따른 화소 구조에서, 화소 전극(163)의 엣지는 소스 배선 라 인(126)과 오버랩하여 화소 전극들 사이의 갭은 블랙 매트릭스를 사용하지 않고 광에 대해 차폐된다.In the pixel structure according to this embodiment, the edge of the
이 실시예에 도시된 처리는 능동 매트릭스 기판 제조시 6개의 포토 마스크만을 요구한다.The process shown in this embodiment requires only six photo masks in manufacturing an active matrix substrate.
제 2 실시예Second embodiment
이 실시예에서, 실시예 1에서 제조된 능동 매트릭스 기판을 사용하는 능동 매트릭스 액정 디스플레이 장치를 제조하는 공정이 기술될 것이다. 상기 기술은 도 6을 참조하여 이루어진다. In this embodiment, a process of manufacturing an active matrix liquid crystal display device using the active matrix substrate prepared in Example 1 will be described. The above description is made with reference to FIG.
첫째, 도 3의 B의 상태를 가진 능동 매트릭스 기판이 실시예 1에 따라 얻어진후, 지향성 막(301)은 러빙(rubbing) 공정을 수행하기 위하여 도 3의 B의 능동 매트릭스 기판상에 형성된다. 이 실시예에서 지향성 막(301)의 형성전에, 아크릴 수지 막 같은 유기 수지 막이 목표된 위치에서 기판들 사이 갭을 유지하기 위한 칼럼 스페이서를 형성하도록 패턴화되는 것이 주의된다. 또한, 칼럼 스페이서 대신, 구형 스페이서는 전체 표면상에 분포될 수 있다.First, after an active matrix substrate having the state of B of FIG. 3 is obtained according to Embodiment 1, a directional film 301 is formed on the active matrix substrate of B of FIG. 3 to perform a rubbing process. Before the formation of the directional film 301 in this embodiment, it is noted that an organic resin film such as an acrylic resin film is patterned to form column spacers for maintaining gaps between the substrates at the desired positions. Also, instead of column spacers, spherical spacers may be distributed over the entire surface.
다음, 대향 기판(300)이 제공된다. 컬러 층(302) 및 광 차폐 층(303)이 각각의 화소에 대응하게 배열된 컬러 필터는 이런 대향 기판(300)에 제공된다. 또한, 광 차폐 층(303)은 구동기 회로의 일부에 제공된다. 이런 컬러 필터 및 광 차폐 층(303)를 커버하는 레벨 막(304)은 다음에 제공된다. 투명 도전막으로 만들어진 카운터 전극(305)은 레벨 막(304)상 화소부에 형성되고, 지향성막(306)은 러빙 공정을 수행하기 위하여 대향 기판(300)의 전체 표면상에 형성된다.Next, an
그 다음, 능동 매트릭스 기판에서 화소부 및 구동기 회로가 형성되고 대향 기판이 밀봉 부재(307)를 사용함으로써 서로 부착된다. 충전재는 밀봉 부재(308)와 혼합되고, 두 개의 기판은 충전재 및 칼럼 스페이서에 의해 균일한 간격으로 서로 부착된다. 그후, 액정 재료(308)는 양쪽 기판 사이 공간에 주입되고 밀봉 부재(도시되지 않음)에 의해 완전히 밀봉된다. 공지된 액정 재료는 액정 재료(308) 처럼 사용될 수 있다. 따라서, 도 5에 도시된 바와 같은 능동 매트릭스 액정 디스플레이 장치는 완성된다. 만약 필요하다면, 능동 매트릭스 기판 또는 대향 기판은 미리 결정된 모양으로 잘려진다. 또한, 평탄화 플레이트 등은 공지된 기술을 사용하여 적당하게 제공된다. 그리고, FPC는 공지된 기술을 사용하여 능동 매트릭스 액정 디스플레이 장치에 부착된다.Then, the pixel portion and the driver circuit are formed in the active matrix substrate and the opposing substrates are attached to each other by using the sealing
따라서 액정 모듈 기판은 도 7의 평면도를 사용하여 기술될 것이다. 동일 참조 심볼이 도 6에 대응하는 부분에 사용된다는 것이 주의된다.The liquid crystal module substrate will therefore be described using the top view of FIG. 7. Note that the same reference symbol is used for the portion corresponding to FIG. 6.
도 7의 평면도는 능동 매트릭스 기판 및 대향 기판(300)이 밀봉 부재(307)를 통하여 서로 부착되는 상태를 도시한다. 능동 매트릭스 기판상에서, 화소부, 구동기 회로, 및 FPC(가요성 프린팅 회로)가 부착되는 외부 입력 단자(309), 각각의 회로의 입력 부분과 외부 입력 단자(309)를 접속하기 위한 배선(310) 등이 형성된다. 또한, 칼럼 필터 등은 대향 기판(300)에 형성된다.The top view of FIG. 7 shows a state in which the active matrix substrate and the opposing
광 차폐층(303a)은 게이트 배선측 구동기 회로(201a)와 오버랩하기 위하여 대향 기판층에 제공된다. 또한, 광 차폐층(303b)은 소스 배선측 구동기 회로(201b)와 오버랩하도록 대향 기판측에 제공된다. 화소부(205)상의 대향 기판측에 제공된 컬러 필터(302)에서, 광 차폐층 및 레드 컬러(R), 그린 컬러(G) 및 블루 컬러(B) 각각의 컬러에 대한 컬러 층은 대응하는 각각의 화소에 제공된다. 실제로, 컬러 디스플레이는 3개의 컬러를 사용하여 형성된다. 즉, 3개의 컬러는 레드 컬러(R)용 컬러 층, 그린 컬러(G)용 컬러 층 및 블루 컬러(B)용 컬러 층이다. 각각의 컬러에 대한 컬러 층이 임의적으로 배열되는 것이 주의된다.The
여기서, 컬러 디스플레이를 위하여, 컬러 필터(302)는 대향 기판상에 제공된다. 그러나, 본 발명은 이런 경우로 제한되지 않고, 능동 매트릭스 기판의 제조시, 컬러 필터는 능동 매트릭스 기판상에 형성될 수 있다.Here, for color display, the
또한, 컬러 필터에서, 광 차폐층은 디스플레이 영역을 제외한 일부가 차폐되도록 인접한 화소 사이에 제공된다. 광 차폐층(303a 및 303b)은 구동기 회로를 커버하는 영역에 제공된다. 그러나, 액정 디스플레이 장치가 디스플레이 부분으로서 전자 장치에 통합될 때, 구동기 회로를 커버하는 영역은 커버로 커버된다. 따라서, 컬러 필터는 광 차폐 층없이 구성될 수 있다. 능동 매크릭스 기판을 제조할 때, 광 차폐층은 능동 매트릭스 기판상에 형성될 수 있다.Also, in the color filter, a light shielding layer is provided between adjacent pixels so that a part except the display area is shielded. The
또한, 광 차폐 층을 제공하지 않고, 컬러 필터를 구성하는 컬러 층은 광 차폐부가 다수의 층에 적층된 적층부에 의해 이루어지도록 카운터 전극 및 대향 기판 사이에 적당히 배열된다. 따라서, 디스플레이 영역(화소 전극 사이의 갭)을 제외한 부분 및 구동기 회로는 광이 차폐될 수 있다.Further, without providing a light shielding layer, the color layers constituting the color filter are suitably arranged between the counter electrode and the opposing substrate so that the light shielding is made by a lamination portion laminated on a plurality of layers. Thus, the light and the portion of the driver circuit and the portion except the display area (gap between the pixel electrodes) can be shielded.
또한, 베이스 막 및 배선으로 구성된 FPC(411)는 이방성 도전 수지를 사용함으로써 외부 입력 단자에 부착된다. 또한, 보강 플레이트는 기계적 세기를 증가시 키기 위하여 제공된다. Further, the FPC 411 composed of the base film and the wiring is attached to the external input terminal by using an anisotropic conductive resin. In addition, reinforcing plates are provided to increase the mechanical strength.
상기에서 제조된 액정 모듈은 다양한 전자 장치의 디스플레이 부분으로서 사용될 수 있다.The liquid crystal module manufactured above may be used as a display portion of various electronic devices.
제 3 실시예Third embodiment
제 1 실시예의 n 채널형 TFT와 관련하여, 인핸스먼트형 및 디프레션형은 주기 테이블의 제 15 그룹에 속하는 원소(바람직하게, 인) 또는 주기 테이블의 제 13 그룹에 속하는 원소(바람직하게, 붕소)를 도핑함으로써 채널 형성 영역으로서 사용하는 반도체에 차별적으로 형성될 수 있다. With respect to the n-channel TFT of the first embodiment, the enhancement type and the depression type are elements belonging to the fifteenth group of the periodic table (preferably phosphorus) or elements belonging to the thirteenth group of the periodic table (preferably boron). It can be formed differentially in the semiconductor used as the channel formation region by doping.
또한, NMOS 회로가 n 채널형 TFT를 결합함으로써 형성되는 경우, 두 개의 경우가 있다. 하나의 경우는 인핸스먼트형 TFT(이후 "EEMOS 회로"라 함)에 의해 형성되는 경우이고 다른 경우는 인핸스먼트형 및 디프레션형을 결합함으로써 형성되는 경우(이후 "EDMOS 회로"라 함)이다.In addition, when the NMOS circuit is formed by combining n-channel TFTs, there are two cases. One case is formed by an enhancement type TFT (hereinafter referred to as an "EEMOS circuit") and the other case is formed by combining an enhancement type and a depression type (hereinafter referred to as an "EDMOS circuit").
여기서, 도 8의 A는 EEMOS 회로의 경우를 도시하고, 도 8의 B는 EDMOS 회로의 경우를 도시한다. 도 8의 A에서, 각각의 참조 번호(31 및 32)는 인핸스먼트형 n 채널형 TFT(이후 "E 형 NTFT"라함)를 나타낸다. 도 8의 B에서, 참조번호(33)는 E형 NTFT를 나타내고, 참조번호(34)는 디프레션 n 채널형 TFT(이후 "D형 NTFT"라 함)를 나타낸다.Here, A of FIG. 8 shows a case of an EEMOS circuit, and B of FIG. 8 shows a case of an EDMOS circuit. In Fig. 8A, each
도 8에서, VDH는 전압 소스 라인(양의 전압 소스 라인)을 나타내고 여기에 양의 전압이 인가되고, VDL은 전압 소스 라인(음의 전압 소스 라인)을 나타내고 여기에 음의 전압이 인가된다. 음의 전압 소스 라인은 접지 전위(즉, 접지 전압 소 스 라인)의 전력 소스 라인이다.In Fig. 8, VDH represents a voltage source line (positive voltage source line) and a positive voltage is applied thereto, and VDL represents a voltage source line (negative voltage source line) and a negative voltage is applied thereto. The negative voltage source line is the power source line of ground potential (ie ground voltage source line).
도 9는 시프트 레지스터가 도 8의 A에 도시된 EEMOS 회로 또는 도 8의 B에 도시된 EDMOS 회를 사용함으로써 형성되는 경우를 도시한다. 도 9에서, 참조 번호(40, 41)는 플립 플롭 회로를 나타낸다. 또한, 참조번호(42, 43)는 E형 NTFT를 나타낸다. 클럭 신호(CL)는 E형 NTFT(42)의 게이트에 대한 입력이고, 인버트된 극성을 갖는 클럭 신호(CL 바)는 E형 NTFT(43)의 게이트에 대한 입력이다. 참조 번호(44)는 인버터 회로를 나타내고, 도 8의 A에 도시된 EEMOS 회로 또는 도 8의 B에 도시된 EDMOS 회로는 도 9의 B에 도시된 바와 같이 사용된다. 따라서, 디스플레이 장치의 전체 구동 회로는 n 채널형 TFT에 의해 구성될 수 있다.FIG. 9 shows the case where the shift register is formed by using the EEMOS circuit shown in A of FIG. 8 or the EDMOS circuit shown in B of FIG. In Fig. 9,
이 실시예는 제 1 실시예 또는 제 2 실시예와 자유롭게 결합될 수 있다.This embodiment can be freely combined with the first embodiment or the second embodiment.
제 4 실시예Fourth embodiment
이 실시예에서, 제 1 실시예와 다른 게이트 전극은 도 10에 도시된 바와 같이 화소 TFT에 제공된다. 도 10에서, 화소부만은 단지 화소부의 게이트 전극만이 제 1 실시예와 다르기 때문에 도시된다. In this embodiment, a gate electrode different from the first embodiment is provided to the pixel TFT as shown in FIG. In Fig. 10, only the pixel portion is shown because only the gate electrode of the pixel portion is different from the first embodiment.
이 실시예에서, 도 2의 B에 도시된 제 1 실시예의 제 3 에칭 처리는 수행되지 않는다. 따라서, 제 1 도전층(604)은 절연막을 통하여 불순물 영역(603, 605)과 오버랩되고, 제 1 도전층(607)은 절연막을 통하여 불순물 영역(606, 608)과 오버랩된다.In this embodiment, the third etching process of the first embodiment shown in FIG. 2B is not performed. Accordingly, the first
탭퍼 부분을 가진 제 1 도전층(604, 607)은 제 1 실시예의 제 1 도전층(124a)과 대응한다. The first
이 실시예에 따라, 마스크 시트의 수는 제 1 실시예와 비교하여 1씩 감소되고 능동 매트릭스 보드를 형성하기 위하여 필요한 포토마스크 시트의 수는 5로 감소된다.According to this embodiment, the number of mask sheets is reduced by one in comparison with the first embodiment and the number of photomask sheets required to form the active matrix board is reduced to five.
이 실시예는 제 1 내지 제 3 실시예중 임의의 하나와 자유롭게 결합될 수 있다.This embodiment can be freely combined with any one of the first to third embodiments.
제 5 실시예Fifth Embodiment
제 1 실시예에서, 반사형 액정 디스플레이 장치에 사용된 능동 매트릭스 보드를 제조하는 방법이 기술된다. 이 실시예에서, 투과형 액정 디스플레이에 사용된 능동 매트릭스 보드를 제조하는 방법은 도 11을 참조하여 기술될 것이고, 단지 화소부는 단지 화소부만이 다르기 때문에 도 11에 도시된다.In a first embodiment, a method of manufacturing an active matrix board used in a reflective liquid crystal display device is described. In this embodiment, a method of manufacturing an active matrix board used in a transmissive liquid crystal display will be described with reference to Fig. 11, and only the pixel portion is shown in Fig. 11 because only the pixel portion is different.
도 11의 A는 제 1 실시예에 따라, 제 3 중간층 절연막이 형성된후, 투명 도전막을 포함하는 화소 전극(700)이 접촉 홀과, 전극 및 게이트 와이어 각각을 형성하도록 포토마스크를 사용하여 패터닝 처리되는 처리를 도시한다. 화소 전극(700)의 투명 도전막은 ITO(인듐 옥사이드 및 주석 옥사이드의 합금), 인듐 옥사이드 및 아연 옥사이드(In2O3-ZnO)의 합금, 아연 옥사이드(ZnO) 등으로 형성될 수 있다.FIG. 11A is a patterning process using a photomask after the third interlayer insulating film is formed, so that the
화소 전극(700)은 화소 전극(700)과 오버랩된 접속 전극(706)에 의해 화소 TFT(702)의 불순물 영역(705)에 전기적으로 접속된다. 도 11의 A에서, 참조 번호(701)는 소스 와이어를 나타내고, 참조 번호(703, 704)는 게이트 전극을 나타낸다. 이 실시예에서, 접속 전극은 화소 전극이 형성된 후 형성된다. 그러나, 접촉 홀이 형성되고 접속 전극이 형성된 후, 투명 도전막을 포함하는 화소 전극은 접속 전극과 오버랩되도록 형성될 수 있다.The
도 11의 A의 구조를 달성하는 제조 방법에서, 능동 매트릭스 보드를 제조하기 위하여 필요한 포토마스크의 수는 7로 설정될 수 있다.In the manufacturing method of achieving the structure of A of FIG. 11, the number of photomasks required for manufacturing the active matrix board may be set to seven.
도 11의 B는 제 4 실시예에 의해 달성된 화소 TFT(709)를 사용하여 투과형 액정 디스플레이 장치에 사용된 능동 매트릭스 보드를 형성하는 방법을 도시한다. 도 11의 A와 동일 부분은 동일 참조 번호에 의해 표현된다.FIG. 11B shows a method of forming an active matrix board used in a transmissive liquid crystal display device using the pixel TFT 709 achieved by the fourth embodiment. The same parts as A in Fig. 11 are represented by the same reference numerals.
도 11의 B에서, 화소 TFT(709)의 게이트 전극은 도 11의 A와 같은 투명 도전막을 포함하는 화소 전극(700)을 형성한다.In FIG. 11B, the gate electrode of the pixel TFT 709 forms the
도 11의 B에서, 게이트 전극의 구조는 도 11의 A와 다르고, 각각의 제 1 도전층(707, 708)은 탭퍼 부분을 가진다.In FIG. 11B, the structure of the gate electrode is different from that in FIG. 11A, and each of the first
도 11의 B의 구조를 달성하는 제조 방법에서, 능동 매크릭스 보드를 형성하기 위하여 필요한 포토마스크 수는 6으로 감소될 수 있다.In the manufacturing method of achieving the structure of FIG. 11B, the number of photomasks required to form the active matrix board can be reduced to six.
이 실시예는 제 1 내지 제 4 실시예중 임의의 하나와 자유롭게 결합될 수 있다.This embodiment can be freely combined with any one of the first to fourth embodiments.
제 6 실시예Sixth embodiment
이 실시예는 구동 회로의 소스 와이어 및 화소부의 소스 와이어가 다른 처리로 형성되는 것을 특징으로 한다. 다음 설명에서, 단지 다른 부분만이 도 12를 참조하여 보다 상세히 기술될 것이다. 도 12에서, 화소부의 3개의 소스 와이어(91) 및 3개의 게이트 와이어(92)는 설명을 간략화하기 위하여 도시된다. 화소부의 소스 와이어(91)는 병렬로 배열된 밴드 및 간격이 화소 피치와 같도록 설계된다. This embodiment is characterized in that the source wire of the driving circuit and the source wire of the pixel portion are formed by different processing. In the following description, only other parts will be described in more detail with reference to FIG. In Fig. 12, three source wires 91 and three gate wires 92 of the pixel portion are shown for simplicity of explanation. The source wire 91 of the pixel portion is designed such that the bands and the intervals arranged in parallel are equal to the pixel pitch.
도 12는 디지털 구동 동작을 수행하기 위한 블록 다이어그램이다. 이 실시예에서, 소스측 구동 회로(93), 화소부(94) 및 게이트 측 구동 회로(95)가 제공된다. 상세한 설명에서, 구동 회로는 일반적으로 소스측 구동 회로 및 게이트측 구동 회로를 포함하는 말이다.12 is a block diagram for performing a digital driving operation. In this embodiment, a source side drive circuit 93, a pixel portion 94 and a gate
소스측 구동 회로(93)는 시프트 레지스터(93a), 래치(A)(93b), 래치(B)(93c), D/A 컨버터(93d) 및 버퍼(93a)를 포함한다. 게이트측 구동 회로(95)는 시프트 레지스터(95a), 레벨 시프터(95b) 및 버퍼(95c)를 포함한다. 필요하다면, 레벨 시프터 회로는 래치(B)(93c) 및 D/A 컨버터(93d) 사이에 제공될 수 있다.The source side drive circuit 93 includes a shift register 93a, a latch (A) 93b, a latch (B) 93c, a D / A converter 93d and a buffer 93a. The gate
이 실시예에서, 도 12에 도시된 바와 같이 소스측 구동 회로(93) 및 화소부(94) 사이에 접촉 부분이 존재한다. 이것은 화소부의 소스 와이어(91) 및 소스측 구동 회로의 소스 와이어가 다른 처리로 형성되기 때문이다. 이 실시예에서, 화소부의 소스 와이어는 낮은 저항을 가진 재료로 형성되고, 따라서 그들은 소스측 구동 회로의 소스 와이어와 다른 처리로 형성된다.In this embodiment, there is a contact portion between the source side driving circuit 93 and the pixel portion 94 as shown in FIG. This is because the source wire 91 of the pixel portion and the source wire of the source side driving circuit are formed by different processing. In this embodiment, the source wire of the pixel portion is formed of a material having a low resistance, and therefore they are formed by a process different from that of the source wire of the source side driving circuit.
제 1 실시예에서, 화소부의 소스 와이어(91)는 스퍼터링 방법을 사용함으로써 형성되고, 포토리소그래피 방법을 사용함으로써 에칭된다.In the first embodiment, the source wire 91 of the pixel portion is formed by using a sputtering method, and is etched by using a photolithography method.
이 실시예에서, 화소부의 소스 와이어(91)는 다른 방법(플레이팅 방법, 프린트 방법)을 사용함으로써 형성된다.In this embodiment, the source wire 91 of the pixel portion is formed by using another method (plating method, printing method).
도 13의 A는 화소부의 소스 와이어(801)가 플레이팅 방법(전기 플레이팅 방법)을 사용함으로써 형성되는 경우를 도시한다. 화소부의 소스 와이어(801)는 게이트 전극(803, 804)와 다른 층으로 형성된다.FIG. 13A shows the case where the source wire 801 of the pixel portion is formed by using the plating method (electrical plating method). The source wire 801 of the pixel portion is formed of a layer different from the
플레이팅 방법에 따라, DC 전류는 캐소드 표면상에 금속막을 형성하기 위하여 금속 이온(플레이팅 재료 소스)을 포함하는 수용액에 공급된다. 플레이팅될 금속으로 구리, 은, 금, 크롬, 철, 니켈, 백금 또는 그것의 합금이 사용될 수 있다.According to the plating method, the DC current is supplied to an aqueous solution containing metal ions (plating material source) to form a metal film on the cathode surface. Copper, silver, gold, chromium, iron, nickel, platinum or alloys thereof may be used as the metal to be plated.
플레이팅 방법에서, 막 두께는 전류 밀도 및 관리자에 의한 플레이팅 시간의 제어하에서 적당하게 설정될 수 있다.In the plating method, the film thickness can be appropriately set under the control of the current density and the plating time by the manager.
이 실시예에서, 와이어는 포토리소그래피 방법을 사용함으로써 제 1 중간층 절연막상에 형성되고, 금속막(구리)은 소스 와이어를 완성시키기 위하여 플레이팅 방법에 의해 각각의 와이어의 표면상에 형성된다. 구리는 전기 저항이 매우 낮기 때문에 본 발명의 소스 와이어에 최적이다. 추후 단계에서, EH 13A에 도시된 화소 TFT(802)는 제 1 실시예의 방법에 따라 형성될 수 있다.In this embodiment, a wire is formed on the first interlayer insulating film by using a photolithography method, and a metal film (copper) is formed on the surface of each wire by a plating method to complete the source wire. Copper is optimal for the source wire of the present invention because of its very low electrical resistance. In a later step, the pixel TFT 802 shown in EH 13A can be formed according to the method of the first embodiment.
도 13의 B는 화소부의 소스 와이어(901)가 프린트 방법(스크린 프린트 방법)에 의해 형성되는 경우를 도시한다.FIG. 13B shows a case where the source wire 901 of the pixel portion is formed by a printing method (screen printing method).
스크린 프린트에 따라, 목표된 개구부 패턴을 가진 플레이트는 마스크로서 사용되고, 페이스트(희석액) 또는 금속 파티클(은, 알루미늄 등)과 혼합된 잉크는 마스크의 개구부를 통하여 프린트 매체로 사용되는 기판상에 형성되고, 프린트된 기판은 목표된 패턴을 가진 와이어를 형성하도록 버닝된다. 상기된 프린트 방법은 비용면에서 비교적 싸고 큰 영역의 프린트 패턴을 제공하여 본 발명에 적당하다.According to screen printing, a plate with a desired opening pattern is used as a mask, and ink mixed with paste (diluent) or metal particles (silver, aluminum, etc.) is formed on a substrate used as a print medium through the opening of the mask and The printed substrate is burned to form a wire with the desired pattern. The printing method described above is suitable for the present invention by providing a print pattern of a relatively cheap and large area in terms of cost.
이 실시예에서, 화소부의 소스 와이어만이 스크린 프린트 방법을 사용하는 제 1 중간층 절연막상에 라인 방향으로 형성된다. 화소부의 소스 와이어(901)는 게이트 전극(903, 904)과 다른 층에 형성된다. In this embodiment, only the source wire of the pixel portion is formed in the line direction on the first interlayer insulating film using the screen printing method. The source wire 901 of the pixel portion is formed in a layer different from the
도 13의 B의 구조를 달성하는 제조 방법에서, 매트릭스 보드를 형성하기 위하여 필요한 포토마스크의 수는 4로 감소된다.In the manufacturing method of achieving the structure of FIG. 13B, the number of photomasks required to form the matrix board is reduced to four.
도 13의 C는 화소부의 소스 와이어(906)가 프린트 방법(스크린 프린트 방법)을 사용함으로써 게이트 전극으로서 동일층에 형성되는 경우를 도시한다. 다음 경우에, 도전층(905a, 905b)은 화소의 소스 와이어(906)의 배치 정밀도를 향상시키기 위하여 제공된다.FIG. 13C shows a case where the source wire 906 of the pixel portion is formed on the same layer as the gate electrode by using a printing method (screen printing method). In the following case, the
이 실시예에서, 도전층(905a, 905b)은 게이트 전극으로서 동일 처리시 형성된다. 추후에, 불순물 원소는 게이트 전극이 절연막에 의해 커버되지 않는동안 활성화된다. 활성화 방법으로서, 열적 어닐링 처리는 불활성 분위기에서 감소된 압력하에 수행되어 도전층의 산화로 인한 도전층의 저항의 증가는 억제된다. 추후에, 소스 와이어(906)는 프린트 방법을 사용함으로써 도전층(905a, 905b) 사이에 충전되도록 형성된다. 프린트 방법에서 발생하기 쉬운 와이어 브레이킹은 소스 와이어(906)를 따라 도전층(905a, 905b)를 제공함으로써 방지될 수 있다.In this embodiment, the
스크린 프린트 방법 대신, 회전 드럼을 사용하는 활판 인쇄 방법, 주형 프린팅 방법 및 다양한 오프셋 프린팅 방법은 본 발명에 적용될 수 있다.Instead of the screen printing method, a letterpress printing method using a rotating drum, a template printing method and various offset printing methods can be applied to the present invention.
화소부의 소스 와이어(91)는 상기된 바와 같이 다양한 방법에 의해 형성될 수 있다. The source wire 91 of the pixel portion can be formed by various methods as described above.
화소부(94)는 다수의 화소를 포함하고, TFT 소자는 다수의 화소 각각에 제공된다. 또한, 게이트측 구동 회로에 접속된 많은 게이트 와이어(92)는 서로 평행하게 화소부(94)에 제공된다.The pixel portion 94 includes a plurality of pixels, and a TFT element is provided in each of the plurality of pixels. In addition, many gate wires 92 connected to the gate side driving circuit are provided in the pixel portion 94 in parallel with each other.
게이트측 구동 회로는 화소부(94)와 관련하여 게이트측 구동 회로(95) 대향측면에 제공될 수 있다. 게다가, 상기 장치가 아날로그 스타일로 구동될 때, 샘플링 회로는 래치 회로의 적소에 제공될 수 있다.The gate side driving circuit may be provided on the opposite side of the gate
상기 구성은 제 1 내지 제 5 실시예의 제조 처리에 따라 수행될 수 있다.The above configuration can be carried out in accordance with the production process of the first to fifth embodiments.
제 7 실시예Seventh embodiment
본 발명에 따른 구동기 회로 및 화소부는 다양한 모듈(능동 매트릭스형 액정 모듈, 능동 매트릭스형 EL 모듈 및 능동 매트릭스형 EC 모듈)에 사용될 수 있다. 다른 말로, 본 발명은 디스플레이 섹션으로서 이들 모듈을 가진 전자 장치 모두에 적용될 수 있다.The driver circuit and the pixel portion according to the present invention can be used in various modules (active matrix liquid crystal module, active matrix EL module and active matrix EC module). In other words, the present invention can be applied to all electronic devices having these modules as display sections.
다음은 전자 장치의 실시예로서 제공될 수 있다 : 비디오 카메라; 디지털 카메라; 디스플레이 장착 헤드(고글형 디스플레이); 차 네비게이션 시스템; 투영기; 카 스테레오; 퍼스널 컴퓨터; 휴대용 정보 단말기(이동 컴퓨터, 휴대용 전화 및 전자 노트북 같은). 이들 실시예는 도 15a 내지 도 15c 및 도 16a, 도 16b에 도시된다.The following may be provided as an embodiment of an electronic device: a video camera; digital camera; Display mounting head (goggle display); Car navigation system; projector; Car stereo; Personal computer; Portable information terminals (such as mobile computers, portable phones, and electronic notebooks). These embodiments are shown in FIGS. 15A-15C and 16A, 16B.
도 15a는 퍼스널 컴퓨터를 도시하고, 그것은 메인 몸체(2001), 이미지 입력 섹션(2002), 디스플레이 부분(2003), 및 키보드(2004)를 포함한다. 본 발명은 디스플레이 부분(2003)에 응용할 수 있다.15A shows a personal computer, which includes a
도 15b는 이동 컴퓨터를 도시하고, 그것은 메인 몸체(2201), 카메라 섹 션(2202), 이미지 수신 섹션(2203), 동작 스위치(2204), 및 디스플레이 부분(2205)을 포함한다. 본 발명은 디스플레이 부분(2205)에 응용할 수 있다.15B shows a mobile computer, which includes a
도 15c는 프로그램을 기록하는 기록 매체를 사용하는 플레이어(이후, 기록 매체라 함)를 도시하고 그것은 메인 몸체(2401); 디스플레이 부분(2402); 스피커 섹션(2403); 기록 매체(2404); 및 동작 스위치(2405)를 포함한다. 이런 플레이어는 기록 매체용 DVD(다기능 디지털 디스크)를 사용하고, 음악 감상, 사진 감상, 게임 및 인터넷에 사용될 수 있다. 본 발명은 디스플레이 부분(2402)에 응용할 수 있다.Fig. 15C shows a player (hereinafter referred to as a recording medium) using a recording medium for recording a program, which is a
도 16a는 휴대용 책(전자 책)을 도시하고, 그것은 메인 몸체(3001), 디스플레이 부분(3002 및 3003), 기록 매체(3004), 동작 스위치(3005) 및 안테나(3006)를 도시한다. 본 발명은 디스플레이 부분(3002 및 3003)에 응용될 수 있다. Fig. 16A shows a portable book (e-book), which shows the
도 16b는 디스플레이를 도시하고, 그것은 메인 몸체(3101), 지지 스탠드(3102), 및 디스플레이 부분(3103)을 포함한다. 본 발명은 디스플레이 부분(3103)에 응용될 수 있다.FIG. 16B shows a display, which includes a
본 발명의 응용 범위 매우 넓고, 모든 분야의 전자 장치에 본 발명을 적용하는 것이 가능하다. 또한, 실시예 7의 전자 장치는 실시예 1 내지 6의 임의의 결합 구성을 사용함으로써 실현될 수 있다.The scope of application of the present invention is very wide, and it is possible to apply the present invention to electronic devices in all fields. Further, the electronic device of the seventh embodiment can be realized by using any combination of the embodiments 1-6.
상기된 바와 같이, 본 발명에 따라, 화소부의 영역이 증가되고 반도체 장치가 큰 스크린을 가질 때조차 능동 매트릭스형 액정 디스플레이 장치에 의해 제공된 반도체 장치에서 저전력 소비가 달성된다. As described above, according to the present invention, low power consumption is achieved in the semiconductor device provided by the active matrix type liquid crystal display device even when the area of the pixel portion is increased and the semiconductor device has a large screen.
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