JP3859915B2 - A method for manufacturing a semiconductor device - Google Patents

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Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は絶縁表面を有する基板上に薄膜トランジスタで構成された回路を有する半導体装置およびその作製方法に関する。 The present invention relates to a semiconductor device and a manufacturing method having a circuit constituted by thin film transistors on a substrate having an insulating surface. 例えば、液晶表示装置に代表される電気光学装置および電気光学装置を搭載した電子機器の構成に関する。 For example, regarding the configuration of an electronic apparatus equipped with a liquid crystal electro-optical device typified by a display device and an electro-optical device. なお、本願明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器を範疇に含んでいる。 Note that a semiconductor device in this specification refers to all devices which function by utilizing semiconductor characteristics, and includes the category of electronic apparatus equipped with the electro-optical device and an electro-optical device.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
薄膜トランジスタ(以下、TFTと記す)は透明ガラス基板上に作製することができるので、アクティブマトリクス型液晶表示装置への応用開発が積極的に進められてきた。 A thin film transistor (hereinafter, referred to as TFT) is because it can be produced on a transparent glass substrate, application development to an active matrix type liquid crystal display device has been actively promoted. 結晶構造を有する半導体層で形成したTFT(以下、結晶質TFTと記す)は高移動度が得られるので、同一基板上に機能回路を集積させて高精細な画像表示を実現することが可能になった。 TFT formed in the semiconductor layer having a crystal structure (hereinafter, referred to as a crystalline TFT), because a high mobility can be obtained, to be capable of realizing high definition image display by integrating a functional circuit on the same substrate became.
【0003】 [0003]
本願明細書において、前記結晶構造を有する半導体膜とは、単結晶半導体、多結晶半導体、微結晶半導体を含み、さらに、特開平7−130652号公報、特開平8−78329号公報、特開平10−135468号公報、または特開平10−135469号公報で開示された半導体を含んでいる。 In the present specification, the A semiconductor film having a crystalline structure, the single crystal semiconductor, a polycrystalline semiconductor, including a microcrystalline semiconductor, further, JP-A 7-130652, JP-A No. 8-78329, JP-A No. 10 -135468 discloses or contains a semiconductor disclosed in Japanese Patent 10-135469 discloses.
【0004】 [0004]
アクティブマトリクス型液晶表示装置を構成するためには、画素部だけでも100〜200万個の結晶質TFTが必要であり、さらに周辺に設けられる機能回路を付加するとそれ以上の数の結晶質TFTが必要であった。 To construct an active matrix type liquid crystal display device is required 100 to 200 thousands of crystalline TFT alone pixel portion, it is further added functional circuits formed in the periphery more number of crystalline TFT It was necessary. そして、液晶表示装置を安定に動作させるためには、個々の結晶質TFTFの信頼性を確保しておく必要があった。 Then, in order to operate the liquid crystal display device stably, it was necessary to ensure the reliability of the individual crystalline TFTF.
【0005】 [0005]
TFTなどの電界効果トランジスタの特性は、ドレイン電流とドレイン電圧が比例して増加する線形領域と、ドレイン電圧が増加してもドレイン電流が飽和する飽和領域と、ドレイン電圧を印加しても理想的には電流が流れない遮断領域とに分けて考えることができる。 Characteristics of the field effect transistor such as a TFT has a linear region where the drain current and the drain voltage increases proportionally, and the saturation region where the drain current is saturated even if the drain voltage is increased, ideally be applied to the drain voltage it can be divided into a cut-off region where a current does not flow in. 本明細書では、線形領域と飽和領域をTFTのオン領域と呼び、遮断領域をオフ領域と呼ぶ。 In this specification, it referred to a linear region and a saturation region and the TFT ON region, the cutoff region is referred to as off region. また、便宜上、オン領域のドレイン電流をオン電流と呼びオフ領域の電流をオフ電流と呼ぶ。 Also, for convenience, referred to as off-state current of current off region called the drain current of the on area and on-current.
【0006】 [0006]
アクティブマトリクス型液晶表示装置の画素部はnチャネル型TFT(以下、画素TFTと記す)で構成されていて、振幅15〜20V程度のゲート電圧が印加されるので、オン領域とオフ領域の両方の特性を満足する必要があった。 Active pixel portion of the matrix type liquid crystal display device is n-channel type TFT (hereinafter, the pixel TFT hereinafter) be composed of, the gate voltage amplitude of about 15~20V is applied, both on region and off region there was a need to satisfy the properties. 一方、画素部を駆動するために設けられる周辺回路はCMOS回路を基本として構成され、主にオン領域の特性が重要であった。 On the other hand, peripheral circuits provided for driving the pixel portion is constructed based on a CMOS circuit, the characteristics of the main on-region was important. しかし、結晶質TFTはオフ電流が上がりやすいという問題点があった。 However, the crystalline TFT there was a problem that tends to rise off current. また、結晶質TFTを長期間駆動させると移動度やオン電流の低下、オフ電流の増加といった劣化現象がしばしば観測された。 A decrease in the mobility and on-current and to drive long term crystalline TFT, deterioration phenomenon increases the off-current is often observed. この原因の一つは、ドレイン近傍の高電界が原因で発生するホットキャリア注入現象にあると考えられた。 One of the reasons was thought to be in the hot carrier injection phenomenon a high electric field near the drain is caused by.
【0007】 [0007]
MOSトランジスタの分野では、オフ電流を下げ、さらにドレイン近傍の高電界を緩和する方法として、低濃度ドレイン(LDD:Lightly Doped Drain)構造が知られている。 In the field of MOS transistors, lowering the off current, a method of further relaxing the high electric field near the drain, lightly doped drain (LDD: Lightly Doped Drain) structure is known. この構造はソース領域とドレイン領域の内側、すなわちチャネル形成領域側に低濃度の不純物領域を設けたものであり、この低濃度不純物領域をLDD領域と呼んでいる。 This structure inside the source region and the drain region, that is, those in which a impurity region of low concentration in the channel forming region side is called a LDD region the low concentration impurity regions.
【0008】 [0008]
同様に結晶質TFTでもLDD構造を形成することは知られていた。 It was known to form a similarly LDD structure even crystalline TFT. 例えば、ゲート電極をマスクとして、第1の不純物添加の工程によりLDD領域となる低濃度不純物領域を形成しておき、その後異方性エッチングの技術を利用してゲート電極の両側にサイドウオールを形成し、ゲート電極とサイドウオールをマスクとして第2の不純物添加の工程によりソース領域とドレイン領域となる高濃度不純物領域を形成することができた。 For example, the gate electrode as a mask, forming a side wall on both sides of the first by the process of adding impurities previously formed a low-concentration impurity regions serving as the LDD region, a gate electrode and thereafter utilizing the anisotropic etching technique and, it was possible to form a high-concentration impurity regions serving as the source region and the drain region by the process of the second doping of the gate electrode and the side wall as a mask.
【0009】 [0009]
しかし、LDD構造は通常の構造のTFTと比べて、オフ電流を下げることができても、構造的に直列抵抗成分が増えてしまうため、結果としてTFTのオン電流も低下させてしまう欠点があった。 However, LDD structure in comparison with conventional TFT structure, even if it is possible to reduce the off current, for thereby increasing structurally series resistance, the ON current of the TFT as a result also there is disadvantage that reduced It was. また、オン電流の劣化を完全に防ぐことはできなかった。 In addition, it was not possible to completely prevent the deterioration of the on-current. この欠点を補う方法として、LDD領域をゲート絶縁膜を介してゲート電極とオーバーラップさせる構造が知られている。 As a method to compensate for this drawback, a structure in which the LDD region overlaps the gate electrode through the gate insulating film is known. この構造を形成する方法は幾つかあるが、例えば、GOLD(Gate-drain Overlapped LDD)や、LATID(Large-tilt-angle implanted drain)として知られている。 A method of forming this structure are several, e.g., GOLD (Gate-drain Overlapped LDD) and is known as LATID (Large-tilt-angle implanted drain). このような構造とすることで、ドレイン近傍の高電界を緩和してホットキャリアに対する耐性を高め、同時にオン電流の低下を防ぐことができた。 With such a structure, increasing the resistance to hot carriers by relieving the high electric field near the drain, it was possible to prevent a reduction in the on-state current at the same time.
【0010】 [0010]
また、結晶質TFTにおいても、ソース領域とドレイン領域とチャネル形成領域のみから形成された単純な構成の結晶質TFTに比べ、LDD構造を設けることによりホットキャリアに対する耐性が向上し、さらにGOLD構造を採用するときわめて優れた効果が得られることが確認されていた。 Also in the crystalline TFT, compared with the crystalline TFT simple structure formed from only the source region and the drain region and the channel forming region, and improved resistance to hot carriers by providing the LDD structure, the more GOLD structure extremely excellent effect when adopted can be obtained has been confirmed. この事実は、「"A Novel Self-aligned Gate-overlapped LDD Poly-Si TFT with High Reliability and Performance", Mutsuko Hatano,Hajime Akimoto and Takeshi Sakai, IEDM97-523」に述べられている。 This fact, are described in "" A Novel Self-aligned Gate-overlapped LDD Poly-Si TFT with High Reliability and Performance ", Mutsuko Hatano, Hajime Akimoto and Takeshi Sakai, IEDM97-523".
【0011】 [0011]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
結晶質TFTにおいて、ホットキャリア注入現象を抑止するためにLDD構造を形成することは有効な手段であった。 In the crystalline TFT, it was an effective means to form the LDD structure in order to suppress hot carrier injection phenomenon. さらにGOLD構造にすると、LDD構造で見られたオン電流の低下を防ぐことができた。 Still the GOLD structure, it was possible to prevent a reduction in the on-state current observed in the LDD structure. そして、信頼性の面からも良好な結果が得られた。 Then, good results were obtained in terms of reliability.
【0012】 [0012]
しかし、GOLD構造はオン電流の劣化を防ぐことができるが、特に画素TFTのように、オフ特性で高いゲート電圧が印加されるとき、オフ電流が増加してしまう欠点があった。 However, GOLD structure can prevent deterioration of the ON current, in particular as a pixel TFT, when the gate voltage higher by the off characteristic is applied, there is a problem that the off current is increased. 画素TFTでオフ電流が増加すると、消費電力が増えたり、画像表示に異常が現れたりする不都合が生じた。 The off current pixel TFT is increased, or increased power consumption, abnormal image display inconvenience to or appearing occurred. これはオフ領域の特性で、ゲート電極とオーバーラップさせて形成されたLDD領域に反転層が形成されるためであると考えられた。 This is a characteristic of the off region, was considered to be due to the inversion layer is formed in the LDD region formed by the gate electrode overlap.
【0013】 [0013]
以上のように、結晶質TFTで高い信頼性を達成するためには素子の構造面からの検討が必要であった。 As described above, in order to achieve high reliability in the crystalline TFT was necessary to study from a structural surface of the element. そのために、GOLD構造を形成することが望ましかった。 Therefore, it was desirable to form a GOLD structure. しかし、従来の方法では、自己整合的にLDD領域を形成することができるが、サイドウオール膜を異方性エッチングで形成する工程は、液晶表示装置のように大面積のガラス基板を処理するには不向きであり、サイドウオールの幅でLDD領域の長さが決まるので、素子寸法の設計上の自由度もきわめて限定されるものであった。 However, in the conventional method, the can be formed in a self-aligned manner LDD region, forming a side wall film by anisotropic etching, processing the glass substrate having a large area as in a liquid crystal display device is not suitable, since the length of the LDD region is determined by the width of the side wall, was achieved the degree of freedom in designing the element dimensions are very limited.
【0014】 [0014]
また画素TFTのように、オン領域とオフ領域の両方の特性が重視され、その信頼性を満足させ、オフ電流の増加もなくそうとすると、従来のGOLD構造のままでは不十分であった。 Also, as the pixel TFT, the characteristics of both the on region and off region is emphasized, to satisfy its reliability, when doing so without increase in off-current was insufficient remains conventional GOLD structure.
【0015】 [0015]
本発明は、従来技術よりも簡便な方法で、ゲート電極とLDD領域とをオーバーラップさせた構造の結晶質TFTとその作製技術を提供することを第1の目的としている。 The present invention over the prior art by a simple method, and a first object thereof is to provide the production technology and crystalline TFT structure obtained by overlapping the gate electrode and the LDD region. また、GOLD構造ではオフ特性で高いゲート電圧が印加されたとき、オフ電流が増加してしまう問題点があった。 Further, when the high gate voltage off characteristics applied in GOLD structure has a problem that the off current is increased. そのため本発明は、オフ電流の増加を防止できる構造とその作製方法を提供することを第2の目的としている。 Therefore the present invention is in providing a structure and a manufacturing method thereof which can prevent an increase in off-current and the second object.
【0016】 [0016]
さらに本発明は、液晶表示装置の画素部と、その周辺に設けられるCMOS回路を基本とした駆動回路とその作製方法において、少なくともnチャネル型TFTのLDD領域がゲート電極とオーバーラップしている構造として、かつ、オフ電流の増加を防止できる構造とその作製方法を提供することを第3の目的としている。 The present invention includes a pixel portion of the liquid crystal display device, in a manufacturing method basically a CMOS circuit provided in the periphery thereof to drive circuits and, overlaps with the gate electrode LDD region of at least n-channel type TFT structure as, and has to provide a structure and a manufacturing method thereof which can prevent an increase in off-current and third purposes.
【0017】 [0017]
【課題を解決するための手段】 In order to solve the problems]
図17は、これまでの知見を基にして、TFTの構造とそのとき得られるVg−Id(ゲート電圧―ドレイン電流)特性を模式的に示したものである。 Figure 17 is based on the previous findings, Vg-Id obtained structure of the TFT and the time - in which the (gate voltage drain current) characteristic schematically showing. 図17(A−1)は、半導体層がチャネル形成領域と、ソース領域と、ドレイン領域とから成る最も単純なTFTの構造である。 Figure 17 (A-1) includes a semiconductor layer channel forming region, a structure of the simplest TFT consisting of a source region and a drain region. 同図(B−1)の特性は、+Vg側はTFTのオン領域であり、−Vg側はオフ領域である。 Characteristics of Fig. (B-1), the + Vg side is on the area of ​​the TFT, -Vg side is off region. そして、実線は初期特性を示し、破線はバイアスストレスを印加した後の特性を示している。 The solid line indicates the initial characteristics, a broken line indicates the characteristic after application of the bias stress. この構造ではオン電流とオフ電流共に高く、また、バイアスストレスによる劣化も大きく、画素TFTなどにこの構造は使用できなかった。 In this structure on current and off-current are both high, also greater deterioration due to bias stress, the structure such as a pixel TFT could not be used.
【0018】 [0018]
図17(A−2)は、(A−1)にLDD領域となる低濃度不純物領域が設けられた構造であり、ゲート電極とオーバーラップしないLDD構造である。 Figure 17 (A-2) is, (A-1) in a structure in which the low concentration impurity region is provided as a LDD region, a LDD structure that does not overlap with the gate electrode. このとき(B−2)に示すように、オフ電流をある程度抑えることができるが、オン電流の劣化を防ぐことはできなかった。 At this time, as shown in (B-2), can be suppressed off current to some extent, it was not possible to prevent deterioration of the ON current. また、図17(A−3)は、LDD領域がゲート電極と完全にオーバーラップした構造で、GOLD構造とも呼ばれるものである。 Further, FIG. 17 (A-3) is a structure in which the LDD region is overlapped completely with the gate electrode, and is also called a GOLD structure. このとき(B−3)に示すように、オン電流の劣化を抑えることはできるが、LDD構造よりもオフ電流が増加してしまう欠点があった。 At this time, as shown in (B-3), although it is possible to suppress deterioration of the ON current, OFF current than the LDD structure has a drawback that increased.
【0019】 [0019]
従って、図17(A−1)、(A−2)、(A−3)に示す構造では、画素部に必要なオン領域の特性とオフ領域の特性を、信頼性の問題を含めて同時に満足させることはできなかった。 Accordingly, FIG. 17 (A-1), (A-2), in the structure shown in (A-3), the characteristic properties and off region of the on-region necessary for the pixel portion, at the same time including reliability issues It could not be satisfied. しかし、図17(A−4)の構造とすることで、オン電流の劣化を防ぎ、オフ電流の増加を抑えることができることがわかった。 However, by making the structure of FIG. 17 (A-4), prevents deterioration of the ON current, it was found that it is possible to suppress an increase in off-current. これは、LDD領域をゲート電極とオーバーラップする領域と、しない領域の2つの領域に分けることで、達成できるものであった。 This is a region which overlaps with the gate electrode of the LDD regions, by dividing into two regions of a region that does not, were those that can be achieved. ゲート電極とオーバーラップしたLDD領域でホットキャリア注入現象を抑止して、かつ、ゲート電極とオーバーラップしないLDD領域でオフ電流の増加を防ぐ効果を兼ね備えたものであった。 Thus suppressing the hot carrier injection phenomenon in the gate electrode overlaps the LDD region, and were those having both an effect of preventing an increase in off-current LDD region not overlapping with the gate electrode.
【0020】 [0020]
本発明は、LDD領域がゲート電極とオーバーラップした構造を得るためにゲート電極を複数の層から形成し、ゲート電極の第1の導電層を形成する工程と、ゲート電極の第2の導電層を形成する工程とを有し、前記第1の導電層を形成する工程の後で1回目の不純物元素を添加する工程を行い、LDD領域となる第1の不純物領域を形成し、前記第2の導電層を形成する工程の後で2回目の不純物元素を添加する工程を行い、ソース領域とドレイン領域となる第2の不純物領域を形成する工程を行うものである。 The present invention, a gate electrode in order to obtain the structure LDD region is overlapped with the gate electrode is formed from a plurality of layers, forming a first conductive layer of the gate electrode, the second conductive layer of the gate electrode and forming a, a step of adding a first impurity element after the step of forming the first conductive layer, forming a first impurity region to be a LDD region, the second It performs the step of adding a second impurity element after the step of forming a conductive layer, in which the step of forming the second impurity region to be a source region and a drain region. そして、第2の導電層の一部を除去させて、LDD領域が第2の導電層とオーバーラップしない領域が設けられたTFTを形成するものである。 Then, by removing a portion of the second conductive layer, and forms a TFT LDD region and the second conductive layer and that does not overlap area is provided.
【0021】 [0021]
従って、本願明細書で開示する発明の構成は、各画素にnチャネル型薄膜トランジスタが設けられた画素部を有する半導体装置において、前記nチャネル型薄膜トランジスタのゲート電極は、ゲート絶縁膜に接して形成された第1の導電層と、前記第1の導電層と前記ゲート絶縁膜とに接して形成された第2の導電層とを有し、前記nチャネル型薄膜トランジスタの半導体層は、チャネル形成領域と、該チャネル形成領域に接して形成された一導電型の第1の不純物領域と、該第1の不純物領域に接して形成された一導電型の第2の不純物領域とを有し、前記第1の不純物領域の一部は、前記第2の導電層の前記ゲート絶縁膜に接する領域と重なって設けられていることを特徴としている。 Therefore, structure of the invention disclosed herein is to provide a semiconductor device having a pixel portion in which the n-channel type thin film transistor in each pixel is provided, the gate electrode of the n-channel thin film transistor is formed in contact with the gate insulating film and a first conductive layer, and a second conductive layer formed in contact with the first conductive layer and the gate insulating film, a semiconductor layer of the n-channel thin film transistor has a channel forming region has a first impurity region of one conductivity type formed in contact with the channel formation region, a second impurity region of one conductivity type formed in contact with the impurity regions of the first, the second part of one of the impurity regions is characterized in that is provided to overlap a region in contact with the gate insulating film of the second conductive layer.
【0022】 [0022]
また、他の発明の構成は、nチャネル型薄膜トランジスタとpチャネル型薄膜トランジスタとで形成されたCMOS回路を含む半導体装置において、前記nチャネル型薄膜トランジスタのゲート電極は、ゲート絶縁膜に接して形成された第1の導電層と、前記第1の導電層と前記ゲート絶縁膜とに接して形成された第2の導電層とを有し、前記nチャネル型薄膜トランジスタの半導体層は、チャネル形成領域と、該チャネル形成領域に接して形成された一導電型の第1の不純物領域と、該第1の不純物領域に接して形成された一導電型の第2の不純物領域とを有し、前記第1の不純物領域の一部は、前記第2の導電層の前記ゲート絶縁膜に接する領域と重なって設けられていることを特徴としている。 Further, another structure of the invention, in a semiconductor device including a CMOS circuit formed by an n-channel thin film transistor and p-channel thin film transistor, the gate electrode of the n-channel thin film transistor was formed in contact with the gate insulating film a first conductive layer, and a second conductive layer formed in contact with the first conductive layer and the gate insulating film, a semiconductor layer of the n-channel thin film transistor has a channel forming region, having a first impurity region of one conductivity type formed in contact with the channel formation region, a second impurity region of one conductivity type formed in contact with the impurity regions of the first, the first some of the impurity region is characterized in that is provided to overlap a region in contact with the gate insulating film of the second conductive layer.
【0023】 [0023]
また、他の発明の構成は、各画素にnチャネル型薄膜トランジスタが設けられた画素部と、nチャネル型薄膜トランジスタとpチャネル型薄膜トランジスタとで形成されたCMOS回路を含む半導体装置において、前記nチャネル型薄膜トランジスタのゲート電極は、ゲート絶縁膜に接して形成された第1の導電層と、前記第1の導電層と前記ゲート絶縁膜とに接して形成された第2の導電層とを有し、前記nチャネル型薄膜トランジスタの半導体層は、チャネル形成領域と、該チャネル形成領域に接して形成された一導電型の第1の不純物領域と、該第1の不純物領域に接して形成された一導電型の第2の不純物領域とを有し、前記第1の不純物領域の一部は、前記第2の導電層の前記ゲート絶縁膜に接する領域と重なって設けられている Further, another structure of the invention, in a semiconductor device including a pixel portion in which the n-channel type thin film transistor in each pixel is provided, a CMOS circuit formed by an n-channel thin film transistor and p-channel thin film transistor, the n-channel type the gate electrode of the thin film transistor includes a first conductive layer formed in contact with the gate insulating film, a second conductive layer formed in contact with the first conductive layer and the gate insulating film, the semiconductor layer of the n-channel type thin film transistor, the channel and forming region, the channel and the first impurity region forming region of the one conductivity type formed in contact, one conductivity formed in contact with the impurity regions of the first and a second impurity region of the mold, a portion of the first impurity region is provided overlapping with the region in contact with the gate insulating film of the second conductive layer とを特徴としている。 It is characterized by a door.
【0024】 [0024]
上記発明の構成において、前記第1の不純物領域は、LDD領域を形成し、前記第2の不純物領域は、ソース領域またはドレイン領域を形成する。 In the above structure, the first impurity region forms an LDD region, the second impurity region forms a source region or a drain region. 一方、前記pチャネル型薄膜トランジスタのゲート電極は、ゲート絶縁膜に接して形成された第1の導電層と、前記第1の導電層と前記ゲート絶縁膜とに接して形成された第2の導電層とから形成され、pチャネル型薄膜トランジスタの半導体層は、チャネル形成領域と、該チャネル形成領域に接して形成された一導電型とは逆の導電型の第3の不純物領域とから成っている。 On the other hand, the gate electrode of the p-channel type thin film transistor, a first conductive layer, a second conductive formed in contact with the first conductive layer and the gate insulating film formed in contact with the gate insulating film formed from a layer, the semiconductor layer of the p-channel thin film transistor is composed of a channel forming region, and the channel forming one conductivity type formed in contact with the region and the third impurity region of opposite conductivity type .
【0025】 [0025]
また、上記発明の構成において、前記第2の不純物領域に接して設けられ、前記第1の不純物領域と同じ導電型の半導体層と、前記ゲート絶縁膜と、前記第1の導電層と前記第2の導電層とから成る容量配線とから保持容量が形成されている構成をとることもできる。 Further, in the above structure, provided in contact with said second impurity region, wherein the first same conductivity type as the impurity region of the semiconductor layer, and the gate insulating film, the said first conductive layer a storage capacitor and a capacitor wiring consisting of the second conductive layer may be the structure that is formed.
【0026】 [0026]
さらに本発明の構成において、前記第1の導電層は、チタン(Ti)、タンタル(Ta)、タングステン(W)、モリブデン(Mo)から選ばれた元素の一種または、該元素を主成分とする合金材料で形成されていれば良い。 Further in the structure of the present invention, the first conductive layer, a titanium (Ti), tantalum (Ta), tungsten (W), one element selected from molybdenum (Mo) or, as a main component said element it may be formed of an alloy material.
【0027】 [0027]
また、前記第1の導電層は、前記ゲート絶縁膜に接して形成される導電層(A)と、前記導電層(A)の上に形成される一つまたは複数の導電層から成ることを特徴とし、前記ゲート絶縁膜に接して形成される導電層(A)は、チタン(Ti)、タンタル(Ta)、タングステン(W)、モリブデン(Mo)から選ばれた元素の一種または、該元素を主成分とする合金材料から成り、前記導電層(A)の上に形成される一つまたは複数の導電層のうち少なくとも一つの導電層は、アルミニウム(Al)、銅(Cu)から選ばれた元素の一種または、該元素を主成分とする合金材料で形成されることが望ましい。 Also, the first conductive layer, the conductive layer formed in contact with the gate insulating film and (A), that consist of one or more conductive layers formed on said conductive layer (A) characterized conductive layer formed in contact with the gate insulating film (a) is titanium (Ti), tantalum (Ta), tungsten (W), one element selected from molybdenum (Mo) or said element made from an alloy material mainly, at least one conductive layer of the one or more conductive layers formed on said conductive layer (a) is selected from aluminum (Al), copper (Cu) and one element or, desirably formed of an alloy material mainly containing said element. さらに、前記第2の導電層は、チタン(Ti)、タンタル(Ta)、タングステン(W)、モリブデン(Mo)から選ばれた元素の一種または、該元素を主成分とする合金材料から形成されることが望ましい。 Further, the second conductive layer, a titanium (Ti), tantalum (Ta), tungsten (W), one element selected from molybdenum (Mo) or is formed from an alloy material mainly containing said elements Rukoto is desirable.
【0028】 [0028]
上記構成を得るために、本発明の半導体装置の作製方法は、絶縁表面を有する基板上に半導体層を形成する第1の工程と、前記半導体層に接してゲート絶縁膜を形成する第2の工程と、前記ゲート絶縁膜に接して第1の導電層を形成する第3の工程と、前記第1の導電層をマスクとして前記半導体層に周期律表15族に属する元素を添加して第1の不純物領域を形成する第4の工程と、前記第1の導電層と前記ゲート絶縁膜とに接して第2の導電層を形成する第5の工程と、前記第2の導電層をマスクとして前記半導体層に周期律表15族に属する元素を添加して第2の不純物領域を形成する第6の工程と、前記第2の導電層の一部を除去する第7の工程とを有することを特徴とする。 To obtain the above configuration, a method for manufacturing a semiconductor device of the present invention includes a first step of forming a semiconductor layer on a substrate having an insulating surface, a second for forming the gate insulating film in contact with the semiconductor layer a step, first by adding the third step and the first element belonging to periodic table group 15 in the semiconductor layer a conductive layer as a mask for forming the first conductive layer in contact with the gate insulating film mask and fourth steps, a fifth step of forming a second conductive layer in contact with the first conductive layer and the gate insulating film, said second conductive layer to form a first impurity region has a sixth step of forming the semiconductor layer and the second impurity region by adding an element belonging to periodic table group 15 to a, and a seventh step of removing a portion of said second conductive layer it is characterized in.
【0029】 [0029]
また、他の発明の構成は、絶縁表面を有する基板上に第1の半導体層と第2の半導体層とを形成する第1の工程と、前記第1の半導体層と第2の半導体層とに接してゲート絶縁膜を形成する第2の工程と、前記ゲート絶縁膜に接して第1の導電層を形成する第3の工程と、前記第1の導電層をマスクとして少なくとも前記第1の半導体層に周期律表15族に属する元素を添加して第1の不純物領域を形成する第4の工程と、前記第1の導電層と前記ゲート絶縁膜とに接して第2の導電層を形成する第5の工程と、前記第2の導電層をマスクとして少なくとも前記第1の半導体層に周期律表15族に属する元素を添加して第2の不純物領域を形成する第6の工程と、前記第2の導電層をマスクとして前記第2の半導体層のみに周期律表13族に Further, another structure of the invention, a first step of forming a first semiconductor layer and the second semiconductor layer over a substrate having an insulating surface, the first semiconductor layer and the second semiconductor layer in a second step of forming a gate insulating film in contact with, a third step of forming a first conductive layer in contact with the gate insulating film, at least the first of the first conductive layer as a mask a fourth step of forming a first impurity region by adding an element belonging to periodic table group 15 in the semiconductor layer, a second conductive layer in contact with the first conductive layer and the gate insulating film the fifth step of forming a sixth step of forming the second at least the first of the second impurity region by adding an element belonging to periodic table group 15 in the semiconductor layer a conductive layer as a mask , the group 13 only in the second semiconductor layer and the second conductive layer as a mask する元素を添加して第3の不純物領域を形成する第7の工程とを有することを特徴とする。 And having a seventh step of adding an element to and forming a third impurity region.
【0030】 [0030]
また、他の発明の構成は、絶縁表面を有する基板上に第1の半導体層と第2の半導体層とを形成する第1の工程と、前記第1の半導体層と第2の半導体層とに接してゲート絶縁膜を形成する第2の工程と、前記ゲート絶縁膜に接して第1の導電層を形成する第3の工程と、前記第1の導電層をマスクとして少なくとも前記第1の半導体層に周期律表15族に属する元素を添加して第1の不純物領域を形成する第4の工程と、前記第1の導電層と前記ゲート絶縁膜とに接して第2の導電層を形成する第5の工程と、前記第2の導電層をマスクとして少なくとも前記第1の半導体層に周期律表15族に属する元素を添加して第2の不純物領域を形成する第6の工程と、前記第2の導電層の一部を除去する第7の工程と、前記第2の導電層をマスク Further, another structure of the invention, a first step of forming a first semiconductor layer and the second semiconductor layer over a substrate having an insulating surface, the first semiconductor layer and the second semiconductor layer in a second step of forming a gate insulating film in contact with, a third step of forming a first conductive layer in contact with the gate insulating film, at least the first of the first conductive layer as a mask a fourth step of forming a first impurity region by adding an element belonging to periodic table group 15 in the semiconductor layer, a second conductive layer in contact with the first conductive layer and the gate insulating film a fifth step of forming a sixth step of forming the second at least the first of the second impurity region by adding an element belonging to periodic table group 15 in the semiconductor layer a conductive layer as a mask a seventh step of removing a portion of the second conductive layer, the second conductive layer a mask して前記第2の半導体層のみに周期律表13族に属する元素を添加して第3の不純物領域を形成する第8の工程とを有することを特徴とする。 And having an eighth step of forming a third impurity region by adding an element belonging to Group 13 of the Periodic Table only in the second semiconductor layer is.
【0031】 [0031]
上記発明の構成において、前記第1の不純物領域はLDD領域を形成し、前記第2の不純物領域はソース領域またはドレイン領域を形成する工程であることを特徴とする。 In the above structure, the first impurity region is an LDD region, and said second impurity region is a step of forming a source region or a drain region. また、前記第2の不純物領域から延在した半導体層に前記第1の不純物領域と同じ濃度で周期律表15族に属する元素を添加する工程と、前記第1の導電層と前記第2の導電層とで容量配線を形成する工程とを有することを特徴とする。 Moreover, adding an element belonging to the second periodic table group 15 at the same concentration as the first impurity region in the semiconductor layer extending from the impurity region of the first conductive layer and the second characterized in that between the conductive layer and forming a capacitor wiring.
【0032】 [0032]
本発明の構成において、前記第1の導電層は、チタン(Ti)、タンタル(Ta)、タングステン(W)、モリブデン(Mo)から選ばれた元素の一種または、該元素を主成分とする合金材料から形成する工程とする。 In the configuration of the present invention, the first conductive layer, a titanium (Ti), tantalum (Ta), tungsten (W), a kind of element selected from molybdenum (Mo) or an alloy mainly containing said elements a step of forming a material.
【0033】 [0033]
前記第1の導電層は、前記ゲート絶縁膜に接して形成される導電層(A)と、前記導電層(A)の上に形成される一つまたは複数の導電層とを形成する工程であり、前記導電層(A)は、チタン(Ti)、タンタル(Ta)、タングステン(W)、モリブデン(Mo)から選ばれた元素の一種または、該元素を主成分とする合金材料から形成され、前記導電層(A)の上に形成される一つまたは複数の導電性層のうち、少なくとも一つの導電層は、アルミニウム(Al)、銅(Cu)から選ばれた元素の一種または、該元素を主成分とする合金材料で形成され、前記第2の導電層は、チタン(Ti)、タンタル(Ta)、タングステン(W)、モリブデン(Mo)から選ばれた元素の一種または、該元素を主成分とする合金材料から形成され In the first conductive layer, the step of forming the conductive layer formed in contact with the gate insulating film and (A), and one or more conductive layers formed on said conductive layer (A) There, the conductive layer (a), titanium (Ti), tantalum (Ta), tungsten (W), one element selected from molybdenum (Mo) or is formed from an alloy material mainly containing said elements the one conductive layer, one or more conductive layers formed on the (a), at least one conductive layer, aluminum (Al), a kind of an element selected from copper (Cu) or the formed an element in an alloy material mainly, the second conductive layer is titanium (Ti), tantalum (Ta), tungsten (W), one element selected from molybdenum (Mo) or said element the formed alloy material mainly ことを特徴とする。 It is characterized in.
【0034】 [0034]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
本発明の実施の形態について図1を用いて説明する。 Embodiments of the present invention will be described with reference to FIG. 101は絶縁表面を有する基板である。 101 denotes a substrate having an insulating surface. 例えば、酸化シリコン膜を設けた、ガラス基板、ステンレス基板、プラスチック基板、セラミックス基板、シリコン基板を用いることができる。 For example, it provided the silicon oxide film may be a glass substrate, a stainless steel substrate, a plastic substrate, a ceramic substrate, a silicon substrate. またその他に石英基板を用いても良い。 Also a quartz substrate may be used in the other.
【0035】 [0035]
そして、基板101のTFTが形成される表面には、下地膜102が形成されている。 On the surface of the TFT substrate 101 is formed, the base film 102 is formed. 下地膜102は酸化シリコン膜や窒化シリコン膜で形成され、基板101から半導体層への不純物の拡散を防ぐために設けられている。 Base film 102 is formed of a silicon oxide film or a silicon nitride film, it is provided to prevent the diffusion of impurities from the substrate 101 to the semiconductor layer. その他に下地膜102は、酸化窒化シリコン膜で形成してもよい。 Other base film 102 may be formed of a silicon oxynitride film.
【0036】 [0036]
前記基板上に形成される半導体層は、プラズマCVD法、減圧CVD法、スパッタ法などの成膜法で形成される非晶質半導体を、レーザー結晶化法や熱処理による固相成長法で結晶化された、結晶質半導体で形成することが望ましい。 Semiconductor layer formed on the substrate, plasma CVD, low pressure CVD, an amorphous semiconductor formed by a film forming method such as the sputtering method, crystallization by solid phase growth method using a laser crystallization method or a heat treatment been, it is preferably formed of a crystalline semiconductor. 前記成膜法で形成される微結晶半導体を用いることも可能である。 It is also possible to use a microcrystalline semiconductor formed by the film forming method. ここで適用できる半導体材料は、シリコン、ゲルマニウム、またシリコンゲルマニウム合金、炭化シリコンであり、その他にガリウム砒素などの化合物半導体材料を用いることもできる。 Semiconductor materials that can be applied here, silicon, germanium, also silicon-germanium alloy, a silicon carbide, may be a compound semiconductor material such other gallium arsenide.
【0037】 [0037]
或いは、基板101上に形成する半導体層は、単結晶シリコン層を形成したSOI(Silicon On Insulators)基板としても良い。 Alternatively, a semiconductor layer formed on the substrate 101 may be a SOI (Silicon On Insulators) substrate formed with the single crystal silicon layer. SOI基板にはその構造や作製方法によっていくつかの種類が知られているが、代表的には、SIMOX(Separation by Implanted Oxygen)、ELTRAN(Epitaxial Layer Transfer:キャノン社の登録商標)基板、Smart-Cut(SOITEC社の登録商標)などを使用することができる。 Although the SOI substrate are several types depending on the structure and the manufacturing method are known, typically, SIMOX (Separation by Implanted Oxygen), ELTRAN (Epitaxial Layer Transfer: Canon trademark) substrate, Smart- such as Cut (SOITEC registered trademark of) can be used. 勿論、その他のSOI基板を使用することも可能である。 Of course, it is also possible to use other SOI substrate.
【0038】 [0038]
図1では、nチャネル型およびpチャネル型TFTの断面構造を示している。 1 shows a sectional structure of n-channel and p-channel type TFT. nチャネル型TFTおよびpチャネル型TFTのゲート電極は、第1の導電層と第2の導電層とから成っている。 The gate electrode of the n-channel type TFT and p-channel type TFT is composed of the first conductive layer and the second conductive layer. 図1では、第1の導電層は3層構造となっており、ゲート絶縁膜103に接して設けられた導電層(A)111、115と、その上に積層された、導電層(B)112、116と、導電層(C)113、117から成っている。 In Figure 1, the first conductive layer has a three-layer structure, a conductive layer provided in contact with the gate insulating film 103 and (A) 111 and 115, laminated thereon, a conductive layer (B) and 112, 116 consists of a conductive layer (C) 113 and 117. そして、第2の導電層114、118は、前記第1の導電層の上面及び側面に接し、さらにゲート絶縁膜103上に延在して設けられている。 Then, the second conductive layer 114 and 118 is in contact with the upper and side surfaces of the first conductive layer are provided further extended over the gate insulating film 103.
【0039】 [0039]
第1の導電層を構成する導電層(A)111、115は、Ti、Ta、Mo、Wなど元素か、これらの元素を主成分とする合金材料で形成されている。 Conductive layer (A) 111 and 115 constituting the first conductive layer, Ti, Ta, Mo, or an element such as W, and formed an alloy material mainly. また、導電層(B)112、116は抵抗率の低い、AlやCuを用いることが望ましい。 The conductive layer (B) 112, 116 is a low resistivity, it is desirable to use Al or Cu. また導電層(C)113、117は、導電層(A)と同様にTi、Ta、Mo、Wなど元素か、これらの元素を主成分とする合金材料で形成されている。 The conductive layer (C) 113 and 117, like the conductive layer (A) Ti, Ta, Mo, W, etc. or elements, is formed an alloy material mainly. ここで導電層(B)は、液晶表示装置のような大面積の基板に本発明のTFTを形成することを考慮して、ゲート電極の抵抗を低くする目的で設けられるものである。 Here conductive layer (B), in consideration of forming a TFT of the present invention to a large-area substrate such as a liquid crystal display device and is provided for the purpose of lowering the resistance of the gate electrode. 用途によっては、第1の導電層を前記導電層(A)のみで形成しても良く、また3層以上積層させても構わない。 In some applications, the first conductive layer the conductive layer (A) only may be formed with, also may be laminated three or more layers.
【0040】 [0040]
第2の導電層114、118は、前記第1の導電層と電気的に導通していて、ゲート絶縁膜103に延在して設けられている。 The second conductive layer 114 and 118 is not conduct the first conductive layer and electrically, is provided to extend in the gate insulating film 103. 図16はゲート電極の構成を詳細に示し、第2の導電層は最初L3の長さで設けられ、その後エッチング処理によりL5の長さ分だけ除去して最終的にL2の長さに形成される。 Figure 16 shows the structure of the gate electrode in detail, the second conductive layer is provided in the length of the initial L3, it is formed on the subsequent length of the final L2 removed by the length of the etching process L5 that. 従って、第1の導電層をL1とすると、第2の導電層がゲート絶縁膜に延在する長さはL4で表すことができる。 Therefore, when the first conductive layer and L1, the length of the second conductive layer extends into the gate insulating film can be expressed by L4.
【0041】 [0041]
ここで、本発明において、L1は0.1〜10μm、L3は0.5〜22μmの長さで形成することが望ましい。 In the present invention, L1 is 0.1 to 10 [mu] m, L3 is preferably formed of a length of 0.5~22Myuemu. また、第2の導電層を除去する長さL5は0.1〜3μmとすれば良い。 The length L5 of removing the second conductive layer may be set to 0.1 to 3 m. 従って、L2は0.3〜16μm、L4は0.1〜3μmとなる。 Thus, L2 is 0.3~16μm, L4 becomes 0.1 to 3 m.
【0042】 [0042]
第1の導電層と第2の導電層は、1回目の不純物元素を添加する工程と2回目の不純物元素を添加する工程でマスクとしての機能を併せ持ち、その点を考慮してL1とL3、および、L2とL5の長さを決める必要がある。 The first conductive layer and the second conductive layer has both a function as a mask in the step of adding a step and second impurity element added first impurity element, and L1 in consideration of the point L3, and, it is necessary to determine the length of L2 and L5. 図16で示したように、第2の導電層をあらかじめL3の長さで形成しておき、その後エッチング処理によりL5の長さだけ除去して、L2の長さとするのは、本発明の構成を得るために、LDD領域となる第1の不純物領域1605が、ゲート絶縁膜を介して第2のゲート絶縁膜と接する領域をL4の長さで、接しない領域をL5の長さで設けるためである。 As shown in FIG. 16, previously formed by the length of the pre-L3 and the second conductive layer are removed by subsequent L5 length of the etching process, for the length of L2 in the configuration of the present invention to obtain the first impurity regions 1605 serving as LDD regions, the length of the region L4 in contact with the second gate insulating film via a gate insulating film, to provide a region which is not in contact with the length of L5 it is.
【0043】 [0043]
いずれにしても、本発明を画素部に適用する場合には、実際的な開口率を得るために、ゲート電極には薄膜の抵抗率が2〜3μΩ・cmの低抵抗材料を用いる必要があり、AlやCuなどを使用することが望ましい。 In any event, the case of applying the present invention in a pixel portion, in order to obtain a practical aperture ratio, the gate electrode must resistivity of the thin film using a low resistance material 2~3μΩ · cm , it is desirable to use Al or Cu. そして耐熱性を考慮すると、ゲート電極の構造として、低抵抗材料で形成した導電層(B)をTa、W、Moなどの高融点金属かその合金から成るゲート電極の第1の導電層の導電層(A)や導電層(C)、さらに第2の導電層で囲んだクラッド構造とすることが望ましい。 When considering the heat resistance, the structure of the gate electrode, a conductive layer formed of a low resistance material (B) Ta, W, the first conductive layer conduction of the gate electrode made of a refractory metal or its alloys such as Mo layers (a) and conductive layer (C), it is desirable to further the surrounded clad structure of the second conductive layer.
【0044】 [0044]
nチャネル型TFTの半導体層は、チャネル形成領域104と、前記チャネル形成領域に接して設けられた第1の不純物領域105と、前記第1の不純物領域105に接して設けられたソース領域106とドレイン領域107とから形成されている。 The semiconductor layer of the n-channel type TFT includes a channel formation region 104, a first impurity region 105 provided in contact with the channel forming region, a source region 106 provided in contact with the first impurity regions 105 It is formed from the drain region 107. 第1の不純物領域105は、ゲート絶縁膜103を介して、第2の導電層114がゲート絶縁膜と重なって設けられている。 The first impurity region 105 via the gate insulating film 103, the second conductive layer 114 is provided to overlap with the gate insulating film.
【0045】 [0045]
第1の不純物領域105はn型を付与する不純物元素の濃度が1×10 16 〜1×10 19 atoms/cm 3 、代表的には1×10 17 〜5×10 18 atoms/cm 3である。 The first impurity region 105 is the concentration of the impurity element imparting n-type 1 × 10 16 ~1 × 10 19 atoms / cm 3, typically is 1 × 10 17 ~5 × 10 18 atoms / cm 3 . また、ソース領域106とドレイン領域107の不純物濃度は、1×10 20 〜1×10 21 atoms/cm 3 、代表的には1×10 20 〜5×10 20 atoms/cm 3とすれば良い。 The impurity concentration of the source region 106 and drain region 107, 1 × 10 20 ~1 × 10 21 atoms / cm 3, typically may be set to 1 × 10 20 ~5 × 10 20 atoms / cm 3.
【0046】 [0046]
この時、チャネル形成領域104には、あらかじめ1×10 16 〜5×10 18 atoms/cm 3の濃度でボロンが添加されても良い。 In this case, the channel forming region 104 may be added boron at a concentration of advance 1 × 10 16 ~5 × 10 18 atoms / cm 3. このボロンはしきい値電圧を制御するために添加されるものであり、同様の効果が得られるものであれば他の元素で代用することもできる。 The boron is intended to be added in order to control the threshold voltage, it can be substituted with other elements as long as the same effect can be obtained.
【0047】 [0047]
一方、pチャネル型TFTの第3の不純物領域109、110は、ソース領域とドレイン領域とを形成するものである。 On the other hand, the third impurity regions 109 and 110 of the p-channel type TFT is to form the source and drain regions. そして、第3の不純物領域109、110にはn型を付与する不純物元素がnチャネル型TFTのソース領域106とドレイン領域107と同じ濃度で含まれているが、その1.5〜3倍の濃度でp型を付与する不純物元素が添加されている。 Then, the impurity element in the third impurity regions 109 and 110 which imparts n-type is contained at the same concentration as the source region 106 and drain region 107 of the n-channel TFT, and the 1.5 to 3 times impurity element is added that imparts p-type at a concentration. この第3の不純物領域109、110はゲート電極の第2の導電層118の外側に設けられている。 The third impurity regions 109 and 110 are provided on the outer side of the second conductive layer 118 of the gate electrode.
【0048】 [0048]
以上示したように本発明のTFTは、ゲート電極を第1の導電層と、第2の導電層とから成る構造を有し、図1で示すように第2の導電層は、第1の導電層とゲート絶縁膜とに接して設けられている。 The TFT of the present invention as shown above, and the gate electrode and the first conductive layer has a structure comprising a second conductive layer, the second conductive layer as shown in FIG. 1, the first in contact with the conductive layer and the gate insulating film is provided. そして、少なくともnチャネル型TFTにおいて、ゲート絶縁膜を介して半導体層に設けられた第1の不純物領域の一部が第2の導電層と重なって設けられている構造に特徴がある。 At least in the n-channel TFT, and a part of the first impurity region is characterized by the structure that is provided to overlap with the second conductive layer provided on the semiconductor layer via a gate insulating film.
【0049】 [0049]
図1で示された構造は、第1の導電層をマスクとして、LDD領域となる第1の不純物領域を形成し、第2の導電層をマスクとしてソース領域とドレイン領域となる第2の不純物領域を形成した後で、エッチング処理により第2の導電層を後退させることにより実現できる。 The structure shown in FIG. 1, a first conductive layer as a mask to form a first impurity region to be a LDD region, a second impurity serving as the source region and the drain region of the second conductive layer as a mask after forming the region it can be realized by retracting the second conductive layer by etching. 従って、LDD領域の長さは、第1の導電層の長さL1と第2の導電層の長さL3で決まり、LDD領域が第2の導電層と重ならない長さは、第2の導電層を後退させる量L5で任意に決めることができる。 Therefore, the length of the LDD region, the length of the first conductive layer L1 and determined by the second length of the conductive layer L3, the length of the LDD region does not overlap the second conductive layer, the second conductive optionally can be determined by an amount L5 retract the layers. このような方法は、TFTの設計上または製作上において自由度を広げることが可能となり非常に有効である。 Such a method is very effective it becomes possible to widen the freedom on design or manufacture of the TFT.
【0050】 [0050]
一方、pチャネル型TFTには第3の不純物領域109、110が形成され、LDD構造となる領域は設けないものとする。 On the other hand, the p-channel type TFT third impurity regions 109 and 110 are formed, a region comprising an LDD structure shall not provided. 第3の不純物領域は、ソース領域109とドレイン領域110を形成する。 Third impurity region to form a source region 109 and drain region 110. 勿論、本発明のLDD構造を設けても良いが、pチャネル型TFTはもともと信頼性が高いため、オン電流を稼いでnチャネル型TFTとの特性バランスをとった方が好ましい。 Of course, it may be provided with an LDD structure of the present invention, since high originally reliability p-channel type TFT, who took the property balance of the n-channel type TFT earn on current is preferred. 本発明を図1に示すようにCMOS回路に適用する場合には、特にこの特性のバランスをとることが重要である。 When applying the present invention to a CMOS circuit as shown in FIG. 1, it is important in particular balance of properties. 但し、本発明の構造をpチャネル型TFTに適用しても何ら問題はない。 However, the structure of the present invention there is no problem even if applied to a p-channel type TFT.
【0051】 [0051]
こうしてnチャネル型TFTおよびpチャネル型TFTが完成したら、第1の層間絶縁膜119で覆い、ソース配線120、121ドレイン配線122を設ける。 After thus completing the n-channel type TFT and p-channel type TFT, covered with a first interlayer insulating film 119, provided the source lines 120, 121 a drain wiring 122. ソース配線とドレイン配線は第1の層間絶縁膜に設けたコンタクトホールで第2及び第3の不純物領域と接触している。 Source wiring and a drain wiring in contact with the second and third impurity regions in the contact hole provided in the first interlayer insulating film. 図1の構造では、これらを設けた後でパッシベーション膜123として窒化シリコン膜を設けている。 In the structure of FIG. 1, it is provided with a silicon nitride film as a passivation film 123 after these provided. さらに有機樹脂材料でなる第2の層間絶縁膜124が設けられている。 The second interlayer insulating film 124 is provided further comprising an organic resin material. 第2の層間絶縁膜は、有機樹脂材料に限定される必要はないが、例えば、液晶表示装置に応用する場合には、表面の平坦性を確保するために有機樹脂材料を用いることが好ましい。 The second interlayer insulating film need not be limited to the organic resin material, for example, when applied to a liquid crystal display device, it is preferable to use an organic resin material to ensure flatness of the surface.
【0052】 [0052]
図1では、nチャネル型TFTとpチャネル型TFTとを相補的組み合わせて成るCMOS回路を例にして示したが、nチャネル型TFTを用いたNMOS回路や、液晶表示装置の画素部に本発明を適用することもできる。 In Figure 1, but a CMOS circuit formed by combining complementary an n-channel TFT and a p-channel type TFT shown as an example, or an NMOS circuit using the n-channel TFT, the present invention in a pixel portion of a liquid crystal display device It can also be applied.
【0053】 [0053]
以上に示した本発明の構成について、以下に示す実施例でさらに詳細に説明する。 The configuration of the present invention shown above, in further detail in the Examples below.
【0054】 [0054]
[実施例1] [Example 1]
本実施例では、本発明の構成を、画素部とその周辺に設けられる駆動回路の基本形態であるCMOS回路を同時に作製する方法について説明する。 In this embodiment, the configuration of the present invention, a method of manufacturing a CMOS circuit which is a basic form of a driving circuit provided in and around the pixel portion at the same time will be described.
【0055】 [0055]
図2において、基板201には、例えばコーニング社の1737ガラス基板に代表される無アルカリガラス基板を用いた。 In Figure 2, the substrate 201, for example using an alkali-free glass substrate typified by a 1737 glass substrate of Corning. そして、基板201のTFTが形成される表面に、酸化シリコンを主成分とする下地膜202を200nmの厚さに形成した。 Then, the surface of the TFT substrate 201 is formed, to form a base film 202 composed mainly of silicon oxide to a thickness of 200 nm. 下地膜202は、窒化シリコン膜を用いても良いし、酸化窒化シリコン膜を用いても良い。 The base film 202 may be a silicon nitride film, it may be used a silicon oxynitride film.
【0056】 [0056]
下地膜202は上記材料の1層で形成しても良いし、2層以上の積層構造としても良い。 The base film 202 may be formed in one layer of the material may be a stacked structure including two or more layers. いずれにしてもその厚さが100〜300nm程度になるように形成する。 Anyway its thickness is formed to be about 100 to 300 nm. 例えば、プラズマCVD法でSiH 4 、NH 3 、N 2 Oから作製される第1の酸化窒化シリコン膜を10〜100nmの厚さに形成し、SiH 4 、N 2 Oから作製される第2の酸化窒化シリコン膜を100〜200nmの厚さに積層形成した2層構造として下地膜202を形成する。 For example, a first silicon oxynitride film formed by plasma CVD from SiH 4, NH 3, N 2 O is formed in a thickness of 10 to 100 nm, SiH 4, N 2 O from the second to be produced forming a base film 202 as a two-layer structure of a silicon oxynitride film to a thickness of 100 to 200 nm.
【0057】 [0057]
次に、この下地膜202の上に50nmの厚さで、非晶質シリコン膜をプラズマCVD法で形成する。 Next, a thickness of 50nm on the base film 202, an amorphous silicon film by plasma CVD. 非晶質シリコン膜は含有水素量にもよるが、好ましくは400〜500℃に加熱して脱水素処理を行い、含有水素量を5atm%以下として、結晶化の工程を行うことが望ましい。 Amorphous silicon film depending on the hydrogen content, preferably followed by dehydrogenation treatment by heating to 400 to 500 ° C., the hydrogen content as less 5 atm%, it is preferable to perform the crystallization step.
【0058】 [0058]
非晶質シリコン膜を結晶化する工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。 A step of crystallizing the amorphous silicon film may be a known laser crystallization technique or thermal crystallization technique. 本実施例では、パルス発振型のKrFエキシマレーザー光を線状に集光して非晶質シリコン膜に照射して結晶質シリコン膜とした。 In this embodiment, a crystalline silicon film was irradiated by condensing a KrF excimer laser light pulse oscillation type linear amorphous silicon film.
【0059】 [0059]
尚、本実施例では初期膜を非晶質シリコン膜として用いたが、初期膜として微結晶シリコン膜を用いても構わないし、直接結晶性を有するシリコン膜を成膜しても良い。 Incidentally, although this embodiment using the initial film as an amorphous silicon film, to may be a microcrystalline silicon film as an initial film, it may be formed a silicon film having a direct crystallinity.
【0060】 [0060]
こうして形成された結晶質シリコン膜をパターニングして、島状の半導体層204、205、206を形成した。 By patterning the crystalline silicon film thus formed, to form an island-shaped semiconductor layer 204, 205 and 206.
【0061】 [0061]
次に、半導体層204、205、206を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜203を形成した。 Next, over the semiconductor layer 204, 205, 206, to form the gate insulating film 203 composed mainly of silicon oxide or silicon nitride. ここではプラズマCVD法で酸化窒化シリコン膜を100nmの厚さに形成した。 Here, a silicon oxynitride film to a thickness of 100nm by plasma CVD. そして、図では説明しないが、ゲート絶縁膜203の表面にゲート電極の第1の導電層を構成する、導電層(A)としてTaを10〜200nm、例えば50nmの厚さに、さらに導電層(B)としてAlを100〜1000nm、例えば200nmの厚さでスパッタ法により形成した。 Although not described in the figure, constituting the first conductive layer of the gate electrode on the surface of the gate insulating film 203, the conductive layer (A) as 10~200nm the Ta, for example, to a thickness of 50 nm, further conductive layer ( 100~1000nm Al as B), was formed by sputtering, for example 200nm thick. そして、公知のパターニング技術により、第1の導電層を構成する導電層(A)207、208、209、210と、導電層(B)の212、213、214、215が形成される。 Then, by a known patterning technique, a conductive layer (A) 207, 208, 209, and 210 constituting the first conductive layer, 212,213,214,215 of the conductive layer (B) is formed. このとき、図16で示したようにゲート電極の第1の導電層の長さL1は適宣決めれば良く0.1〜10μm、ここでは2μmの長さでパターニングした。 In this case, the length L1 of the first conductive layer of the gate electrode as shown in FIG. 16 is patterned by well 0.1 to 10 [mu] m, wherein 2μm length of be determined Tekisen. (図2(A)) (FIG. 2 (A))
【0062】 [0062]
第1の導電層を構成する導電層(B)として、Alを用いる場合には、純Alを用いても良いし、Ti、Si、Scから選ばれた元素が0.1〜5atm%添加されたAl合金を用いても良い。 As a conductive layer constituting the first conductive layer (B), when using Al, it is possible to use pure Al, Ti, Si, is an element selected from Sc is added 0.1~5Atm% Al alloy may also be used was. また銅を用いる場合には、図示しないが、ゲート絶縁膜203の表面に窒化シリコン膜を30〜100nmの厚さで設けておくと好ましい。 When copper is used also, although not shown, preferably the surface of the gate insulating film 203 preferably provided a silicon nitride film with a thickness of 30 to 100 nm.
【0063】 [0063]
また、図2では画素部を構成するnチャネル型TFTのドレイン側に保持容量を設ける構造となっている。 Furthermore, and has a structure in which the storage capacitor to the drain side of the n-channel type TFT constituting the pixel portion in FIG. このとき、第1の導電層と同じ材料で保持容量の配線電極211、216が形成される。 At this time, the wiring electrodes 211 and 216 of the storage capacitor of the same material as the first conductive layer is formed.
【0064】 [0064]
こうして図2(A)に示す構造が形成されたら、1回目のn型不純物を添加する工程を行い、第1の不純物領域を形成した。 After thus structure shown in FIG. 2 (A) is formed, a step of adding a first n-type impurity to form a first impurity region. 結晶質半導体材料に対してn型を付与する不純物元素としては、リン(P)、砒素(As)、アンチモン(Sb)などが知られているが、ここでは、リンを用い、フォスフィン(PH 3 )を用いたイオンドープ法で行った。 As the impurity element imparting n-type against the crystalline semiconductor material, phosphorus (P), arsenic (As), but antimony (Sb) are known, where, using phosphorus, phosphine (PH 3 ) it was carried out by an ion doping method using. この工程では、ゲート絶縁膜203を通してその下の半導体層にリンを添加するために、加速電圧は80keVと高めに設定した。 In this step, in order to add phosphorus to the semiconductor layer of the bottom through the gate insulating film 203, the acceleration voltage was set to 80keV and enhanced. また、こうして形成された不純物領域は、後に示すnチャネル型TFTの第1の不純物領域229、236、240を形成するもので、LDD領域として機能するものである。 The impurity regions thus formed, forms a first impurity regions 229,236,240 of the n-channel type TFT shown later, and functions as an LDD region. 従ってこの領域のリンの濃度は、1×10 16 〜1×10 19 atoms/cm 3の範囲にするのが好ましく、ここでは1×10 18 atoms/cm 3とした。 Thus the concentration of phosphorus in this region is preferably in the range of 1 × 10 16 ~1 × 10 19 atoms / cm 3, here was 1 × 10 18 atoms / cm 3 . (図2(B)) (FIG. 2 (B))
【0065】 [0065]
半導体層中に添加された前記不純物元素は、レーザーアニール法や、熱処理により活性化させる必要があった。 The impurity element added to the semiconductor layer, or a laser annealing method, had to be activated by heat treatment. この工程は、ソース領域およびドレイン領域を形成する不純物添加の工程のあと実施しても良いが、この段階でレーザーアニール法により活性化させることは効果的であった。 This step may be carried out after the doping to form the source and drain regions step, it activating were effective by laser annealing method in this stage.
【0066】 [0066]
この工程で、第1の導電層を構成する導電層(A)207、208、209、210と導電層(B)212、213、214、215は、リンの添加に対してマスクとして機能する。 In this step, the first conductive layer constituting the electrically conductive layer (A) 207, 208, 209, and 210 and the conductive layer (B) 212,213,214,215 functions as a mask against the addition of the phosphorus. その結果ゲート絶縁膜を介して存在する半導体層の第1の導電層真下には、まったく、あるいは殆どリンが添加されなかった。 As a result the first conductive layer beneath the semiconductor layer existing via the gate insulating film, at all, or phosphorus is not added little. そして、図2(B)に示すように、リンが添加された不純物領域218、219、220、221、222が形成された。 Then, as shown in FIG. 2 (B), impurity regions 218,219,220,221,222 which phosphorus is added are formed. この工程ではCMOS回路を形成するpチャネル型TFTの半導体層205にはリンが添加されないようにレジストマスク217を設けた。 In this step the semiconductor layer 205 of p-channel type TFT forming the CMOS circuit provided resist mask 217 so as not to be added phosphorus.
【0067】 [0067]
そして、レジストマスク217を除去した後、ゲート電極の第2の導電層を形成する工程を行った。 Then, after removing the resist mask 217 was performed the step of forming a second conductive layer of the gate electrode. ここでは、第2の導電層の材料にTaを用い、100〜1000nm、例えば200nmの厚さに形成した。 Here, using a Ta material of the second conductive layer to form 100 to 1000 nm, for example, to a thickness of 200 nm. そして、公知の技術によりパターニングを行い、第2の導電層243、244、245、246を形成した。 Then, patterning is performed by a known technique, to form the second conductive layer 243,244,245,246. この時、第2の導電層の長さL3(図16で示した符号の部分に相当する長さ)は0.5〜22μm、ここでは5μmとなるようにパターニングした。 In this case, the length of the second conductive layer L3 (length corresponding to the portion of the symbols shown in FIG. 16) is 0.5~22Myuemu, were patterned such that the 5μm here. 結果として、第2の導電層は、第1の導電層の両側にそれぞれ1.5μmの長さでゲート絶縁膜と接する領域(L6)が形成された。 As a result, the second conductive layer, a region in contact with the gate insulating film (L6) is formed by a length of each side of the first conductive layer 1.5 [mu] m.
【0068】 [0068]
また、画素TFTのドレイン側に保持容量が設けられるが、この保持容量の電極247は第2の導電層と同時に形成される。 Further, the holding capacitor is provided on the drain side of the pixel TFT, electrode 247 of the storage capacitor is formed simultaneously with the second conductive layer.
【0069】 [0069]
そして、第2の導電層243、244、245、246をマスクとして、2回目のn型を付与する不純物元素を添加して、第2の不純物領域を形成する工程を行った。 Then, the second conductive layer 243,244,245,246 as a mask, by adding an impurity element imparting a second n-type, was carried out the step of forming a second impurity region. このとき図2(C)に示す様に、第2の導電層をパターニングするときに設けたレジストマスク223、224、225、226、227をそのまま残しておいても良い。 In this case as shown in FIG. 2 (C), it may be left intact resist mask 223,224,225,226,227 provided when patterning the second conductive layer. ここでは同様に、フォスフィン(PH 3 )を用いたイオンドープ法で行った。 Here likewise, it was carried out by an ion doping method using phosphine (PH 3). この工程でも、ゲート絶縁膜203を通してその下の半導体層にリンを添加するために、加速電圧は80keVと高めに設定した。 In this step, in order to add phosphorus to the semiconductor layer of the bottom through the gate insulating film 203, the acceleration voltage was set to 80keV and enhanced. そして、ここで形成される第2の不純物領域は、nチャネル型TFTのソース領域230、237、およびドレイン領域231、241として機能させるため、この領域のリンの濃度は、1×10 20 〜1×10 21 atoms/cm 3とするのが好ましく、ここでは1×10 20 atoms/cm 3とした。 Then, the second impurity regions formed here, in order to function as a source region 230,237, and the drain region 231 and 241 of the n-channel TFT, and the phosphorous concentration of these regions is, 1 × 10 20 to 1 × may preferably be 10 21 atoms / cm 3, here was 1 × 10 20 atoms / cm 3 . (図2(C)) (FIG. 2 (C))
【0070】 [0070]
また、ここで図示はしないが、ソース領域230、237、およびドレイン領域231、241を覆うゲート絶縁膜を除去して、その領域の半導体層を露出させ直接リンを添加しても良い。 Further, where although not shown, the source region 230,237, and a drain region 231, 241 by removing the gate insulating film covering the may be added phosphorous directly expose the semiconductor layer in the region. この工程を加えると、イオンドープ法の加速電圧を10keVまで下げることができ、また、効率良くリンを添加することができた。 The addition of this step, it is possible to reduce the acceleration voltage of the ion doping method to 10 keV, also could be added efficiently phosphorus.
【0071】 [0071]
また、pチャネル型TFTの一部の領域233、234にも同じ濃度でリンが添加されるが、後の工程でその2倍の濃度でボロンを添加するため、導電型は反転せず、pチャネル型TFTの動作上何ら問題はなかった。 Although phosphorus is added at the same concentration in a part of the region 233 and 234 of the p-channel TFT, and for adding boron at a concentration twice that in a subsequent step, the conductivity type is not inverted, p operating on any problem of channel type TFT was not.
【0072】 [0072]
図2(C)の状態が得られたら、レジストマスク223、224、225,226,227は除去して、再度フォトレジスト膜を形成し、裏面からの露光によってパターニングした。 After obtaining the state in FIG. 2 (C), the resist mask 223,224,225,226,227 is removed, a photoresist film again and patterned by exposure from the back side. このとき図3(A)に示すように、第1および第2の導電層をマスクとして自己整合的にレジストマスク248、249、250、256、257が形成された。 At this time, as shown in FIG. 3 (A), self-aligned manner resist mask 248,249,250,256,257 are formed first and second conductive layer as a mask. 裏面からの露光は、直接光と散乱光を利用して行うもので、オーバー露光とすることで、図3(A)のようにレジストマスクを第2の導電層の内側に設けることができた。 Exposure from the rear surface is for performing utilizing direct light and scattered light, by an over exposure, it was possible to provide the resist mask as shown in FIG. 3 (A) to the inside of the second conductive layer .
【0073】 [0073]
そして、第2の導電層のマスクされていない部分をエッチングして除去した。 Then, the unmasked portions of the second conductive layer is removed by etching. エッチングは通常のドライエッチング技術を用いればよく、CF 4とO 2ガスを用いて行った。 Etching may be used conventional dry etching technique was performed using CF 4 and O 2 gas. そして、図3(B)に示すように、L5(図16で示した符号の部分に相当する長さ)の長さだけ除去した。 Then, as shown in FIG. 3 (B), to remove only the length of L5 (length corresponding to the portion of the symbols shown in FIG. 16). L5の長さは0.1〜3μmの範囲で適宣調整すれば良く、ここでは0.5μmとした。 The length of L5 may be applied Hsuan adjusted from 0.1 to 3 m, was 0.5μm here. その結果、nチャネル型TFTにおいて、LDD領域となる第1の不純物領域の長さ1.5μmの内、1μm(L4)の長さで第2の導電層と重なる領域が形成され、0.5μm(L5)の長さで第2の導電層と重ならない領域を形成することができた。 As a result, the n-channel TFT, and of length 1.5μm of the first impurity region to be a LDD region, a region overlapping with the second conductive layer is formed by a length of 1 [mu] m (L4), 0.5 [mu] m it was possible to form a region that does not overlap with the second conductive layer by the length of the (L5).
【0074】 [0074]
次にフォトレジスト膜をマスクとして、nチャネル型TFTを形成する領域をレジストマスク258、259で覆って、pチャネル型TFTが形成される領域のみにp型を付与する不純物添加の工程を行った。 The photoresist film serving as a mask, covering the region for forming the n-channel type TFT with the resist mask 258 and 259 were step of adding an impurity imparting p-type only in a region where p-channel type TFT is formed . p型を付与する不純物元素としては、ボロン(B)、アルミニウム(Al)、ガリウム(Ga)が知られているが、ここではボロンをその不純物元素として、ジボラン(B 26 )を用いてイオンドープ法で添加した。 As the impurity element imparting p-type, boron (B), aluminum (Al), Gallium (Ga) are known as the impurity element boron here using diborane (B 2 H 6) It was added by ion doping. ここでも加速電圧を80keVとして、2×10 20 atoms/cm 3の濃度にボロンを添加した。 As 80keV accelerating voltage was again added boron to a concentration of 2 × 10 20 atoms / cm 3 . そして、図3(B)に示すようにボロンが高濃度に添加された第3の不純物領域262、261が形成された。 The third impurity regions 262,261 which is added to the boron high density as shown in FIG. 3 (B) is formed. この第3の不純物領域は後にpチャネル型TFTのソース領域261、ドレイン領域領域262となった。 The third impurity region of the source region 261 of the p-channel type TFT later and became a drain region region 262. (図3(B)) (FIG. 3 (B))
【0075】 [0075]
それぞれの濃度で添加されたn型またはp型を付与する不純物元素は、このままでは活性化せず有効に作用しないので、活性化の工程を行う必要があった。 Impurity element imparting n-type or p-type added at their respective concentrations, since in this state does not act effectively without activation, it is necessary to perform the activation process. この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法(RTA法)で行うことができた。 This process is thermal annealing method using an electric heating furnace, or a laser annealing method using the excimer laser described above could be performed by rapid thermal annealing method using a halogen lamp (RTA method).
【0076】 [0076]
熱アニール法では、窒素雰囲気中において550℃、2時間の加熱処理をして活性化を行った。 In the thermal annealing method, 550 ° C. in a nitrogen atmosphere, was activated by heating for 2 hours. 本実施例では、第1の導電層を構成する導電層(B)にAlを用いたクラッド構造としてあり、Taで形成された導電層(A)と第2の導電層がAlを覆って形成されているため、Taがブロッキング層として機能して、Al原子が他の領域に拡散することを防ぐことができた。 In this embodiment, there as a cladding structure using the Al conductive layer (B) constituting the first conductive layer, a conductive layer formed of Ta (A) and a second conductive layer over the Al formation because it is, Ta is functioning as a blocking layer, it is Al atoms can be prevented from diffusing into other regions. また、レーザーアニール法では、パルス発振型のKrFエキシマレーザー光を線状に集光して照射することにより活性化が行われた。 Further, in the laser annealing method, activation was performed by irradiating condenses KrF pulse emission type excimer laser light into a linear shape. また、レーザーアニール法を実施した後に熱アニール法を実施すると、さらに良い結果が得られた。 Further, when carrying out the thermal annealing after performing the laser annealing method, even better results were obtained. またこの工程は、イオンドーピングによって結晶性が破壊された領域をアニールする効果も兼ね備えていて、その領域の結晶性を改善することもできた。 Also this process, the effect of annealing a region where crystallinity destroyed by ion doping also combine, could also improve the crystallinity of the region.
【0077】 [0077]
以上の工程で、ゲート電極を第1の導電層と、その第1の導電層に接して第2の導電層が設けられ、半導体層204、206にはLDD領域となる第1の不純物領域と、ソース領域とドレイン領域となる第2の不純物領域が形成された。 Through the above process, the gate electrode and the first conductive layer, and the first second conductive layer in contact conductive layer is provided, a first impurity region to be a LDD region in the semiconductor layer 204, 206 a second impurity region to be a source region and a drain region are formed. そして、第1の不純物領域は、ゲート絶縁膜を介して第2の導電層と重なる領域と重ならない領域が形成された。 The first impurity region, a region which does not overlap with the area overlapping with the second conductive layer through the gate insulating film is formed. 一方、pチャネル型TFTでは、チャネル形成領域と、ソース領域と、ドレイン領域とが形成された。 On the other hand, the p-channel TFT, and a channel forming region, a source region and a drain region is formed.
【0078】 [0078]
図3(B)の状態が得られたら、レジストマスク258、259を除去して、第1の層間絶縁膜263を1000nmの厚さに形成した。 After obtaining the state in FIG. 3 (B), by removing the resist masks 258 and 259, thereby forming a first interlayer insulating film 263 to a thickness of 1000 nm. 第1の層間絶縁膜263としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、有機樹脂膜、およびそれらの積層膜を用いることができる。 As the first interlayer insulating film 263, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an organic resin film, and can be used a laminated film thereof. 本実施例では、図示しないが、最初に窒化シリコン膜を50nm形成し、さらに酸化シリコン膜を950nm形成した2層構造とした。 In this embodiment, although not shown, first the silicon nitride film is 50nm is formed, further the silicon oxide film has a two-layer structure in which 950nm formed.
【0079】 [0079]
第1の層間絶縁膜263はその後、パターニングでそれぞれのTFTのソース領域と、ドレイン領域にコンタクトホールを形成した。 The first interlayer insulating film 263 is then a source region of each TFT is patterned to form a contact hole on the drain region. そして、ソース配線264、265、266、とドレイン配線267、268を形成した。 Then, to form a source wiring 264,265,266, and the drain wiring 267 and 268. 図示していないが、本実施例ではこの電極を、Ti膜を100nm、Tiを含むAl膜300nm、Ti膜150nmをスパッタ法で連続して形成した3層構造の配線として用いた。 Although not shown, in this embodiment the electrodes, using a Ti film 100 nm, as an Al film 300 nm, a three-layer structure formed by continuously Ti film 150nm by sputtering line including Ti.
【0080】 [0080]
そして、ソース配線264、265、266とドレイン配線267、268と、第1の層間絶縁膜263を覆ってパッシベーション膜269を形成した。 Then, the source wiring 264,265,266 and the drain wirings 267 and 268, to form a passivation film 269 covering the first interlayer insulating film 263. パッシベーション膜269は、窒化シリコン膜で50nmの厚さで形成した。 The passivation film 269 was formed to a thickness of 50nm with a silicon nitride film. さらに、有機樹脂からなる第2の層間絶縁膜270を約1000nmの厚さに形成した。 Furthermore, formation of the second interlayer insulating film 270 made of organic resin is formed to a thickness of about 1000 nm. 有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。 The organic resin film may be used polyimide, acrylic, polyimide amide. 有機性樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。 The advantage of using an organic resin film, spots and film forming method is simple, since the dielectric constant is low, a point that the parasitic capacitance can be reduced and the viewpoint of excellent flatness. なお上述した以外の有機性樹脂膜を用いることもできる。 Incidentally organic resin film other than mentioned above can also be used. ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、300℃で焼成して形成した。 Here, after application to the substrate, A thermal polymerization type polyimide is used, it was formed by baking at 300 ° C..
【0081】 [0081]
こうして図3(C)に示すように、基板201上にCMOS回路と、画素部が形成されたアクティブマトリクス基板が作製された。 Thus, as shown in FIG. 3 (C), a CMOS circuit on a substrate 201, an active matrix substrate on which the pixel portion is formed is fabricated. また、画素TFTのドレイン側には、保持容量が同時に形成された。 Further, the drain side of the pixel TFT, a storage capacitor is formed at the same time.
【0082】 [0082]
[実施例2] [Example 2]
本実施例では、実施例1と同じ工程で図2(C)に示す状態得た後、他の方法で第2の導電層の一部を除去して、第1の不純物領域が第2の導電層と重なる領域と重ならない領域とを形成する例を示す。 In this embodiment, after obtaining the state shown in FIG. 2 (C) by the same process as in Example 1, by removing a portion of the second conductive layer in other ways, the first impurity region of the second overlapping with the conductive layer showing an example of forming a region which does not overlap with the region.
【0083】 [0083]
まず、図2(C)に示すように、第2の導電層のパターニング工程で使用したレジストマスク223、224、225、226、227をそのまま使用して、エッチングにより、第2のゲート電の一部を図4(A)に示すようにL5の長さだけ除去した。 First, as shown in FIG. 2 (C), accept the resist mask 223,224,225,226,227 used in patterning process of the second conductive layer by etching, the second gate conductive one parts were removed by 4 the length of L5 as shown in (a) a.
【0084】 [0084]
この工程は、ドライエッチングで行うことができた。 This step could be performed by dry etching. 第2の導電層の材料にもよるが、基本的にはフッ素(F)系ガスを用いることにより等方性エッチングが進み、レジストマスクの下にある第2の導電層材料を除去することができた。 Depending on the material of the second conductive layer, the removal of essentially fluorine (F) based gas isotropic etching proceeds by using the second conductive layer material underlying the resist mask did it. 例えば、Taの場合にはCF 4ガスで可能であり、Tiの場合にはCF 4やCCl 4ガスで可能であり、Moの場合にはSF 6やNF 3で可能であった。 For example, in the case of Ta is possible with CF 4 gas, in the case of Ti is possible with CF 4 or CCl 4 gas, in the case of Mo was possible with SF 6 or NF 3.
【0085】 [0085]
そして、図4(B)に示すように、L5の長さだけ、ここでは0.7μm除去した。 Then, as shown in FIG. 4 (B), the length of L5, here was 0.7μm removed. その結果、nチャネル型TFTにおいて、LDD領域となる第1の不純物領域は1.5μmの長さ(L6)で形成されており、0.8μmの長さ(L4)で第2の導電層と重なる領域が形成され、0.7μmの長さ(L5)で第2の導電層と重ならない領域を形成することができた。 As a result, the n-channel TFT, and the first impurity region to be a LDD region is formed at a length of 1.5 [mu] m (L6), a second conductive layer at 0.8μm length (L4) the overlapping region is formed, it was possible to form a region which does not overlap with the second conductive layer at 0.7μm length (L5).
【0086】 [0086]
以降の工程は、実施例1と同様に行うことで、図4(C)に示すアクティブマトリクス基板が形成された。 Subsequent steps, by performing in the same manner as in Example 1, the active matrix substrate shown in FIG. 4 (C) is formed.
【0087】 [0087]
[実施例3] [Example 3]
本実施例では、実施例1または実施例2で形成されたアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。 In this embodiment, the active matrix substrate formed in Example 1 or Example 2, a process of manufacturing an active matrix liquid crystal display device.
【0088】 [0088]
図3(C)または図4(C)の状態のアクティブマトリクス基板に対して、第2の層間絶縁膜270にドレイン配線268に達するコンタクトホールを形成し、画素電極271を形成した。 To the active matrix substrate in the state shown in FIG. 3 (C) or FIG. 4 (C), the contact holes in the second interlayer insulating film 270 to reach the drain wiring 268 is formed, to form a pixel electrode 271. 画素電極271は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。 Pixel electrode 271, a transparent conductive film in the case of a transmission type liquid crystal display device, a metallic film may be used in the case of a reflective liquid crystal display device. ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ(ITO)膜を100nmの厚さにスパッタ法で形成し、画素電極271を形成した。 Here, for a transmission type liquid crystal display device, an indium tin oxide (ITO) film was formed by sputtering to a thickness of 100 nm, to form a pixel electrode 271.
【0089】 [0089]
図5(A)の状態が形成されたら、配向膜272を第2の層間絶縁膜270と画素電極271形成する。 When Figure 5 (A) state is formed, the alignment film 272 is formed a second interlayer insulating film 270 and the pixel electrode 271. 通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。 The normal alignment film of a liquid crystal display device is often used a polyimide resin. 対向側の基板273には、透明導電膜274と、配向膜275とを形成した。 The substrate 273 on the opposite side has a transparent conductive film 274, to form an alignment film 275. 配向膜は形成された後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って平行配向するようにした。 After the alignment layer was formed, it was set to be parallel orientation with a certain pretilt angle liquid crystal molecules rubbed.
【0090】 [0090]
上記の工程を経て、画素部と、CMOS回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ(共に図示せず)などを介して貼りあわせる。 Through the above steps, the pixel portion, an active matrix substrate and the counter substrate CMOS circuit is formed, bonded via a sealing material or spacers (both not shown) by a known cell assembling process. その後、両基板の間に液晶材料276を注入し、封止剤(図示せず)によって完全に封止した。 Thereafter, a liquid crystal material is injected 276 between the substrates, and completely sealed by a sealant (not shown). よって図5(B)に示すアクティブマトリクス型液晶表示装置が完成した。 Thus an active matrix type liquid crystal display device shown in FIG. 5 (B) is completed.
【0091】 [0091]
次に本実施例のアクティブマトリクス型液晶表示装置の構成を、図7と図8を用いて説明する。 The configuration of an active matrix type liquid crystal display device of this embodiment will be described with reference to FIGS. 7 and 8. 図7は本実施例のアクティブマトリクス基板の斜視図である。 Figure 7 is a perspective view of an active matrix substrate of this embodiment. アクティブマトリクス基板は、ガラス基板201上に形成された、画素部701と、走査(ゲート)線駆動回路702と、データ(ソース)線駆動回路703で構成される。 The active matrix substrate was formed on the glass substrate 201, a pixel portion 701, a scanning (gate) line driver circuit 702, and a data (source) line driving circuit 703. 画素部の画素TFT700はnチャネル型TFTであり、周辺に設けられる駆動回路はCMOS回路を基本として構成されている。 Pixel TFT700 the pixel portion is an n-channel TFT, driving circuits provided on the periphery is constituted of a CMOS circuit as a basic. 走査(ゲート)線駆動回路702と、データ(ソース)線駆動回路703はそれぞれゲート配線802とソース配線803で画素部701に接続されている。 And scanning (gate) line driver circuit 702, the data (source) line driving circuit 703 is connected to the pixel portion 701 in the gate wiring 802 and source wiring 803, respectively.
【0092】 [0092]
図8(A)は画素部701の上面図であり、ほぼ1画素の上面図である。 Figure 8 (A) is a top view of a pixel portion 701, a top view of approximately one pixel. 画素部にはnチャネル型TFTが設けられている。 Is n-channel type TFT is provided in the pixel portion. ゲート配線802に連続して形成されるゲート電極820は、図示されていないゲート絶縁膜を介してその下の半導体層801と交差している。 Gate electrode 820 is continuously formed in the gate wiring 802 crosses with the semiconductor layer 801 thereunder via a gate insulating film (not shown). 図示はしていないが、半導体層には第2の不純物領域として形成されたソース領域、ドレイン領域と第1の不純物領域が形成されている。 Shown is not but the source region is formed as the second impurity region in the semiconductor layer, the drain region and the first impurity region is formed. また、画素TFTのドレイン側には、半導体層と、ゲート絶縁膜と、第1及び第2の導電層と同じ材料で形成された電極とから、保持容量807が形成されている。 Further, the drain side of the pixel TFT includes a semiconductor layer, a gate insulating film, and a first and a second electrode formed conductive layer with the same material, storage capacitor 807 is formed. そして、保持容量807に接続した容量配線821が、ゲート配線802と平行に設けられている。 Then, the capacitor wiring 821 connected to the storage capacitor 807 is provided in parallel with the gate wiring 802. また、図8(A)で示すA―A'に沿った断面構造は、図3(C)および図4(C)に示す画素部の断面図に対応している。 The sectional structure along line A-A 'shown in FIG. 8 (A) corresponds to the sectional view of the pixel portion shown in FIG. 3 (C) and FIG. 4 (C).
【0093】 [0093]
一方、図8(B)に示すCMOS回路では、ゲート配線819から延在するゲート電極813、814が、図示されていないゲート絶縁膜を介してその下の半導体層810、812とそれぞれ交差している。 On the other hand, the CMOS circuit shown in FIG. 8 (B), the gate electrodes 813 and 814 extending from the gate line 819, intersect each semiconductor layer 810 and 812 thereunder via a gate insulating film (not shown) there. 図示はしていないが、同様にnチャネル型TFTの半導体層には第2の不純物領域として形成されたソース領域、ドレイン領域と、第1の不純物領域が形成されている。 Although not shown, the semiconductor layer similarly n-channel type TFT source region is formed as the second impurity region, a drain region, the first impurity regions are formed. また、pチャネル型TFTの半導体層には第3の不純物領域として形成されたソース領域とドレイン領域が形成されている。 Further, the semiconductor layer of the p-channel type TFT source region and a drain region formed is formed as a third impurity region. そして、その位置関係は、B―B'に沿った断面構造は、図3(C)または図4(C)に示す画素部の断面図に対応している。 Then, the positional relationship is cross section taken along B-B 'corresponds to the sectional view of the pixel portion shown in FIG. 3 (C) or FIG. 4 (C).
【0094】 [0094]
本実施例では、画素TFT700をダブルゲートの構造としているが、シングルゲートの構造でも良いし、トリプルゲートとしたマルチゲート構造にしても構わない。 In this embodiment, although the structure of the double gate pixel TFT 700, may be a structure of single gate, but may be a multi-gate structure in which a triple gate. 本実施例のアクティブマトリクス基板の構造は、本実施例の構造に限定されるものではない。 Structure of the active matrix substrate of this embodiment is not limited to the structure of this embodiment. 本発明の構造は、ゲート電極の構造と、ゲート絶縁膜を介して設けられた半導体層のソース領域と、ドレイン領域と、その他の不純物領域の構成に特徴があるので、それ以外の構成については実施者が適宣決定すれば良い。 Structure of the present invention, a gate electrode structure, and the source region of the semiconductor layer provided via a gate insulating film, a drain region, there is a feature in the configuration of the other impurity region, Other constructions it may be determined by a practitioner as appropriate.
【0095】 [0095]
[実施例4] [Example 4]
本実施例は、実施例1と同じ工程であるが、画素TFTとCMOS回路のnチャネル型TFTおよびpチャネル型TFTの、ゲート電極の第2の導電層の構造が異なる一例を示す。 This embodiment is the same process as in Example 1, shows the n-channel type TFT and p-channel type TFT of the pixel TFT and CMOS circuit, a second example of the structure different conductive layers of the gate electrode. このとき、図6(A)に示すように、第2の導電層280、281、282、283は、第1の導電層に接していて、各TFTのドレイン側にのみ延在した形態となっている。 At this time, as shown in FIG. 6 (A), a second conductive layer 280,281,282,283 is a first conductive layer to be in contact in a form extending only on the drain side of each TFT ing. 第2の導電層をこのような形態としても、nチャネル型TFTのドレイン領域231、238、241に接する第1の不純物領域229、236、240を形成することで、ドレイン側に形成される高電界領域を緩和することができた。 Also the second conductive layer as such forms, by forming the first impurity regions 229,236,240 in contact with the drain region 231,238,241 of the n-channel TFT, and high are formed on the drain side We were able to relax the electric field area.
【0096】 [0096]
本実施例の工程は、基本的に実施例1で示す工程に従えば良く、第2の導電層の形状はパターニングの工程で使用するフォトマスクを変更すだけで、他の工程は何ら変更する必要はない。 Steps of this embodiment may accordance with the processes shown in basically as Example 1, the shape of the second conductive layer only to change the photomask used in the patterning step, other steps to change any You need not be. しかし、nチャネル型TFTの第1の不純物領域229はドレイン領域側のみに形成される。 However, the first impurity region 229 of the n-channel type TFT is formed only the drain region side.
【0097】 [0097]
第1の不純物領域はゲート絶縁膜を介して第2の導電層と重なる領域と重ならない領域が形成される。 The first impurity region is a region which does not overlap with the area overlapping with the second conductive layer through the gate insulating film is formed. 一方、pチャネル型TFTでは、チャネル形成領域260、ソース領域261とドレイン領域262とが形成される。 On the other hand, the p-channel TFT, and a channel forming region 260, and a source region 261 and drain region 262 are formed. そして、第1の層間絶縁膜263、ソース配線264、265、266、とドレイン配線267、268、パッシベーション膜269を形成した。 Then, the first interlayer insulating film 263, source wiring 264,265,266, and drain wirings 267 and 268, to form a passivation film 269. 有機樹脂からなる第2の層間絶縁膜270を形成した。 To form a second interlayer insulating film 270 made of organic resin.
【0098】 [0098]
そして、図6(B)に示すように、nチャネル型TFTにおいて、LDD領域となる第1の不純物領域は、L4の長さで第2の導電層と重なる領域が形成され、L5の長さで第2の導電層と重ならない領域を形成することができた。 Then, as shown in FIG. 6 (B), the n-channel TFT, and the first impurity region to be a LDD region is a region overlapping the second conductive layer by the length of L4 is formed, the length of L5 in was possible to form a region that does not overlap with the second conductive layer. 以降の工程は、実施例1と同様に行うことで、図4(C)に示すアクティブマトリクス基板が形成された。 Subsequent steps, by performing in the same manner as in Example 1, the active matrix substrate shown in FIG. 4 (C) is formed. このようなアクティブマトリクス基板を用いて、実施例3で示した方法に従えば同様に液晶表示装置を作製することができる。 Using such an active matrix substrate, it is possible to prepare a liquid crystal display device in the same manner according to the method described in Example 3.
【0099】 [0099]
[実施例5] [Example 5]
本実施例では、実施形態および実施例1、2、4において半導体層として用いる結晶質半導体膜を、触媒元素を用いた熱アニール法により形成する例を示す。 In this embodiment, a crystalline semiconductor film used as semiconductor layers in the embodiments and examples 1, 2, 4, an example of forming by a thermal annealing method using a catalytic element. 触媒元素を用いる場合、特開平7−130652号公報、特開平8−78329号公報で開示された技術を用いることが望ましい。 When using a catalytic element, JP-A-7-130652 discloses, it is desirable to use the technique disclosed in JP-A 8-78329 JP.
【0100】 [0100]
ここで、特開平7−130652号公報に開示されている技術を本発明に適用する場合の例を図9に示す。 Here, an example of a case of applying the technique disclosed in Japanese Patent Laid-Open No. 7-130652 to the present invention in FIG. まず基板901に酸化シリコン膜902を設け、その上に非晶質シリコン膜903を形成した。 First it provided a silicon oxide film 902 on the substrate 901, to form an amorphous silicon film 903 is formed thereon. さらに、重量換算で10ppmのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層904を形成する(図9(A))。 Further, by applying a nickel acetate solution containing 10ppm of nickel by weight to form a nickel-containing layer 904 (FIG. 9 (A)).
【0101】 [0101]
次に、500℃、1時間の脱水素工程の後、500〜650℃で4〜12時間、例えば550℃、8時間の熱処理を行い、結晶質シリコン膜905を形成する。 Next, 500 ° C., after one hour of dehydrogenation step, 4-12 hours at 500 to 650 ° C., for example 550 ° C., a heat treatment for 8 hours, to form a crystalline silicon film 905. こうして得られた結晶質シリコン膜905は非常に優れた結晶性を有している(図9(B))。 Crystalline silicon film 905 thus obtained has a very good crystallinity (Fig. 9 (B)).
【0102】 [0102]
また、特開平8−78329号公報で開示された技術は、触媒元素を選択的に添加することによって、非晶質半導体膜の選択的な結晶化を可能としたものである。 The technique disclosed in JP-A 8-78329 Patent Publication, by selectively adding a catalyst element, is obtained by allowing the selective crystallization of the amorphous semiconductor film. 同技術を本発明に適用した場合について図10で説明する。 Described in FIG. 10 for the case of applying this technology to the present invention.
【0103】 [0103]
まず、ガラス基板1001に酸化シリコン膜1002を設け、その上に非晶質シリコン膜1003、酸化シリコン膜1004を連続的に形成する。 First, a silicon oxide film 1002 formed on the glass substrate 1001, an amorphous silicon film 1003 is formed thereon, to continuously form a silicon oxide film 1004. この時、酸化シリコン膜1004の厚さは150nmとする。 At this time, the thickness of the silicon oxide film 1004 and 150 nm.
【0104】 [0104]
次に酸化シリコン膜1004をパターニングして、選択的に開孔部1005を形成し、その後、重量換算で10ppmのニッケルを含む酢酸ニッケル塩溶液を塗布する。 Then by patterning the silicon oxide film 1004 are selectively formed openings 1005, then, applying a nickel acetate salt solution containing 10ppm of nickel by weight. これにより、ニッケル含有層1006が形成され、ニッケル含有層1006は開孔部1005の底部のみで非晶質シリコン膜1002と接触している(図10(A))。 Thus, formed nickel containing layer 1006, the nickel-containing layer 1006 is in contact with the amorphous silicon film 1002 only at the bottom of the opening portion 1005 (FIG. 10 (A)).
【0105】 [0105]
次に、500〜650℃で4〜24時間、例えば570℃、14時間の熱処理を行い、結晶質シリコン膜1007を形成する。 Then, 4 to 24 hours at 500 to 650 ° C., for example 570 ° C., a heat treatment of 14 hours, to form a crystalline silicon film 1007. この結晶化の過程では、ニッケルが接した非晶質シリコン膜の部分が最初に結晶化し、そこから横方向へと結晶化が進行する。 In this crystallization process, first crystallized portion of the amorphous silicon film nickel is in contact, crystallization proceeds from there to the transverse direction. こうして形成された結晶質シリコン膜1007は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある(図10(B))。 Crystalline silicon film 1007 thus formed comprises collectively rod-like or needle-like crystals, for each of the crystals have grown with a certain directionality when viewed macroscopically, crystallinity is uniform there is an advantage that (FIG. 10 (B)).
【0106】 [0106]
尚、上記2つの技術において使用可能な触媒元素は、ニッケル(Ni)の以外にも鉄(Fe)、パラジウム(Pd)、スズ(Sn)、鉛(Pb)、コバルト(Co)、白金(Pt)、銅(Cu)、金(Au)といった元素を用いても良い。 The catalyst element can be used in the above two techniques, the iron in addition to nickel (Ni) (Fe), palladium (Pd), tin (Sn), lead (Pb), cobalt (Co), platinum (Pt ), copper (Cu), may be used elements such as gold (Au).
【0107】 [0107]
以上のような技術を用いて結晶質半導体膜(結晶質シリコン膜や結晶質シリコンゲルマニウム膜などを含む)を形成し、パターニングを行えば、結晶質TFTの半導体層を形成することができる。 Using the above-described technique to form a crystalline semiconductor film (including a crystalline silicon film or a crystalline silicon germanium film), by performing patterning, it is possible to form a semiconductor layer of a crystalline TFT. 本実施例の技術を用いて、結晶質半導体膜から作製されたTFTは、優れた特性が得られるが、そのため高い信頼性を要求されている。 Using the technique of this embodiment, TFT made of a crystalline semiconductor film is superior characteristics can be obtained, therefore is required to have high reliability. しかしながら、本発明のTFT構造を採用することで、本実施例の技術を最大限に生かしたTFTを作製することが可能となる。 However, by adopting the TFT structure of the present invention, the technique of this embodiment makes it possible to produce a TFT making the best.
【0108】 [0108]
[実施例6] [Example 6]
本実施例は、実施形態および実施例1、2、4で用いられる半導体層を形成する方法として、非晶質半導体膜を初期膜として前記触媒元素を用いて結晶質半導体膜を形成した後で、その触媒元素を結晶質半導体膜から除去する工程を行った例を示す。 This embodiment, as a method for forming a semiconductor layer used in the embodiment and Examples 1, 2, 4, after using the catalyst element to the amorphous semiconductor film as an initial film to form a crystalline semiconductor film shows an example in which the step of removing the catalyst element from the crystalline semiconductor film. 本実施例ではその方法として、特開平10−247735、特開平10−135468号公報または特開平10−135469号公報に記載された技術を用いる。 As the method in the present embodiment, JP-A 10-247735, using a technique described in JP-A-10-135468 discloses or Hei 10-135469.
【0109】 [0109]
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。 Technique described in this publication is a technique for removing using the gettering action of phosphorus after the crystallization of the catalytic element used for crystallization of the amorphous semiconductor film. 同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を1×10 17 atoms/cm 3以下、好ましくは1×10 16 atoms/cm 3にまで低減することができる。 By using this technology, the concentration of the catalytic element in the crystalline semiconductor film 1 × 10 17 atoms / cm 3 or less, preferably can be reduced to 1 × 10 16 atoms / cm 3 .
【0110】 [0110]
本実施例の構成について図11を用いて説明する。 It will be described with reference to FIG. 11 the configuration of the present embodiment. ガラス基板1101はコーニング社の1737基板に代表される無アルカリガラス基板を用いている。 A glass substrate 1101 by using the alkali-free glass substrate typified by a 1737 substrate Corning. 図11(A)では、実施例5で示した結晶化の技術を用いて、下地1102、結晶質シリコン膜1103が形成された状態を示している。 In FIG. 11 (A), the using crystallization technique shown in Example 5, shows a state in which the base 1102, the crystalline silicon film 1103 is formed. そして、結晶質シリコン膜1103の表面にマスク用の酸化シリコン膜1104が150nmの厚さに形成され、パターニングにより開孔部が設けられ、結晶質シリコン膜を露出させた領域を設けてある。 Then, a silicon oxide film 1104 for masking the surface of the crystalline silicon film 1103 is formed to a thickness of 150 nm, the opening portion is provided by patterning, it is provided with a region to expose the crystalline silicon film. そして、リンを添加する工程を実施して、結晶質シリコン膜にリンが添加された領域1105が設ける。 Then, to implement the step of adding phosphorus, the crystalline silicon film phosphorus region 1105 provided added.
【0111】 [0111]
この状態で、窒素雰囲気中で550〜800℃、5〜24時間、例えば600℃、12時間の熱処理を行うと、結晶質シリコン膜にリンが添加された領域1105がゲッタリングサイトとして働き、結晶質シリコン膜1103に残存していた触媒元素はリンが添加された領域1105に偏析させることができる。 In this state, 550 to 800 ° C. in a nitrogen atmosphere, for 5 to 24 hours, for example 600 ° C., the heat treatment is performed for 12 hours, the area 1105 where phosphorus was added into the crystalline silicon film acts as a gettering site, crystalline the catalyst element remaining in the quality silicon film 1103 can be segregated in the region 1105 where phosphorus was added.
【0112】 [0112]
そして、マスク用の酸化シリコン膜1104と、リンが添加された領域1105とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度が1×10 17 atoms/cm 3以下にまで低減された結晶質シリコン膜を得ることができる。 Then, a silicon oxide film 1104 for masking, by removing by etching a region 1105 where phosphorus was added, the concentration of the catalyst element used in the crystallization step is below 1 × 10 17 atoms / cm 3 it is possible to obtain a reduced crystalline silicon film to. この結晶質シリコン膜はそのまま実施例1、2、4で示した本発明のTFTの半導体層として使用することができる。 The crystalline silicon film may be used as a semiconductor layer of the TFT of the present invention as shown in Examples 1, 2, 4.
【0113】 [0113]
[実施例7] [Example 7]
本実施例では、実施形態および実施例1、2、4で示した本発明のTFTを作製する工程において、半導体層とゲート絶縁膜を形成する他の実施例を示す。 In this embodiment, in the step of manufacturing a TFT of the present invention shown in the embodiments and Examples 1, 2, 4, shows another embodiment of forming the semiconductor layer and the gate insulating film. そして、本実施例の構成を図12で説明する。 Then, the configuration of the embodiment in FIG 12.
【0114】 [0114]
ここでは、少なくとも700〜1100℃程度の耐熱性を有する基板が必要であり、石英基板1201が用いる。 Here, it is necessary substrate having at least 700 to 1100 ° C. heat resistance of about, a quartz substrate 1201 is used. そして実施例5で示した技術を用い、結晶質半導体を形成する。 Then using the technique shown in Example 5, to form a crystalline semiconductor. これをTFTの半導体層とするために、島状にパターニングして半導体層1202、1203を形成する。 This in order to semiconductor layers of the TFT, a semiconductor layer 1202, 1203 is patterned into an island shape. そして、半導体層1202、1203を覆って、ゲート絶縁膜1204を酸化シリコンを主成分とする膜で形成した。 Then, over the semiconductor layer 1202 and 1203, a gate insulating film 1204 was formed with a film composed mainly of silicon oxide. 本実施例では、プラズマCVD法で酸化窒化シリコン膜を70nmの厚さで形成する(図12(A))。 In this embodiment, a silicon oxynitride film by plasma CVD to a thickness of 70 nm (FIG. 12 (A)).
【0115】 [0115]
そして、ハロゲン(代表的には塩素)と酸素を含む雰囲気中で熱処理を行う。 Then, (typically chlorine) halogen performing heat treatment in an atmosphere containing oxygen. 本実施例では、950℃、30分とする。 In this embodiment, 950 ° C., and 30 minutes. 尚、処理温度は700〜1100℃の範囲で選択すれば良く、処理時間も10分から8時間の間で選択すれば良い(図12(B))。 Note that the processing temperature may be selected in the range of 700 to 1100 ° C., may be selected among the processing time from 10 minutes to 8 hours (FIG. 12 (B)).
【0116】 [0116]
その結果、本実施例の条件では、半導体層1202、1203とゲート絶縁膜1204との界面で熱酸化膜が形成され、ゲート絶縁膜1207が形成される。 As a result, the conditions of this embodiment, the thermal oxide film is formed at the interface between the semiconductor layer 1202, 1203 and the gate insulating film 1204, the gate insulating film 1207 is formed. また、ハロゲン雰囲気での酸化の過程で、ゲート絶縁膜1204と半導体層1202、1203に含まれる不純物で、特に金属不純物元素はハロゲンと化合物を形成し、気相中に除去することができる。 Further, in the course of oxidation with a halogen atmosphere, an impurity contained in the gate insulating film 1204 and the semiconductor layer 1202, 1203, in particular metallic impurity element to form a halide with the compound, is removed in the vapor phase.
【0117】 [0117]
以上の工程で作製されるゲート絶縁膜1207は、絶縁耐圧が高く半導体層1205、1206とゲート絶縁膜1207の界面は非常に良好なものであった。 The above steps the gate insulating film 1207 made by the interfacial dielectric strength is high semiconductor layer 1205 and the gate insulating film 1207 was very good. 本発明のTFTの構成を得るためには、以降の工程は実施例1、2、4に従えば良い。 To obtain the TFT structure of the present invention, subsequent steps may follow in the Examples 1, 2, 4.
【0118】 [0118]
[実施例8] [Example 8]
本実施例では、実施例1と異なる工程順序で結晶質TFTを作製する例を図13に示す。 In this embodiment, an example of manufacturing a crystalline TFT in a different process sequence of Example 1 in FIG. 13. まず、実施例1において、図2(A)で示される半導体層204、205、206は、実施例5で示す方法で作製された結晶性シリコン膜を用いている。 First, in Example 1, the semiconductor layer 204, 205, 206 shown in FIG. 2 (A) using the crystalline silicon film produced by the method shown in Example 5. このとき、結晶化の工程で用いられた触媒元素が半導体層中にわずかに残存していた。 At this time, the catalyst element used in the crystallization process was slightly remaining in the semiconductor layer. そして、その後の工程は、実施例1に従い図3(B)に示すp型を付与する不純物添加の工程までを実施した。 The subsequent steps were carried out up to the step of adding an impurity imparting p-type shown in FIG. 3 (B) in accordance with Example 1. そして、レジストマスク258、259を除去した。 Then, the resist mask was removed 258, 259.
【0119】 [0119]
このとき、図13に示すように、nチャネル型TFTのソース領域230、237と、ドレイン領域231、238、241と、pチャネル型TFTのソース領域261と、ドレイン領域262とにはいずれも図2(C)の工程で添加されたリンが添加されていた。 At this time, as shown in FIG. 13, the source region 230,237 of the n-channel TFT, and the drain region 231,238,241, and the source region 261 of the p-channel TFT, and both to the drain region 262 FIG. phosphorus which is added in the step 2 (C) has been added. 実施例1に従えばこのときリン濃度は1×10 19 〜1×10 21 atoms/cm 3であった。 In this case the phosphorus concentration according to Example 1 was 1 × 10 19 ~1 × 10 21 atoms / cm 3.
【0120】 [0120]
この状態で、窒素雰囲気中で500〜800℃、1〜24時間、例えば600℃、12時間の加熱処理の工程を行った。 In this state, 500 to 800 ° C. in a nitrogen atmosphere, for 1 to 24 hours, for example 600 ° C., was carried out the steps of heat treatment for 12 hours. この工程により、添加されたn型及びp型を付与する不純物元素を活性化することができた。 By this step, it was possible to activate the impurity element imparting the added n-type and p-type. さらに、前記リンが添加された領域がゲッタリングサイトとなり、結晶化の工程の後残存していた触媒元素を偏析させることができた。 Further, a region in which the phosphorus is added becomes a gettering site, could be segregated remaining have catalytic element after the crystallization step. その結果、チャネル形成領域から触媒元素を除去することができた。 As a result, it was possible to remove the catalyst element from the channel forming region.
【0121】 [0121]
図13の工程が終了したら、以降の工程は実施例1の工程に従い、図3(C)の状態を形成することにより、アクティブマトリクス基板を作製することができた。 After step is ended in Figure 13, in accordance with subsequent steps of Example 1 step, by forming the state of FIG. 3 (C), the could be produced active matrix substrate. このようなアクティブマトリクス基板を用いて、実施例3で示した方法に従えば同様に液晶表示装置を作製することができる。 Using such an active matrix substrate, it is possible to prepare a liquid crystal display device in the same manner according to the method described in Example 3.
【0122】 [0122]
[実施例9] [Example 9]
本実施例では、本発明のTFTにおけるゲート電極の構成の例を図14で示す。 In this embodiment, an example of a gate electrode structure in the TFT of the present invention in FIG. 14. ゲート電極は、第1の導電層と、第1の導電層に接して形成される第2の導電層とから成っている。 The gate electrode is composed of a first conductive layer, a second conductive layer formed in contact with the first conductive layer. そして、第1の導電層は、一つまたは複数の導電層から形成されるものである。 Then, the first conductive layer is to be formed from one or more conductive layers.
【0123】 [0123]
図14(A)は、第1の導電層のゲート絶縁膜に接して形成される導電層(A)をTa膜で形成し、その導電層(A)上に積層して、導電層(B)をTiで形成し、導電層(C)をAlを主成分とする膜で形成し、第4の導電層をTiで形成した構造を有している。 14 (A) is a conductive layer formed in contact with the gate insulating film of the first conductive layer (A) formed of a Ta film, and laminated thereon a conductive layer (A), a conductive layer (B ) is formed with Ti, a conductive layer (C) formed of a film mainly containing Al, and has a structure in which the fourth conductive layer was formed with Ti. ここで、導電層(A)の厚さは30〜200nmの厚さに、また、他の導電層の厚さは50〜100nmの厚さで形成することが望ましい。 The thickness of the conductive layer (A) to a thickness of 30 to 200 nm, The thickness of the other conductive layer is preferably formed to a thickness of 50 to 100 nm.
【0124】 [0124]
ゲート絶縁膜に接する導電層(A)は、その上に形成する導電層の構成元素がゲート絶縁膜中にしみ込むのを防ぐバリア層としての役割を果たすものであり、Ti、Ta、W、Mo、などの高融点金属か、その合金材料を用いることが望ましい。 Conductive layer in contact with the gate insulating film (A) is a role as a barrier layer constituting element of the conductive layer formed thereon is prevented from soaking into the gate insulating film, Ti, Ta, W, Mo refractory metal or the like, it is desirable to use an alloy material thereof. また、図14(A)で形成された導電層(C)はAlを主成分とする膜であり、これはゲート電極の抵抗率を下げるために設けられる。 The conductive layer formed in FIG. 14 (A) (C) is a film composed mainly of Al, which is provided in order to lower the resistivity of the gate electrode. そして、形成されるAl膜の平坦性を高めるために、スカンジウム(Sc)、Ti、シリコン(Si)などの元素を0.1〜5atm%の割合で含有させたAl合金膜を用いると望ましい。 Then, in order to improve the flatness of the Al film to be formed, scandium (Sc), Ti, the use of Al alloy film containing an element such as silicon (Si) in a proportion of 0.1~5Atm% desirable. いずれにしても、本発明を10インチクラスかそれ以上の液晶表示装置に適用する場合には、ゲート電極の抵抗を下げるために、AlまたはCuを主成分とする抵抗率の低い材料を用いることが望ましい。 In any event, the case of applying the present invention to a liquid crystal display device 10-inch class or more, in order to reduce the resistance of the gate electrode, the use of a low resistivity material consisting mainly of Al or Cu It is desirable さらに、第1の導電層とゲート絶縁膜に接して形成される第2の導電層は、耐熱性を高めるために、Ti、Ta、W、Mo、などの高融点金属か、その合金材料を用いることが望ましい。 Further, a second conductive layer formed in contact with the first conductive layer and the gate insulating film, in order to improve the heat resistance, Ti, Ta, W, Mo, high melting point metal or the like, the alloy material it is desirable to use.
【0125】 [0125]
図14(B)は他の構成例であり、第1の導電層をMo−W合金膜から成る一つの層で第2の導電層をTi−Mo合金膜で形成したものである。 Figure 14 (B) is another configuration example, in which the second conductive layer by one layer made of the first conductive layer from the Mo-W alloy film was formed by the Ti-Mo alloy film. 第1の導電層は1層のみで形成しても良く、このとき厚さは50〜100nmとすれば良い。 The first conductive layer may be formed of only one layer, this time the thickness may be set to 50 to 100 nm.
【0126】 [0126]
図14(C)は、第1の導電層を構成する導電層(A)をTi膜で形成し、導電層(B)を銅(Cu)を主成分とする膜で形成し、導電層(C)をTi膜で形成したものである。 FIG. 14 (C) a conductive layer constituting the first conductive layer (A) formed of a Ti film, a conductive layer (B) formed of a film mainly made of copper (Cu), conductive layers ( the C) is obtained by forming in the Ti film. Al膜と同様にCu膜を用いてもゲート電極の抵抗率を下げることが可能である。 Even using an Al film like the Cu film can be lowered resistivity of the gate electrode. また、第2の導電層はTi膜で形成した。 The second conductive layer was formed by the Ti film.
【0127】 [0127]
図14(D)は、第1の導電層を構成する導電層(A)をTi膜で形成し、導電層(B)をAlを主成分とする膜で形成し、導電層(C)をTi膜で形成したものである。 FIG. 14 (D) a conductive layer constituting the first conductive layer (A) formed of a Ti film, a conductive layer (B) formed of a film mainly containing Al, conductive layer (C) those formed by Ti film. 第2の導電層はMo膜で形成した。 The second conductive layer was formed by Mo film.
【0128】 [0128]
[実施例10] [Example 10]
本実施例では、図16のL4に相当する長さをTFT形成部と配線部とで異ならせる場合について図18を用いて説明する。 In this embodiment, it will be described with reference to FIG. 18 for the case to vary the length corresponding to L4 of FIG. 16 in the TFT forming portion and the wiring portion.
【0129】 [0129]
図18において、半導体層140上には第1の導電層141及び第2の導電層142が形成されている。 18, on the semiconductor layer 140 is the first conductive layer 141 and the second conductive layer 142 is formed. この時、第2の導電層142は第1の導電層141を覆い隠すように形成されるが、本明細書中では第1の導電層141と重ならない部分の長さをL4と定義している。 At this time, the second conductive layer 142 is formed so as to cover the first conductive layer 141, in this specification to define the length of the portion that does not overlap with the first conductive layer 141 L4 and there.
【0130】 [0130]
本実施例の場合、TFT形成部(半導体層の上)ではL4の長さ(ここではW LDDと表す)を0.1〜2μm(代表的には0.3〜1.5μm)とする。 In this embodiment, a TFT forming portion length of the (semiconductor on the layer), the L4 0.1-2 .mu.m (here, represented as W LDD is) (typically 0.3~1.5μm is). そして、配線部(半導体層の上以外)ではL4'の長さ(ここではW Lと表す)を0.05〜0.5μm(代表的には0.1〜0.3μm)とする。 Then, the wiring portion length of the L4 '(on the other semiconductor layers) 0.05 to 0.5 [mu] m (represented as W L in this case) (typically 0.1~0.3μm is).
【0131】 [0131]
即ち、本実施例はTFT形成部よりも配線形成部の方において第2の導電層の線幅を狭くすることに特徴がある。 That is, this embodiment is characterized by the narrowing the line width of the second conductive layer in the direction of line forming area than the TFT forming portion. なぜならば配線形成部ではL4に相当する領域は必要なく、却って配線の高密度集積化を妨げる要因となってしまうため、可能な限り線幅を狭くした方が好ましいからである。 Region corresponding to L4 in is because if extended portion is not required, it is rather because it becomes a factor that prevents the high density integration of the wiring, because it is preferable to narrow the far line width possible.
【0132】 [0132]
従って、本実施例の構成を用いることで配線の高密度集積化が容易となり、延いては半導体装置の高密度集積化が可能となる。 Accordingly, high density integration of wiring by using the configuration of this embodiment is facilitated, and by extension becomes possible density integration of semiconductor devices. なお、本実施例の構成は実施例1〜12のいずれの構成とも自由に組み合わせることが可能である。 The constitution of this embodiment can be freely combined with any structure of the embodiments 1-12.
【0133】 [0133]
[実施例11] [Example 11]
本実施例では、本願発明を用いてEL(エレクトロルミネッセンス)表示装置を作製した例について説明する。 In this embodiment, EL for example of manufacturing the (electroluminescence) display device will be described with reference to the present invention.
【0134】 [0134]
図21(A)は本願発明を用いたEL表示装置の上面図である。 Figure 21 (A) is a top view of an EL display device using the present invention. 図21(A)において、4010は基板、4011は画素部、4012はソース側駆動回路、4013はゲート側駆動回路であり、それぞれの駆動回路は配線4014〜4016を経てFPC4017に至り、外部機器へと接続される。 In FIG. 21 (A), 4010 denotes a substrate, 4011 denotes a pixel portion, a source side driving circuit 4012, 4013 denotes a gate side driver circuit, each driver circuit reaches the FPC4017 via wires 4014-4016, to an external device It is connected to.
【0135】 [0135]
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材6000、シーリング材(ハウジング材ともいう)7000、密封材(第2のシーリング材)7001が設けられている。 In this case, at least the pixel portion, preferably the cover material 6000 so as to surround the driving circuit and the pixel portion, (or housing material) sealing material 7000 is provided sealant (second sealing material) 7001.
【0136】 [0136]
また、図21(B)は本実施例のEL表示装置の断面構造であり、基板4010、下地膜4021の上に駆動回路用TFT(但し、ここではnチャネル型TFTとpチャネル型TFTを組み合わせたCMOS回路を図示している。)4022及び画素部用TFT4023(但し、ここではEL素子への電流を制御するTFTだけ図示している。)が形成されている。 Further, FIG. 21 (B) is a cross-sectional structure of the EL display device of this embodiment, the substrate 4010, a driving circuit TFT on the base film 4021 (however, a combination of n-channel type TFT and a p-channel TFT here was illustrates a CMOS circuit.) 4022 and the pixel portion for 4023 (however, here.) are formed which illustrates only a TFT for controlling the current to the EL element. これらのTFTは公知の構造(トップゲート構造またはボトムゲート構造)を用いれば良い。 These TFT may be used a known structure (top gate structure or bottom gate structure).
【0137】 [0137]
本願発明は、駆動回路用TFT4022、画素部用TF4023に際して用いることができる。 The present invention provides a driving circuit for TFT4022, it can be used when a pixel portion for TF4023.
【0138】 [0138]
本願発明を用いて駆動回路用TFT4022、画素部用TFT4023が完成したら、樹脂材料でなる層間絶縁膜(平坦化膜)4026の上に画素部用TFT4023のドレインと電気的に接続する透明導電膜でなる画素電極4027を形成する。 Drive circuit using the present invention TFT4022, After completing the pixel portion for TFT4023 is a transparent conductive film electrically connected to a drain of the pixel portion for TFT4023 on the interlayer insulating film (flattening film) 4026 made of a resin material forming a pixel electrode 4027 made. 透明導電膜としては、酸化インジウムと酸化スズとの化合物(ITOと呼ばれる)または酸化インジウムと酸化亜鉛との化合物を用いることができる。 The transparent conductive film may be a compound (called ITO) or a compound of indium oxide and zinc indium oxide and tin oxide. そして、画素電極4027を形成したら、絶縁膜4028を形成し、画素電極4027上に開口部を形成する。 Then, after forming the pixel electrode 4027, the insulating film 4028 to form an opening on the pixel electrode 4027.
【0139】 [0139]
次に、EL層4029を形成する。 Next, an EL layer 4029. EL層4029は公知のEL材料(正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層)を自由に組み合わせて積層構造または単層構造とすれば良い。 EL layer 4029 is known EL materials (hole injection layer, a hole transport layer, light emitting layer, an electron transport layer or an electron injection layer) may be a laminate structure or a single layer structure by freely combining. どのような構造とするかは公知の技術を用いれば良い。 What a structure may be a known technique. また、EL材料には低分子系材料と高分子系(ポリマー系)材料がある。 Further, the EL material is a low molecular weight material and a high molecular (polymer) material. 低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。 When using a low molecular material used deposition method but, in the case where a polymer-based material, a spin coating method, it is possible to use a simple method such as printing method or an inkjet method.
【0140】 [0140]
本実施例では、シャドーマスクを用いて蒸着法によりEL層を形成する。 In this embodiment, the EL layer is formed by vapor deposition through a shadow mask. シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層(赤色発光層、緑色発光層及び青色発光層)を形成することで、カラー表示が可能となる。 Emitting layer capable of different emission wavelengths for each pixel using a shadow mask (red emission layer, green light emitting layer and blue light emitting layer) by forming a, it is possible to color display. その他にも、色変換層(CCM)とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。 Besides, a method combining the color conversion layer (CCM) and a color filter, there is a method of combining a white light emitting layer and a color filter may be used any method. 勿論、単色発光のEL表示装置とすることもできる。 Of course, it is also possible to an EL display device of monochromatic light emission.
【0141】 [0141]
EL層4029を形成したら、その上に陰極4030を形成する。 After forming the EL layer 4029, forming the cathode 4030 is formed thereon. 陰極4030とEL層4029の界面に存在する水分や酸素は極力排除しておくことが望ましい。 It is desirable that moisture and oxygen existing in the interface between the cathode 4030 and the EL layer 4029 is kept removed as much as possible. 従って、真空中でEL層4029と陰極4030を連続成膜するか、EL層4029を不活性雰囲気で形成し、大気解放しないで陰極4030を形成するといった工夫が必要である。 Therefore, either continuously formed EL layer 4029 and the cathode 4030 in a vacuum to form an EL layer 4029 in an inert atmosphere, it is necessary to make such contrivance that form the cathode 4030 without exposure to the atmosphere. 本実施例ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用いることで上述のような成膜を可能とする。 Enabling the above-described film deposition by use of the deposition apparatus of multi-chamber system (cluster tool system) in this embodiment.
【0142】 [0142]
なお、本実施例では陰極4030として、LiF(フッ化リチウム)膜とAl(アルミニウム)膜の積層構造を用いる。 Incidentally, as the cathode 4030 in this embodiment, a lamination structure of a LiF (lithium fluoride) film and an Al (aluminum) film. 具体的にはEL層4029上に蒸着法で1nm厚のLiF(フッ化リチウム)膜を形成し、その上に300nm厚のアルミニウム膜を形成する。 Specifically, forms a 1nm thick LiF (lithium fluoride) film with evaporation on the EL layer 4029, to form an aluminum film of 300nm thickness is formed thereon. 勿論、公知の陰極材料であるMgAg電極を用いても良い。 Of course, it may be used MgAg electrode, a known cathode material. そして陰極4030は4031で示される領域において配線4016に接続される。 The cathode 4030 is connected to the wiring 4016 in a region indicated by 4031. 配線4016は陰極4030に所定の電圧を与えるための電源供給線であり、導電性ペースト材料4032を介してFPC4017に接続される。 Wiring 4016 is a power supply line for applying a predetermined voltage to the cathode 4030 is connected to FPC4017 through a conductive paste material 4032.
【0143】 [0143]
4031に示された領域において陰極4030と配線4016とを電気的に接続するために、層間絶縁膜4026及び絶縁膜4028にコンタクトホールを形成する必要がある。 To electrically connect the cathode 4030 and the wiring 4016 in the region shown in 4031, it is necessary to form a contact hole in the interlayer insulating film 4026 and the insulating film 4028. これらは層間絶縁膜4026のエッチング時(画素電極用コンタクトホールの形成時)や絶縁膜4028のエッチング時(EL層形成前の開口部の形成時)に形成しておけば良い。 These may by forming during the etching of the interlayer insulating film 4026 (pixels when forming the electrode contact hole) and during etching of the insulating film 4028 (when forming the opening portion before forming the EL layer). また、絶縁膜4028をエッチングする際に、層間絶縁膜4026まで一括でエッチングしても良い。 Further, when etching the insulating film 4028 may be etched together, the interlayer insulating film 4026. この場合、層間絶縁膜4026と絶縁膜4028が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。 In this case, if the interlayer insulating film 4026 and the insulating film 4028 are the same resin material, it is possible to make the shape of the contact holes of good.
【0144】 [0144]
このようにして形成されたEL素子の表面を覆って、パッシベーション膜6003、充填材6004、カバー材6000が形成される。 Covering the surface of the thus EL elements formed, a passivation film 6003, a filler 6004, a cover member 6000 is formed.
【0145】 [0145]
さらに、EL素子部を囲むようにして、カバー材7000と基板4010の内側にシーリング材が設けられ、さらにシーリング材7000の外側には密封材(第2のシーリング材)7001が形成される。 Furthermore, so as to surround the EL element portion, the sealing member is formed inside of the covering material 7000 and the substrate 4010, further sealing material on the outside of the sealing material 7000 (the second sealing material) 7001 is formed.
【0146】 [0146]
このとき、この充填材6004は、カバー材6000を接着するための接着剤としても機能する。 At this time, this filler 6004 also functions as an adhesive for bonding the covering material 6000. 充填材6004としては、PVC(ポリビニルクロライド)、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。 As the filler 6004, PVC (polyvinyl chloride), epoxy resin, silicone resin, PVB (polyvinyl butyral), or EVA (ethylene vinyl acetate). この充填材6004の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。 It is preferable to form a desiccant in the filling material 6004, since a moisture absorption can be maintained.
【0147】 [0147]
また、充填材6004の中にスペーサーを含有させてもよい。 It may also contain a spacer into the filling material 6004. このとき、スペーサーをBaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。 In this case, the particulate material comprising a spacer or the like BaO, may be imparted the moisture absorption in the spacers.
【0148】 [0148]
スペーサーを設けた場合、パッシベーション膜6003はスペーサー圧を緩和することができる。 When using spacers, the passivation film 6003 can relieve the spacer pressure. また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。 In addition to the passivation film, it may be provided such as a resin film to relieve the spacer pressure.
【0149】 [0149]
また、カバー材6000としては、ガラス板、アルミニウム板、ステンレス板、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。 As the covering material 6000, there can be used a glass plate, an aluminum plate, a stainless steel plate, FRP (Fiberglass-Reinforced Plastics) plate, PVF (polyvinyl fluoride) film, a Mylar film, a polyester film or an acrylic film. なお、充填材6004としてPVBやEVAを用いる場合、数十μmのアルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。 In the case of using PVB or EVA as the filler 6004, it is preferable to use a sheet of sandwiched tens μm of aluminum foil by a PVF film or a Mylar film.
【0150】 [0150]
但し、EL素子からの発光方向(光の放射方向)によっては、カバー材6000が透光性を有する必要がある。 However, depending on the direction of light emission from the EL element (a light radiation direction), the cover material 6000 should have a light transparency.
【0151】 [0151]
また、配線4016はシーリング材7000および密封材7001と基板4010との隙間を通ってFPC4017に電気的に接続される。 The wiring 4016 is electrically connected to FPC4017 through the gap between the sealing material 7000 and sealing material 7001 and the substrate 4010. なお、ここでは配線4016について説明したが、他の配線4014、4015も同様にしてシーリング材7000および密封材7001の下を通ってFPC4017に電気的に接続される。 Note that, although described wiring 4016 is electrically connected to FPC4017 passes below the sealing member 7000 and sealing member 7001 in the other wirings 4014 and 4015 as well.
【0152】 [0152]
[実施例12] [Example 12]
本実施例では、本願発明を用いて実施例15とは異なる形態のEL表示装置を作製した例について、図22(A)、(B)を用いて説明する。 In this embodiment, the example of manufacturing an EL display device of a different form from that of Example 15 using the present invention, FIG. 22 (A), is described with reference to (B). 図21(A)、(B)と同じ番号のものは同じ部分を指しているので説明は省略する。 FIG. 21 (A), the so refer to the same parts of the same number as the (B) Description will be omitted.
【0153】 [0153]
図22(A)は本実施例のEL表示装置の上面図であり、図22(A)をA-A'で切断した断面図を図22(B)に示す。 Figure 22 (A) is a top view of the EL display device of this embodiment, shown in FIG. 22 (B) a sectional view taken along the line in FIG. 22 (A) A-A '.
【0154】 [0154]
実施例11に従って、EL素子の表面を覆ってパッシベーション膜6003までを形成する。 According to Example 11, the passivation film 6003 is formed to cover the surface of the EL element.
【0155】 [0155]
さらに、EL素子を覆うようにして充填材6004を設ける。 Furthermore, providing the filling material 6004 so as to cover the EL element. この充填材6004は、カバー材6000を接着するための接着剤としても機能する。 The filling material 6004 also functions as an adhesive for bonding the covering material 6000. 充填材6004としては、PVC(ポリビニルクロライド)、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。 As the filler 6004, PVC (polyvinyl chloride), epoxy resin, silicone resin, PVB (polyvinyl butyral), or EVA (ethylene vinyl acetate). この充填材6004の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。 It is preferable to form a desiccant in the filling material 6004, since a moisture absorption can be maintained.
【0156】 [0156]
また、充填材6004の中にスペーサーを含有させてもよい。 It may also contain a spacer into the filling material 6004. このとき、スペーサーをBaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。 In this case, the particulate material comprising a spacer or the like BaO, may be imparted the moisture absorption in the spacers.
【0157】 [0157]
スペーサーを設けた場合、パッシベーション膜6003はスペーサー圧を緩和することができる。 When using spacers, the passivation film 6003 can relieve the spacer pressure. また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。 In addition to the passivation film, it may be provided such as a resin film to relieve the spacer pressure.
【0158】 [0158]
また、カバー材6000としては、ガラス板、アルミニウム板、ステンレス板、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。 As the covering material 6000, there can be used a glass plate, an aluminum plate, a stainless steel plate, FRP (Fiberglass-Reinforced Plastics) plate, PVF (polyvinyl fluoride) film, a Mylar film, a polyester film or an acrylic film. なお、充填材6004としてPVBやEVAを用いる場合、数十μmのアルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。 In the case of using PVB or EVA as the filler 6004, it is preferable to use a sheet of sandwiched tens μm of aluminum foil by a PVF film or a Mylar film.
【0159】 [0159]
但し、EL素子からの発光方向(光の放射方向)によっては、カバー材6000が透光性を有する必要がある。 However, depending on the direction of light emission from the EL element (a light radiation direction), the cover material 6000 should have a light transparency.
【0160】 [0160]
次に、充填材6004を用いてカバー材6000を接着した後、充填材6004の側面(露呈面)を覆うようにフレーム材6001を取り付ける。 Next, after bonding the covering material 6000 using the filling material 6004, attaching the frame member 6001 so as to cover the side surfaces (exposed surfaces) of the filling material 6004. フレーム材6001はシーリング材(接着剤として機能する)6002によって接着される。 Frame member 6001 is bonded by a sealing material (functioning as an adhesive) 6002. このとき、シーリング材6002としては、光硬化性樹脂を用いるのが好ましいが、EL層の耐熱性が許せば熱硬化性樹脂を用いても良い。 In this case, as the sealing material 6002, although it is preferable to use a photo-curable resin may be a thermosetting resin permitting the heat resistance of the EL layer. なお、シーリング材6002はできるだけ水分や酸素を透過しない材料であることが望ましい。 Incidentally, the sealant 6002 is desirably made of a material which does not transmit moisture or oxygen as much as possible. また、シーリング材6002の内部に乾燥剤を添加してあっても良い。 Further, it is possible to add a desiccant inside the sealing material 6002.
【0161】 [0161]
また、配線4016はシーリング材6002と基板4010との隙間を通ってFPC4017に電気的に接続される。 The wiring 4016 is electrically connected to FPC4017 through the gap between the sealing material 6002 and the substrate 4010. なお、ここでは配線4016について説明したが、他の配線4014、4015も同様にしてシーリング材6002の下を通ってFPC4017に電気的に接続される。 Note that, although described wiring 4016 is electrically connected to FPC4017 passing under the sealing member 6002 in the other wirings 4014 and 4015 as well.
【0162】 [0162]
[実施例13] Example 13
実施例11および12のような構成からなるEL表示パネルにおいて、本願発明を用いることができる。 In the EL display panel having the configuration as in Embodiment 11 and 12, it is possible to use the present invention. 画素部の詳細な断面構造を図23に、上面構造を図24(A)に、回路図を図24(B)に示す。 The detailed cross-sectional structure of a pixel portion in FIG. 23, FIG. 24 (A) a top structure, a circuit diagram in FIG. 24 (B). 図23、図24(A)及び図24(B)では共通の符号を用いるので互いに参照すれば良い。 Figure 23, it may be referred to each other so using the same reference numerals in FIG. 24 (A) and FIG. 24 (B).
【0163】 [0163]
図23において、基板3501上に設けられたスイッチング用TFT3502は本願発明のnチャネル型TFTを用いて形成される(実施例1〜10参照)。 23, switching TFT TFT3502 provided on a substrate 3501 is formed by using the n-channel type TFT of the present invention (see Examples 1-10). 本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。 In this embodiment, although a double gate structure, since there is no big difference in the structure and manufacturing process description is omitted. 但し、ダブルゲート構造とすることで実質的に二つのTFTが直列された構造となり、オフ電流値を低減することができるという利点がある。 However, substantially becomes a structure in which two of the TFT in series by a double gate structure has an advantage that it is possible to reduce the off current value. なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。 Although in this embodiment is of a double gate structure, to may be a single gate structure, but may be a multi-gate structure having a triple gate structure or more than three gates. また、本願発明のpチャネル型TFTを用いて形成しても構わない。 Further, it may be formed by using a p-channel type TFT of the present invention.
【0164】 [0164]
また、電流制御用TFT3503は本願発明のnチャネル型TFTを用いて形成される。 The current control TFT3503 is formed by using the n-channel type TFT of the present invention. このとき、スイッチング用TFT3502のドレイン配線35は配線36によって電流制御用TFTのゲート電極37に電気的に接続されている。 At this time, the drain wiring 35 of the switching TFT TFT3502 is electrically connected to the gate electrode 37 of the current controlling TFT by a wiring 36. また、38で示される配線は、スイッチング用TFT3502のゲート電極39a、39bを電気的に接続するゲート配線である。 The wiring shown by 38 is a gate wiring for electrically connecting gate electrodes 39a of the switching TFT 3502, a 39 b.
【0165】 [0165]
このとき、電流制御用TFT3503が本願発明の構造であることは非常に重要な意味を持つ。 At this time, it current controlling TFT3503 has the structure of the present invention has a very important meaning. 電流制御用TFTはEL素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。 Because current control TFT is an element for controlling the amount of current flowing through the EL element, a large current flows, the risk of thermal degradation and degradation with hot carriers TFT has a high. そのため、電流制御用TFTのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにLDD領域を設ける本願発明の構造は極めて有効である。 Therefore, the drain side of the current controlling TFT, and the structure of the present invention to provide an LDD region so as to overlap the gate electrode through the gate insulating film is very effective.
【0166】 [0166]
また、本実施例では電流制御用TFT3503をシングルゲート構造で図示しているが、複数のTFTを直列につなげたマルチゲート構造としても良い。 Further, in the present embodiment illustrates a current control TFT3503 a single gate structure or a multi-gate structure in which connecting a plurality of TFT in series. さらに、複数のTFTを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。 Further, substantially divide a channel forming region into a plurality of connecting a plurality of TFT in parallel, may be a structure to heat radiation can be effected efficiently. このような構造は熱による劣化対策として有効である。 Such structure is effective as a countermeasure against deterioration due to heat.
【0167】 [0167]
また、図24(A)に示すように、電流制御用TFT3503のゲート電極37となる配線は3504で示される領域で、電流制御用TFT3503のドレイン配線40と絶縁膜を介して重なる。 Further, as shown in FIG. 24 (A), the wiring to be the gate electrode 37 of the current controlling 3503 the region indicated by 3504, it overlaps via an insulating film and a drain wiring 40 of the current control TFT 3503. このとき、3504で示される領域ではコンデンサが形成される。 At this time, the capacitor is formed in a region indicated by 3504. このコンデンサ3504は電流制御用TFT3503のゲートにかかる電圧を保持するためのコンデンサとして機能する。 The capacitor 3504 functions as a capacitor for holding a voltage applied to the gate of the current controlling 3503. なお、ドレイン配線40は電流供給線(電源線)3506に接続され、常に一定の電圧が加えられている。 The drain wiring 40 is connected to a current supply line (power supply line) 3506, it is always a constant voltage.
【0168】 [0168]
スイッチング用TFT3502及び電流制御用TFT3503の上には第1パッシベーション膜41が設けられ、その上に樹脂絶縁膜でなる平坦化膜42が形成される。 On the switching TFT TFT3502 and the current control TFT3503 has provided the first passivation film 41, a planarization film 42 made of a resin insulating film is formed thereon. 平坦化膜42を用いてTFTによる段差を平坦化することは非常に重要である。 It is very important to flatten the step due to the TFT by using the planarization film 42. 後に形成されるEL層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。 Since an EL layer formed later is extremely thin, there are possibly causes poor light emission due to the presence of a step. 従って、EL層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。 Therefore, it is preferable to perform leveling before forming a pixel electrode so as to form on as level a surface as possible EL layer.
【0169】 [0169]
また、43は反射性の高い導電膜でなる画素電極(EL素子の陰極)であり、電流制御用TFT3503のドレインに電気的に接続される。 Further, 43 denotes a pixel electrode made of a conductive film with high reflectivity (EL element cathode), is electrically connected to the drain of the current controlling 3503. 画素電極43としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。 It is preferable to use an aluminum alloy film, a copper alloy film or a silver alloy film such as a low-resistance conductive film or a lamination film as the pixel electrode 43. 勿論、他の導電膜との積層構造としても良い。 Of course, it may have a laminate structure with other conductive films.
【0170】 [0170]
また、絶縁膜(好ましくは樹脂)で形成されたバンク44a、44bにより形成された溝(画素に相当する)の中に発光層45が形成される。 The light emitting layer 45 is formed in an insulating film (preferably resin) bank 44a are formed in a groove (corresponding to a pixel) formed by 44b. なお、ここでは一画素しか図示していないが、R(赤)、G(緑)、B(青)の各色に対応した発光層を作り分けても良い。 Here, although only one pixel is shown, R (red), G (green), B (blue) of the emitting layers could be separately formed corresponding to each color. 発光層とする有機EL材料としてはπ共役ポリマー系材料を用いる。 The organic EL material for the light-emitting layer may be any π-conjugated polymer material. 代表的なポリマー系材料としては、ポリパラフェニレンビニレン(PPV)系、ポリビニルカルバゾール(PVK)系、ポリフルオレン系などが挙げられる。 As typical polymer materials, polyparaphenylene vinylene (PPV) system, polyvinylcarbazole (PVK) system, polyfluorene and the like.
【0171】 [0171]
なお、PPV系有機EL材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平10−92576号公報に記載されたような材料を用いれば良い。 Although as the PPV system organic EL materials there are various types, such as "H. Shenk, H.Becker, O.Gelsen, E.Kluge, W.Kreuder, and H.Spreitzer," Polymers for Light Emitting Diodes ", Euro Display, Proceedings, 1999, may be used materials such as described in JP p.33-37" and JP-a-10-92576.
【0172】 [0172]
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。 As specific light emitting layers, cyano polyphenylene vinylene may be light-emitting layer that emits red light, polyphenylene vinylene may be light-emitting layer that emits green light, it may be used polyphenylene vinylene or polyalkyl phenylene for the luminescent layer emitting blue light. 膜厚は30〜150nm(好ましくは40〜100nm)とすれば良い。 The film thickness may be set from 30 to 150 nm (preferably 40 to 100 nm).
【0173】 [0173]
但し、以上の例は発光層として用いることのできる有機EL材料の一例であって、これに限定する必要はまったくない。 However, the above example is one example of organic EL materials which can be used as a light-emitting layer and not necessarily limited thereto. 発光層、電荷輸送層または電荷注入層を自由に組み合わせてEL層(発光及びそのためのキャリアの移動を行わせるための層)を形成すれば良い。 Emitting layer, it may be formed EL layer by freely combining a charge transport layer or a charge injection layer (a layer for carrier transfer for light emission and for).
【0174】 [0174]
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機EL材料を用いても良い。 For example, although this embodiment shows an example of using polymer materials to form light-emitting layers may be used low-molecular organic EL materials. また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。 It is also possible to use inorganic materials such as silicon carbide as a charge-transporting layer and charge injection layer. これらの有機EL材料や無機材料は公知の材料を用いることができる。 These organic EL materials and inorganic materials can be a known material.
【0175】 [0175]
本実施例では発光層45の上にPEDOT(ポリチオフェン)またはPAni(ポリアニリン)でなる正孔注入層46を設けた積層構造のEL層としている。 In the present embodiment has a laminate structure for the EL layer a hole injection layer 46 made of PEDOT (polythiophene) or PAni (polyaniline) is formed on the light emitting layer 45. そして、正孔注入層46の上には透明導電膜でなる陽極47が設けられる。 The anode 47 is provided made of a transparent conductive film on the hole injection layer 46. 本実施例の場合、発光層45で生成された光は上面側に向かって(TFTの上方に向かって)放射されるため、陽極は透光性でなければならない。 In this embodiment, light generated in the light emitting layer 45 toward the upper surface (upward in TFT) to be emitted, the anode must be translucent. 透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。 As the transparent conductive film can be used with compounds or indium oxide and zinc indium oxide and tin oxide, to form after forming the low heat resistance light emitting layer and a hole injection layer, can which can be deposited at as low a temperature as such it is preferred.
【0176】 [0176]
陽極47まで形成された時点でEL素子3505が完成する。 EL element 3505 is completed at the time when the anode 47 is formed. なお、ここでいうEL素子3505は、画素電極(陰極)43、発光層45、正孔注入層46及び陽極47で形成されたコンデンサを指す。 Incidentally, EL element 3505 here indicates a capacitor comprising the pixel electrode (cathode) 43, luminescent layer 45, the hole injection layer 46 and the anode 47. 図24(A)に示すように画素電極43は画素の面積にほぼ一致するため、画素全体がEL素子として機能する。 Pixel electrodes 43 as shown in FIG. 24 (A) is to substantially match the area of ​​the pixel, the entire pixel functions as the EL device. 従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。 Therefore, utilization efficiency of light emission is very high, and the device can display bright images.
【0177】 [0177]
ところで、本実施例では、陽極47の上にさらに第2パッシベーション膜48を設けている。 Incidentally, in this embodiment, it is provided with a further second passivation film 48 on the anode 47. 第2パッシベーション膜48としては窒化珪素膜または窒化酸化珪素膜が好ましい。 A silicon nitride film or a silicon oxynitride film is preferred as the second passivation film 48. この目的は、外部とEL素子とを遮断することであり、有機EL材料の酸化による劣化を防ぐ意味と、有機EL材料からの脱ガスを抑える意味との両方を併せ持つ。 The object is to shut off the outside EL element, both a means of preventing deterioration due to oxidation of the organic EL material, both the meaning of suppressing degassing from the organic EL material. これによりEL表示装置の信頼性が高められる。 Thus the reliability of the EL display device is enhanced.
【0178】 [0178]
以上のように本願発明のEL表示パネルは図23のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用TFTと、ホットキャリア注入に強い電流制御用TFTとを有する。 EL display panel of the present invention as described above has a pixel section consisting of pixels having the structure as shown in FIG. 23, a sufficiently low switching TFT through which the off-current, and a current-control TFT resistant to hot carrier injection a. 従って、高い信頼性を有し、且つ、良好な画像表示が可能なEL表示パネルが得られる。 Thus, has high reliability and good image display is possible EL display panel obtained.
【0179】 [0179]
なお、本実施例の構成は、実施例1〜10構成と自由に組み合わせて実施することが可能である。 The constitution of this embodiment can be implemented freely combining with Examples 1-10 configuration. また、実施例18の電子機器の表示部として本実施例のEL表示パネルを用いることは有効である。 Further, it is effective to use the EL display panel of this embodiment as the display portion of the electronic equipment of Embodiment 18.
【0180】 [0180]
[実施例14] [Example 14]
本実施例では、実施例13に示した画素部において、EL素子3505の構造を反転させた構造について説明する。 In this embodiment, in the pixel portion shown in Embodiment 13, a description will be given of a structure obtained by inverting the structure of the EL element 3505. 説明には図25を用いる。 The description is made with reference to FIG 25. なお、図23の構造と異なる点はEL素子の部分と電流制御用TFTだけであるので、その他の説明は省略することとする。 Incidentally, since the structure is different from the FIG. 23 is only partial and the current control TFT in the EL element, other description will be omitted.
【0181】 [0181]
図25において、電流制御用TFT3503は本願発明のpチャネル型TFTを用いて形成される。 In Figure 25, the current control TFT3503 is formed using a p-channel type TFT of the present invention. 作製プロセスは実施例1〜10を参照すれば良い。 The process of forming it, referred to Examples 1-10.
【0182】 [0182]
本実施例では、画素電極(陽極)50として透明導電膜を用いる。 In this embodiment, a transparent conductive film as a pixel electrode (anode) 50. 具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。 Specifically, a conductive film made of a compound of indium oxide and zinc oxide. 勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。 Of course, it may also be used a conductive film of a compound of indium oxide and tin oxide.
【0183】 [0183]
そして、絶縁膜でなるバンク51a、51bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層52が形成される。 Then, the bank 51a made of an insulating film, after 51b is formed, the light emitting layer 52 made of polyvinylcarbazole is formed by solution coating. その上にはカリウムアセチルアセトネート(acacKと表記される)でなる電子注入層53、アルミニウム合金でなる陰極54が形成される。 An electron injection layer 53 made of potassium acetylacetonate (expressed as ACAck) is thereon, a cathode 54 made of an aluminum alloy are formed. この場合、陰極54がパッシベーション膜としても機能する。 In this case, the cathode 54 also functions as a passivation film. こうしてEL素子3701が形成される。 Thus EL element 3701 is formed.
【0184】 [0184]
本実施例の場合、発光層52で発生した光は、矢印で示されるようにTFTが形成された基板の方に向かって放射される。 In this embodiment, light generated in the light emitting layer 52 is radiated toward the substrate on which the TFT is formed as indicated by the arrows.
【0185】 [0185]
なお、本実施例の構成は、実施例1〜10の構成と自由に組み合わせて実施することが可能である。 The constitution of this embodiment can be implemented by being freely combined with any constitution of Examples 1 to 10. また、実施例18の電子機器の表示部として本実施例のEL表示パネルを用いることは有効である。 Further, it is effective to use the EL display panel of this embodiment as the display portion of the electronic equipment of Embodiment 18.
【0186】 [0186]
[実施例15] [Example 15]
本実施例では、図24(B)に示した回路図とは異なる構造の画素とした場合の例について図26(A)〜(C)に示す。 In this embodiment, shown in FIG. 26 (A) ~ (C) for example where the pixel having a structure different from that of the circuit diagram shown in FIG. 24 (B). なお、本実施例において、3801はスイッチング用TFT3802のソース配線、3803はスイッチング用TFT3802のゲート配線、3804は電流制御用TFT、3805はコンデンサ、3806、3808は電流供給線、3807はEL素子とする。 In the present embodiment, 3801 denotes a source wiring of a switching TFT 3802, 3803 denotes a gate wiring of the switching TFT 3802, 3804 denotes a current control TFT, 3805 denotes a capacitor, 3806,3808 current supply line, 3807 denotes an EL element .
【0187】 [0187]
図26(A)は、二つの画素間で電流供給線3806を共通とした場合の例である。 Figure 26 (A) is an example of a case in which the common current supply line 3806 between the two pixels. 即ち、二つの画素が電流供給線3806を中心に線対称となるように形成されている点に特徴がある。 Namely, this is characterized in that it is formed as two pixels are lineal-symmetrically around the current supply line 3806. この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。 In this case, it is possible to reduce the number of power supply lines can be made even more high definition pixel portion.
【0188】 [0188]
また、図26(B)は、電流供給線3808をゲート配線3803と平行に設けた場合の例である。 Further, FIG. 26 (B) is an example of a case in which the current supply line 3808 in parallel to the gate wiring 3803. なお、図26(B)では電流供給線3808とゲート配線3803とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。 Although it becomes so arranged structure so as not to overlap and the FIG. 26 (B) in the current supply line 3808 and the gate wiring 3803, but provided that both are wirings formed on different layers, overlap through an insulating film It can also be provided so. この場合、電源供給線3808とゲート配線3803とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。 In this case, since it is possible to share the occupied area and the power supply line 3808 and the gate wiring 3803 can further enhancing the definition of the pixel portion.
【0189】 [0189]
また、図26(C)は、図26(B)の構造と同様に電流供給線3808をゲート配線3803と平行に設け、さらに、二つの画素を電流供給線3808を中心に線対称となるように形成する点に特徴がある。 Further, FIG. 26 (C) is provided in parallel to structure as well as the current supply line 3808 in FIG. 26 (B) and the gate wiring 3803, further, so as to be linear symmetry around the electric current supply line 3808 and two pixels it is characterized in that formed. また、電流供給線3808をゲート配線3803のいずれか一方と重なるように設けることも有効である。 Further, it is also effective to provide the current supply line 3808 so as to overlap with one of the gate wirings 3803. この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。 In this case, it is possible to reduce the number of power supply lines can be made even more high definition pixel portion.
【0190】 [0190]
なお、本実施例の構成は、実施例1〜12の構成と自由に組み合わせて実施することが可能である。 The constitution of this embodiment can be implemented by being freely combined with any constitution of Examples 1 to 12. また、実施例18の電子機器の表示部として本実施例の画素構造を有するEL表示パネルを用いることは有効である。 Further, it is effective to use the EL display panel having the pixel structure of this embodiment as the display portion of the electronic equipment of Embodiment 18.
【0191】 [0191]
[実施例16] Example 16
実施例13に示した図24(A)、24(B)では電流制御用TFT3503のゲートにかかる電圧を保持するためにコンデンサ3504を設ける構造としているが、コンデンサ3504を省略することも可能である。 Figure 24 shown in Example 13 (A), although the structure in which the capacitor 3504 for holding a voltage applied to the gate of the 24 (B) in the current control 3503, it is also possible to omit the capacitor 3504 . 実施例13の場合、電流制御用TFT3503として実施例1〜10に示すような本願発明のnチャネル型TFTを用いているため、ゲート絶縁膜を介してゲート電極に重なるように設けられたLDD領域を有している。 For Example 13, the use of the n-channel type TFT of Examples 1 to 10 are shown such the present invention as the current control TFT 3503, LDD region provided so as to overlap the gate electrode through the gate insulating film have. この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ3504の代わりとして積極的に用いる点に特徴がある。 Parasitic capacitance this the overlapping area which is generally called a gate capacitance is formed, in the present embodiment is characterized in that the parasitic capacitance in that positively used as a substitute for the capacitor 3504.
【0192】 [0192]
この寄生容量のキャパシタンスは、上記ゲート電極とLDD領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるLDD領域の長さによって決まる。 The capacitance of the parasitic capacitance, because it changes depending on the area in which overlap the gate electrode and the LDD region, is determined by the length of the LDD region contained in the overlapping region.
【0193】 [0193]
また、実施例15に示した図26(A)、(B)、(C)の構造においても同様に、コンデンサ3805を省略することは可能である。 Further, Figure 26 shown in Example 15 (A), (B), also in the structure of (C), it is possible to omit the capacitor 3805.
【0194】 [0194]
なお、本実施例の構成は、実施例1〜12の構成と自由に組み合わせて実施することが可能である。 The constitution of this embodiment can be implemented by being freely combined with any constitution of Examples 1 to 12. また、実施例18の電子機器の表示部として本実施例の画素構造を有するEL表示パネルを用いることは有効である。 Further, it is effective to use the EL display panel having the pixel structure of this embodiment as the display portion of the electronic equipment of Embodiment 18.
【0195】 [0195]
[実施例17] [Example 17]
実施例3で示したの液晶表示装置にはネマチック液晶以外にも様々な液晶を用いることが可能である。 The liquid crystal display device shown in Embodiment 3 can be used a variety of liquid crystal in addition to nematic liquid crystal. 例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。 For example, 1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al. And, 1997, SID DIGEST, 841, "A Full -Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time "by T. Yoshida et al. and, 1996, J. Mater. Chem. 6 (4), 671-673," Thresholdless antiferroelectricity in liquid crystals and its application to displays "by S. Inui et al., or it is possible to use a liquid crystal disclosed in U.S. Patent No. 5,594,569.
【0196】 [0196]
等方相−コレステリック相−カイラルスメクティックC相転移系列を示す強誘電性液晶(FLC)を用い、DC電圧を印加しながらコレステリック相−カイラルスメクティックC相転移をさせ、かつコーンエッジをほぼラビング方向に一致させた単安定FLCの電気光学特性を図39に示す。 Isotropic phase - cholesteric phase - using a ferroelectric liquid crystal showing a chiral smectic C phase sequence (FLC), a cholesteric phase while applying a DC voltage - chiral smectic C phase transition is a, and substantially the rubbing direction cone edge electro-optical properties of matched monostable FLC shown in FIG. 39. 図39に示すような強誘電性液晶による表示モードは「Half−V字スイッチングモード」と呼ばれている。 Display mode by the ferroelectric liquid crystal as shown in FIG. 39 is referred to as "Half-V letter switching mode". 図39に示すグラフの縦軸は透過率(任意単位)、横軸は印加電圧である。 The vertical axis of the graph shown in FIG. 39 is the transmittance (arbitrary unit) and the horizontal axis is the applied voltage. 「Half−V字スイッチングモード」については、寺田らの”Half−V字スイッチングモードFLCD”、第46回応用物理学関係連合講演会講演予稿集、1999年3月、第1316頁、および吉原らの”強誘電性液晶による時分割フルカラーLCD”、液晶第3巻第3号第190頁に詳しい。 For "Half-V-shaped switching mode", Terada et al., "Half-V-shaped switching mode FLCD", the 46th of Applied Physics and Related Union Lecture Preprint, March 1999, 1316 pages, and Yoshihara, et al. for "strong division full-color LCD time by ferroelectric liquid crystal", detailed in the third No. 190, pp LCD Vol.3.
【0197】 [0197]
図27に示されるように、このような強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。 As shown in Figure 27, when using such a ferroelectric mixed liquid crystal, it can be seen that a low voltage drive and gradation display become possible. 本願発明の液晶表示装置には、このような電気光学特性を示す強誘電性液晶も用いることができる。 The liquid crystal display device of the present invention can also be used a ferroelectric liquid crystal showing such electrooptical characteristics.
【0198】 [0198]
また、ある温度域において反強誘電相を示す液晶を反強誘電性液晶(AFLC)という。 Further, a liquid crystal exhibiting an antiferroelectric phase in a certain temperature range is called an antiferroelectric liquid crystal (AFLC). 反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。 The mixed liquid crystal having antiferroelectric liquid crystal, indicating an electro-optical response characteristics in which the transmittance varies continuously with respect to the electric field, there is one called thresholdless antiferroelectric mixed liquid crystal. この無しきい値反強誘電性混合液晶は、いわゆるV字型の電気光学応答特性を示すものがあり、その駆動電圧が約±2.5V程度(セル厚約1μm〜2μm)のものも見出されている。 Thresholdless antiferroelectric mixed liquid crystals, there is an indication electro-optical response characteristics of the so-called V-shaped, also heading as the driving voltage is approximately ± 2.5V (cell thickness of about 1Myuemu~2myuemu) It is.
【0199】 [0199]
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。 In general, thresholdless antiferroelectric mixed liquid crystal has large spontaneous polarization, the dielectric constant of the liquid crystal itself is high. このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。 Therefore, in case of using thresholdless antiferroelectric mixed liquid crystal in the liquid crystal display device, it becomes necessary to relatively large storage capacitor in a pixel. よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。 Thus, it preferred spontaneous polarization to use a small thresholdless antiferroelectric mixed liquid crystal.
【0200】 [0200]
なお、このような無しきい値反強誘電性混合液晶を本願発明の液晶表示装置に用いることによって低電圧駆動が実現されるので、低消費電力化が実現される。 Since low voltage driving can be realized by using such a thresholdless antiferroelectric mixed liquid crystal in the liquid crystal display device of the present invention, low power consumption is realized.
【0201】 [0201]
[実施例18] [Example 18]
本実施例では、本願発明のTFT回路によるアクティブマトリクス型液晶表示装置を組み込んだ半導体装置について説明する。 In this embodiment, a description will be given of a semiconductor device incorporating the active matrix liquid crystal display device according TFT circuit of the present invention.
【0202】 [0202]
このような半導体装置には、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。 Such semiconductor device, a portable information terminal (electronic notebook, mobile computer, portable telephone, etc.), a video camera, a still camera, a personal computer, and a television or the like. それらの一例を図15、図19、図20に示す。 Examples of these are 15, 19, shown in FIG. 20.
【0203】 [0203]
図15(A)は携帯電話であり、本体9001、音声出力部9002、音声入力部9003、表示装置9004、操作スイッチ9005、アンテナ9006から構成されている。 Figure 15 (A) is a mobile phone which includes a main body 9001, an audio output portion 9002, an audio input portion 9003, a display device 9004, operation switches 9005, and an antenna 9006. 本願発明は音声出力部9002、音声入力部9003、及びアクティブマトリクス基板を備えた表示装置9004に適用することができる。 The present invention can be applied to the display device 9004 having an audio output unit 9002, an audio input portion 9003, and an active matrix substrate.
【0204】 [0204]
図15(B)はビデオカメラであり、本体9101、表示装置9102、音声入力部9103、操作スイッチ9104、バッテリー9105、受像部9106から成っている。 Figure 15 (B) shows a video camera including a main body 9101, a display device 9102, an audio input portion 9103, operation switches 9104, a battery 9105, consists image receiving portion 9106. 本願発明は音声入力部9103、及びアクティブマトリクス基板を備えた表示装置9102、受像部9106に適用することができる。 The present invention can be applied to the display device 9102, an image receiving portion 9106 having an audio input unit 9103, and an active matrix substrate.
【0205】 [0205]
図15(C)はモバイルコンピュータであり、本体9201、カメラ部9202、受像部9203、操作スイッチ9204、表示装置9205で構成されている。 Figure 15 (C) shows a mobile computer including a main body 9201, a camera portion 9202, an image receiving portion 9203, operation switches 9204, and a display device 9205. 本願発明は受像部9203、及びアクティブマトリクス基板を備えた表示装置9205に適用することができる。 The present invention can be applied to the display device 9205 having an image receiving portion 9203, and an active matrix substrate.
【0206】 [0206]
図15(D)はヘッドマウントディスプレイであり、本体9301、表示装置9302、アーム部9303で構成される。 Figure 15 (D) shows a head mount display, a main body 9301, a display device 9302, and an arm portion 9303. 本願発明は表示装置9302に適用することができる。 The present invention can be applied to the display device 9302. また、表示されていないが、その他の信号制御用回路に使用することもできる。 Further, although not shown, it may also be used for other signal control circuit.
【0207】 [0207]
図15(E)は携帯書籍であり、本体9501、表示装置9502、9503、記憶媒体9504、操作スイッチ9505、アンテナ9506から構成されており、ミニディスク(MD)やDVDに記憶されたデータや、アンテナで受信したデータを表示するものである。 Figure 15 (E) shows a portable book, a main body 9501, a display device 9502,9503, storage medium 9504, operation switches 9505, which is an antenna 9506, and data stored in the mini disc (MD) and DVD, it is for displaying the data received by the antenna. 表示装置9502、9503は直視型の表示装置であり、本願発明はこの適用することができる。 Display device 9502,9503 are direct-view type display device, the present invention can be this application.
【0208】 [0208]
図19(A)はパーソナルコンピュータであり、本体9601、画像入力部9602、表示装置9603、キーボード9604で構成される。 Figure 19 (A) is a personal computer which includes a main body 9601, an image input unit 9602, a display device 9603, a keyboard 9604.
【0209】 [0209]
図19(B)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体9701、表示装置9702、スピーカ部9703、記録媒体9704、操作スイッチ9705で構成される。 Figure 19 (B) is a recording medium (hereinafter, referred to as a recording medium) which records a program a player using a body 9701, a display device 9702, a speaker portion 9703, a recording medium 9704, and operation switches 9705. なお、この装置は記録媒体としてDVD(Digtial Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。 In addition, this device DVD as a recording medium (Digtial Versatile Disc), a CD and the like, it is possible to perform music appreciation, film appreciation, games and the Internet.
【0210】 [0210]
図19(C)はデジタルカメラであり、本体9801、表示装置9802、接眼部9803、操作スイッチ9804、受像部(図示しない)で構成される。 Figure 19 (C) is a digital camera which includes a main body 9801, a display device 9802, an eyepiece portion 9803, operation switches 9804, an image receiving portion (not shown).
【0211】 [0211]
図20(A)はフロント型プロジェクターであり、表示装置2601、スクリーン2602で構成される。 Figure 20 (A) shows a front type projector, a display device 2601 and a screen 2602. 本願発明は表示装置やその他の信号制御回路に適用することができる。 The present invention can be applied to the display device and other signal control circuits.
【0212】 [0212]
図20(B)はリア型プロジェクターであり、本体2701、表示装置2702、ミラー2703、スクリーン2704で構成される。 Figure 20 (B) shows a rear type projector including a main body 2701, a display device 2702, a mirror 2703 and a screen 2704. 本願発明は表示装置やその他の信号制御回路に適用することができる。 The present invention can be applied to the display device and other signal control circuits.
【0213】 [0213]
なお、図27(C)は、図20(A)及び図20(B)中における表示装置2601、2702の構造の一例を示した図である。 Incidentally, FIG. 27 (C) are diagrams showing an example of the structure of a display device 2601 and 2702 in FIG. 20 (A) and 20 in (B). 表示装置2601、2702は、光源光学系2801、ミラー2802、2804〜2806、ダイクロイックミラー2803、プリズム2807、液晶表示装置2808、位相差板2809、投射光学系2810で構成される。 Display device 2601 and 2702, the light source optical system 2801, mirrors 2802,2804~2806, dichroic mirror 2803, and a prism 2807, a liquid crystal display device 2808, a phase difference plate 2809, a projection optical system 2810. 投射光学系2810、投射レンズを含む光学系で構成される。 The projection optical system 2810 comprises an optical system including a projection lens. 本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。 This embodiment is an example of a three-plate type, but it is not limited to, for example, a single plate type may be used. また、図20(C)中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、IRフィルム等の光学系を設けてもよい。 Further, FIG. 20 (C) a practitioner as appropriate in the light path indicated by an arrow in, and an optical lens, a film having a polarization function, a film for adjusting phase difference, be provided with an IR film good.
【0214】 [0214]
また、図20(D)は、図20(C)中における光源光学系2810の構造の一例を示した図である。 Further, FIG. 20 (D) is a diagram showing an example of the structure of light source optical system 2810 in FIG. 20 (C) in. 本実施例では、光源光学系2810は、リフレクター2811、光源2812、レンズアレイ2813、2814、偏光変換素子2815、集光レンズ2816で構成される。 In this embodiment, the light source optical system 2810 comprises a reflector 2811, light source 2812, lens arrays 2813 and 2814, a polarization conversion element 2815 and a condenser lens 2816. なお、図20(D)に示した光源光学系は一例であって特に限定されない。 The light source optical system shown in FIG. 20 (D) is not particularly limited merely an example. 例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、IRフィルム等の光学系を設けてもよい。 For example, the operator light source optical system, an optical system such as an optical lens, a film having a polarization function, a film for adjusting the phase difference may be provided an IR film. また、本願発明はその他にも、イメージセンサやEL型表示素子に適用することも可能である。 Further, the present invention Besides, it is also applicable to an image sensor and an EL display device. このように、本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。 Thus, the scope of the present invention can be very wide, applied to electronic devices in various fields.
【0215】 [0215]
[実施例19] [Example 19]
本実施例では、本発明をアクティブマトリクス型有機エレクトロルミネッセンス(有機EL)材料を用いた表示装置(有機EL表示装置)に適用した例を図28で説明する。 In this embodiment, an example of application to display device using an active matrix type organic electroluminescent (organic EL) material of the present invention (organic EL display) in FIG. 28. 図28(A)はガラス基板上に表示領域とその周辺に駆動回路を設けたアクティブマトリクス型有機EL表示装置の回路図を示す。 Figure 28 (A) shows a circuit diagram of an active matrix type organic EL display device provided with a driving circuit in and around the display area on the glass substrate. この有機EL表示装置は、基板上に設けられた表示領域2811、X方向周辺駆動回路2812、Y方向周辺駆動回路2813から成る。 The organic EL display device comprises a display area 2811 provided on the substrate, X-direction peripheral driving circuit 2812, Y-direction peripheral driving circuit 2813. この表示領域2811は、スイッチ用TFT2830、保持容量2832、電流制御用TFT2831、有機EL素子2833、X方向信号線2818a、2818b、電源線2819a、2819b、Y方向信号線2820a、2820b、2820cなどにより構成される。 The display area 2811, the configuration switch TFT2830, the holding capacitor 2832, the current control TFT2831, organic EL element 2833, X-direction signal line 2818a, 2818b, the power supply line 2819a, 2819b, Y-direction signal lines 2820A, 2820B, due 2820c It is.
【0216】 [0216]
図28(B)はほぼ一画素分の上面図を示している。 Figure 28 (B) shows a substantially top plan view of one pixel. スイッチ用TFT2830と電流制御用TFT2831は、実施例1、3の工程に基づいて作製されるnチャネル型TFTと同様にして形成する。 TFT2830 a current control TFT2831 switch is formed in the same manner as the n-channel TFT that is manufactured based on the steps of Examples 1 and 3.
【0217】 [0217]
図29は図28(B)におけるB−B'断面図であり、スイッチ用TFT2830、保持容量2832、電流制御用TFT2831および有機EL素子部の断面図を示している。 Figure 29 is a B-B 'sectional view of FIG. 28 (B), the switch TFT2830, the holding capacitor 2832, shows a cross-sectional view of the current control TFT2831 and organic EL device section. そして、基板2840上に下地膜2841、2842、ゲート絶縁膜2845、第1の層間絶縁膜2846、ゲート電極2847、2848、容量配線2849、ソースおよびドレイン配線2818a、2819a、2851、2852、第2の層間絶縁膜2850は実施例1、3と同様にして作製する。 Then, the base film 2841,2842 over the substrate 2840, the gate insulating film 2845, the first interlayer insulating film 2846, the gate electrode 2847,2848, capacitor wiring 2849, the source and drain wirings 2818a, 2819a, 2851,2852, the second interlayer insulating film 2850 is prepared in the same manner as in examples 1 and 3. そして、その上に第2の層間絶縁膜2850と同様にして、第3の層間絶縁膜2853を形成し、さらにドレイン配線2852に達するコンタクトホールを形成した後、透明導電膜から成る画素電極2854を形成する。 Then, on the in the same manner as the second interlayer insulating film 2850, a third interlayer insulating film 2853 is formed after forming a contact hole further reaching the drain wiring 2852, a pixel electrode 2854 made of a transparent conductive film Form. 有機EL素子部は、この画素電極2854とその画素電極上と第3の層間絶縁膜2853上に渡って形成された有機EL層2855と、その上に形成されたMgAg化合物からなる第1の電極2856、Alから成る第2の電極2857により形成されている。 The organic EL element section includes a first electrode which this pixel electrode 2854 and the on the pixel electrode and the third interlayer insulating film 2853 organic EL layer 2855 which is formed over the top, made of MgAg compound formed thereon It is formed by the second electrode 2857 made of 2856, Al. そして、図示しないがカラーフィルターを設ければカラー表示をすることも可能である。 Then, it is also possible but not shown for the color display by providing a color filter. いずれにしても、実施例1、3で示したアクティブマトリクス基板の作製方法を応用すれば容易にアクティブマトリクス型有機EL表示装置を作製することができる。 In any case, it is possible to easily manufacturing an active matrix type organic EL display device By applying the manufacturing method of the active matrix substrate described in Examples 1 and 3.
【0218】 [0218]
本実施例のアクティブマトリクス型の有機EL表示装置のTFTは、実施形態および実施例1、3で示した発明に基づいて作製する。 TFT active matrix organic EL display device of this embodiment is manufactured based on the invention described in the embodiment and Examples 1, 3. このような有機EL表示装置に好適に用いることが可能である。 It can be suitably used for such an organic EL display device.
【0219】 [0219]
【発明の効果】 【Effect of the invention】
本発明を実施することで、画素部のnチャネル型TFTに15〜20Vのゲート電圧を印加して駆動させても、安定した動作を得ることができた。 By implementing the present invention, it is driven by applying a gate voltage of 15~20V the n-channel type TFT of the pixel portion, it was possible to obtain a stable operation. その結果、結晶性TFTで作製されたCMOS回路を含む半導体装置、また、具体的には液晶表示装置の画素部や、その周辺に設けられる駆動回路の信頼性を高め、長時間の使用に耐える液晶表示装置を得ることができる。 As a result, the semiconductor device includes a CMOS circuit made of a crystalline TFT, also specifically increases the reliability of the pixel portion and a driving circuit provided in the periphery thereof of a liquid crystal display device, withstand prolonged use it is possible to obtain a liquid crystal display device.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】 本実施形態のTFTの断面図。 Figure 1 is a cross-sectional view of a TFT according to the present invention.
【図2】 TFTの作製工程を示す断面図。 2 is a cross-sectional view showing a manufacturing process of a TFT.
【図3】 TFTの作製工程を示す断面図。 3 is a cross-sectional view showing a manufacturing process of a TFT.
【図4】 TFTの作製工程を示す断面図。 4 is a cross-sectional view showing a manufacturing process of a TFT.
【図5】 TFTの作製工程を示す断面図。 5 is a sectional view showing a manufacturing process of a TFT.
【図6】 TFTの作製工程を示す断面図。 6 is a sectional view showing a manufacturing process of a TFT.
【図7】 アクティブマトリクス基板の斜視図。 FIG. 7 is a perspective view of an active matrix substrate.
【図8】 画素部とCMOS回路の上面図【図9】 結晶性シリコン膜の作製工程を示す図。 It shows a manufacturing process of FIG. 8 is a top view of a pixel portion and a CMOS circuit 9 crystalline silicon film.
【図10】 結晶性シリコン膜の作製工程を示す図。 10 is a diagram showing a manufacturing process of the crystalline silicon film.
【図11】 結晶性シリコン膜の作製工程を示す図。 11 is a diagram showing a manufacturing process of the crystalline silicon film.
【図12】 結晶性シリコン膜の作製工程を示す図。 12 is a diagram showing a manufacturing process of the crystalline silicon film.
【図13】 TFTの作製工程を示す断面図。 Figure 13 is a sectional view showing a manufacturing process of a TFT.
【図14】 ゲート電極の構成を示す図。 14 illustrates a gate electrode structure.
【図15】 半導体装置の一例を示す図。 It illustrates an example of FIG. 15 semiconductor device.
【図16】 ゲート電極の構成を示す図。 FIG. 16 shows a gate electrode structure.
【図17】 TFTの構造と電気的特性を説明する図。 Figure 17 is a diagram illustrating the structure and electrical properties of the TFT.
【図18】 ゲート電極の構成を示す図。 FIG. 18 shows a gate electrode structure.
【図19】 半導体装置の一例を示す図。 Figure 19 is a diagram illustrating an example of a semiconductor device.
【図20】 プロジェクターの構成を説明する図。 FIG. 20 is a diagram illustrating a projector configuration.
【図21】 アクティブマトリクス型のEL表示装置の構成を示す図。 FIG. 21 shows the structure of an active matrix type EL display device.
【図22】 アクティブマトリクス型のEL表示装置の構成を示す図。 FIG. 22 shows the structure of an active matrix type EL display device.
【図23】 アクティブマトリクス型のEL表示装置の画素部の構成を示す断面図。 Figure 23 is a sectional view showing a structure of a pixel portion of an active matrix type EL display device.
【図24】 アクティブマトリクス型のEL表示装置の画素部の構成を示す上面図と回路図。 Figure 24 is a top view and a circuit diagram showing a structure of a pixel portion of an active matrix type EL display device.
【図25】 アクティブマトリクス型のEL表示装置の画素部の構成を示す断面図。 Figure 25 is a sectional view showing a structure of a pixel portion of an active matrix type EL display device.
【図26】 アクティブマトリクス型のEL表示装置の画素部の構成を示す回路図。 Figure 26 is a circuit diagram showing a configuration of a pixel portion of an active matrix type EL display device.
【図27】 反強誘電性混合液晶の光透過率特性の一例を示す図。 Figure 27 is a diagram showing an example of the antiferroelectric mixed liquid crystal light transmittance characteristics.
【図28】 アクティブマトリクス型のEL表示装置の構成を示す図。 Figure 28 is a diagram showing a structure of an active matrix type EL display device.
【図29】 アクティブマトリクス型のEL表示装置の画素部の構成を示す断面図。 Figure 29 is a sectional view showing a structure of a pixel portion of an active matrix type EL display device.

Claims (11)

  1. 絶縁表面を有する基板上に半導体層を形成し、 The semiconductor layer is formed on a substrate having an insulating surface,
    前記半導体層に接してゲート絶縁膜を形成し、 Forming a gate insulating film in contact with the semiconductor layer,
    前記ゲート絶縁膜に接して第1の導電層を形成し、 The first conductive layer is formed in contact with the gate insulating film,
    前記第1の導電層をマスクとして前記半導体層に周期律表15族に属する元素を添加して第1の不純物領域を形成し、 Said first conductive layer to form a first impurity region by adding an element belonging to periodic table group 15 in the semiconductor layer as a mask,
    前記第1の導電層と前記ゲート絶縁膜とに接して第2の導電層を形成し、 The second conductive layer is formed in contact with said gate insulating film and the first conductive layer,
    前記第2の導電層をマスクとして前記半導体層に周期律表15族に属する元素を添加して第2の不純物領域を形成した後、前記第2の導電層の一部を除去することを特徴とする半導体装置の作製方法。 After forming the second impurity region by adding an element belonging to periodic table group 15 in the semiconductor layer using the second conductive layer as a mask, characterized by removing a portion of said second conductive layer the method for manufacturing a semiconductor device according to.
  2. 絶縁表面を有する基板上に第1の半導体層と第2の半導体層とを形成し、 A first semiconductor layer and a second semiconductor layer formed on a substrate having an insulating surface,
    前記第1の半導体層と第2の半導体層とに接してゲート絶縁膜を形成し、 Forming a gate insulating film in contact with said first semiconductor layer and the second semiconductor layer,
    前記ゲート絶縁膜に接して第1の導電層を形成し、 The first conductive layer is formed in contact with the gate insulating film,
    前記第1の導電層をマスクとして少なくとも前記第1の半導体層に周期律表15族に属する元素を添加して第1の不純物領域を形成し、 Said first conductive layer to form at least the first of the first impurity region by adding an element belonging to periodic table group 15 in the semiconductor layer as a mask,
    前記第1の導電層と前記ゲート絶縁膜とに接して、第2の導電層を形成し、 The contact with the gate insulating film and the first conductive layer, forming a second conductive layer,
    前記第2の導電層をマスクとして少なくとも前記第1の半導体層に周期律表15族に属する元素を添加して第2の不純物領域を形成した後、前記第1の半導体層上に形成される前記第2の導電層の一部を除去し、 After forming the second at least the first semiconductor layer and the second impurity region by adding an element belonging to periodic table group 15 in the conductive layer as a mask, it is formed on the first semiconductor layer removing a portion of the second conductive layer,
    前記第2の導電層をマスクとして前記第2の半導体層のみに周期律表13族に属する元素を添加して第3の不純物領域を形成することを特徴とする半導体装置の作製方法。 The method for manufacturing a semiconductor device characterized by forming the second conductive layer by adding the second semiconductor layer only belonging to Group 13 of the Periodic Table in elemental as a mask the third impurity regions.
  3. 請求項または請求項において、前記第1の不純物領域は低濃度不純物領域であり、前記第2の不純物領域は、ソース領域またはドレイン領域であることを有することを特徴とする半導体装置の作製方法。 According to claim 1 or claim 2, wherein the first impurity region is a low concentration impurity region, the second impurity region, for manufacturing a semiconductor device characterized by having to be a source region or a drain region Method.
  4. 請求項乃至請求項のいずれか1項において、前記第2の不純物領域から延在した半導体層に前記第1の不純物領域と同じ濃度で周期律表15族に属する元素を添加し、前記第1の導電層と前記第2の導電層で、容量配線を形成することを特徴とする半導体装置の作製方法。 In any one of claims 1 to 3, by adding an element belonging to periodic table group 15 at the same concentration as the first impurity region in the semiconductor layer extending from said second impurity region, the in the first conductive layer and the second conductive layer, a method for manufacturing a semiconductor device and forming a capacitor wiring.
  5. 請求項乃至請求項のいずれか1項において、前記第1の導電層は、チタン(Ti)、タンタル(Ta)、タングステン(W)、モリブデン(Mo)から選ばれた元素または、前記元素を主成分とする合金材料から形成されることを特徴とする半導体装置の作製方法。 In any one of claims 1 to 4, wherein the first conductive layer, a titanium (Ti), tantalum (Ta), tungsten (W), an element selected from molybdenum (Mo) or the element the method for manufacturing a semiconductor device characterized by being formed from an alloy material mainly containing.
  6. 請求項乃至請求項のいずれか1項において、前記第1の導電層は、前記ゲート絶縁膜に接して形成される導電層(A)と、前記導電層(A)の上に形成される一または複数の導電層とから形成されることを特徴とする半導体装置の作製方法。 In any one of claims 1 to 4, wherein the first conductive layer, the conductive layer formed in contact with the gate insulating film and (A), is formed on the conductive layer (A) the method for manufacturing a semiconductor device, characterized in that it is formed from one or more conductive layers that.
  7. 請求項において、前記導電層(A)は、チタン(Ti)、タンタル(Ta)、タングステン(W)、モリブデン(Mo)から選ばれた元素または、前記元素を主成分とする合金材料から形成され、前記導電層(A)の上に形成される一または複数の導電層のうち、少なくとも一つの導電層は、アルミニウム(Al)、銅(Cu)から選ばれた元素または、前記元素を主成分とする合金材料で形成されることを特徴とする半導体装置の作製方法。 According to claim 6, wherein the conductive layer (A) is formed from titanium (Ti), tantalum (Ta), tungsten (W), an element selected from molybdenum (Mo) or an alloy material containing the element as its main component is, among the one or more conductive layers formed on the conductive layer (a), at least one conductive layer, aluminum (Al), copper (Cu) from an element selected or mainly the element the method for manufacturing a semiconductor device characterized by being formed of an alloy material whose components.
  8. 請求項乃至請求項のいずれか1項において、前記第2の導電層は、チタン(Ti)、タンタル(Ta)、タングステン(W)、モリブデン(Mo)から選ばれた元素または、前記元素を主成分とする合金材料から成ることを特徴とする半導体装置の作製方法。 In any one of claims 1 to 7, wherein the second conductive layer is titanium (Ti), tantalum (Ta), tungsten (W), an element selected from molybdenum (Mo) or the element the method for manufacturing a semiconductor device characterized by comprising an alloy material mainly containing.
  9. 請求項乃至請求項のいずれか1項において、前記第1の不純物領域に含まれる不純物元素の濃度は1×10 16 〜1×10 19 atoms/cm であることを特徴とする半導体装置の作製方法。 In any one of claims 1 to 8, the concentration of the impurity element contained in the first impurity region is a semiconductor device which is a 1 × 10 16 ~1 × 10 19 atoms / cm 3 a method for manufacturing a.
  10. 請求項乃至請求項のいずれか1項において、前記半導体装置は、透過型または反射型の液晶表示装置、またはEL表示装置であることを特徴とする半導体装置の作製方法。 In any one of claims 1 to 9, wherein the semiconductor device, a method for manufacturing a semiconductor device, wherein the transmission type or reflection type liquid crystal display device or an EL display device.
  11. 請求項乃至請求項のいずれか1項において、前記半導体装置は、携帯電話、ビデオカメラ、携帯型情報端末、ゴーグル型ディスプレイ、プロジェクションTV、携帯型電子書籍、パーソナルコンピュータ、デジタルビデオディスクプレーヤー、デジタルカメラ、プロジェクター、液晶テレビから選ばれた一つであることを特徴とする半導体装置の作製方法。 In any one of claims 1 to 9, wherein the semiconductor device, a cellular phone, a video camera, a portable information terminal, a goggle type display, a projection TV, a portable electronic book, a personal computer, a digital video disc player, a digital camera, a projector, a method for manufacturing a semiconductor device which is a one selected from a liquid crystal television.
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