KR100834313B1 - 복수의 메모리 구조를 포함하는 반도체 디바이스 - Google Patents

복수의 메모리 구조를 포함하는 반도체 디바이스

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KR100834313B1
KR100834313B1 KR1020067005529A KR20067005529A KR100834313B1 KR 100834313 B1 KR100834313 B1 KR 100834313B1 KR 1020067005529 A KR1020067005529 A KR 1020067005529A KR 20067005529 A KR20067005529 A KR 20067005529A KR 100834313 B1 KR100834313 B1 KR 100834313B1
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

복수의 시스템(예컨대 6 및 3)을 갖는 반도체 디바이스(2) 상에서 데이터를 전송하는 구조 및 방법. 각각의 시스템은 하나 이상의 프로세싱 디바이스(processing device; 예컨대, 7) 및 로컬 메모리 구조(local memory structure; 예컨대, 8)를 갖는다. 각각의 프로세싱 디바이스는 각각의 시스템 내에서 각각의 로컬 메모리 구조에 전기적으로 결합된다. 각각의 로컬 메모리 구조는 각각의 다른 로컬 메모리 구조에 전기적으로 결합된다. 각각의 로컬 메모리 구조는 각각의 프로세싱 디바이스와 어드레스 공간(address space)을 공유하게 된다. 각각의 프로세싱 디바이스는 각각의 로컬 메모리 구조에 데이터 및 인스트럭션을 전송하게 된다.

Description

복수의 메모리 구조를 포함하는 반도체 디바이스{SEMICONDUCTOR DEVICE COMPRISING A PLURALITY OF MEMORY STRUCTURES}
본 발명은 반도체에서 프로세서로부터 메모리로의 속도를 증가시키기 위한 구조 및 관련 방법에 관한 것이다.
전자 구조(electronic structure)는 대개 전자 구조 내에서 신호가 이동하기에는 느린 액세스 타임을 갖는다. 느린 액세스 타임은 전체적인 전자 구조의 성능을 저하시키게 되고 그로 인해 비효율적인 전자 구조가 된다. 그러므로 보다 효율적인 전자 구조를 생성하기 위해서 전자 구조 내에서 신호에 대한 액세스 타임을 증가시켜야할 필요가 있다.
도 1은 본 발명의 실시예에 따른, 제1 시스템 및 제2 시스템을 포함하는 반도체 디바이스의 블럭도.
도 2는 본 발명의 실시예에 따른, 도 1의 다른 실시예로서, 복수의 시스템을 포함하고, 각각의 시스템은 복수의 프로세싱 디바이스(processing device)를 포함하는 반도체 디바이스의 블럭도.
도 3은 본 발명의 실시예에 따른, 도 1의 다른 실시예로서, 복수의 시스템을 포함하고, 각각의 시스템은 디코더(decoder) 및 리드 큐(read queue)를 포함하는 반도체 디바이스의 블럭도.
도 4는 본 발명의 실시예에 따른, 도 2의 다른 실시예로서, 복수의 시스템을 포함하고, 각각의 시스템은 디코더 및 리드 큐에 결합된 복수의 프로세싱 디바이스(processing device)를 포함하는 반도체 디바이스의 블럭도.
본 발명은 반도체 디바이스로서, 각각의 시스템이 하나 이상의 프로세싱 디바이스(processing device) 및 로컬 메모리 구조(local memory structure)를 포함하고, 각각의 상기 시스템 내에서 상기 프로세싱 디바이스 각각은 상기 메모리 구조 각각에 전기적으로 결합되고, 상기 로컬 메모리 구조 각각은 나머지 로컬 메모리 구조(remaining local memory structure)들 각각에 전기적으로 결합되며, 상기 로컬 메모리 구조 각각은 상기 각각의 프로세싱 디바이스들과 어드레스 공간을 공유하게 되고, 상기 프로세싱 디바이스 각각은 상기 로컬 메모리 구조 각각에 데이터 및 인스트럭션을 전송하게 되는 복수의 시스템들을 반도체 디바이스 내에 포함하는 반도체 디바이스를 제공한다.
본 발명은 데이터 흐름을 제어(control)하기 위한 방법으로서, 반도체 디바이스 내에 복수의 시스템 - 상기 시스템 각각은 로컬 메모리 구조에 전기적으로 결합된 하나 이상의 프로세싱 디바이스를 포함함 - 을 제공하는 단계;
상기 로컬 메모리 구조들 각각을 상기 남아있는(remaining) 로컬 메모리 구조들 각각에 전기적으로 결합하는 단계;
각각의 상기 시스템의 로컬 메모리 구조 각각에 의해, 각각의 다른 시스템들 각각의 프로세싱 디바이스들 각각과 어드레스 공간을 공유하는 단계; 및
상기 프로세싱 디바이스 각각에 의해, 데이터 및 인스트럭션들을 상기 로컬 메모리 구조 각각으로 전송하는 단계;
를 포함하는 데이터 흐름 제어(control) 방법을 제공한다.
도 1은 본 발명의 실시예에 따라, 제1 시스템(6) 및 제2 시스템(3)을 포함하는 반도체 디바이스(2; semiconductor device)의 블럭도를 나타내고 있으며, 제1 시스템(6)은 제1 프로세싱 디바이스(7; processing device) 및 제1 로컬 메모리 구조(8; local memory structure)를 포함하고, 제2 시스템(3)은 제2 프로세싱 디바이스(9) 및 제2 로컬 메모리 구조(1)를 포함한다. 도 1에서, 제1 시스템(6) 및 제2 시스템(3)이 예시적 목적을 위해 도시되었고, 반도체 디바이스(8)는 제1 시스템(6) 및/또는 제2 시스템(3)과 균등한 복수의 시스템을 포함할 수 있다. 더 나아가, 복수의 시스템 각각은 아래의 도 2의 설명에서 자세히 설명된 바와 같이 복수의 프로세싱 디바이스를 포함할 수 있다. 제1 프로세싱 디바이스(7)는 링크(72)를 통해 제1 로컬 메모리 구조(8)에 전기적으로 결합된다. 제2 프로세싱 디바이스(9)는 링크(74)를 통해 제2 로컬 메모리 구조(1)에 전기적으로 결합된다. 각각의 시스템(6 및 7)에서 프로세싱 디바이스(7 및 9) 각각은 로컬 메모리 구조(8 및 1) 각각에 인접해 있을 수 있으나 접촉하고 있지는 않다. 각각의 시스템(6 및 7)에서 각각의 프로세싱 디바이스(7 및 9)와 각각의 로컬 메모리 구조(8 및 1) 간에 존재할 수 있는 물리적 거리는 약 50 미크론(micron)에서 400 미크론 사이의 범위이다. 프로세싱 디바이스(7 및 9) 각각은 반도체 디바이스(2)의 복수의 기능들, 그 중에서도 특히 압축, 계산, 암호화, 디코딩 등과 같은 기능들을 제어한다. 프로세싱 디바이스(7)를 로컬 메모리 구조(8)와 그룹화(grouping)하고 프로세싱 디바이스(9)를 로컬 메모리 구조(1)와 그룹화(grouping)하면, 프로세싱 디바이스(7 및 9) 각각이 메모리 구조(8 및 1) 각각에 물리적으로 가까워지므로, 반도체 디바이스가 동작할 수 있는 전체적인 속도를 증가시킨다. 제1 시스템(6)의 로컬 메모리 구조(8)는 링크(10)을 통하여 제2 시스템(3)의 로컬 메모리 구조(1)와 전기적으로 결합된다. 링크(10)는 무엇보다도 고속 시리얼 링크(high speed serial link)가 될 수 있다. 고속 시리얼 링크는 그 중에서도 약 10 메가비트/초(Megabits/sec) 속도의 유니버설 시리얼 버스(USB) 1.0 및 약 2.5 기가비트/초(Gigabits/sec) 속도의 PCI(Peripheral Component Interconnect)와 같은 당업자에게 주지된 임의의 고속 시리얼 링크가 될 수가 있다. 제1 로컬 메모리 구조(8)는 메모리 컨트롤 디바이스(4)에 결합된 메모리 디바이스(5)를 포함한다. 제2 로컬 메모리 구조(1)는 메모리 컨트롤 디바이스(15)에 결합된 메모리 디바이스(15)를 포함한다. 메모리 디바이스(5)는 프로세싱 디바이스(7)을 위한 데이터 세트 및/또는 인스트럭션(instruction)을 포함하여 상기 프로세싱 디바이스(7)가 위에서 설명한 것처럼 반도체 디바이스(2) 상에서 복수의 기능들을 수행할 수 있게 된다. 메모리 디바이스(11)는 프로세싱 디바이스(9)를 위한 데이터 세트 및/또는 인스트럭션(instruction)을 포함하여 상기 프로세싱 디바이스(9)가 위에서 설명한 것처럼 반도체 디바이스(2) 상에서 복수의 기능들을 수행할 수 있게 된다. 제1 시스템(6)에 있는 메모리 디바이스(5)는 프로세싱 디바이스(7) 및 프로세싱 디바이스(9) 둘 다에 의해서 액세스될 수 있도록 하는 제1 공유 어드레스 영역(shared address space)을 포함한다. 제2 시스템(3)에 있는 메모리 디바이스(11)는 프로세싱 디바이스(7) 및 프로세싱 디바이스(9) 둘 다에 의해서 액세스될 수 있도록 채택된 제2 공유 어드레스 공간(shared address space)을 포함한다. 또한, 프로세싱 디바이스(7)는 프로세싱 디바이스(9)와 공유되지 않는 로컬 메모리 디바이스(5)의 어드레스 공간에 액세스할 수 있고, 프로세싱 디바이스(9)는 프로세싱 디바이스(7)와 공유되지 않는 로컬 메모리 디바이스(11)의 어드레스 공간에 액세스할 수 있다. 그러므로, 공유 어드레스 공간 및 비공유 어드레스 공간(non-shared address space)에 기초할 때, 어드레스할 수 있는 공간(addressable space)의 총량(T)은 어드레스할 수 있는 공간의 공유 부분(S) 더하기 비공유된 어드레스할 수 있는 공간(U)과 시스템(3 및 6) 각각에 있어서 프로세싱 디바이스 수(N)의 곱과 같다(즉, T=S+N*U). 앞의 특징으로 인해 프로세싱 디바이스(7) 및 프로세싱 디바이스(9)가, 메모리 디바이스들(11 및/또는 9) 중의 하나 또는 둘 모두의 공유 메모리 공간으로부터, 공유된 데이터 세트 및/또는 인스트럭션을 액세스할 수 있게 된다. 이와 다른 방법으로, 제1 시스템(6)의 메모리 디바이스(5)는 제2 시스템(3)의 프로세싱 디바이스(9)와 임의의 어드레스 공간도 공유할 수 없을 수 있고, 제2 시스템(3)의 메모리 디바이스(11)는 제1 시스템(6)의 프로세싱 디바이스(7)와 임의의 어드레스 공간도 공유할 수 없을 수 있다. 시스템(6)의 메모리 컨트롤 디바이스(4)는 프로세싱 디바이스(7) 및/또는 메모리 디바이스(5)와 메모리 디바이스(11) 사이의 데이터 및/또는 인스트럭션 흐름을 컨트롤하게 된다. 시스템(7)의 메모리 컨트롤 디바이스(15)는 프로세싱 디바이스(9) 및/또는 메모리 디바이스(5), 메모리 디바이스(11) 사이의 데이터 및/또는 인스트럭션 흐름을 컨트롤하게 된다. 제 1 시스템(6)은 제2 시스템(6)과 데이터 일관성(data coherency; 즉, 데이터가 동일)을 유지한다. 프로세싱 디바이스(9)가 메모리 디바이스(5) 또는 메모리 디바이스(11) 중 어느 하나에 있는 메모리 위치에 액세스하려고 시도하고 있는데, 프로세싱 디바이스(7)가 메모리 디바이스(5) 또는 메모리 디바이스(11) 중 어느 하나에 있는 동일한 메모리 위치에 액세스하려 할 때면 언제나, 메모리 컨트롤 디바이스(4)는 메모리 컨트롤 디바이스(15)로 메시지(메모리 읽기/쓰기 메시지)를 보내도록 되어있다. 프로세싱 디바이스(7)가 메모리 디바이스(5) 또는 메모리 디바이스(11) 중 어느 하나에 있는 메모리 위치에 액세스하려고 시도하고 있는데, 프로세싱 디바이스(9)가 메모리 디바이스(5) 또는 메모리 디바이스(11) 중 어느 하나에 있는 동일한 메모리 위치에 액세스하려 할 때면 언제나, 메모리 컨트롤 디바이스(15)는 메모리 컨트롤 디바이스(4)로 메시지(메모리 리드/라이트 메시지)를 보내도록 되어있다. 앞의 특징을 통해 데이터 일관성을 유지하고, 시스템(6 및 7)이 임의의 특정 기능들을 수행하기 위한 데이터 및/또는 인스트럭션을 손실하는 것을 방지한다. 데이터 일관성을 유지하는 것에 대해서는 나중에 도 3의 설명에서 더 자세하게 논의될 것이다. 데이터 일관성(data coherency)은 당업자에게 알려진 임의의 프로토콜(protocol), 그 중에서도, 경합 프로토콜(contention protocol), 토큰 패싱 프로토콜(token passing protocol), 폴링 프로토콜(polling protocol) 등을 이용하여 유지될 수 있다. 반도체 디바이스(2)는 집적회로(IC)일 수 있다. 시스템(6 및 7) 각각에서 메모리 디바이스(8)는 그 중에서도, 램(RAM), 롬(ROM), 이피롬(EPROM) 등이 될 수 있다. 시스템(6)은 시스템(7)에게 메모리 쓰기(memory write) 메시지를 보내도록 할 수 있고 그 반대도 가능하다. 시스템 (6 및 7) 각각에서 프로세싱 디바이스(9)는 그 중에서도, 중앙 처리 장치(CPU), 디지털 신호 프로세서(DSP) 등이 될 수 있다.
도 2는 본 발명의 실시예에 따라, 도 1의 다른 실시예로서 제1 시스템(15) 및 제2 시스템(19)을 포함하는 반도체 디바이스(12)의 블럭도를 도시한다. 도 1과 대조적으로, 시스템(15)은 로컬 메모리 구조(local memory structure, 23)에 전기적으로 결합된 복수의 프로세싱 디바이스(14, 16 및 18)을 포함한다. 메모리 구조(23)는 메모리 디바이스(38) 및 메모리 컨트롤 디바이스(40)를 포함한다. 시스템(15) 내의 프로세싱 디바이스(14, 16 및 18) 각각은, 서로 관련되고 동일한 메모리 디바이스(38)의 사용을 필요로 하는 기능들(즉, 앞의 도 1의 설명에서 기술된 기능들)을 수행할 수 있다. 유사한 기능들을 수행하는 프로세싱 디바이스들(14, 16 및 18)을 동일한 메모리 디바이스(38)과 함께 물리적으로 가깝게 그룹화하면, 프로세싱 디바이스(14, 16 및 18)가 메모리 디바이스(38)와 물리적으로 가깝게 있으므로, 반도체 디바이스가 동작할 수 있는 전체적인 속도가 증가하게 된다. 시스템(15)와 유사하게, 시스템(19)는 로컬 메모리 구조(27)에 전기적으로 결합된 복수의 프로세싱 디바이스(26, 28 및 30)을 포함한다. 메모리 구조(27)는 메모리 디바이스(46) 및 메모리 컨트롤 디바이스(48)를 포함한다. 시스템(19) 내의 프로세싱 디바이스(26, 28 및 30) 각각은, 서로 관련되고 동일한 메모리 디바이스(46)의 사용을 필요로 하는 기능들(즉, 앞의 도 1의 설명에서 기술된 기능들)을 수행할 수 있다. 메모리 디바이스(38)는 프로세싱 디바이스(14, 16 및 18)을 위한 데이터 세트 및/또는 인스트럭션(instruction)을 포함하여 상기 프로세싱 디바이스(14, 16 및 18) 각각이 앞의 도 1에서 설명한 것처럼 반도체 디바이스(12) 상에서 복수의 기능들을 수행할 수 있게 된다. 제1 시스템(15)에 있는 메모리 디바이스(38)는 프로세싱 디바이스(14, 16 및 18)의 그룹 및 프로세싱 디바이스(26, 28 및 30)의 그룹 둘 모두에 의해서 액세스될 수 있도록 하는 제1 공유 어드레스 영역(shared address space)을 포함한다. 제2 시스템(19)에 있는 메모리 디바이스(46)는 프로세싱 디바이스(14, 16 및 18) 및 프로세싱 디바이스(26, 28 및 30) 둘 다에 의해서 액세스될 수 있도록 하는 제2 공유 어드레스 영역(shared address space)을 포함한다. 또한, 프로세싱 디바이스(14, 16 및 18)의 그룹은 프로세싱 디바이스(26, 28 및 30)의 그룹과 공유되지 않는 로컬 메모리 디바이스(38)의 어드레스 공간에 액세스할 수 있고, 프로세싱 디바이스(26, 28 및 30)의 그룹은 프로세싱 디바이스(14, 16 및 18)의 그룹과 공유되지 않는 로컬 메모리 디바이스(46)의 어드레스 공간에 액세스할 수 있다. 그러므로, 공유 어드레스 공간 및 비공유 어드레스 공간(non-shared address space)에 기초할 때, 어드레스할 수 있는 공간(addressable space)의 총량(T)은 어드레스할 수 있는 공간의 공유 부분(S) 더하기 비공유 어드레스할 수 있는 공간(U)과 시스템(15 및 19) 각각에 있어서 프로세싱 디바이스 수(N)의 곱과 같다(즉, T=S+N*U). 앞의 특징으로 인해 프로세싱 디바이스(14, 16 및 18)가, 메모리 디바이스들(38 및/또는 46) 중의 하나 또는 둘 모두의 공유 메모리 공간으로부터, 공유된 데이터 세트 및/또는 인스트럭션을 액세스할 수 있게 된다. 이와 다른 방법으로, 제1 시스템(15)의 메모리 디바이스(38)는 제2 시스템(19)의 프로세싱 디바이스(26, 28 및 30)와 임의의 어드레스 공간도 공유할 수 없을 수 있고, 제2 시스템(19)의 메모리 디바이스(46)는 제1 시스템(15)의 프로세싱 디바이스(14, 16 및 18)와 임의의 어드레스 공간도 공유할 수 없을 수 있다.
시스템(15)의 메모리 컨트롤 디바이스(40)는 대응되는 링크(20, 22 및 24)를 통해 각각의 프로세싱 디바이스(14, 16 및 18)와 메모리 디바이스(38) 사이에서 데이터 및/또는 인스트럭션 흐름을 컨트롤하게 된다. 메모리 컨트롤 디바이스(40)는, 시스템(15) 내에서 그리고 프로세싱 디바이스(14, 16 및 18)와 메모리 디바이스(38) 사이에서 데이터 일관성(data coherency; 즉, 데이터가 동일)을 유지시킨다. 프로세싱 디바이스(14, 16 및 18) 중 어느 하나가 메모리 디바이스(38)에 있는 메모리 위치에 액세스하려고 시도하는 경우, 프로세싱 디바이스(14, 16 및 18) 중 어느 하나가 메모리 디바이스(38)에 있는 동일한 메모리 위치에 액세스하려 할 때는 언제나, 메모리 컨트롤 디바이스(40)가 각각의 프로세싱 디바이스(14, 16 및 18)로 메시지(메모리 읽기/쓰기 메시지)를 보내도록 되어있다. 앞의 특징을 통해 데이터 일관성을 유지하고, 프로세싱 디바이스(14, 16 및 18) 어느 것도 임의의 특정 기능들을 수행하기 위한 데이터 및/또는 인스트럭션을 손실하는 것을 방지하게 된다. 데이터 일관성을 유지하는 것에 대해서는 나중에 도 4의 설명에서 더 자세하게 논의될 것이다.
시스템(19)의 메모리 디바이스(46)는 프로세싱 디바이스(26, 28 및 30)을 위한 데이터 세트 및/또는 인스트럭션(instruction)을 포함하여 상기 프로세싱 디바이스(26, 28 및 30) 각각이 앞의 도 1에서 설명한 것처럼 반도체 디바이스(12) 상에서 복수의 기능들을 수행할 수 있게 된다. 또한, 제2 시스템(19)의 메모리 디바이스(46)는 프로세싱 디바이스(26, 28 및 30)과 어드레스 공간을 공유하도록 될 수 있다. 앞의 특징으로 인해 프로세싱 디바이스(26, 28 및 30)는 메모리 디바이스(46)의 공유 메모리 공간으로부터, 공유된 데이터 세트 및/또는 인스트럭션을 액세스할 수 있다. 시스템(19)의 메모리 컨트롤 디바이스(48)는 대응되는 링크(link; 32, 34 및 36)를 통해 각각의 프로세싱 디바이스(26, 28 및 30)와 메모리 디바이스(46) 사이의 데이터 및/또는 인스트럭션 흐름을 컨트롤하게 된다. 메모리 컨트롤 디바이스(48)는, 시스템(19) 내에서 그리고 프로세싱 디바이스(26, 28 및 30)와 메모리 디바이스(46) 사이에서 데이터 일관성(data coherency; 즉, 데이터가 동일)을 유지시킨다. 프로세싱 디바이스(26, 28 및 30) 중 어느 하나가 메모리 디바이스(46)에 있는 메모리 위치에 액세스하려고 시도하는 경우, 프로세싱 디바이스(26, 28 및 30) 중 어느 하나가 메모리 디바이스(38)에 있는 동일한 메모리 위치에 액세스하게 하려 할 때는 언제나, 메모리 컨트롤 디바이스(48)가 각각의 프로세싱 디바이스(26, 28 및 30)로 메시지(메모리 읽기/쓰기 메시지)를 보내도록 되어있다. 앞의 특징을 통해 데이터 일관성을 유지하고, 프로세싱 디바이스(26, 28 및 30)이 어떠한 특정 기능들을 수행하기 위한 데이터 및/또는 인스트럭션을 손실하는 것을 방지한다. 데이터 일관성을 유지하는 것에 대해서는 나중에 도 4의 설명에서 더 자세하게 논의될 것이다. 도 1의 시스템(6 및 7)과 같이, 도 2의 시스템(15 및 16)은 서로 데이터 일관성을 유지하도록 된다(도 1의 설명을 참조). 각각의 시스템 내의 프로세싱 디바이스간, 또는 시스템간 데이터 일관성은 당업자에게 알려진 임의의 프로토콜(protocol), 그 중에서도, 경합 프로토콜(contention protocol), 토큰 패싱 프로토콜(token passing protocol), 폴링 프로토콜(polling protocol) 등을 이용하여 유지될 수 있다.
도 3은 본 발명의 실시예에 따라, 도 1의 다른 실시예로서 제2 시스템(90)에 결합된 제1 시스템(89)을 포함하는 반도체 디바이스(42)의 블럭도를 도시한다. 메모리 구조(86) 및 프로세싱 디바이스(52)를 포함하는 도 3의 시스템(89)는 도 1의 시스템(6)과 관계된 것이다. 메모리 구조(85) 및 프로세싱 디바이스(53)을 포함하는 도 3의 시스템(90)은 도 1의 시스템(7)과 관계된 것이다. 메모리 구조(86)는 메모리 디바이스(54) 및 메모리 컨트롤 디바이스(35)를 포함한다. 메모리 구조(85)는 메모리 디바이스(55) 및 메모리 컨트롤 디바이스(37)를 포함한다. 도 1과 대조적으로, 도 3의 메모리 컨트롤 디바이스(35)는 디코더(decoder; 56) 및 리드 큐(read queue; 58)를 포함하고, 도 3의 메모리 컨트롤 디바이스(37)는 디코더(decoder; 57) 및 리드 큐(read queue; 59)를 포함한다. 제1 시스템(89)을 제2 시스템(90)에 결합시키는 링크(44; 도 1의 링크(10)과 동등함)를 통해, 디코더(56)는 디코더(57)와 전기적으로 결합한다. 프로세싱 디바이스들(52 및 53)이 동시에 메모리 디바이스(54) 또는 메모리 디바이스(55) 중 하나의 공유 메모리 위치로, 공유 데이터 세트 및/또는 인스트럭션을 읽거나 쓰려고(read or write) 하는 경우에, 시스템(89)은 시스템(90)과 데이터 일관성을 유지한다. 첫째 예로서, 프로세싱 디바이스(52)가 메모리 디바이스(54)에 있는 제1 메모리 위치로부터 데이터 및/또는 인스트럭션을 읽으려고 시도하는 때와 동일한 시기에, 프로세싱 디바이스(53)가 메모리 디바이스(54)에 있는 제1 메모리 위치로부터 데이터 및/또는 인스트럭션을 읽으려고 시도하면, 디코더(56)는 링크(83)를 통해 메모리 디바이스(54)로, 링크(61)를 통해 리드 큐(58)로 둘 모두에게 데이터 및/또는 인스트럭션을 보낼 것이다. 그 다음 프로세싱 디바이스(52)는 링크(76)를 통해 메모리 디바이스(54)로부터 데이터 및/또는 인스트럭션을 읽는 대신에, 링크(78)를 통해 리드 큐(58)로부터 데이터 및/또는 인스트럭션을 읽을 것이다. 앞의 절차(procedure)를 통해 프로세싱 디바이스(52)가 가장 최신의 데이터 및/또는 인스트럭션을 읽을 수 있게 된다. 프로세싱 디바이스(52)는 보통 링크(76)를 통해 메모리 디바이스(54)에 액세스할 것이다. 둘째 예로서, 프로세싱 디바이스(53)가 메모리 디바이스(55)에 있는 제2 메모리 위치로부터 데이터 및/또는 인스트럭션을 읽으려고 시도하는 때와 동일한 시기에, 프로세싱 디바이스(53)가 메모리 디바이스(55)에 있는 제2 메모리 위치로 데이터 및/또는 인스트럭션을 쓰려고 시도하면, 디코더(57)는 링크(84)를 통해 메모리 디바이스(55)로, 링크(62)를 통해 리드 큐(59)로 둘 모두에게 데이터 및/또는 인스트럭션을 보낼 것이다. 그 다음 프로세싱 디바이스(53)는 링크(81)를 통해 메모리 디바이스(55)로부터 데이터 및/또는 인스트럭션을 읽는 대신에, 링크(79)를 통해 리드 큐(59)로부터 데이터 및/또는 인스트럭션을 읽을 것이다. 앞의 절차(procedure)를 통해 프로세싱 디바이스(53)가 가장 최신의 데이터 및/또는 인스트럭션을 읽을 수 있게 된다. 프로세싱 디바이스(53)는 보통 링크(81)를 통해 메모리 디바이스(55)에 액세스할 것이다.
도 4는 본 발명의 실시예에 따라, 도 2의 다른 실시예로서 제2 시스템(110)에 결합된 제1 시스템(108)을 포함하는 반도체 디바이스(107)의 블럭도를 도시한다. 메모리 구조(106) 및 복수의 프로세싱 디바이스(92, 93 및 94)를 포함하는 도 4의 시스템(108)은 도 2의 시스템(15)과 관계된 것이다. 메모리 구조(119) 및 복수의 프로세싱 디바이스(95, 96 및 97)를 포함하는 도 4의 시스템(110)은 도 2의 시스템(19)과 관계된 것이다. 메모리 구조(106)는 메모리 디바이스(105) 및 메모리 컨트롤 디바이스(126)를 포함한다. 메모리 구조(119)는 메모리 디바이스(117) 및 메모리 컨트롤 디바이스(128)를 포함한다. 도 2와 대조적으로, 도 4의 메모리 컨트롤 디바이스(126)는 디코더(104) 및 리드 큐(read queue; 103)을 포함하고, 도 4의 메모리 컨트롤 디바이스(128)는 디코더(115) 및 리드 큐(116)을 포함한다. 복수의 프로세싱 디바이스(92, 93 및 94)는 버스 구조(bus structure; 122)를 통해 각각 개별적으로 링크(100, 101 및 102)에 결합되고, 복수의 프로세싱 디바이스(95, 96 및 97)는 버스 구조(bus structure; 124)를 통해 각각 개별적으로 링크(111, 112 및 114)에 결합된다. 제1 시스템(108)을 제2 시스템(110)에 결합시키는 링크(109; 도 2의 링크(50)과 동등함)를 통해, 디코더(104)는 디코더(115)와 전기적으로 결합한다. 시스템(108)은 앞의 도 3의 설명에서 기술된 바와 같이 시스템(110)과 데이터 일관성을 유지한다. 또한, 메모리 컨트롤 디바이스(126)는 복수의 프로세싱 디바이스(92, 93 및 94)와 메모리 디바이스(105) 사이에서 데이터 일관성을 유지하게 한다. 예를 들어, 프로세싱 디바이스(93)가 메모리 디바이스(105)에 있는 제1 메모리 위치로부터 데이터 및/또는 인스트럭션을 읽으려고 시도하는 때와 동일한 시기에, 프로세싱 디바이스(92)가 메모리 디바이스(105)에 있는 제1 메모리 위치로 데이터 및/또는 인스트럭션을 쓰려고 시도하면, 디코더(104)는 링크(80)를 통해 메모리 디바이스(105)로, 링크(128)를 통해 리드 큐(103)로 둘 모두에게 데이터 및/또는 인스트럭션을 보낼 것이다. 그 다음 프로세싱 디바이스(93)는, 링크(100)를 통해 메모리 디바이스(105)로부터 데이터 및/또는 인스트럭션을 읽는 대신에, 링크(101)를 통해 리드 큐(103)로부터 데이터 및/또는 인스트럭션을 읽을 것이다. 앞의 절차를 통해 프로세싱 디바이스(93)가 가장 최신의 데이터 및/또는 인스트럭션을 읽을 수 있게 된다. 프로세싱 디바이스(93)는 보통 링크(100)를 통해 메모리 디바이스(105)에 액세스할 것이다. 전술한 절차(aforementioned procedure)는 시스템(108)의 복수의 프로세싱 디바이스(92, 93 및 94)와 메모리 디바이스(105) 사이에서 임의의 읽기/쓰기(read/write) 조합에 적용할 수 있다. 시스템(108)과 관련된 전술한 절차는 시스템(110)의 복수의 프로세싱 디바이스(95, 96 및 97)와 메모리 디바이스(117) 사이에서 임의의 읽기/쓰기 조합에 적용할 수 있다.
본 발명의 실시예들이 예시의 목적으로 여기서 설명되었는데, 많은 수정 및 변경들이 당업자에게 자명할 것이다. 따라서, 첨부된 특허청구범위는 그러한 모든 수정 및 변경들을 본 발명의 사상과 범위 내에 있는 것으로 포함하는 것을 의도하고 있다.

Claims (30)

  1. 반도체 디바이스로서,
    상기 반도체 디바이스 내에 복수의 시스템
    을 포함하고,
    상기 시스템 각각은 적어도 하나의 프로세싱 디바이스 및 로컬 메모리 구조를 포함하고,
    상기 프로세싱 디바이스 각각은 상기 시스템 각각의 상기 로컬 메모리 구조 각각에 전기적으로 결합되고,
    상기 로컬 메모리 구조 각각은 나머지 로컬 메모리 구조들(remaining local memory structures) 각각에 전기적으로 결합되며,
    상기 로컬 메모리 구조 각각은 상기 각각의 프로세싱 디바이스들과 어드레스 공간을 공유하고,
    상기 프로세싱 디바이스 각각은 상기 로컬 메모리 구조 각각에 데이터 및 인스트럭션을 전송하며,
    상기 프로세싱 디바이스 각각은 상기 로컬 메모리 구조 각각으로부터 데이터 및 인스트럭션을 수취(retrieve)하도록 구성되고,
    상기 로컬 메모리 구조 각각은 메모리 컨트롤 디바이스에 결합된 메모리 디바이스를 포함하며,
    상기 메모리 컨트롤 디바이스 각각은 상기 프로세싱 디바이스 각각과 상기 메모리 디바이스 각각 사이의 상기 데이터 및 인스트럭션의 흐름을 제어하도록 구성되고,
    상기 메모리 디바이스 각각은 디코더(decoder) 및 리드 큐(read queue)를 포함하며,
    상기 복수의 시스템 내의 제1 시스템의 디코더는 상기 복수의 시스템 내의 제2 시스템으로부터 데이터 및 인스트럭션을 받아서(accept) 상기 데이터를 제1 시스템의 메모리 디바이스 및 리드 큐 모두에게 전송하도록 구성되고,
    상기 제1 시스템의 프로세싱 디바이스가 상기 제1 시스템의 상기 메모리 디바이스의 메모리 위치(memory location)로부터 데이터를 읽으려는 때와 동일한 때에 상기 제2 시스템이 상기 데이터를 상기 메모리 위치에 전송중인 경우, 상기 프로세싱 디바이스는 상기 메모리 디바이스 대신에 상기 제1 시스템의 리드 큐로부터 상기 데이터를 읽도록 구성되는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 시스템 각각의 로컬 메모리 구조들 각각은 다른 시스템들의 프로세싱 디바이스들과 공유되는 제1 어드레스 공간을 포함하고,
    상기 시스템 각각의 로컬 메모리 구조들 각각은 임의의 다른 시스템들의 프로세싱 디바이스들과 공유되지 않는 제2 어드레스 공간을 포함하는 반도체 디바이스.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 메모리 디바이스는 램(random access memory), 롬(read only memory) 및 이피롬(erasable programmable read only memory)으로 구성된 그룹으로부터 선택되는 반도체 디바이스.
  7. 제1항에 있어서,
    상기 시스템 각각은 다른 상기 시스템들 각각에게 메모리 쓰기 메시지(memory write message)를 전송하도록 구성되는 반도체 디바이스.
  8. 제1항에 있어서,
    상기 로컬 메모리 구조 각각은 상기 나머지 로컬 메모리 구조들 각각과 고속 시리얼 링크(high speed serial link)로 전기적으로 결합된 반도체 디바이스.
  9. 제1항에 있어서,
    상기 시스템 각각의 상기 프로세싱 디바이스 각각과 상기 로컬 메모리 구조 각각 사이의 물리적 거리는 약 50 미크론(microns)에서 약 400 미크론까지의 범위에 있는 반도체 디바이스.
  10. 제1항에 있어서,
    상기 프로세싱 디바이스 각각은 중앙 처리 장치(central processing unit) 및 디지털 신호 프로세서(digital signal processor)로 구성된 그룹에서 선택되는 반도체 디바이스.
  11. 제1항에 있어서,
    상기 복수의 시스템은 상기 메모리 구조들 각각과 상기 프로세싱 디바이스들 각각 사이에 데이터 일관성(data coherency)을 유지하도록 구성되는 반도체 디바이스.
  12. 제11항에 있어서,
    상기 데이터 일관성은 경합(contention), 토큰 패싱(token passing) 및 폴링(polling)으로 구성된 그룹에서 선택되는 프로토콜을 사용하여 유지되는 반도체 디바이스.
  13. 반도체 디바이스로서,
    상기 반도체 디바이스 내에 복수의 시스템
    을 포함하고,
    상기 시스템 각각은 복수의 프로세싱 디바이스 및 로컬 메모리 구조를 포함하고,
    상기 복수의 프로세싱 디바이스 각각은 상기 시스템 각각의 상기 로컬 메모리 구조 각각에 전기적으로 결합되고,
    상기 로컬 메모리 구조 각각은 나머지 로컬 메모리 구조들(remaining local memory structures) 각각에 전기적으로 결합되며,
    상기 로컬 메모리 구조 각각은 상기 각각의 프로세싱 디바이스들과 어드레스 공간을 공유하고,
    상기 프로세싱 디바이스 각각은 상기 로컬 메모리 구조 각각에 데이터 및 인스트럭션을 전송하며,
    상기 로컬 메모리 구조 각각은 메모리 컨트롤 디바이스에 결합된 메모리 디바이스를 포함하고,
    상기 메모리 컨트롤 디바이스는 상기 복수의 프로세싱 디바이스 각각과 상기 메모리 디바이스 각각 사이에서 상기 데이터 및 인스트럭션의 흐름을 제어하도록 구성되며,
    상기 시스템 각각의 상기 메모리 컨트롤 디바이스 각각은 디코더 및 리드 큐를 포함하고,
    상기 디코더는 시스템 내 복수의 프로세싱 디바이스 내의 제1 프로세싱 디바이스로부터 데이터 및 인스트럭션을 받아, 상기 데이터 및 인스트럭션을 상기 시스템의 상기 메모리 디바이스 및 상기 리드 큐 모두에게 전송하도록 구성되며,
    상기 시스템의 제2 프로세싱 디바이스가 상기 메모리 디바이스의 메모리 위치로부터 상기 데이터 및 인스트럭션을 읽으려는 때와 동일한 때에 상기 제1 프로세싱 디바이스가 상기 데이터 및 인스트럭션을 상기 메모리 위치에 전송중인 경우, 상기 제2 프로세싱 디바이스는 상기 메모리 디바이스 대신 상기 리드 큐로부터 상기 데이터 및 인스트럭션을 읽도록 구성되는 반도체 디바이스.
  14. 삭제
  15. 삭제
  16. 데이터 흐름을 제어하기 위한 방법으로서,
    반도체 디바이스 내에 복수의 시스템 - 상기 시스템 각각은 로컬 메모리 구조에 전기적으로 결합된 적어도 하나의 프로세싱 디바이스를 포함함 - 을 제공하는 단계;
    상기 로컬 메모리 구조들 각각을 나머지 로컬 메모리 구조들 각각에 전기적으로 결합시키는 단계;
    각각의 상기 시스템의 로컬 메모리 구조 각각에 의해, 각각의 다른 시스템들의 프로세싱 디바이스들 각각과 어드레스 공간을 공유하는 단계;
    상기 프로세싱 디바이스 각각에 의해, 데이터 및 인스트럭션들을 상기 로컬 메모리 구조 각각으로 전송하는 단계;
    상기 프로세싱 디바이스 각각에 의해, 상기 로컬 메모리 구조 각각으로부터 데이터 및 인스트럭션을 수취하는 단계 - 상기 로컬 메모리 구조 각각은 메모리 컨트롤 디바이스에 결합된 메모리 디바이스를 포함함 - ;
    상기 메모리 컨트롤 디바이스 각각에 의해, 상기 프로세싱 디바이스 각각과 상기 메모리 디바이스 각각 사이의 데이터 및 인스트럭션의 흐름을 제어하는 단계 - 상기 메모리 디바이스 각각은 디코더 및 리드 큐를 포함함 - ;
    상기 복수의 시스템 내의 제1 시스템의 디코더에 의해 상기 복수의 시스템 내의 제2 시스템으로부터 데이터 및 인스트럭션을 받는 단계; 및
    상기 디코더에 의해 상기 데이터 및 인스트럭션을 상기 제1 시스템의 메모리 디바이스 및 리드 큐 모두에게 전송하는 단계 - 상기 제1 시스템의 프로세싱 디바이스가 상기 메모리 디바이스의 메모리 위치로부터 상기 데이터 및 인스트럭션을 읽으려는 때와 동일한 때에 상기 제2 시스템이 상기 데이터 및 인스트럭션을 상기 메모리 위치에 전송중인 경우, 상기 프로세싱 디바이스는 상기 메모리 디바이스 대신에 상기 리드 큐로부터 상기 데이터 및 인스트럭션을 읽도록 구성됨 -
    를 포함하는 데이터 흐름 제어 방법.
  17. 삭제
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