KR100831580B1 - 반도체소자 및 그 제조방법 - Google Patents

반도체소자 및 그 제조방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자는 기판상에 소자분리막에 의해 정의된 액티브 영역; 상기 액티브 영역에 형성된 게이트 패턴; 상기 액티브 영역과 소자분리막의 계면을 덥도록 형성된 더미 패턴; 상기 게이트 패턴의 양측의 액티브 영역에 형성된 소스/드레인; 상기 게이트 패턴과 상기 더미 패턴을 포함하는 기판상에 형성된 층간절연층; 및 상기 층간절연층에 형성된 콘택플러그;를 포함하는 것을 특징으로 한다.
콘택, 졍션(junction), 리키지 패스(leakage path)

Description

반도체소자 및 그 제조방법{Semiconductor device and Method for manufacturing thereof}
도 1은 종래기술에 의한 반도체소자의 단면도.
도 2는 본발명의 실시예에 따른 반도체소자 평면도.
도 3은 본 발명의 실시예에 따른 반도체소자의 단면도.
<도면의 주요 부분에 대한 설명>
130: 게이트 230: 더미 패턴
본 발명은 반도체 소자 및 그 제조방법에 관한 것이다.
도 1은 종래 기술에 의한 반도체 소자의 단면도이다.
종래기술에 의한 반도체소자는 기판(10)에 소자분리막(20)을 형성하여 액티브 영역을 정의한다. 그리고, 액티브 영역에 게이트(30)와 소스/드레인(40)을 형성한다.
다음으로, 게이트(30)를 포함하는 기판(10) 상에 층간절연층(50)을 형성하고, 층간절연층(50)에 콘택플러그(60) 및 금속배선(70)을 형성한다.
그런데, 종래기술에 의하면 도 1과 같이 액티브영역에 콘택을 형성하는 과정에서 콘택이 액티브 영역에 미스 얼라인 될 때 콘택을 형성하기 위한 층간절연층의 에칭시 소자분리막(20)도 에칭된다.
이때, 소자분리막(20)과 액티브영역 사이의 계면을 따라 홀이 형성되고, 이 홀에 콘택플러그 금속이 증착되어 소자분리막(20)과 졍션(junction)을 이루어 과도한 리키지 패스(leakage path)가 형성되는 문제가 발생한다.
본 발명은 소자분리막과 액티브영역의 리키지 패스(leakage path)가 형성되는 것을 방지할 수 있는 반도체 소자 및 그 제조방법을 제공하고자 한다.
상기의 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 기판상에 소자분리막에 의해 정의된 액티브 영역; 상기 액티브 영역에 형성된 게이트 패턴; 상기 액티브 영역과 소자분리막의 계면을 덥도록 형성된 더미 패턴; 상기 게이트 패턴의 양측의 액티브 영역에 형성된 소스/드레인; 상기 게이트 패턴과 상기 더미 패턴을 포함하는 기판상에 형성된 층간절연층; 및 상기 층간절연층에 형성된 콘택플러그;를 포함하는 것을 특징으로 한다.
또한, 상기의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 기판상에 소자분리막에 의해 액티브 영역을 정의하는 단계; 상기 액티브 영역에 게이트 패턴을 형성하는 단계; 상기 액티브 영역과 소자분리막의 계면을 덥도록 더미 패턴을 형성하는 단계; 상기 게이트 패턴의 양측의 액티브 영역에 소스/드레인 을 형성하는 단계; 상기 게이트 패턴과 상기 더미 패턴을 포함하는 기판상에 층간절연층을 형성하는 단계; 및 상기 층간절연층에 콘택플러그를 형성하는 단계;를 포함하는 것을 특징으로 한다.
이와 같은 본 발명에 의하면 소자분리막과 액티브 영역의 계면을 따라 임의의 더미 패턴을 형성시켜 미스 얼라인 발생했을 시 셀프 얼라인 콘택(Self aligned contact)이 되게 함으로써 소자분리막 계면을 따라 콘택이 과도하게 형성되는 것을 방지할 수 있는 장점이 있다.
이하, 본 발명에 따른 반도체 소자 및 그 제조방법의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(On/Over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도 2는 본발명의 실시예에 따른 반도체소자 평면도이다. 그리고, 도 3은 본 발명의 실시예에 따른 반도체소자의 단면도이다.
본발명의 실시예에 따른 반도체소자는 기판(110)상에 소자분리막(120)에 의해 액티브 영역이 정의된다. 그리고, 상기 액티브 영역에 게이트 패턴(130)이 형성되고, 상기 액티브 영역과 소자분리막의 계면을 덥도록 더미 패턴(230)이 형성된다.
그리고, 상기 게이트 패턴(130)의 양측의 액티브 영역에 소스/드레인(140)이 형성되고, 상기 게이트 패턴(130)과 상기 더미 패턴(230)을 포함하는 기판(110)상 에 층간절연층(150)이 형성되며, 상기 층간절연층(150)에 콘택플러그(160)가 형성된다.
이때, 상기 더미 패턴(230)은 상기 게이트 패턴(130)과 동일한 패턴을 형성될 수 있다. 즉, 상기 더미 패턴(230)은 상기 게이트 패턴(130)과 동일하게 게인트절연막, 게이트를 포함할 수 있다.
또한, 상기 더미 패턴(230)은 상기 소자분리막(120) 상에 형성되어 상기 액티브 영역과 소자분리막(120)의 계면을 덥도록 형성될 수 있다. 즉, 상기 더미 패턴(230)은 상기 소자분리막(120) 상에 형성되면서 상기 소자분리막(120)과 액티브 영역의 계면을 커버하도록 하여 콘택플러그(160)가 소자분리막(120)과 직접 접촉하지 못하도록 한다.
본발명의 실시예에 따른 반도체소자에 의하면 모바일(Mobile)등 저전력 소모가 필요한 애플리케이션(Application)에서 소자분리막과 액티브 영역의 계면을 따라 임의의 더미 패턴을 형성시켜 미스 얼라인 발생했을 시 셀프 얼라인 콘택(Self aligned contact)이 되게 함으로써 소자분리막 계면을 따라 콘택이 과도하게 형성되는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명에 의하면 소자분리막과 액티브 영역의 계면을 따라 임의의 더미 패턴을 형성함으로써 졍션(junction)의 과도한 리키지(leakage)를 방지할 수 있는 효과가 있다.
이하, 도 3을 참조하여 본 발명의 실시예에 따른 반도체소자의 제조방법을 설명한다.
우선, 기판(110)상에 소자분리막(120)에 의해 액티브 영역을 정의한다. 상기 소자분리막(120)은 STI 또는 LOCOS 등으로 형성할 수 있다.
이후, 상기 액티브 영역에 게이트 패턴(130)을 형성한다. 이때, 상기 액티브 영역과 소자분리막의 계면을 덥도록 더미 패턴(230)을 상기 게이트 패턴(130)과 동시에 형성할 수 있다.
또한, 상기 더미 패턴(230)은 상기 게이트 패턴(130)과 동일한 패턴으로 형성될 수 있다.
예를들어, 상기 더미 패턴(230)과 상기 게이트 패턴(130)은 게이트 절연막, 게이트를 포함할 수 있다. 상기 게이트 양측에는 스페이서가 더 형성될 수 있다.
본 발명의 실시예에 따른 반도체소자의 제조방법에 의하면 별도의 추가되는 포토공정이나 식각공정 없이 기존의 공정을 이용하여 소자분리막과 액티브 영역의 계면을 따라 임의의 더미 패턴을 형성함으로써 소자분리막 계면의 과도한 리키지(leakage)를 방지할 수 있는 효과가 있다.
또한, 본발명에 의하면 소자분리막과 액티브 영역의 계면을 따라 임의의 더미 패턴을 형성시켜 미스 얼라인 발생했을 시 셀프 얼라인 콘택(Self aligned contact)이 되게 함으로써 소자분리막 계면을 따라 콘택이 과도하게 형성되는 것을 방지할 수 있는 효과가 있다.
다음으로, 상기 게이트 패턴(130)의 양측의 액티브 영역에 소스/드레인(140)을 형성한다. 이때, 소스/드레인(140) 일측에는 저농도 도핑영역(LDD)이 더 형성될 수 있다.
다음으로, 상기 게이트 패턴(130)과 상기 더미 패턴(230)을 포함하는 기판(110)상에 층간절연층(150)을 형성한다. 이때, 상기 층간절연층(150)은 TEOS-CVD, PECVD(Plasma Enhanced Chemical Vapor Deposition)-SiO2, PECVD-SiON, TEOS를 이용한 BPSG, 실렌가스(silane gas, SiH4)를 이용하여 도핑 된 CVD- SiO2 막, 인(P)으로 도핑 된 CVD-PSG(phospho silicate glass)를 사용할 수 있으며 다른 유전체를 사용할 수도 있다.
다음으로, 상기 층간절연층(150)에 콘택플러그(160) 및 금속배선(170)을 형성한다.
상기 콘택플러그(160)를 형성하기 위해서 콘택영역의 상기 층간절연층(150)을 식각한다. 이때, 상기 콘택영역의 식각을 위한 마스크의 미스 얼라인이 발생하더라도 소자분리막(120)과 액티브 영역의 계면을 따라 임의의 더미 패턴이 형성됨으로써 미스 얼라인 발생했을 시 셀프 얼라인 콘택(Self aligned contact)이 되게 함으로써 소자분리막 계면을 따라 콘택이 과도하게 형성되어 리키지가 발생하는 것을 방지할 수 있는 효과가 있다.
상기 콘택플러그(160)로는 알루미늄(Al), 텅스텐(W), 타이타늄(Ti) 등이 사용될 수 있다.
상기 금속배선(170)으로는 알루미늄(Al) 또는 구리(Cu)를 사용할 수 있으며, 다른 금속도 사용이 가능하다. Al은 낮은 저항률, SiO2 및 실리콘에 대한 좋은 접착력의 장점이 있다. Al에 Cu, Ti, Si 등을 소량 섞어서 금속배선(170)으로 사용하면 Al의 전자이탈현상을 제거하게 되는 장점이 있게 된다. Cu는 Al 보다 낮은 저항률과 전자이탈 방지능력이 우수한 장점이 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자 및 그 제조방법에 의하면 모바일(Mobile)등 저전력 소모가 필요한 애플리케이션(Application)에서 소자분리막과 액티브 영역의 계면을 따라 임의의 더미 패턴을 형성시켜 미스 얼라인 발생했을 시 셀프 얼라인 콘택(Self aligned contact)이 되게 함으로써 소자분리막 계면을 따라 콘택이 과도하게 형성되는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명에 의하면 소자분리막과 액티브 영역의 계면을 따라 임의의 더미 패턴을 형성함으로써 졍션(junction)의 과도한 리키지(leakage)를 방지할 수 있는 효과가 있다.
또한, 본 발명에 의하면 별도의 추가되는 포토공정이나 식각공정 없이 기존의 공정을 이용하여 소자분리막과 액티브 영역의 계면을 따라 임의의 더미 패턴을 형성함으로써 소자분리막 계면의 과도한 리키지(leakage)를 방지할 수 있는 효과가 있다.

Claims (6)

  1. 기판상에 소자분리막에 의해 정의된 액티브 영역;
    상기 액티브 영역에 형성된 게이트 패턴;
    상기 액티브 영역과 소자분리막 사이의 계면을 덥도록 형성된 더미 게이트 패턴;
    상기 게이트 패턴의 양측의 액티브 영역에 형성된 소스/드레인;
    상기 게이트 패턴과 상기 더미 게이트패턴을 포함하는 기판상에 형성된 층간절연층; 및
    상기 층간절연층에 형성된 콘택플러그;를 포함하며,
    상기 더미 게이트패턴은
    상기 소자분리막 상에 형성되어 상기 액티브 영역과 소자분리막 사이의 계면을 덥도록 형성된 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 기판상에 소자분리막에 의해 액티브 영역을 정의하는 단계;
    상기 액티브 영역에 게이트 패턴을 형성하는 단계;
    상기 액티브 영역과 소자분리막의 계면을 덥도록 더미 게이트패턴을 형성하는 단계;
    상기 게이트 패턴의 양측의 액티브 영역에 소스/드레인을 형성하는 단계;
    상기 게이트 패턴과 상기 더미 게이트패턴을 포함하는 기판상에 층간절연층을 형성하는 단계; 및
    상기 층간절연층에 콘택플러그를 형성하는 단계;를 포함하며,
    상기 더미 게이트패턴은
    상기 소자분리막 상에 형성되어 상기 액티브 영역과 소자분리막 사이의 계면을 덥도록 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 삭제
  6. 제4 항에 있어서,
    상기 더미 게이트패턴을 형성하는 단계는
    상기 게이트 패턴과 동시에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Citations (2)

* Cited by examiner, † Cited by third party
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KR100215759B1 (ko) * 1994-12-19 1999-08-16 모리시타 요이치 반도체 장치 및 그 제조방법
KR20030009207A (ko) * 2001-07-19 2003-01-29 마츠시타 덴끼 산교 가부시키가이샤 반도체기억장치 및 그 제조방법

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