KR100812111B1 - 전계 방출 디스플레이, 스페이서를 전계 방출 디스플레이의 뷰어에게 보이지 않게 하는 방법 및 전계 방출 디스플레이에서 스페이서상의 전압 변화를 제어하는 방법 - Google Patents

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Abstract

전계 방출 디스플레이(100)는 음극 어셈블리(102), 양극 판(104), 및 스페이서(108)를 포함하며, 상기 스페이서는 음극 어셈블리(102)와 양극 판(104) 사이에서 연장된다. 스페이서(108)는 100보다 작은 유전율을 갖는 스페이서 재료로부터 구성된다. 방전 기간은 정전하(244)를 중화하며 스페이서(108)를 전계 방출 디스플레이(100)의 뷰어에게 보이지 않게 한다. 스페이서(108)를 보이지 않게 하기 위해 전계 방출 디스플레이(100)를 동작시키는 방법은 음극 어셈블리(102), 양극 판(104) 및 100보다 작은 유전율을 갖는 스페이서 재료를 구성된 스페이서(108)를 제공하는 단계 및, 스페이서(108)상의 정전하(244)를 중화하는 단계를 포함한다.
전계 방출 디스플레이, 음극 어셈블리, 양극 판, 스페이서, 유전율, 정전하, 방전 기간

Description

전계 방출 디스플레이, 스페이서를 전계 방출 디스플레이의 뷰어에게 보이지 않게 하는 방법 및 전계 방출 디스플레이에서 스페이서상의 전압 변화를 제어하는 방법{A field emission display, a method of rendering a spacer invisible to a viewer of a field emission display and a method of controlling a voltage change on a spacer in a field emission display}
관련 출원 참조
관련된 주제는 이하에 계류중인 미국특허출원: (1) 1998년 1월 20일자로 제출되고, 본 발명과 동일 양수인에게 양도된 출원번호 제 09/009,233호의 제목 "전계 방출 디스플레이에서 전하 축적을 감소시키기 위한 방법(Method for Reducing Charge Accumulation in a Field Emission Display)"; (2) 1999년 8월 2일자에 제출되고, 본 발명과 동일 양수인에게 양도된 출원번호 제 09/364,993호의 제목 "전계 방출 디스플레이의 수명을 개선시키기 위한 방법(Method for Improving Life of a Field Emission Display)"; 및 (3) 본원과 동일 날짜에 제출되고 본 발명과 동일 양수인에게 양도된 변리사 도켓 번호 제 FD99026호의 제목 "전계 방출 장치를 위해 변경된 방전 방식(Modified Discharge Scheme for Field Emission Device)"에 개시되어 있다.
발명의 분야
본 발명은 전계 방출 디스플레이들의 분야에 관한 것으로, 특히 전계 방출 디스플레이들의 스페이서들의 분야에 관한 것이다.
종래 기술에는 전계 방출 디스플레이의 음극과 양극 사이에 스페이서 구조들을 사용하는 것이 공지되어 있다. 스페이서 구조들은 음극과 양극 사이를 분리시킨다. 이들은 또한 음극과 양극 사이의 전위차를 견딜 수 있어야 한다.
그러나, 스페이서들은 스페이서 부근에서 양극을 향하는 전자들의 흐름에 악영향을 미칠 수 있다. 음극으로부터 방출된 일부 전자들은 스페이서 표면의 정전기 전하 충전을 일으켜, 스페이서 부근의 전압 분포를 소망의 전압 분포와는 다르게 변화시킬 수 있다. 스페이서 부근의 전압 분포의 변화는 전자 흐름의 왜곡(distortion)을 야기할 수 있다.
전계 방출 디스플레이에서, 이와같이 스페이서들에 근접하는 전자 흐름의 왜곡은 디스플레이에 의해 생성된 영상의 왜곡들을 야기시킬 수 있다. 특히, 이러한 왜곡들은 각 스페이서 위치의 영상에서 어둡거나 또는 밝은 영역을 생성함으로써 스페이서들을 "보이게(visible)" 한다.
종래 기술의 여러 스페이서들은 스페이서 충전과 관련된 문제들을 해결하기 위한 시도를 해왔다. 예를 들면, 종래 기술에는, 충돌하는 전자들을 전도에 의해 제거할 수 있을 정도로 충분히 낮지만, 양극으로부터 음극으로의 전류에 기인한 전력 손실을 허용 레벨로 유지하기에 충분히 높은 시트 저항(sheet resistance)을 갖는 표면을 구비한 스페이서를 제공하는 것이 공지되어 있다. 저항 표면은 소정의 저항을 갖는 막으로 스페이서를 코팅함으로써 실현될 수 있다. 그러나, 이들 막들은 스페이서들을 처리하는 동안에 발행할 수도 있는 기계적인 손상 및/또는 변질에 민감하다. 또한, 이들은 막들의 저항율을 변화시킬 수 있는 화학적인 변질에도 민감하다.
또한 종래 기술에는, 스페이서 근방의 전압 분포를 제어하기 위해 스페이서의 높이에 따라서 전극들을 부가적으로 그리고 독립적으로 제어하는 것이 공지되어 있다. 그러나, 이러한 종래 기술의 방식은 스페이서 전극들을 형성하기 위해 부가적인 처리 단계들을 포함하는데, 이 또한 손상에 대하여 기계적으로 민감하다. 이러한 종래 기술의 방식은 스페이서 전극들에 전위들을 인가하기 위해서 부가적인 전압원들을 사용하는데, 이는 소자의 복잡성 및 비용을 상당히 증가시킬 수 있다.
따라서, 전자 흐름의 왜곡을 저감하며 과도한 전력 손실을 야기시키지 않는 스페이서들을 갖는 전계 방출 장치의 개선에 대한 요구가 있다.
도 1은 본 발명의 일 실시예에 따른 전계 방출 디스플레이의 횡단면도.
도 2는 본 발명의 방법의 일 실시예에 따른 전계 방출 디스플레이의 횡단면도.
도 3은 본 발명의 방법의 일 실시예에 따른 전계 방출 디스플레이의 횡단면도.
도 4는 도 2 내지 3에 예시된 발명의 일 실시예에 따른 전계 방출 디스플레이를 동작시키기 위한 방법을 예시하는 타이밍도.
도 5는 본 발명의 방법의 또 다른 실시예에 따른 전계 방출 디스플레이의 횡단면도.
도 6은 도 2 내지 3 및 도 5에 예시된 발명의 또 다른 실시예에 따른 전계 방출 디스플레이를 동작시키기 위한 방법을 예시하는 타이밍도.
도 7은 본 발명의 또 다른 실시예에 따른 전계 방출 디스플레이의 횡단면도.
도 8은 본 발명의 또 다른 실시예에 따른 전계 방출 디스플레이를 동작시키기 위한 방법을 예시하는 타이밍도.
도 9는 본 발명의 또 다른 실시예에 따른 전계 방출 디스플레이의 횡단면도.
본 발명의 일 실시예는 스페이서를 갖는 전계 방출 디스플레이에 관한 것으로서, 스페이서 재료의 유전율은 스페이서의 표면상에서 전압 변화를 제한하기 위해서 선택되며, 스페이서와 결합될 때 방전 기간은 전계 방출 디스플레이의 뷰어에게 스페이서가 보이지 않도록 유지할 수 있다. 본 발명의 방법의 일 실시예에는 전자를 수용하기 위해서 배치된 양극 판과 음극 어셈블리를 제공하는 단계가 포함된다. 스페이서는 음극과 양극 사이에 제공된다. 전계 방출 디스플레이는 이 스페이서가 충전 기간 동안에 정전하를 축적시키고 방전 기간 동안에 정전하를 중화하도록 동작한다. 스페이서의 유전율은 스페이서상에 정전하를 축적하는 것을 제한하도록 선택된다. 본 발명의 실시예는, 스페이서를 전계 방출 디스플레이의 뷰어에게 보이지 않게 하기에 충분할 정도로, 스페이서에 근접하는 전자 흐름의 왜곡을 저감하는 장점이 있다.
본 발명은 전계 방출 디스플레이 장치를 포함하는 매트릭스-기반의 디스플레이 장치가 일반적으로 한번에 하나의 라인으로 어드레스된다는 것을 이용한다. 예를 들어, 전계 방출 디스플레이는 복수의 게이트 전극들 및 복수의 음극 도전체들을 포함하는데, 이들은 개별적으로 어드레스가능한 화소의 어레이를 정의한다. 각각의 게이트 전극은 하나의 수평방향의 행을 정의하며, 각각의 음극 도전체는 하나의 수직방향의 열을 정의한다. 전계 방출 디스플레이 장치의 동작에는 한번에 하나의 행을 동작시키는 한편(즉, 그 행내의 모든 게이트는 정으로 구동됨), 그러한 특정 행에서 소정의 광 분포에 근접한 전기 신호는 상기 음극 도전체에 인가된다. 전계 방출 디스플레이가 예를 들어 240 행을 포함하면, 각각의 행은 전체 시간의 1/240 동안에서만 활성상태가 되고, 나머지 시간에는 비활성 상태가 된다. 일반적으로, 활성 기간은 행의 수 및 프레임 속도에 따라서, 약 30 내지 약 100 마이크로 초가 된다. 비활성 기간은 13,000 과 20,000 마이크로 초 사이에 계속된다.
종래 기술의 스페이서에서, 전술된 정전기 충전 과정에서는 각 행의 활성 기간의 처음 몇 마이크로 초 내에 스페이서 표면상에 바람직하지 않은 전위 분포들이 생성된다. 활성 기간중 나머지 기간 동안에, 전자 흐름은 왜곡된 채로 유지되며, 어두운 영역이 스페이서의 위치에 나타난다.
그러나, 본 발명에 따른 스페이서에서, 바람직하지 않은 전위 분포의 성장은 스페이서 용량에 역비례하여 감속된다. 본 발명에 따라서, 선택된 유전율, K (여기서 K = e/e0 (e = 스페이서 재료의 절대 유전율이며 e0 = 8.85 x 10-12 패러드/미터인 진공의 유전율이며, 평행판 캐패시터에서 K = Ct/e0A로서, C는 용량이며, t는 판 사이의 재료 두께이며 A는 판과 접촉되는 표면 영역임)의 스페이서 재료를 이용하여, 스페이서의 용량은 30 내지 100 마이크로 초의 활성 기간 동안에 전자 흐름 왜곡의 과도한 성장을 방지하도록 선택된다. 주어진 행에 대한 활성 기간이 끝날 때, 충전 과정도 정지되며, 수천 마이크로 초의 전체 프레임 시간이 축적된 전하를 배치하는데 사용가능하게 된다.
다소 다르게 표시하지만, 스페이서 재료의 유전율의 선택은 스페이서 표면의 전압 증가를 낮은 비율로 제어하게 된다. 제어된 전압 증가 비율은 스페이서 인근의 전자 방출기의 방출 시간 동안에 스페이서 전압의 축적 변경을 제한한다. 제어된 전압 증가는 전자 흐름의 왜곡을 저감하게 된다. 본 발명의 일 실시예에서, 전계 방출 장치는 스페이서를 갖는 전계 방출 디스플레이로서, 상기 스페이서는 전계 방출 디스플레이의 뷰어에게 보이지 않는다. 전자 흐름의 왜곡을 제어함으로써, 본 발명에 따른 전계 방출 디스플레이는 스페이서에 근접한 형광체의 소정의 동작을 유지시킨다.
예를 단단히 하고 명확히 하기 위해서, 도면에 도시된 소자들은 반드시 실척으로 제도된 것은 아님을 알 수 있다. 예를 들어, 일부 소자의 크기는 과장되어 있다.
도 1은 본 발명의 일 실시예에 따른 전계 방출 디스플레이(100)의 횡단면도이다. FED(100)은 음극 어셈블리(102)를 갖는데, 이는 양극 판(104)에 대향해 있다. 음극 어셈블리(102)와 양극 판(104) 사이에 진공 영역(106)이 존재한다. 진공 영역(106)내의 압력은 약 10-6 토르 정도이다. 표면(109)을 갖는 스페이서(108)는 음극 어셈블리(102)와 양극 판(104) 사이에서 연장된다. 스페이서(108)는 음극 어셈블리(102)와 양극 판(104) 사이의 분리를 유지시키기 위해서 기계적인 지지를 제공한다. 스페이서(108)는 스페이서(108)에 근접한 전류(132)의 흐름의 왜곡을 개선시키는 특징이 있다. 본 발명의 실시예에서, 스페이서(108)는 FED(100)가 동작하는 동안에 FED의 뷰어에게 스페이서가 보이지 않도록 하는 특징이 있다.
음극 어셈블리(102)는 유리, 실리콘 등으로 이루어질 수 있는 기판(116)을 포함한다. 기판(116)상에 음극 도전체(118)가 배치될 수 있는데, 이는 얇은 몰리브데늄 층을 포함할 수 있다. 음극 도전체(118)상에 유전체 층(120)이 형성된다. 유전체 층(120)은 예를 들면 실리콘 이산화물로 이루어질 수 있다. 유전체 층(120)은 복수의 에미터 웰(122)을 정의하는데, 여기에 복수의 전자 에미터들(124) 각각이 배치된다. 도 1의 실시예에서, 전자 에미터(124)는 Spindt 팁들을 포함한다.
그러나, 본 발명에 따른 소자는 Spindt 팁 전자원으로 한정되지는 않는다. 본 발명에 따른 소자에서 사용되는 전자 에미터는 열이온 전자 에미터, 광음극, 전계 방출 전자 에미터 등을 포함한다. 이러한 유형의 전자 에미터는 종래 기술의 당업자에게 공지되어 있다. 예를 들어, 또 다른 유용한 형태의 전계 방출 전자 에미터는 전자방출 탄소 막이다. 본 발명은 Spindt 팁 전계 방출 전자 에미터 이외의 전자 에미터를 갖는 음극선발광 디스플레이 장치에 의해서 구현될 수 있음을 이해하는 것이 바람직하다. 일반적으로, 음극선발광 디스플레이 장치는 각 스페이서에 대한 충전 기간을 정의하기 위해서 한번에 하나의 라인씩 동작된다.
또한 음극 어셈블리(102)는 복수의 게이트 전극들(126)을 포함하는데, 이는 전자 에미터들(124)을 선택적으로 어드레스하는데 사용된다.
양극 판(104)은 투명한 기판(110)을 포함하는데, 그 위에 양극(112)이 배치되며, 얇은 층의 인듐 틴 산화물을 포함할 수 있다. 복수의 형광체들(114)이 양극(112)상에 배치된다. 형광체들(114)은 전자 에미터들(124)에 대향한다.
제 1 전압원(136)이 양극(112)과 접지 사이에 접속된다. 제 2 전압원(138)이 복수의 게이트 전극들(126)과 접지 사이에 접속되며, 제 3 전압원(142)이 음극 도전체(118)와 접지 사이에 접속된다.
스페이서(108)는 음극 어셈블리(102)와 양극 판(104) 사이에 연장된다. 스페이서(108)의 일 단부는 형광체(114)에 의해서 도포되지 않는 표면에서 양극 판(104)과 접촉하며; 스페이서(108)의 반대측 단부는 에미터 웰(122)을 정의하지 않는 부분에서 음극 어셈블리(102)와 접촉한다. 도 1이 단일 스페이서(108)를 도시하고 있지만, 본 발명은 전계 방출 디스플레이(100)에 임의의 수의 스페이서에 적용될 수 있다.
본 발명에 따라서, 스페이서(108)에는 스페이서(108)에 근접하는 전자 전류(132)의 궤적의 왜곡을 감소시키기 위해서 선택되는 재료로 이루어진다. 본 발명의 일 실시예에 따라서, 스페이서 재료는, 전자 전류(132)의 궤적의 왜곡이 FED(100)가 동작하는 동안에 FED의 뷰어에게 스페이서(108)가 보이지 않도록 하기에 충분할 정도로 제어되도록 제공된다.
도 1의 실시예에서, 스페이서 도전체(130)는 스페이서(108)와 양극 판(104) 사이 및 스페이서(108)와 음극 어셈블리(102) 사이에 제공된다. 스페이서 도전체(130)는, 스페이서(108)가 양극 판(104)과 음극 어셈블리(102)와 간섭하는 큰 전기장의 발생을 피하도록 제공되는데, 이러한 간섭은 이러한 영역에서 스페이서(108)의 표면(109)의 미세한 거칠기에 따른 것이다. 스페이서 도전체(130)는 크로뮴, 알루미늄, 금 등의 손쉽게 얻을 수 있는 도전성 재료로부터 이루어진다. 또 다른 실시예에서, 음극 전하 도전체(131)는 스페이서(108) 및 음극 어셈블리(102) 사이에 제공된다. 음극 전하 도전체(131)는 스페이서(108)에 대한 음극 어셈블리(102)상의 랜딩 패드로서 제공되며, 접지되거나 또는 복수의 게이트 전극들(126)중 하나에 접속될 수 있다. 음극 전하 도전체(131)는 몰리브데늄, 알루미늄 등과 같은 손쉽게 얻을 수 있는 도전성 재료로부터 이루어진다.
이제 본 발명에 따른 전계 방출 장치의 일 실시예가 도 1을 참조하여 설명된다. 본 발명을 실시하는데 사용되는 소자가 이러한 구성에 제한되지 않음을 이해하는 것이 바람직하다. 이러한 예시된 구성은, 약 300 볼트 이상으로서, 바람직하게는 3000 내지 5000 볼트의 범위인 음극 어셈블리(102)와 양극 판(104) 사이의 전위차에서 FED(100)의 동작에 사용될 수 있다.
도 1의 실시예에서, 스페이서(108)는 사각형 판으로서, 그 길이(지면의 아랫쪽으로)가 약 5 밀리미터이며, 높이(음극 어셈블리(102)와 양극 판(104) 사이에서 연장됨)는 약 1 밀리미터이며, 두께는 약 0.07 밀리미터이다. 복수의 게이트 전극들(126) 사이의 중앙에서 중앙까지의 거리는 약 0.3 밀리미터이다.
일반적으로, 스페이서(108)의 형상비(높이 대 두께의 비)는 인접한 게이트 전극들(126) 사이의 분리된 거리와 스페이서의 기계적인 강도에 의해서, 음극 어셈블리(102)와 양극 판(104) 사이의 전위차와 같은 변수에 의해서 결정된다. 스페이서(108)의 높이는 음극 어셈블리(102)와 양극 판(104) 사이에서 전기적인 작용을 방지하기에 충분하게 선택된다. 인접한 게이트 전극들(126) 사이의 분리된 거리는 디스플레이의 소정의 해상도에 의해서 결정된다.
스페이서(108)의 기하학적인 형상은 전술된 요인에 의해서 영향을 받는 반면에, 스페이서 재료의 유전율은 스페이서의 소정전하 전위 특성을 제공하도록 조작될 수 있다. 또한, 도 1의 실시예에서, 스페이서 재료의 유전율은 스페이서(108)에서 전위 상승을 제어하기 위해서 선택되어, 스페이서(108)의 전기 충전으로 인한 전류(132)의 결과적인 궤적 왜곡은 FED(100)를 뷰어의 눈으로는 식별되지 않는다.
일반적으로, 스페이서 재료의 적합성은 여러 변수에 의해서 결정된다. 이러한 변수는 구조적 및 전기적 고려 사항을 모두 포함한다. FED(100)의 구조적인 요소로서, 스페이서 재료는 영의(Young's) 모률러스, 장력 강도, 밀도 등을 포함하여, 양극 판(104) 및 음극 어셈블리(102)를 멀리하고 스페이서를 적당히 기하학적으로 조립하는데 필요한 강도를 제공하는데 적당한 기계적인 특성을 갖어야 한다. 전기적인 특성에는 스페이서 재료의 유전율, 스페이서 재료의 도전율 및 표면 전하 이동도, 스페이서 재료의 2차 전자 생산량 및 스페이서(108)의 기하학적 구조가 포함된다. 이러한 변수의 조합은 가장 영향력있는 유전율을 갖는 본 발명의 일 실시예를 구현하기 위해서 조작될 수 있다.
적당한 스페이서 재료의 여러 다양한 요건들 사이의 균형을 깨뜨리는 스페이서 재료의 특성에는 임계 범위가 있다. 높은 구조적 강도 및 높은 유전 강도에 요구되는 고유의 스페이서 재료 특성은 짧은 결합, 강하게 유지되는 결합 전자 및 낮은 결합 전자 분극이다. 유전율의 증가를 위한 스페이서 재료의 요구되는 고유 특성은 구조적인 강도 및 높은 유전 항복 강도에 대한 상기 요건에 정 반대이다. 이러한 특성에는 긴 결합, 엉성하게 유지되는 결합 전자 및 높은 결합 전자 분극이 포함된다. 일반적으로, 더 높은 유전율 재료는 더 낮은 고유의 유전 항복 강도를 갖는다. 다시 말해서, 전계 방출 디스플레이에서 유전율이 증가할수록, 스페이서 재료가 항복되어 음극 어셈블리(102) 및 양극 판(104) 사이의 작용을 야기시키며 FED(100)가 동작하지 않도록 할 가능성이 더 많아진다. 그러므로, 스페이서 재료의 유전율에 상한선이 있는 것으로 생각되는데 이는 전계 방출 디스플레이에서 사용하는데 적합하게 하기 위한 것으로 생각된다.
본 발명의 일 실시예에서, 스페이서(108)는 100 이하의 유전율 K를 갖는다. 바람직하게는, 이러한 유전율은 60 내지 100 까지의 범위에 있다. 더욱 바람직하게는, 이러한 유전율은 80 내지 85 사이이다. 본 발명의 일 실시예에서 사용되는 예시된 스페이서 재료는 니오븀 재료, 탄탈륨 재료, 티탄네이트 재료, 지르코늄 재료 등을 포함한다.
유용한 티탄네이트 재료들은 LnO-TiO2 2진계 내의 화합물을 포함하는데, 여기서 Ln은 ⅡA 양이온들 그룹(예를 들면, 마그네슘, 칼슘, 스트론튬, 바륨)을 포함할 수 있으며, (Sr, Ca)TiO3 등과 같은 단일 또는 혼합 양이온계들의 그와 같은 것을 포함할 수 있다. 다시 말해서, Ln은 ⅡA 양이온 그룹중 적어도 하나를 포함한다. 예시된 희토류 티탄네이트들은 Re2O3-TiO2 2진계 내의 화합물들을 포함하며, 여기서 Re는 희토류 3가 양이온(예를 들면, La, Sm, Pr, Nd) 등을 포함한다. 예시된 지르코네이트들은 LnO-ZrO2 2진계 내의 화합물들을 포함하며, 여기서 Ln은 ⅡA 양이온 그룹(예를 들면, 마그네슘, 칼슘, 스트론튬, 바륨) 등을 포함할 수 있다. 예시된 탄탈레이트들은 LnO-BaO-Ta2O5 3진계 내의 화합물들을 포함하며, 여기서 Ln은 Mg, Zn 등을 포함할 수 있다. 예시된 니오베이트 재료들은 Bi2O3-NiO-ZnO-Nb2O5 계들 내의 화합물들을 포함하는데, 예를 들면, 아연 비스무스 니오베이트(Bi2(ZnNb)O9), 니켈 비스무스 니오베이트(Bi2(NiNb)O9 등이다.
본 발명의 일 실시예는 네오디늄 바륨 티탄네이트로서, 이는 다음의 세개의 상들중 하나 또는 일부분을 포함할 수 있다. 즉, BaNd2Ti5O14의 제 1 상, NdTiO3의 제 2 상, Nd2Ti2O7의 제 3 상이며, 여기서 TiO2이 미소량 존재할 수 있다. 본 발명의 또 다른 실시예에서, 제 1 상은 BaSm2Ti5O14가 될 수 있다. 혼합물은 스페이서(108)가 조립되는 농밀한 세라믹 본체를 형성하기 위해서 종래의 세라믹 분말 처리 기술을 이용하여 처리된다. 당업자에게 공지된 여러 기술이 스페이서(108)가 조립되는 농밀한 세라믹 본체를 형성하는데 사용될 수 있는데 예를 들면, 인가된 고압하에서 건식 프레싱, 테이프 캐스팅, 롤 압축 등이 있다. 소량의 불순물들이 스페이서 재료에 첨가되어 농도를 갖게 하는 보조재로서 사용될 수 있다.
전술된 스페이서 재료는 예시된 것이며 본 발명은 선택된 유전율을 갖는 전술된 것 이외의 스페이서 재료에 의해서 구현될 수 있음을 이해하는 것이 바람직하다. 예를 들면, 스페이서에 충돌하는 전자의 수가 적은 경우에 대해서(예를 들면, 전자 에미터 규격에 비해서 작은 스페이서 표면 영역), 낮은 해상도가 표시되는데 여기서 스페이서와 에미터 사이의 분리된 거리는 크며, 스페이서 재료의 선택된 유전율은 본 발명의 목적을 달성하기 위해서 더 작아질 수 있다. 적당한 재료들로는 예를 들어 사파이어, 유리, 알루미나, 실리콘 질화물, 알루미늄 질화물, 실리콘 탄화물, 지르코늄 산화물, 유리 세라믹 재료들, 규산염 기반 재료들 등이 있다.
전계 방출 디스플레이(100)에 허용되는 수명을 제공하며 본 발명에 따라서 스페이서가 보이지 않도록 하기 위해서, 스페이서 재료의 유전율이 FED(100)의 동작 온도 범위 이상에서 가능한 한 일정하게 유지되는 것이 바람직하다. 다시 말해서, 스페이서 재료의 유전율이 유전율의 낮은 온도 계수(TCK)를 갖는 것이 바람직하다. 본 발명의 일 실시예에 따라서, 스페이서 재료는 FED(100)의 동작 온도 범위 이상에서 20% 이하 만큼 변형되도록 선택된다. 이러한 범위내로 유전율의 변동을 유지시킴으로서, 스페이서 항복은 개선되며 스페이서가 보이지 않게 된다.
FED(100)의 동작 주파수에서 유전 손실을 최소화하는 것이 바람직하다. 낮은 유전 손실은 전기 에너지가 열로 변환되는 것을 최소화하며, 이는 스페이서 재료의 열적 항복을 방지한다.
예를 들어, 본 발명의 일 실시예에서, 유전율이 83인 희토류 티탄네이트 스페이서 재료를 갖는 FED에서, 동작 주파수가 약 60Hz, 동작 온도 범위가 약 30 내지 200°F, 유전율 이동이 약 ±1%가 되는 한편 스페이서가 보이지 않도록 한다.
FED(100)이 동작하는 동안에, 전위가 복수의 전극들(126), 음극 도전체(118), 양극(112)에 인가되어 전자 에미터(124)에서 선택된 전자 방출을 야기하며 전자가 진공 영역(106)을 통해서 형광체(114)로 유도한다. 형광체(114)는 충돌하는 전자에 의해서 광을 방출하게 된다. 전형적으로, FED(100)의 복수의 게이트 전극들(126)은 순차적으로 어드레스 된다. 각각의 게이트 전극이 어드레스됨에 따라서, 각각의 음극 도전체에 전압이 인가된다. 각각의 게이트 전극은 활성 기간 또는 "라인 시간(line time)"이라고 하는 시간 기간 동안에 어드레스된다. FED(100)내의 전체 게이트 전극은 하나의 프레임 동안에 어드레스된다. FED(100)내의 각각의 게이트 전극을 한번 어드레스하는데 요구되는 시간은 "프레임 시간"이라고 한다.
프레임 시간 동안에, 스페이서(108)에 근접한 전자 에미터(124)가 전자를 방출하게 될 때, 일부 이러한 전자는 도 1의 화살표(134)에 표시된 바와같이, 스페이서(108)상에 입사한다. 이러한 충돌하는 전자는 정전기 충전을 야기시키며 스페이서(108)를 에워싸는 영역은 물론이고 스페이서(108)의 표면(109)의 전위를 변경시킨다. 유도된 표면 전하는 에미터(124)로부터 전자 궤적의 분포로 인해서 분균일하게 될 수 있다. 스페이서 재료가 일 이상의 2차 전자를 생성하므로, 스페이서(108)의 표면(109)은 수용된 각각의 전자에 대해서 하나 이상의 전자를 방출한다. 따라서 정전하가 스페이서(108)의 표면(109)상에서 발생된다. 일반적으로, FED(100)의 프레임 시간 동안에, 일정한 시간 기간, 즉, 충전 기간이 있으며, 그 동안에 스페이서(108)의 표면(109)이 정전기적으로 충전되며, 일정한 시간 기간, 즉, 정지 기간이 있는데 이는 충전 기간을 포함하지 않고, 나머지 프레임 시간과 같다.
스페이서 재료의 유전율은 스페이서(108)의 표면(109)의 전위의 변경 비율을 제어하도록 제공된다. 제어된 표면 전위 변경의 비율은 전자 전류(132)의 궤적의 왜곡을 저감하게 되며, 따라서 형광체(114)의 소정의 동작이 유지된다. 제어된 표면 전위의 변경 비율은 스페이서(108)의 증가하는 전하 축적을 저감하게 되는데, 이는 전하 방산 요건을 저감하게 된다. 특히, 유전율은, 충전 기간 동안에 스페이서(108)의 표면(109)의 전위 변경이 충분히 낮아서 스페이서(108)에 근접한 전자 전류(132)의 흐름의 바람직하지 않은 왜곡을 방지하기에 충분히 낮도록 선택된다.
이것은 다음 식으로 주어지는 바와같이 스페이서(108)의 표면(109)의 전압 변경을 최소화하므로서 수행된다.
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여기서,
dV/dt = 스페이서의 표면의 전압 변경 비율
IP = 스페이서에 입사하는 전자 전류
K =유전율
Γ= 전자 에미터와 스페이서 사이의 거리, 스페이서 높이 등의 파라미터와 관련된 기하학적 인수
γ= 2차 전자 생산량
유전율이 증가하면 스페이서의 표면의 전압 변화 비율이 저감하며, 2차 전자 생산량이 저감하면 전압 변경 비율에서 동일 감소를 위해서 더 낮은 유전율 스페이서 재료의 이용이 가능해 진다.
스페이서 성능을 결정하는 또 다른 스페이서 재료의 전기적 특성은 충전된 시료의 도전율 및 표면 전하 이동도이다. 본 발명의 목적과 일치하는 스페이서 재료를 구현하며 스페이서(108)가 전계 방출 디스플레이(100)의 뷰어에게 보이지 않도록 하기 위해서 스페이서 재료의 도전율 및 표면 전하 이동도를 구별하는 것이 중요하다. 스페이서 재료의 도전율은 벌크 도전율와 표면 도전율로 이루어진다. 벌크 도전율은 양극 전압을 막아서 전력 소모를 최소화시킨다. 표면 도전율은 다음과 같이 정의된다. 즉, σ= (μ)*(η), 여기서 σ는 표면 도전율(ohm-1), μ= 표면 전하 이동도(cm2/V*초), 그리고 η= 이러한 재료에서 이용할 수 있는 자유 전하 밀도(C/cm2)이다. 자유 전하 캐리어의 고유 밀도가 절연 재료, 예를 들면 스페이서 재료에서 작으므로, 도전율이 작아져서, 스페이서(108)의 기능이 음극 어셈블리(102)와 양극 판(104) 사이에서 높은 전압을 방지하게 된다.
본 발명의 일 실시예에서, 전자(134)는 스페이서(108)상에 충돌하여, 2차 전자들을 생성하며 스페이서(108)의 표면(109)상에 네트 정전하를 유기한다. 후술되는 방전 사이클은 스페이서(108)의 표면(109)상의 정전하를 중화하도록 전자를 해제시킨다. 주입된 전하로 공지된, 전자 충돌하에서 스페이서 재료내의 전하 밀도는 고유의 전하 밀도보다 더 높으며, 따라서 더 높은 주입된 전하 도전율의 국부 지역을 야기시킨다. 이것은 σT = σ1 + σC 로서 기술되며, 여기서 σT = 전체 표면 도전율, σ1 = (μ)*(η1) 이며 σC = (μ)*(ηC)이며, η1은 고유의 표면 전하 밀도이며, ηC는 주입된 전하 밀도이다. 그러므로 상기 량 (μ)*(ηC)은 주입된 전하에 의해 발생된 부가적인 도전율이다. 조사되지 않은 조건에서, σC =0 인데, 이유는 ηC = 0 이기 때문이다. σC 가 제로가 아니면, σC 〉σ1 이다.
벌크 도전율이 주입된 전하의 국부 특성으로 인해서 아직도 지배적이므로 부가된 도전율(σC 〉0)는 음극 어셈블리(102)와 양극 판(104) 사이에서 아크시키거나 또는 쇼트하기에 충분하지 않다. 방전 사이클 후에 더 높은 스페이서 재료의 도전율은 어떤 부가적인 부전하가 스페이서(108)의 표면(109)에서 흘러나오게 한다. 일단 과도한 전하가 방류되면, 주입된 전하로 인한 도전율은 제로로 돌아간다.
전술된 분석을 통해서 선택된 유전율의 값은 스페이서(108)에 조사되는 전류(132)의 값에 의존한다. 일반적으로, 요구되는 유전율은 조사 전류(134)가 증가함에 따라서 증가된다.
스페이서(108)에 근접한 복수의 게이트 전극들(126)이 어드레스된 후에, 주어진 프레임 시간 동안에 일정한 시간 간격이 존재하는데 여기서 FED(100)의 나머지 게이트 전극이 어드레스되며, 스페이서(108)는 전자에 의해서 조사되지 않는다. 이러한 휴지 기간 동안에, 축적된 전하는 여러 방법중 하나에 의해서 방전될 수 있다.
본 발명의 방법의 일 실시예가 도 2-5에 도시되어 있다. 도 2는 본 발명의 방법의 일 실시예에 따라 전계 방출 디스플레이(200)의 횡단면도이다. 도 2는 FED(100)(도 1)의 소자를 포함하는데, 이러한 소자는 "2"로부터 시작하는 것으로서 유사하게 번호가 매겨져 있다. 프레임 시간 동안에, 스페이서(208)에 근접한 전자 에미터(224)가 전자를 방출하게 되면, 이러한 전자중 일부는 도 2의 화살표(234)에 표시된 바와같이, 스페이서(208)에 충돌한다. 이처럼 충돌하는 전자는 정전기 전하를 야기시키고, 전술된 바와같이 스페이서(208)의 표면(109)에서 전위를 변경시킨다. 따라서 정전하(244)는 스페이서(208)의 표면(109)에서 발생된다. 제한된 표면 전하 이동도로 인해서, 대부분의 정전하(244)는 후술되듯이 방전될 때까지 스페이서(208)의 표면(209)에 머물게 된다.
도 3은 본 발명의 방법의 일 실시예에 따른 전계 방출 디스플레이(300)의 횡단면도이다. 도 3은 FED(200)(도 2)의 소자를 포함하는데, 이 소자는 "3"으로 시작하는 것으로서 유사하게 번호가 매겨져 있다. 본 발명의 일 실시예에 따라서, 도 3은 방전 기간을 제공함으로써 스페이서(308)의 표면(309)상의 정전하(344)을 중화하는 방법을 예시한다. 방전 기간 동안에, 스페이서(308)의 표면(309)상에 축적된 정전하(344)는, 각각의 프레임 시간 동안에 일부 또는 모든 전자 에미터(324)를 동작시킴으로써 대체로 중화될 수 있다. 이러한 방식으로, 전자는 진공 영역(306)으로 방출되며 스페이서(308)의 표면(309)상의 정전하(344)를 대체로 중화하는데 유용하게 된다. 이러한 중화 단계 동안에, 양극(312)의 전위는 대체로 스페이서(308)의 표면(309)상의 전위 이하로 떨어져서, 이러한 전자는 양극(312)이 아니라 스페이서(308)를 향하여 끌린다. 중화 단계 동안에 전자를 전자를 방출하도록 되어 있는 전자 에미터(324)의 수 및 구성은 소정의 중화에 영향을 미치도록 선택된다. 예시된 중화 단계에서, 스페이서(308)에 근접한 전자 에미터(324)의 일부만이 동작된다. 또 다른 예시된 중화 단계에서, 스페이서(308)에 근접한 모든 전자 에미터(324)가 동작된다.
바람직한 실시예에서, 방전 기간은 프레임 시간의 끝단에서 발생된다. 그러나, 다른 적당한 타이밍 방식이 채용될 수 있다. 예를 들어, 방전 기간은 프레임 시간의 끝단이 아닌 시간에 발생될 수 있다. 또 다른 예에서, 방전 기간은 복수의 프레임 시간들이 실행된 후에 발생될 수 있다.
도 4는 도 2-3에 예시된 본 발명의 일 실시예에 따른 전계 방출 디스플레이를 동작시키기 위한 방법을 예시하는 타이밍도(400)이다. 타이밍도(400)는 스페이서(108)에 일반적으로 인접한 전자 에미터(124)를 표시한다. 타이밍도(400)는 양극 전압(410), 게이트 전극 전압(420) 및 스페이서 전압 그래프(430)를 표시한다. 스페이서 전압 그래프(430)는 프레임 시간 동안에 스페이서(308)의 표면(309)상의 일 지점의 전압 VSPACER을 표시한다.
전계 방출 디스플레이(200, 300)의 동작은 일련의 단계를 반복하는 것을 특징으로 한다. 이러한 사이클중 하나인, 프레임 시간은 시간 타이밍도(400)에서 to 및 t4 사이로 표시된다. 본 발명에 따라서, 각 프레임 시간은 제 1 충전 기간을 포함하는데, 이는 타이밍도(400)에서 시간 t0 및 t3 사이로 표시되며, 방전 기간을 포함하는데, 이는 타이밍도(400)에서 시간 t2 및 t3 사이로 표시된다. 제 2 프레임 시간의 시작은 제 2 충전 기간의 시작과 일치하는데, 이는 타이밍도 (400)에서 시간 t4로 표시되며, 제 2 충전 기간은 시간 t4 및 t5 사이로 표시된다.
제 1 충전 기간 동안에, 스페이서(208)의 표면(209)은 정전하(244)를 축적하며, 이는 VSPACER에서 증가로서 스페이서 전압 그래프(244)의 타이밍도(400)에서 시간 t0 및 t1 사이로 표시된다. 이것은 스페이서(208)에 근접 배치된 전자 에미터(244)에 대응하는 복수의 게이트 전극들(226)이 어드레스될 때 발생하는데, 이는 게이트 전극 전압(420)에서 충전 기간 펄스(445), VG1으로 표시된다. 방전 기간 동안에, 전자 전류(332)는 스페이서(308)의 표면(309)상의 정전하(344)를 대체로 중화하며, 이는 스페이서 전압 그래프(430)에서 시간 t2 및 t3 사이로 표시된다.
도 4에 도시된 바와같이, 방전 동작 모드는 양극 전압(410)을 활성 기간 값, VA로부터 방전 기간 값, VDIS로 저감하는 단계를 포함한다. 양극 전압(410)이 감소된 후에, 스페이서(308)에 근접한 전자 에미터(324)에 대응하는 복수의 게이트 전극들(326)이 어드레스되는데, 이는 방전 펄스(450), VG2에 의해서 게이트 전극 전압(420)으로 표시된다. 이것은 전자 에미터(324)가 전자 전류(332)를 방출하며 스페이서(308)의 표면(309)상에서 정전하(344)를 대체로 중화시키도록 한다. VG2는 복수의 전자 에미터들(324)로부터 소정의 방출 전류를 얻도록 요구되는 임의의 전압, 예를 들어 80 볼트, 100 볼트 등이 될 수 있다. VG2는 크기 또는 펄스 폭에서 VG1과 반드시 같지는 않다. 본 발명의 일 실시예에서, VG2는 VG1과 같은 크기 및 펄스 폭(t3-t2)을 갖는다. 또 다른 실시예에서, VG2는 VG1과 다른 크기를 갖거나 또는 VG1과 다른 펄스 폭을 갖는다. 또 다른 실시예에서, VG2는 VG1과 다른 크기 및 펄스 폭을 갖는다. 본 발명에 따라서, 방전 펄스(450)는 전자 전류(332)가 대체로 정전하(344)를 중화하여 스페이서(308)의 표면의 전압 변화가 스페이서(308)를 보이지 않는 범위(440)내로 유지하기에 충분히 낮은 크기 및 펄스 폭을 갖는다.
도 4에 도시된 바와같이, 본 발명의 방법은 스페이서(308)의 표면(309)의 전압 변화가 스페이서(308)를 보이지 않는 범위(440)로 유지한다. 다시 말해서, 스페이서(308)의 표면(309)의 전압 변화는 스페이서(308)에 근접한 전자 전류(332)의 궤적의 왜곡이 전계 방출 디스플레이(300)의 뷰어에게 스페이서(308)가 보이지 않게 하기에 충분할 정도로 낮다.
도 5는 본 발명의 방법의 또 다른 실시예에 따라 전계 방출 디스플레이(500)의 횡단면도이다. 도 5는 FED(300)(도 3)의 소자를 포함하는데, 이는 "5"로 시작하는 것으로서 유사하게 번호가 매겨져 있다. 본 발명의 현재의 실시예는 제 1 충전 기간 동안에 그리고 방전 기간 동안에 정전하(344)를 방전한 후에 정전하(344)를 갖는 스페이서(508)의 표면(509) 충전에 대해서 도 2-3에 예시된 바와같은 단계를 통합하여 사용한다. 그러나, 도 5에 도시된 본 발명의 현재 실시예에서, 부전하(546)는 정전하(344)를 중화하는데 필요한 것 이상으로 과도한 전자 전류(322)로 인해서 방전 기간의 끝단에서 스페이서(508)의 표면(509)에 축적된다. 본 발명의 현재 실시예에서, 스페이서 재료는 제 2 충전 기간의 시작전에 표면 전도를 통해서, 화살표(548)에 의해서 표시된 바와같이, 부전하(546)가 대체로 방산되도록 전하 밀도 및 대응하는 표면 도전율을 갖는다. 본 발명의 일 실시예에서, 10-9 내지 10-12(ohm)-1 범위의 스페이서 재료의 표면 도전율이 바람직하다.
도 6은 도 2-3 및 5에 도시된 발명의 또 다른 실시예에 따른 전계 방출 디스플레이를 동작시키기 위한 방법을 예시하는 타이밍도(600)이다. 도 6은 도 4의 소자를 포함하는데, 이 소자는 "6"으로 시작하는 것으로서, 유사하게 번호가 매겨져 있다. 전계 방출 디스플레이(200, 300, 500)의 동작은 방전 기간의 끝단에 스페이서(508)의 표면(509)에 부전하(546)가 축적되는 것을 제외하고는 도 2-4에 따라 설명된 실시예와 유사하다. 이것은 스페이서(508)의 표면(509)상의 전압이 보이지 않는 범위(640) 이하로 떨어지는 스페이서 전압 그래프(630)에 예시된 바와같이 과도한 전자 전류(332) 때문이다. 스페이서(508)의 표면(509)의 부전하(546)가 남아 있게 되었으면, 스페이서(508)는 제 2 충전 기간 및 이어지는 충전 기간 동안에 FED(500)의 뷰어에게 보이게 될 것이다. 과도한 부전하(546)의 축적을 방지하기 위해서 방전 기간 펄스(645), VG2의 크기 및 펄스 폭(t3-t2)은 감소될 수 있다. 그러나, 본 발명의 현재의 실시예에 따라서, 과도한 부전하(546)는 스페이서(508)의 표면(509)상에 여전히 축적될 수 있다. 본 발명의 실시예에서, 부전하(546)는 제 2 충전 기간 전에 방산되는데, 이는 시간 t4 및 t5 사이의 타이밍도(600)에서 표시된다. 그러므로, 본 발명의 방법은 보이지 않는 범위(640)내의 스페이서(508)의 표면(509)상의 전압 변화는 전계 방출 디스플레이(500)의 뷰어에게 스페이서가 보이지 않도록 하기에 충분히 스페이서(508)에 근접한 전자 전류(332)의 궤적의 왜곡을 방지하기에 충분히 낮다.
스페이서의 표면상에 축적된 정전하는 여러 방법을 사용하여 방전될 수 있다. 방전 기간을 제공하는 종래의 방법은, 전자 전류가 전계 방출 디스플레이내의 충전된 표면을 중화시키기 위해서 양극 전압을 거의 접지 전위로 감소 또는 "풀링-다운"하는 것을 포함한다. 예를 들어, 2000년 2월 29일자로 등록된 미국 특허 제6,031,336호; 및 1998년 1월 20일자 출원되었으며 1999년 3월 30일자로 허여되었으며 본 발명의 양수인에게 양도된, 미국 특허 출원 제09/009,233호는 방전 기간 동안에 접지 전위로 양극 전압을 풀링다운시키는 방법에 관한 것으로서 본 발명에 통합되어 있다.
도 7은 본 발명의 또 다른 실시예에 따른 전계 방출 디스플레이(700)의 횡단면도이다. 도 7은 FED(300)(도 3)의 소자를 포함하는데, 이는 "7"로 시작하는 것으로서 비슷하게 번호가 매겨져 있다. FED(700)는 양극(712)의 입력(754)에 접속된 출력(758)을 갖는 양극 풀-다운 회로(750)를 포함한다. 양극 풀-다운 회로(750)의 입력은 제 1 전압원(736)에 접속된다. 더 효율적인 FED(700)를 제공하며 또한 스페이서 변경 중화 및 비가시화를 위한 방전 기간을 제공하기 위해서, 부분적인 양극 풀-다운 회로(752)가 FED(700)에 포함된다. 부분적인 양극 풀-다운 회로의 출력(760)은 양극(712)의 입력(754)에 접속된다.
도 8은 본 발명의 또 다른 실시예에 따른 전계 방출 디스플레이를 동작시키기 위한 방법을 예시하는 타이밍도(800)이다. 도 8은 도 6의 소자를 포함하는데, 이는 "8"로 시작하는 것으로서 유사하게 번호가 매겨져 있다. 양극 풀-다운 회로(750)가 통합된 참조번호에 도시된 바와같이 동작하는 반면에, 부분적인 양극 풀-다운 회로(752)는 활성 기간 값, VA로부터 방전 값 VDIS로 양극 전압을 하강시키도록 동작하며, 여기서 방전 값은 접지 전위 이상이 된다. 양극 전압(810)의 방전 값은 예를 들면, 접지 전위 이상의 100 내지 400 볼트 범위가 될 수 있다. 본 발명의 일 실시예에서, 80 내지 85 범위의 스페이서 유전율와 전술된 바와같은 스페이서(708)의 기하학적 구조, 접지 전위 이상에서 200 내지 300 볼트 범위의 방전 전압 VDIS이, 스페이서(708)의 표면(709)상의 전압 변화를 보이지 않는 영역(640)으로 유지시키는데 유용하다는 것을 알게 되었다. 다시 말해서, 스페이서(708)의 표면(709)상의 전압 변화는, 스페이서(708)에 근접한 전자 전류(732)의 궤적 왜곡이 전계 방출 디스플레이(700)의 뷰어에게 스페이서(708)가 보이지 않도록 할 정도로 충분히 낮다.
도 9는 본 발명의 또 다른 실시예에 따른 전계 방출 디스플레이(900)의 횡단면도이다. 도 9는 FED(700)(도 7)의 소자를 포함하는데, 이는 "9"로 시작하는 것으로서 유사하게 번호가 매겨져 있다. 도 9는 부분적인 양극 풀-다운 회로(952)의 일 실시예를 포함하는데, 이는 부분적인 양극 풀-다운 회로(952)의 출력(960)에 직렬로 접속된 제 4 전압원(964) 및 양극(962)을 포함한다. 부분적인 양극 풀-다운 회로(952)의 출력(960)은 양극(912)의 입력(954)에 접속된다. 제 4 전압원(964)의 값은 소정의 방전 전압 값, VDIS와 일치하도록 선택된다.
동작시에, 도 9의 FED(900)는 방전 기간 동안에 양극 전압(810)을 풀-다운시키기 위해서 양극 풀-다운 회로(950)를 이용한다. 그러나, 부분적인 양극 풀-다운 회로(592)는 접지 전위 이상으로 양극 전압(810)을 유지하도록 동작한다. 양극 전압(810)이 제 4 전압원(964)에 도달할 때, 부분적인 양극 풀-다운 회로(952)는 방전 기간 동안에 접지 전위 이상에서, 소정의 방전 전압 값, VDIS으로 양극 전압(810)을 유지시키도록 동작한다. 양극 전압(810)을 활성 기간 값, VA와 접지 전위 사이에서 순환시키지 않음으로서, 전력이 더 효율적인 FED(900)가 제공된다.
도 7-9에 도시된 양극 풀-다운 및 방전 회로 및 방법은 예에 불과하며 본 발명은 도시된 실시예로 제한되지 않는다. 본 발명은 다른 방전 회로 및 방법의 이용을 통해서 실시될 수 있음을 알 수 있다. 예를 들면, 본 발명과 동일자로 출원되었으며 동일 양수인에게 양도된 미국 특허 출원 명칭, "전계 방출 장치를 위한 수정된 방전 방식"이 있다.
요약하면, 본 발명의 일 실시예는 스페이서 방전 기간과 결합될 때 전계 방출 디스플레이의 뷰어에게 스페이서가 보이지 않도록 선택된 유전율을 갖는 스페이서 재료를 포함하는, 스페이서를 갖는 전계 방출 디스플레이에 관한 것이다. 본 발명의 방법은, 스페이서 방전 기간을 갖는 전계 방출 디스플레이를 동작시키는 것이 전계 방출 디스플레이의 뷰어에게 스페이서가 보이지 않도록 하기 위해서 선택된 유전율을 갖는 스페이서 재료로 이루어진 스페이서를, 전계 방출 디스플레이에 제공하는 것을 포함한다. 본 발명의 실시예는 스페이서의 존재로 인한 전자 흐름 왜곡을 개선시키며 스페이서를 전계 방출 장치의 뷰어에게 보이지 않도록 하는 장점을 갖는다. 본 발명의 특정 실시예를 도시 및 설명하였지만, 당업자라면 또 다른 수정 및 개량이 가능하다. 그러므로, 본 발명은 도시된 특정한 형태로 제한되지 않으며 첨부된 청구범위는 발명의 사상 및 그 범위로부터 벗어나지 않는 한 모든 수정을 망라하는 것임을 알 수 있다.

Claims (11)

  1. 전계 방출 디스플레이에 있어서:
    전자 전류를 방출하도록 규정된 복수의 전자 에미터들을 갖는 음극 어셈블리;
    상기 복수의 전자 에미터들에 의해 방출된 상기 전자 전류를 수용하기 위해 배치된 양극 판(anode plate); 및
    상기 음극 어셈블리 및 상기 양극 판 사이에 연장되며 표면을 갖는 스페이서로서, 상기 스페이서는 1 내지 100 범위의 유전율을 갖는 스페이서 재료를 포함하며, 상기 스페이서는 제 1 충전 기간과 그와 관련된 방전 기간을 가지며, 상기 제 1 충전 기간은 상기 스페이서의 표면상에 정전하(positive electrical charge)를 축적하는 것에 의해 특징지워지며, 상기 방전 기간은 상기 스페이서의 표면상의 상기 정전하를 중화하는 상기 전자 전류에 의해 특징지워지며, 그에 의해 상기 스페이서의 표면상의 전압 변화는 상기 스페이서를 상기 전계 방출 디스플레이의 뷰어에게 보이지 않게 하도록 상기 스페이서에 근접하는 상기 전자 전류의 궤적의 왜곡을 방지하는, 상기 스페이서를 포함하는, 전계 방출 디스플레이.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 방전 기간은 상기 스페이서의 표면상에 부전하(negative electrical charge)를 축적하는 것에 의해 특징지워지는, 전계 방출 디스플레이.
  4. 제 3 항에 있어서,
    상기 스페이서 재료는 표면 도전율 및 그와 관련된 제 2 충전 기간을 가지며, 상기 표면 도전율은 상기 스페이서상의 상기 부전하가 상기 제 2 충전 기간 전에 방산(dissipate)되도록 하는, 전계 방출 디스플레이.
  5. 제 1 항에 있어서,
    상기 스페이서는 크기 및 그와 관련된 펄스 폭을 갖는 펄스를 방전하는 게이트 전극을 또한 가지며, 상기 크기 및 상기 펄스 폭은, 상기 전자 전류가 상기 스페이서의 표면상의 상기 정전하를 중화하도록 하는, 전계 방출 디스플레이.
  6. 스페이서를 전계 방출 디스플레이의 뷰어에게 보이지 않게 하는 방법에 있어서:
    전자 전류를 방출하도록 규정된 복수의 전자 에미터들을 갖는 음극 어셈블리를 제공하는 단계;
    상기 복수의 전자 에미터들에 의해 방출된 상기 전자 전류를 수용하기 위해 배치된 양극 판을 제공하는 단계;
    상기 음극 어셈블리와 상기 양극 판 사이에 연장되며 표면을 갖는 스페이서를 제공하는 단계로서, 상기 스페이서는 1 내지 100 범위의 유전율을 갖는 스페이서 재료를 포함하는, 상기 스페이서 제공 단계; 및
    상기 스페이서가 제 1 충전 기간과 그와 관련된 방전 기간을 갖도록 상기 전계 방출 디스플레이를 동작시키는 단계로서, 상기 제 1 충전 기간은 상기 스페이서의 표면상에 정전하를 축적하는 것에 의해 특징지워지며, 상기 방전 기간은 상기 스페이서의 표면상의 상기 정전하를 중화하는 상기 전자 전류에 의해 특징지워지며, 그에 의해 상기 스페이서의 표면상의 전압 변화는 상기 스페이서를 상기 전계 방출 디스플레이의 뷰어에게 보이지 않게 하도록 상기 스페이서에 근접하는 상기 전자 전류의 궤적의 왜곡을 방지하는, 상기 전계 방출 디스플레이 동작 단계를 포함하는, 스페이서를 보이지 않게 하는 방법.
  7. 삭제
  8. 삭제
  9. 전계 방출 디스플레이에서 스페이서상의 전압 변화를 제어하는 방법에 있어서:
    전자 전류를 방출하도록 규정된 복수의 전자 에미터들을 갖는 음극 어셈블리를 제공하는 단계;
    상기 복수의 전자 에미터들에 의해 방출된 상기 전자 전류를 수용하도록 배치된 형광체(phosphor)를 갖는 양극 판을 제공하는 단계;
    상기 음극 어셈블리와 상기 양극 판 사이에 연장되며 표면을 갖는 스페이서를 제공하는 단계로서, 상기 스페이서는 1 내지 100 범위의 유전율을 갖는 스페이서 재료를 포함하는, 상기 스페이서 제공 단계; 및
    상기 스페이서가 제 1 충전 기간 및 그와 관련된 방전 기간을 갖도록 상기 전계 방출 디스플레이를 동작시키는 단계로서, 상기 제 1 충전 기간은 상기 스페이서의 표면상에 정전하를 축적하는 것에 의해 특징지워지며, 상기 방전 기간은 상기 스페이서의 표면상의 상기 정전하를 중화하는 상기 전자 전류에 의해 특징지워지며, 그에 의해 상기 스페이서의 표면상의 전압 변화는 상기 스페이서를 상기 전계 방출 디스플레이의 뷰어에게 보이지 않게 하도록 상기 스페이서에 근접하는 상기 전자 전류의 궤적의 왜곡을 방지하는, 상기 전계 방출 디스플레이 동작 단계를 포함하는, 스페이서상의 전압 변화 제어 방법.
  10. 삭제
  11. 삭제
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