KR100840881B1 - 전계 방출 디스플레이의 부분 방전 - Google Patents

전계 방출 디스플레이의 부분 방전 Download PDF

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Abstract

애노드(125), 스페이서(106), 및 복수의 전자 이미터들(116)을 갖는 전계 방출 디스플레이(100)를 동작시키기 위한 부분 방전 방법은 복수의 전자 이미터들(116)이 전자들(130)을 방출하도록 하는 단계, 스캐닝 모드 애노드 전압을 애노드(125)에 인가하는 단계로서, 스캐닝 모드 애노드 전압은 복수의 전자 이미터들에 의해 방출된 전자들이 애노드(125)쪽으로 유인되도록 선택되는, 상기 스캐닝 모드 애노드 전압 인가 단계, 및 그후에, 부분 방전 전압을 애노드(125)에 인가하는 단계로서, 부분 방전 전압은 최대 방전 전압과 같고, 최대 방전 전압은 스페이서(106)의 비가시성을 유지하면서 방전 동작 모드 동안 애노드(125)에 인가될 수 있는 최대 전압으로서 규정되는, 상기 부분 방전 전압 인가 단계를 포함한다.
Figure R1020027014489
전계 방출 디스플레이, 부분 방전 전압, 스페이서, 스캐닝 모드, 부분 방전 모드, 캐소드, 애노드

Description

전계 방출 디스플레이의 부분 방전{Partial discharge of a field emission display}
본 발명은 전계 방출 디스플레이들을 동작시키는 방법들의 분야에 관한 것이며, 특히, 전계 방출 디스플레이 내의 "비가시적(invisible)" 스페이서들을 제공하는 방법들에 관한 것이다.
관련된 요지는 다음의 미국 특허 출원들에 개시되어 있다 : (1)1998년 1월 20일 출원되고 동일한 양수인에게 양도받은 출원 번호 제 09/009,233호의 "Method for Reducing Charge Accumulation in a Field Emission Display"; (2) 본 명세서와 동일한 날짜에 출원된 대리 문서 번호 제 FD20016호의 "Field Emission Display Having an Invisible Spacer and Method Thereof"; 및 (3) 1999년 8월 2일 출원되고 동일한 양수인에게 양도받은 출원 번호 제 09/364,993호의 "Method for Improving Life of a Field Emission Display".
유전체 스페이서 구조들(dielectric spacer structures)을 이용하여 전계 방출 디스플레이의 캐소드판과 애노드판 사이의 분리 거리를 유지하는 것이 본 기술 분야에 알려져 있다. 또한, 디바이스들의 동작 동안 유전체 스페이서 구조들이 양으로 충전될 수 있다는 것도 알려져 있다. 충전된 스페이서 구조들에 근접한 캐소드 발광 인광체들(cathodoluminescent phosphors)과 떨어지게 전자들을 우회시킴으로써, 충전된 스페이서 구조들은 충전된 스페이서 구조들의 위치들에서 디스플레이 이미지의 공백들(gaps)을 유발할 수 있다. 이러한 방식으로, 스페이서 구조들은 관찰자에게 "가시적(visible)" 이거나 분간할 수 있다.
따라서, 이것은 스페이서 구조들 위에 축적되는 음전하를 중성화하는 것이 바람직한 것으로 알려져 있다. 전자 방출 동안 애노드판의 전압을 접지 전위로 감소시킴으로써 스페이서 비가시성을 달성하고, 그에 의해 스페이서 구조들의 충전된 표면들을 포함한 디스플레이 내의 충전된 표면들 쪽으로 전자들이 향하게 하는 것이 알려져 있다. 이러한 방식은, 스페이서들의 "비가시성(invisibility)"을 달성하더라도 캐소드판의 전자 충격으로 인한 것과 같은 바람직하지 않은 영향들을 더욱 유발할 수 있다.
따라서, 캐소드판의 전자 충격을 감소시키면서 스페이서 구조들의 "비가시성"을 달성할 수 있는 전계 방출 디스플레이를 동작시키기 위한 개선된 방법이 필요하다.
도 1은 본 발명의 방법에 따라 동작할 수 있는 전계 방출 디스플레이의 단면도.
도 2 내지 도 4는 본 발명의 부분 방전 방법에 따라, 전계 방출 디스플레이를 동작시키는 방법에 이용하기 위한 부분 방전 전압의 결정을 도시한 타이밍도.
간단하고 명백한 설명을 위해, 도면들에 도시된 요소들은 실제 크기로 도시될 필요가 없음을 인정할 것이다 예를 들면, 일부 요소들의 치수들은 서로 비례하여 확대된다. 또한, 적절하다고 생각되는 곳에, 참조 번호들이 대응하는 요소들을 나타내기 위해 도면들 사이에서 반복되었다.
본 발명은 전계 방출 디스플레이를 동작시키는 방법에 대한 것으로서, 스페이서 구조들의 비가시성을 제공하고 또한 캐소드판의 전자 충격을 감소시킨다. 본 발명의 부분 방전 방법은 방전 동작 모드 동안 부분 방전 전압을 애노드에 인가하는 단계를 포함한다. 부분 방전 전압은 최대 방전 전압보다 약간 적거나 동일하다. 최대 방전 전압은 스페이서들의 비가시성을 유지하면서 방전 동작 모드 동안 애노드에 인가될 수 있는 최대 전압으로서 규정된다. 부분 방전 전압의 이용은 비-스페이서(non-spacer) 표면들에 의해 수신된 전자 방출 전류의 프랙션(fraction)을 감소시킨다. 이러한 방식으로, 본 발명의 방법은 캐소드판의 바람직하지 않은 전자 충격을 최소화하면서 스페이서 비가시성을 달성하는데 이용될 수 있다.
도 1은 본 발명의 부분 방전 방법에 따라 동작될 수 있는 전계 방출 디스플레이(FED : field emission display)의 단면도이다. 도 1에 도시된 바와 같이, FED(100)는 캐소드판(102) 및 애노드판(104)을 포함한다. 캐소드판(102)은 기판(108)을 포함하며, 이것은 유리, 실리콘 등으로 만들어질 수 있다. 캐소드(110)는 기판(108) 위에 배치된다. 캐소드(110)는 제 1 전압원(126)에 접속된다. 유전체층(112)은 캐소드(110) 위에 배치되며 복수의 이미터 웰들(emitter wells)(114)을 더 규정한다.
전자 이미터(116)는 각각의 이미터 웰들(114) 내에 배치된다. 도 1의 실시예에 있어서, 전자 이미터(116)는 스핀트 팁 이미터(Spindt tip emitter)이다. 그러나, 본 발명의 부분 방전 방법은 표면 이미터들, 에지 이미터들 등과 같은 스핀트 팁 이미터들 이외의 전자 이미터들을 갖는 FED의 것을 이용하여 실행될 수 있다.
캐소드판(102)은 복수의 게이트 추출 전극들(118)을 더 포함하며, 이것은 유전체층(112) 위에 배치되고 제 2 전압원(도시되지 않음)에 접속된다. 캐소드(110) 및 게이트 추출 전극들(118)에 대한 선택된 전위들의 응용은 전자 이미터들(116)이 전류를 방출하도록 할 수 있으며, 이것은 도 1에서 화살표들(130)에 의해 표시되어 있다.
애노드판(104)은 캐소드판(102)으로부터 떨어지게 이격되어 그 사이에서 사이공간 영역(interspace region)(107)을 규정한다. 분리 거리는 스페이서(106) 및 프레임(105)에 의해 유지된다. 애노드판(104)은 유리와 같은 고체의 투명 재료로 만들어진 투명 기판(120)을 포함한다. 블랙 서라운드(black surround)(122)는 투명 기판(120) 위에 배치되고 바람직하게 크롬 산화물로 만들어진다. 복수의 인광체들(124)은 블랙 서라운드(122)에 의해 규정된 오프닝(openings)들 내의 투명 기판(120) 위에 배치된다. 인광체들(124)은 캐소드-발광성이며 FED(100)의 스캐닝 동작 모드 동안 전자 이미터들(116)에 의해 방출된 전자들에 의해 활성화시 광을 방출한다.
바람직하게 알루미늄으로 만들어진 애노드(125)는 인광체들(124)과 블랙 서라운드(122) 위에 있는 덮개층(blanket layer)을 규정한다. 애노드(125)는 제 3 전 압원(128)에 접속된다. 매트릭스 어드레스 가능한 FED의 것을 위한 캐소드판들 및 애노드판들을 제조하는 방법은 이 기술 분야의 보통 기술 중 하나로 알려져 있다.
애노드(125)에 인가된 전위는 애노드 전압 풀-다운 회로(129) 및 부분 애노드 풀-다운 회로(127)에 의해 처리될 수 있다. 애노드 전압 풀-다운 회로(129) 및 부분 애노드 풀-다운 회로(127)의 출력들은 애노드(125)에 접속된다. 제 4 전압원(131)은 부분 애노드 풀-다운 회로(127)에 접속된다.
애노드 전압 풀-다운 회로(129)에 이용하기 적절한 회로들은 동일한 양수인에게 양도받았으며 관련 부분들이 본 명세서에 참조로서 포함된, 2000년 2월 29일에 허여된 미국 특허 제 6,031,336호 및 1998년 1월 20일에 출원되어 1999년 3월 30일에 허여된 미국 특허 출원 제 09/009,233호에 개시되어 있다.
부분 애노드 풀-다운 회로(127)는 스캐닝 모드 애노드 전압, VS에서 부분 방전 전압 VD로 애노드 전압을 강하하도록 동작되며, 부분 방전 전압의 값은 상기 접지 전위이다. 부분 방전 전압은 예를 들면, 100 내지 400V의 범위에서 상기 접지 전위가 될 수 있다. 부분 애노드 풀-다운 회로(127)는 다이오드를 포함할 수 있는데, 그것은 부분 애노드 풀-다운 회로(127)의 출력에 직렬로 접속된다. 부분 애노드 풀-다운 회로(127)의 출력은 애노드(125)의 입력에 접속된다. 제 4 전압원(131)의 값은 부분 방전 전압, VD의 원하는 값에 대응하도록 선택된다. VD를 설정하는 다른 방법들이 가능하다.
도 2 내지 도 4는 본 발명의 부분 방전 방법에 이용하기 위해, 부분 방전 전압, VD를 결정하는 방법을 도시한 타이밍 도면들이다. 일반적으로, FED(100)의 동작은 스캐닝 모드 및 방전 모드의 두 동작 모드들로 나눌 수 있다. 스캐닝 모드 동안, 전자 이미터들(116)의 행들(rows)은 연속적으로 전자들을 방출하게 하며, 인광체들(124)에 의해 전자들이 수신된다. 도 1에 도시된 바와 같이, 방전 모드 동안, 전자 이미터들(116)의 일부 또는 모두는 전자들을 방출하게 하며, 스페이서(106)의 충전된 표면들에 의해 실재 프랙션이 수신된다. 본 발명의 방법의 한 예에 있어서, 스페이서(106)에 근접한 전자 이미터들(116)만이 방전 모드 동안 방출하게 한다. 본 발명의 방법은 이러한 방전 동작 모드 동안 비-스페이서 표면들에 의해 수신된 전자들의 프랙션을 최소화하는데 유용하다.
FED(100)의 스캐닝 동작 모드와 방전 동작 모드는 도 2를 참조하여 기술된다. 그래프(133)는 전압, VA를 나타낸 것이며, 이것은 애노드(125)에 인가된다. 그래프(135)는 전류, I를 나타낸 것이며, 이것은 스페이서(106)에 근접한 전자 이미터들(116)에 의해 방출된다. 그래프(136)는 전위 스페이서(106)의 전위를 나타낸 것이다.
스캐닝 동작 모드는 시간 t0에서 t3까지와 시간 t4에서 t7까지에서 발생한다. 방전 동작 모드는 시간 t3에서 t4까지와 시간 t7에서 t8까지에서 발생한다. 도 2 내지 도 4의 예에 있어서, 방전 모드는 각 프레임의 종단에서 발생한다. 그러나 다중 프레임들 후에 방전을 실행하는 것과 같은 다른 타이밍 방식들이 이용될 수 있다. 도 2의 예에 있어서, 시간들 t3과 t7 사이에서 발생한 사이클은 FED(100)의 동작 동안 반복된다.
FED(100)의 스캐닝 동작 모드 동안, 애노드(125)의 전위는 스캐닝 모드 애노드 전압, VS와 같다. 스페이서(106)에 근접한 전자 이미터들(116)이 스캐닝 모드 동안 어드레싱될 때, 그것들은 스캐닝 모드 전류, IS와 같은 전류를 생성한다. 또한, 스캐닝 모드 동안, 그래프(136)에 의해 나타난 바와 같이 스페이서(106)의 전위가 증가한다. 스페이서(106)의 전위의 실제 표시는 선형이 아닐 수 있다; 그래프(136)는 스캐닝 동작 모드 동안 이러한 전위의 일반적 상승 경향(general upward trend)을 도시하도록 제공된다. 스캐닝 모드 지속 기간은 시간들 t4와 t7 사이의 경과된 시간과 같다.
본 발명의 부분 방전 방법에 따라, FED(100)의 방전 동작 모드 동안, 애노드(125)의 전위는 부분 방전 전압(도 2에 특별히 나타내지 않음), VD와 같다. 도 2 내지 도 4는 VD를 선택하는 방법을 기술하는데 유용하다. 방전 모드 동안, 스페이서(106)에 근접한 전자 이미터들(116)로부터의 전류는 방전 모드 전류, ID와 같다. 그래프(136)에 의해 나타난 바와 같이, 방전 모드 전류는 스페이서(106)의 전위를 감소시킨다. 스페이서(106)의 전위의 실제 표시는 선형이 아닐 수 있다; 그래프(136)는 방전 동작 모드 동안 이러한 전위의 일반적 하강 경향(general downward trend)을 더 도시하도록 제공된다. 방전 모드 지속 기간은 시간들 t3과 t4 사이의 경과된 시간과 같다.
부분 방전 전압의 선택은 도 2 내지 도 4와 관련하여 도시될 것이다. 기준 스페이서 전위, VR은 부분 방전 전압이 증가함에 따라 스페이서 전위에서의 일반적 상승 시프트를 설명하기 위해 도 2 내지 도 4에 나타나 있다. 우선, 부분 방전 전압 이외의 동작 변수들이 선택되고, 그에 의해 선택된 동작 조건을 규정한다. 이것은 FED(100)의 정규 동작 동안 이용되도록 조장된다. 따라서, 최소한 다음 변수들, 즉 스캐닝 모드 전류, 스캐닝 모드 지속 기간, 스캐닝 모드 애노드 전압, 방전 모드 전류, 및 방전 모드 지속 기간이 규정된다. FED(100)은 이들 선택된 값들을 이용하여 동작된다. 제 1 방전 전압, VD,1은 도 2에 도시된 바와 같이, 방전 동작 모드 동안 애노드(125)에 선택되고 인가된다. 제 1 방전 전압은 스페이서(106)의 비가시성을 결과로서 가져오도록 선택된다. 따라서 제 1 방전 전압은 상대적으로 낮은 값을 가질 것이다. 예를 들면, 제 1 방전 전압은 대략 접지 전위와 같을 수 있다.
정상 상태 조건(steady state condition)이 제 1 방전 전압에 도달된 후와 선택된 동작 조건을 유지하는 동안, 방전 전압은 값이 스페이서 가시성을 유발할 때까지 규칙적 증가량들로 증가된다. 예를 들면, 도 3에 도시된 바와 같이, 방전 전압은 VD,1에서 제 2 방전 전압, VD,2로 증가될 수 있다. 도 2 내지 도 4의 예에서는 VD,2는 스페이서 가시성을 유발하지 않는다. 따라서, 정상 상태 조건이 VD,2에 도달된 후, 방전 전압은 제 3 방전 전압, VD,3까지 더 증가된다. 이 예에서는 VD,3이 스페이서 가시성을 유발한다. 이러한 제 1 반복후, 도 2 내지 도 4의 처리는 방전 전압에 대해 더 높은 시작값을 이용하여 반복될 수 있으며, 그것은 스페이서 비가시성을 유발하는 제 1 반복으로 알게 되고, 더 작은 증가량들을 이용하여 스페이서 가시성이 달성될 때까지 방전 전압을 증가시킨다. 하나 또는 그 이상의 반복들이 실행될 수 있다. 본 발명의 방법에서 이용하는 부분 방전 전압은 스페이서 비가시성을 유발하는 방전 전압과 같도록 선택되는 것이 바람직하며, 마지막 반복 동안 스페이서 비가시성을 유발하는 제 1 방전 전압을 바로 앞선다. 부분 방전 전압에 대한 특정값은 선택된 동작 조건, 디스플레이 구조 및 제조 재료들에 의존한다.
일반적으로, 부분 방전 전압은 선택된 동작 조건에 대해 스페이서들의 비가시성을 유발하기에 충분하도록 선택된다. 따라서, 본 발명에 따른 전계 방출 디스플레이를 동작시키기 위한 부분 방전 방법은 바람직하게, 방전 동작 모드 동안 스페이서들의 비가시성을 유발하기에 충분한 정도까지만 애노드의 전압을 감소시키는 단계를 포함한다. 바람직하게, 부분 방전 전압은 최대 방전 전압과 같으며, 최대 방전 전압은 스페이서들의 비가시성을 유지하면서 방전 동작 모드 동안 애노드에 인가될 수 있는 최대 전압으로 규정된다.
바람직하게, 부분 방전 전압은 최대 방전 전압과 최대 방전 전압의 50%와 같은 전압에 의해 규정된 범위 내에 있다. 가장 바람직하게, 부분 방전 전압은 최대 방전 전압과 최대 방전 전압의 90%와 같은 전압에 의해 규정된 범위 내에 있다. 본 발명의 방법은 스페이서 표면들이 방전 동작 모드 동안 완전하게 방전될 필요가 없다.
도 2 내지 도 4에 더 도시된 바와 같이, 방전 모드 전류, ID는 바람직하게 스캐닝 모든 전류, IS보다 적고 스캐닝 모드 지속 기간은 바람직하게 방전 모드 지속 기간보다 크다. 바람직하게, 방전 모드 지속 기간은 1㎲보다 크다. 가장 바람직하게, 방전 모드 지속 기간은 50㎲ 내지 150㎲의 범위 내에 있다.
요약하면, 본 발명은 전계 방전 디스플레이를 동작시키는 방법에 대한 것이다. 본 발명의 부분 방전 방법은 방전 동작 모드 동안, 디스플레이 내에서 스페이서들의 비가시성을 유발하기에 충분한 정도까지만 애노드의 전압을 감소시키는 단계를 포함한다. 본 발명의 부분 방전 전압보다 적은 방전 전압들의 선택 동안은 스페이서들의 비가시성을 제공할 수 있으며, 더 낮은 전압들의 이용은 캐소드판의 더 큰 전자 충격을 결과로서 가져올 수 있다. 따라서, 부분 방전 전압을 이용함으로써, 본 발명의 방법은 캐소드판의 더 적은 전자 충격뿐만 아니라 스페이서 비가시성의 이점을 제공한다.
본 발명의 특정 예들을 도시하고 기술하였지만, 본 기술 분야의 숙련자들은 다른 변형들과 개선들을 생각할 수 있다. 예를 들면, 방전 전류는 전자 이미터들의 전체 배열이 전자들을 방출하도록 함으로써 생성될 수 있다. 따라서, 본 발명이 도시된 특정 형태들에 제한되지 않고, 본 발명의 정신과 범위에서 벗어나지 않는 모든 변형들을 첨부된 청구항들에 포함하도록 할 의도임을 이해하는 것이 바람직하다.

Claims (12)

  1. 삭제
  2. 애노드, 스페이서 및 복수의 전자 이미터들을 갖는 전계 방출 디스플레이를 동작시키기 위한 부분 방전 방법에 있어서:
    상기 복수의 전자 이미터들이 전자들을 방출하도록 하는 단계;
    스캐닝 모드 애노드 전압을 상기 애노드에 인가하는 단계로서, 상기 스캐닝 모드 애노드 전압은 상기 복수의 전자 이미터들에 의해 방출된 전자들이 상기 애노드 쪽으로 유인되도록 선택되는, 상기 스캐닝 모드 애노드 전압 인가 단계; 및
    그후에, 부분 방전 전압을 상기 애노드에 인가하는 단계로서, 상기 부분 방전 전압은 최대 방전 전압과 같고, 상기 최대 방전 전압은 상기 스페이서의 비가시성을 유지하면서 방전 동작 모드 동안 상기 애노드에 인가될 수 있는 최대 전압으로서 규정되는, 상기 부분 방전 전압 인가 단계를 포함하는, 부분 방전 방법.
  3. 애노드, 스페이서 및 복수의 전자 이미터들을 갖는 전계 방출 디스플레이를 동작시키기 위한 부분 방전 방법에 있어서:
    상기 복수의 전자 이미터들이 전자들을 방출하도록 하는 단계;
    스캐닝 모드 애노드 전압을 상기 애노드에 인가하는 단계로서, 상기 스캐닝 모드 애노드 전압은 상기 복수의 전자 이미터들에 의해 방출된 전자들이 상기 애노드 쪽으로 유인되도록 선택되는, 상기 스캐닝 모드 애노드 전압 인가 단계; 및
    그후에, 부분 방전 전압을 상기 애노드에 인가하는 단계로서, 상기 부분 방전 전압은 최대 방전 전압 및 상기 최대 방전 전압의 50%와 같은 전압에 의해 규정된 범위 내에 있고, 상기 최대 방전 전압은 상기 스페이서의 비가시성을 유지하면서 방전 동작 모드 동안 상기 애노드에 인가될 수 있는 최대 전압으로서 규정되는, 상기 부분 방전 전압 인가 단계를 포함하는, 부분 방전 방법.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
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